JPH1065171A - Manufacture of mos transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体素子の製造方
法に関するもので、特にポリシリコンゲートの上にチタ
ニウムシリサイドを形成すると共に拡散層上にもチタニ
ウムシリサイドを形成したトランジスタの製造方法にお
いて、拡散層上のチタニウムシリサイドの厚さとポリシ
リコンゲート上のチタニウムシリサイドの厚さを異なら
しめ、トランジスタの特性を向上させるモストランジス
タの製造方法に関するものである。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a transistor in which titanium silicide is formed on a polysilicon gate and titanium silicide is also formed on a diffusion layer. The present invention relates to a method of manufacturing a MOS transistor in which the thickness of the titanium silicide on the polysilicon gate is made different from the thickness of the titanium silicide on the polysilicon gate to improve the characteristics of the transistor.
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９６−２３６６１号（１
９９６年０６月２５日出願）の明細書の記載に基づくも
のであって、当該韓国特許出願の番号を参照することに
よって当該韓国特許出願の明細書の記載内容が本明細書
の一部分を構成するものとする。The description in this specification is based on Korean Patent Application No. 1996-23661 (1), which is the priority of the present application.
(Filed on June 25, 996), and the contents of the specification of the Korean patent application constitute a part of the present specification by referring to the number of the Korean patent application. Shall be.
【０００３】[0003]
【従来の技術】従来の自己整合シリサイド（ｓｅｌｆ−
ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）技術は、拡散層と
ポリシリコンゲート上に同一な厚さのチタニウムを形成
した後、熱処理してチタニウムシリサイドを同時に形成
していた。2. Description of the Related Art Conventional self-aligned silicide (self-
In the aligned silicide technique, titanium having the same thickness is formed on the diffusion layer and the polysilicon gate, and then heat-treated to form titanium silicide at the same time.
【０００４】しかし、最近素子の集積度の増加と共にポ
リシリコンゲートの幅が減少し、また拡散層の接合の深
さが減少することによりシリサイドを形成するために堆
積するチタニウム薄膜の厚さが制限されている。However, recently, the width of a polysilicon gate has been reduced with an increase in the degree of integration of a device, and the depth of a junction of a diffusion layer has been reduced, thereby limiting the thickness of a titanium thin film deposited for forming silicide. Have been.
【０００５】即ち、拡散層の接合の深さが減少するの
で、拡散層の上に厚いチタニウム膜を堆積すると、熱処
理によりチタニウムシリサイドを形成するとき拡散層の
シリコンが消耗される。これにより接合の深さが浅い場
合には接合漏洩電流が増加する。従って、チタニウムシ
リサイドの厚さを減少させなければならない。しかし、
チタニウムシリサイドの厚さを減少させると、ポリシリ
コンゲートについて、また別の問題が発生する。That is, since the depth of the junction of the diffusion layer decreases, if a thick titanium film is deposited on the diffusion layer, silicon of the diffusion layer is consumed when forming titanium silicide by heat treatment. This increases the junction leakage current when the junction depth is shallow. Therefore, the thickness of titanium silicide must be reduced. But,
Reducing the thickness of titanium silicide raises another problem for polysilicon gates.
【０００６】図１はゲート線幅とシート抵抗との関係を
示す図である。図示するようにシート抵抗は、特にポリ
シリコンゲートの線幅が小さい場合、線幅に反比例し、
ポリシリコンゲート上に形成されるシリサイド膜の面積
にも反比例する。FIG. 1 is a diagram showing the relationship between gate line width and sheet resistance. As shown, the sheet resistance is inversely proportional to the line width, especially when the line width of the polysilicon gate is small,
It is also inversely proportional to the area of the silicide film formed on the polysilicon gate.
【０００７】図２はポリシリコンゲート上にチタニウム
を４００Åと５００Åの厚さで堆積した後、６９５℃の
温度で熱処理してポリシリコンゲート上にチタニウムシ
リサイドを形成した場合にゲート線幅によるシート抵抗
の変化を図示したものである。FIG. 2 shows a case where titanium is deposited at a thickness of 400 ° and 500 ° on a polysilicon gate and then heat-treated at a temperature of 695 ° C. to form titanium silicide on the polysilicon gate. FIG.
【０００８】図３はチタニウムを４００Åの厚さで堆積
し、７１５℃の温度で熱処理した場合と、チタニウムを
厚さ３００Å堆積し、７２５℃の温度で熱処理した場合
のゲート線幅によるシート抵抗の変化を、それぞれ図示
した。FIG. 3 shows the sheet resistance depending on the gate line width when titanium is deposited at a thickness of 400 ° and heat-treated at a temperature of 715 ° C., and when titanium is deposited at a thickness of 300 ° and heat-treated at a temperature of 725 ° C. The changes are illustrated respectively.
【０００９】図１〜図３から明らかなように、シート抵
抗を減少させるためには、チタニウムシリサイドの形成
のための熱処理の温度を増加させたり、ポリシリコンゲ
ート上に形成されるチタニウムの厚さを増加させればよ
い。しかし、前者の場合は７５０℃の温度で熱処理する
とゲートと拡散層の間にブリッジの発生の可能性が高い
ので、熱処理の温度を無限定に増加させることはできな
い。後者の場合は従来のチタニウムシリサイドの形成方
法によりチタニウムシリサイドを形成すると、拡散層に
関して、また別の問題が生じる。As apparent from FIGS. 1 to 3, in order to reduce the sheet resistance, the temperature of the heat treatment for forming titanium silicide is increased or the thickness of titanium formed on the polysilicon gate is reduced. Should be increased. However, in the former case, if the heat treatment is performed at a temperature of 750 ° C., there is a high possibility that a bridge will be generated between the gate and the diffusion layer. Therefore, the temperature of the heat treatment cannot be increased without limitation. In the latter case, if titanium silicide is formed by a conventional method of forming titanium silicide, another problem occurs with respect to the diffusion layer.
【００１０】即ち、素子の高集積化によりゲートの線幅
が減少する場合、ゲート上に形成されるシリサイドの面
積が減少し、従って金属の接触抵抗を減少させるために
使用するチタニウムシリサイドは自身の役割を演ずるこ
となく、大きい抵抗を持つことになる。チタニウムシリ
サイドの厚さが薄いほど大きい抵抗を持つことになる。
そのために、限定されたゲート線幅内で、できる限り厚
いシリサイド膜を形成して抵抗を減少させなければなら
ない。That is, when the line width of the gate is reduced due to the high integration of the device, the area of the silicide formed on the gate is reduced, and accordingly, the titanium silicide used for reducing the contact resistance of the metal has its own. You will have great resistance without playing a role. The thinner the thickness of titanium silicide, the higher the resistance.
Therefore, it is necessary to reduce the resistance by forming a silicide film as thick as possible within a limited gate line width.
【００１１】[0011]
【発明が解決しようとする課題】本発明は、このような
従来の問題点を解決すべくなされたもので、拡散層の上
には薄いチタニウムシリサイドを形成し、ポリシリコン
ゲートの上には厚いチタニウムシリサイドを形成できる
方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem. A thin titanium silicide is formed on a diffusion layer and a thick titanium silicide is formed on a polysilicon gate. An object is to provide a method capable of forming titanium silicide.
【００１２】[0012]
【課題を解決するための手段】本発明によるモストラン
ジスタの製造方法は、シリコン基板の上にゲート絶縁膜
とポリシリコン層と第１高融点金属薄膜を順に形成する
工程と、前記第１高融点金属薄膜とポリシリコン層とゲ
ート絶縁膜を蝕刻してゲート電極を形成する工程と、前
記ポリシリコン層の上に第１シリサイド層を形成し、前
記シリコン基板の所定領域に拡散層を形成する工程と、
得られた全体の構造上に、前記拡散層と第１シリサイド
に接触するように第２高融点金属薄膜を形成する工程
と、前記ポリシリコン層と拡散層上に第２シリサイド層
が全面に形成されるように第１熱処理工程を施す工程と
を有することを特徴とする。A method of manufacturing a MOS transistor according to the present invention comprises the steps of sequentially forming a gate insulating film, a polysilicon layer, and a first high melting point metal thin film on a silicon substrate; Etching a metal thin film, a polysilicon layer, and a gate insulating film to form a gate electrode, forming a first silicide layer on the polysilicon layer, and forming a diffusion layer in a predetermined region of the silicon substrate When,
Forming a second refractory metal thin film on the entire structure so as to contact the diffusion layer and the first silicide; and forming a second silicide layer on the entire surface of the polysilicon layer and the diffusion layer. Performing a first heat treatment step.
【００１３】ここで、前記第１熱処理工程によって形成
された窒化膜を除去する工程をさらに有してもよい。Here, the method may further include a step of removing the nitride film formed by the first heat treatment step.
【００１４】前記拡散層を形成する工程は、第１イオン
注入工程によりゲート電極の両端の基板部位に低濃度の
不純物拡散領域を形成する工程と、前記ゲート電極の側
壁にスペーサを形成する工程と、第２イオン注入工程に
より前記低濃度の不純物の拡散領域に高濃度の不純物拡
散層を形成する工程と、第２熱処理工程を施す工程とを
有してもよく、前記第１シリサイド層の形成は、全体の
構造の上に自然に形成された自然酸化膜を除去した後に
第１シリサイド層を形成してもよい。The step of forming the diffusion layer includes a step of forming a low-concentration impurity diffusion region in the substrate portion at both ends of the gate electrode by a first ion implantation step, and a step of forming a spacer on a side wall of the gate electrode. Forming a high-concentration impurity diffusion layer in the low-concentration impurity diffusion region by a second ion implantation step, and performing a second heat treatment step. The first silicide layer may be formed after removing a natural oxide film naturally formed on the entire structure.
【００１５】前記自然酸化膜の除去はＢＯＥ（Ｂｕｆｆ
ｅｒｅｄ−Ｏｘｉｄｅ−Ｅｔｃｈ）使用してもよく、前
記第１および第２高融点金属薄膜は、それぞれチタニウ
ムあるいはコバルトであってもよい。The removal of the natural oxide film is performed by using BOE (Buff
ered-oxide-etch), and the first and second refractory metal thin films may be titanium or cobalt, respectively.
【００１６】ここで、好ましくは、前記第２熱処理工程
を、アルゴンガスの雰囲気中で行う。Preferably, the second heat treatment step is performed in an argon gas atmosphere.
【００１７】好ましくは、前記第２シリサイド層の形成
は、前記第１熱処理工程の後に残留する第２高融点金属
薄膜を、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５の
比で混合された溶液を使用して、選択的に蝕刻して除去
する工程を含み、あるいは前記第１熱処理工程の後に残
留する第２高融点金属薄膜を、ＨＣＬ：Ｈ2 Ｏ2 ＝３：
１の比で混合された溶液を使用して、選択的に蝕刻して
除去する工程を包む。前記スペーサを、酸化膜または窒
化シリコン膜で形成してもよい。Preferably, the second silicide layer is formed by removing the second refractory metal thin film remaining after the first heat treatment step by using NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 5. And selectively removing the second refractory metal thin film remaining after the first heat treatment step by using a solution mixed in a ratio of HCL: H 2 O 2 = 3. :
The method includes a step of selectively etching and removing using a solution mixed in a ratio of 1. The spacer may be formed of an oxide film or a silicon nitride film.
【００１８】[0018]
【発明の実施の形態】以下、図４〜図９を参照しながら
本発明の実施の形態について説明する。なお、各図にお
いて共通する部分、部位には同一の符号を付し、重複す
る説明は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. Note that the same reference numerals are given to common parts and portions in each drawing, and redundant description will be omitted.
【００１９】図４〜図９は本発明に係るモストランジス
タ製造方法を工程順に図示した断面図である。FIGS. 4 to 9 are sectional views showing a method of manufacturing a MOS transistor according to the present invention in the order of steps.
【００２０】まず、図４のようにフィールド酸化膜
（２）により素子形成領域と素子分離領域に区分された
シリコン基板（１）上にゲート酸化膜（３）を形成し、
その上にゲート電極としてドープされたポリシリコン
（４）を堆積する。さらに、その上に高融点金属膜とし
て、例えば第１チタニウム薄膜（５）を所定厚さに形成
する。この時、上記第１チタニウム薄膜（５）を形成す
る前に全体の表面に形成された自然酸化膜をＢＯＥ（Ｂ
ｕｆｆｅｒｅｄ−Ｏｘｉｄｅ−Ｅｔｃｈ）工程により除
去する。First, as shown in FIG. 4, a gate oxide film (3) is formed on a silicon substrate (1) divided into an element formation region and an element isolation region by a field oxide film (2).
A doped polysilicon (4) is deposited thereon as a gate electrode. Further, a first titanium thin film (5) having a predetermined thickness is formed thereon as a refractory metal film, for example. At this time, before the first titanium thin film (5) is formed, the natural oxide film formed on the entire surface is formed by BOE (B
(Oxide-Oxide-Etch) step.
【００２１】続いて、図５のように上記第１チタニウム
薄膜（５）の上に所定のマスク（図示せず）を形成し、
これを利用した蝕刻工程を経て上記第１チタニウム薄膜
（５）とポリシリコン層（４）とゲート酸化膜（３）を
順に蝕刻してゲート電極（４）を形成する。そして、ゲ
ート電極（４）を利用した自己整合方式によりイオン注
入してＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｐｅｄ ｄｒａ
ｉｎ）領域（６）を形成する。Subsequently, a predetermined mask (not shown) is formed on the first titanium thin film (5) as shown in FIG.
The first titanium thin film (5), the polysilicon layer (4) and the gate oxide film (3) are sequentially etched through an etching process using this to form a gate electrode (4). Then, ions are implanted by a self-alignment method using the gate electrode (4) to perform LDD (lightly doped drain).
in) Form a region (6).
【００２２】続いて、図６のように、基板の全面に絶縁
膜として、例えば酸化膜（７）を形成した後、図７のよ
うに非等方性乾式蝕刻により酸化膜（７）を全面蝕刻し
てゲート電極（４）（および第１チタニウム薄膜
（５）、ゲート酸化膜（３））の側面にスペーサ（８）
を形成する。場合によってスペーサは窒化シリコン膜で
形成することもできる。Subsequently, as shown in FIG. 6, for example, an oxide film (7) is formed as an insulating film on the entire surface of the substrate, and then, as shown in FIG. 7, the oxide film (7) is entirely formed by anisotropic dry etching. Etching is performed and spacers (8) are formed on the side surfaces of the gate electrode (4) (and the first titanium thin film (5) and the gate oxide film (3)).
To form In some cases, the spacer can be formed of a silicon nitride film.
【００２３】そして、スペーサ（８）を利用した自己整
合方式により、イオン注入と熱処理工程を施して、ＬＤ
Ｄ領域（６）上に拡散層（９）を形成する。この時、第
１チタニウム薄膜（５）は上記熱処理工程時にゲート電
極（４）のポリシリコンと反応して第１チタニウムシリ
サイド層（１０）を形成する。ここで、熱処理工程はア
ルゴンガス雰囲気中で行ってチタニウム薄膜の表面に窒
化チタニウムが形成されないようにする。Then, an ion implantation and a heat treatment process are performed by a self-alignment method using a spacer (8) to form an LD.
A diffusion layer (9) is formed on the D region (6). At this time, the first titanium thin film (5) reacts with the polysilicon of the gate electrode (4) during the heat treatment process to form a first titanium silicide layer (10). Here, the heat treatment process is performed in an argon gas atmosphere so that titanium nitride is not formed on the surface of the titanium thin film.
【００２４】次に、図８のように基板の全面に第２チタ
ニウム膜（１１）を所定厚さに形成した後、例えば７０
０℃で熱処理を行うと、第１チタニウムシリサイド層
（１０）の上に形成されたチタニウムは第１チタニウム
シリサイド層（１０）を介して下部のポリシリコンと反
応し、一方、拡散層（９）の上に形成されたチタニウム
は基板のシリコンと反応して、第２チタニウムシリサイ
ド層（１２）を形成する。その後、選択的湿式蝕刻を通
じて、残留した第２チタニウム膜（１１）と熱処理工程
の時に第２チタニウム膜（１１）の表面に形成される窒
化チタニウム膜を除去した後、再度、例えば８５０℃で
熱処理して低抵抗の第２チタニウムシリサイド層（１
２）を形成する。この時、上記選択的な湿式蝕刻はＮＨ
4 ＯＨ：Ｈ2Ｏ2 ：Ｈ2 Ｏ＝１：１：５の比で混合され
た溶液を使用することが望ましい。場合によって、チタ
ニウムの代わりに高融点金属としてコバルトを使用する
こともできる。このときの湿式蝕刻溶液はＨＣＬ：Ｈ2
Ｏ2 ＝３：１を使用する。Next, as shown in FIG. 8, after a second titanium film (11) is formed to a predetermined thickness on the entire surface of the substrate,
When the heat treatment is performed at 0 ° C., the titanium formed on the first titanium silicide layer (10) reacts with the lower polysilicon through the first titanium silicide layer (10), and on the other hand, the diffusion layer (9) The titanium formed thereon reacts with the silicon of the substrate to form a second titanium silicide layer (12). Then, the remaining second titanium film (11) and the titanium nitride film formed on the surface of the second titanium film (11) during the heat treatment process are removed by selective wet etching, and then heat treatment is performed again at, for example, 850 ° C. To form a low-resistance second titanium silicide layer (1
2) is formed. At this time, the selective wet etching is performed using NH.
It is desirable to use a solution mixed at a ratio of 4 OH: H 2 O 2 : H 2 O = 1: 1: 5. In some cases, cobalt can be used as a refractory metal instead of titanium. At this time, the wet etching solution is HCL: H 2
Use O 2 = 3: 1.
【００２５】前述のような工程で、ゲート電極（４）の
上部には第１チタニウムシリサイド層（１０）と第２チ
タニウムシリサイド層（１２）が形成されるので、ゲー
ト電極（４）の上部には厚いチタニウムシリサイド層が
形成され、一方、上記拡散層（９）上には第２チタニウ
ムシリサイド膜層（１２）のみが形成されるので相対的
に薄いチタニウムシリサイド層が形成される。In the above-described process, the first titanium silicide layer (10) and the second titanium silicide layer (12) are formed on the gate electrode (4). A thick titanium silicide layer is formed. On the other hand, only the second titanium silicide film layer (12) is formed on the diffusion layer (9), so that a relatively thin titanium silicide layer is formed.
【００２６】[0026]
【発明の効果】以上説明したように、本発明による自己
整合シリサイド層を持つモストランジスタは、ポリシリ
コンゲートの上には厚いシリサイド層を形成してゲート
線幅の減少によるシート抵抗の増加を防止し、一方、拡
散層の上には薄いシリサイド層を形成して接合漏洩電流
が増加しない。As described above, in the MOS transistor having the self-aligned silicide layer according to the present invention, a thick silicide layer is formed on the polysilicon gate to prevent an increase in sheet resistance due to a decrease in gate line width. On the other hand, a thin silicide layer is formed on the diffusion layer, so that the junction leakage current does not increase.
【００２７】本発明は前述した実施例と図面に限定され
るものではなく、本発明の技術的思想を逸脱しない範囲
内で種々の置換と変更が可能であることは当然である。The present invention is not limited to the above-described embodiments and drawings, and it is obvious that various substitutions and modifications can be made without departing from the technical idea of the present invention.
【図１】ゲート電極の線幅とシート抵抗との関係を示す
図である。FIG. 1 is a diagram illustrating a relationship between a line width of a gate electrode and a sheet resistance.
【図２】ゲート電極の線幅とシート抵抗との関係を示す
図である。FIG. 2 is a diagram showing a relationship between a line width of a gate electrode and a sheet resistance.
【図３】ゲート電極の線幅とシート抵抗との関係を示す
図である。FIG. 3 is a diagram showing a relationship between a line width of a gate electrode and a sheet resistance.
【図４】本発明に係るモストランジスタの製造方法の工
程を示す断面図である。FIG. 4 is a cross-sectional view showing steps of a method for manufacturing a MOS transistor according to the present invention.
【図５】本発明に係るモストランジスタの製造方法の工
程を示す断面図である。FIG. 5 is a cross-sectional view showing the steps of the method for manufacturing a MOS transistor according to the present invention.
【図６】本発明に係るモストランジスタの製造方法の工
程を示す断面図である。FIG. 6 is a cross-sectional view showing a step of the method for manufacturing a MOS transistor according to the present invention.
【図７】本発明に係るモストランジスタの製造方法の工
程を示す断面図である。FIG. 7 is a cross-sectional view showing a step of the method for manufacturing a MOS transistor according to the present invention.
【図８】本発明に係るモストランジスタの製造方法の工
程を示す断面図である。FIG. 8 is a cross-sectional view showing a step of the method for manufacturing a MOS transistor according to the present invention.
【図９】本発明に係るモストランジスタの製造方法の工
程を示す断面図である。FIG. 9 is a cross-sectional view showing a step of the method for manufacturing a MOS transistor according to the present invention.
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ポリシリコン層（ゲート電極） ５ 第１チタニウム薄膜 ６ ＬＤＤ領域 ７ 酸化膜 ８ スペーサ ９ 拡散層 １０ 第１チタニウムシリサイド層 １１ 第２チタニウム薄膜 １２ 第２チタニウムシリサイド層 Reference Signs List 1 silicon substrate 2 field oxide film 3 gate oxide film 4 polysilicon layer (gate electrode) 5 first titanium thin film 6 LDD region 7 oxide film 8 spacer 9 diffusion layer 10 first titanium silicide layer 11 second titanium thin film 12 second titanium Silicide layer
Claims (11)
シリコン層と第１高融点金属薄膜を順に形成する工程
と、 前記第１高融点金属薄膜とポリシリコン層とゲート絶縁
膜を蝕刻してゲート電極を形成する工程と、 前記ポリシリコン層の上に第１シリサイド層を形成し、
前記シリコン基板の所定領域に拡散層を形成する工程
と、 得られた全体の構造上に、前記拡散層と第１シリサイド
層に接触するように第２高融点金属薄膜を形成する工程
と、 前記ポリシリコン層と拡散層上に第２シリサイド層が全
面に形成されるように第１熱処理工程を施す工程とを有
することを特徴とするモストランジスタの製造方法。Forming a gate insulating film, a polysilicon layer, and a first refractory metal thin film on a silicon substrate in order; and etching the first refractory metal thin film, the polysilicon layer, and the gate insulating film. Forming a gate electrode; forming a first silicide layer on the polysilicon layer;
Forming a diffusion layer in a predetermined region of the silicon substrate; and forming a second refractory metal thin film on the obtained entire structure so as to contact the diffusion layer and the first silicide layer; Performing a first heat treatment step so that a second silicide layer is formed over the entire surface of the polysilicon layer and the diffusion layer.
窒化膜を除去する工程をさらに有する請求項１記載のモ
ストランジスタの製造方法。2. The method for manufacturing a MOS transistor according to claim 1, further comprising a step of removing a nitride film formed by said first heat treatment step.
に低濃度の不純物拡散領域を形成する工程と、 前記ゲート電極の側壁にスペーサを形成する工程と、 第２イオン注入工程により前記低濃度の不純物の拡散領
域に高濃度の不純物拡散層を形成する工程と、 第２熱処理工程を施す工程とを有する請求項１記載のモ
ストランジスタの製造方法。3. The step of forming the diffusion layer includes the steps of: forming a low-concentration impurity diffusion region at substrate portions at both ends of a gate electrode by a first ion implantation step; and forming a spacer on a side wall of the gate electrode. 2. The MOS transistor manufacturing method according to claim 1, further comprising: a step of forming a high concentration impurity diffusion layer in the low concentration impurity diffusion region by a second ion implantation step; and performing a second heat treatment step. .
た後に第１シリサイド層を形成する請求項１記載のモス
トランジスタの製造方法。4. The method according to claim 1, wherein the first silicide layer is formed by removing a natural oxide film naturally formed on the entire structure and then forming the first silicide layer.
る請求項４記載のモストランジスタの製造方法。5. The method according to claim 4, wherein the removal of the native oxide film uses BOE.
それぞれチタニウムである請求項１記載のモストランジ
スタの製造方法。6. The first and second refractory metal thin films,
2. The method for manufacturing a MOS transistor according to claim 1, wherein the MOS transistor is made of titanium.
それぞれコバルトである請求項１記載のモストランジス
タの製造方法。7. The first and second refractory metal thin films,
2. The method for manufacturing a MOS transistor according to claim 1, wherein the MOS transistor is made of cobalt.
雰囲気中で行う請求項３記載のモストランジスタの製造
方法。8. The method for manufacturing a MOS transistor according to claim 3, wherein the second heat treatment step is performed in an atmosphere of argon gas.
１熱処理工程の後に残留する第２高融点金属薄膜を、Ｎ
Ｈ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５の比で混合さ
れた溶液を使用して、選択的に蝕刻して除去する工程を
含む請求項６記載のモストランジスタの製造方法。9. The method of forming a second silicide layer, comprising: depositing a second refractory metal thin film remaining after the first heat treatment step with N 2
H 4 OH: H 2 O 2 : H 2 O = 1: 1: using a solution mixed at a ratio of 5, the manufacture of MOS transistor of claim 6, further comprising the step of removing selectively etched Method.
第１熱処理工程の後に残留する第２高融点金属薄膜を、
ＨＣＬ：Ｈ2 Ｏ2 ＝３：１の比で混合された溶液を使用
して、選択的に蝕刻して除去する工程を含む請求項６記
載のモストランジスタの製造方法。10. The formation of the second silicide layer includes forming a second refractory metal thin film remaining after the first heat treatment step,
HCL: H 2 O 2 = 3 : Using the mixed solution 1 ratio, the manufacturing method of MOS transistor of claim 6, further comprising the step of removing selectively etched.
リコン膜で形成する請求項３記載のモストランジスタの
製造方法。11. The method according to claim 3, wherein the spacer is formed of an oxide film or a silicon nitride film.
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|---|---|
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|---|---|---|---|---|
| KR100334866B1 (en) * | 1998-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | Transistor Formation Method of Semiconductor Device |
| KR20020083795A (en) * | 2001-04-30 | 2002-11-04 | 삼성전자 주식회사 | Method of fabricating MOS transistor using self-aligned silicide technique |
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
| KR100444720B1 (en) * | 2001-12-20 | 2004-08-16 | 동부전자 주식회사 | Method for manufacturing salicide layer of semiconductor device |
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1997
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