JPH1065276A - ＩｎＰベースのＩＩＩ／Ｖ属半導体デバイスの製造方法 - Google Patents
ＩｎＰベースのＩＩＩ／Ｖ属半導体デバイスの製造方法Info
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- JPH1065276A JPH1065276A JP8901497A JP8901497A JPH1065276A JP H1065276 A JPH1065276 A JP H1065276A JP 8901497 A JP8901497 A JP 8901497A JP 8901497 A JP8901497 A JP 8901497A JP H1065276 A JPH1065276 A JP H1065276A
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Led Devices (AREA)
Abstract
(57)【要約】
【課題】 その上にＩＩＩ／Ｖ属半導体材料をヘテロエ
ピタキシャル成長させるＩｎＰベースの半導体デバイス
の製造方法を提供する。 【解決手段】 本発明の方法は、ほぼ真空のチェンバ内
で熱処理をするステップを含み、そしてこの非平面状の
表面特徴物を有する半導体ボディを質量移動温度でもっ
て熱処理し、そしてこの真空チェンバ内でパターン化し
た主表面を、固体ＰフラックスソースからのＰのフラッ
クスに、質量移動により非平面状の表面特徴物の形状変
化が起こるのに必要な時間だけ曝し、この成長ステップ
の初期期間の間、前記質量移動温度を越えない成長温度
に曝すことを特徴とする。
ピタキシャル成長させるＩｎＰベースの半導体デバイス
の製造方法を提供する。 【解決手段】 本発明の方法は、ほぼ真空のチェンバ内
で熱処理をするステップを含み、そしてこの非平面状の
表面特徴物を有する半導体ボディを質量移動温度でもっ
て熱処理し、そしてこの真空チェンバ内でパターン化し
た主表面を、固体ＰフラックスソースからのＰのフラッ
クスに、質量移動により非平面状の表面特徴物の形状変
化が起こるのに必要な時間だけ曝し、この成長ステップ
の初期期間の間、前記質量移動温度を越えない成長温度
に曝すことを特徴とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩｎＰベースの分
散型フィードバック（distributed feedback（ＤＦ
Ｂ））レーザと、他のＩｎＰベースの半導体デバイスの
製造方法に関する。
散型フィードバック（distributed feedback（ＤＦ
Ｂ））レーザと、他のＩｎＰベースの半導体デバイスの
製造方法に関する。
【０００２】
【従来の技術】ＤＦＢレーザは、通常レーザ波長を決定
しそれを安定化させる機能を有するグレーティングを含
む。このグレーティングは、一般的にはＩＩＩ／Ｖ属半
導体ウェハの表面上にレジスト層を堆積し、このレジス
ト層をパターニングして半導体表面の露出した部分をエ
ッチングするプロセスにより形成される。レジストを除
去した後、所望の組成と厚さを有するＩＩＩ／Ｖ属半導
体材料がこのようにして形成されたコルゲート状の半導
体表面の上に堆積され、そしてレーザの製造が完了す
る。グレーティングは、このレーザの活性層の上または
下に形成される。
しそれを安定化させる機能を有するグレーティングを含
む。このグレーティングは、一般的にはＩＩＩ／Ｖ属半
導体ウェハの表面上にレジスト層を堆積し、このレジス
ト層をパターニングして半導体表面の露出した部分をエ
ッチングするプロセスにより形成される。レジストを除
去した後、所望の組成と厚さを有するＩＩＩ／Ｖ属半導
体材料がこのようにして形成されたコルゲート状の半導
体表面の上に堆積され、そしてレーザの製造が完了す
る。グレーティングは、このレーザの活性層の上または
下に形成される。
【０００３】所定の形状と深さを有するグレーティング
上に再現性よく高品質な半導体層を成長させ、そしてそ
の成長表面は平滑でわずか１ナノメータの１０％オーダ
程度の平面を形成するような製造プロセスに多くの研究
開発努力が向けられている。しかし、その結果は、必ず
しも満足のいくものではない。このことは、材料の種類
によって異なる成長速度と、異なる結晶方向表面と、異
なる組成を有するような三元および四元のＩＩＩ／Ｖ属
半導体材料層について特にあてはまることである。
上に再現性よく高品質な半導体層を成長させ、そしてそ
の成長表面は平滑でわずか１ナノメータの１０％オーダ
程度の平面を形成するような製造プロセスに多くの研究
開発努力が向けられている。しかし、その結果は、必ず
しも満足のいくものではない。このことは、材料の種類
によって異なる成長速度と、異なる結晶方向表面と、異
なる組成を有するような三元および四元のＩＩＩ／Ｖ属
半導体材料層について特にあてはまることである。
【０００４】レーザの特性は、グレーティングのプロフ
ァイルの微細構造およびグレーティングと活性領域との
間のスペースに大きく依存するために、グレーティング
プロファイルまたはこのスペースは、ウェハ毎（あるい
はチップ毎）に大きく変動し、その結果結合効率に好ま
しからざる影響を与え、そしてこのことは時には素子の
歩留まりに悪影響を及ぼす。
ァイルの微細構造およびグレーティングと活性領域との
間のスペースに大きく依存するために、グレーティング
プロファイルまたはこのスペースは、ウェハ毎（あるい
はチップ毎）に大きく変動し、その結果結合効率に好ま
しからざる影響を与え、そしてこのことは時には素子の
歩留まりに悪影響を及ぼす。
【０００５】高歩留まりのＤＦＢレーザを生成するため
には、グレーティングとその上に成長する層を含む所望
のレーザ構造を再現性よく形成できる製造方法を得るこ
とが望ましい。本発明はこのような製造方法を提供する
ものである。
には、グレーティングとその上に成長する層を含む所望
のレーザ構造を再現性よく形成できる製造方法を得るこ
とが望ましい。本発明はこのような製造方法を提供する
ものである。
【０００６】コルゲート状（波状）の半導体表面上に半
導体材料を成長させること、即ち非平面状の半導体表面
上に化合物半導体材料を成長させることは、幅広い処理
タスクの一例であり、このような成長プロセスの必要性
は、例えば光電子デバイスあるいは集積回路の製造の
際、例えば変調器を集積したレーザの製造の際に見られ
るものである。
導体材料を成長させること、即ち非平面状の半導体表面
上に化合物半導体材料を成長させることは、幅広い処理
タスクの一例であり、このような成長プロセスの必要性
は、例えば光電子デバイスあるいは集積回路の製造の
際、例えば変調器を集積したレーザの製造の際に見られ
るものである。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、非平面状のＩＩＩ／Ｖ属半導体表面上にＩＩＩ／
Ｖ属半導体材料をヘテロエピタキシャル成長させるＩｎ
Ｐベースの半導体デバイスの製造方法を提供することで
ある。
的は、非平面状のＩＩＩ／Ｖ属半導体表面上にＩＩＩ／
Ｖ属半導体材料をヘテロエピタキシャル成長させるＩｎ
Ｐベースの半導体デバイスの製造方法を提供することで
ある。
【０００８】
【課題を解決するための手段】本発明の方法は、非平面
状の表面上に化合物半導体材料を含む様々な種類のＩｎ
Ｐベースの半導体デバイスの製造方法に用いられるもの
ではあるが、本発明はコルゲート状のＩｎＰ半導体表面
上に、ＧａＩｎＡｓＰのような三元あるいは四元のＩＩ
Ｉ／Ｖ属半導体材料を成長させるＩｎＰベースのＤＦＢ
レーザの製造方法、あるいはコルゲート状の三元または
四元のＩＩＩ／Ｖ半導体（例、ＧａＩｎＡｓＰ）表面上
にＩｎＰを成長させる方法を例に説明する。
状の表面上に化合物半導体材料を含む様々な種類のＩｎ
Ｐベースの半導体デバイスの製造方法に用いられるもの
ではあるが、本発明はコルゲート状のＩｎＰ半導体表面
上に、ＧａＩｎＡｓＰのような三元あるいは四元のＩＩ
Ｉ／Ｖ属半導体材料を成長させるＩｎＰベースのＤＦＢ
レーザの製造方法、あるいはコルゲート状の三元または
四元のＩＩＩ／Ｖ半導体（例、ＧａＩｎＡｓＰ）表面上
にＩｎＰを成長させる方法を例に説明する。
【０００９】本明細書において、ＩｎＰベースの半導体
デバイスとは、ＩｎＰ基板上にエピタキシャル成長によ
り形成したＩＩＩ／Ｖ属半導体デバイスあるいはＩｎＰ
層を一層あるいは複数層を含むＩＩＩ／Ｖ属半導体デバ
イスを意味する。
デバイスとは、ＩｎＰ基板上にエピタキシャル成長によ
り形成したＩＩＩ／Ｖ属半導体デバイスあるいはＩｎＰ
層を一層あるいは複数層を含むＩＩＩ／Ｖ属半導体デバ
イスを意味する。
【００１０】本発明の方法は、主表面を有するＩｎＰベ
ースの半導体ボディを提供し、非平面状の特徴物を有す
る表面が形成されるようにその表面をパターンニング
し、そしてこのパターン化された主表面上にＰ含有の半
導体材料（例、ＧａＩｎＡｓＰまたはＩｎＰ）を成長さ
せるものである。その後１つあるいは複数のステップ
（例、半導体材料のさらに１つあるいは複数の層を成長
させ、金属を堆積し熱処理しクリービングして、パッケ
ージを行うステップ等）を半導体デバイスを完成するた
めに実行する。
ースの半導体ボディを提供し、非平面状の特徴物を有す
る表面が形成されるようにその表面をパターンニング
し、そしてこのパターン化された主表面上にＰ含有の半
導体材料（例、ＧａＩｎＡｓＰまたはＩｎＰ）を成長さ
せるものである。その後１つあるいは複数のステップ
（例、半導体材料のさらに１つあるいは複数の層を成長
させ、金属を堆積し熱処理しクリービングして、パッケ
ージを行うステップ等）を半導体デバイスを完成するた
めに実行する。
【００１１】特に本発明の方法は、ほぼ真空（１０-8ト
ール以下）のチェンバ内で熱処理をするステップを含
み、そしてこの非平面状の表面特徴物を有する半導体ボ
ディを質量移動温度（mass-transport temperature）で
もって熱処理し、そしてこの真空チェンバ内でパターン
化した主表面を、固体Ｐフラックスソース（solid phos
phorus flux sourse）からのＰのフラックスに、質量移
動により非平面状の表面特徴物の形状変化が起こるのに
必要な時間だけ曝し、そしてさらにこの半導体ボディを
周囲温度に曝すことなく、この成長ステップの初期期間
の間、前記質量移動温度を越えない成長温度に曝すこと
を特徴とする。
ール以下）のチェンバ内で熱処理をするステップを含
み、そしてこの非平面状の表面特徴物を有する半導体ボ
ディを質量移動温度（mass-transport temperature）で
もって熱処理し、そしてこの真空チェンバ内でパターン
化した主表面を、固体Ｐフラックスソース（solid phos
phorus flux sourse）からのＰのフラックスに、質量移
動により非平面状の表面特徴物の形状変化が起こるのに
必要な時間だけ曝し、そしてさらにこの半導体ボディを
周囲温度に曝すことなく、この成長ステップの初期期間
の間、前記質量移動温度を越えない成長温度に曝すこと
を特徴とする。
【００１２】本発明の特徴は、Ｐの固体ソースを用いる
ことであり、さらにオプションとしてＡｓソースを用い
るが、従来用いられたＨ含有のＰとＡｓの化合物を使用
することはない。これにより低い処理温度を用いること
ができ、その結果ドーパントの拡散が少なくなり、より
再現性のあるプロセスとなり、より高いデバイスの歩留
まりをもたらすことになる。
ことであり、さらにオプションとしてＡｓソースを用い
るが、従来用いられたＨ含有のＰとＡｓの化合物を使用
することはない。これにより低い処理温度を用いること
ができ、その結果ドーパントの拡散が少なくなり、より
再現性のあるプロセスとなり、より高いデバイスの歩留
まりをもたらすことになる。
【００１３】質量移動温度に曝すステップの間、表面を
Ａｓフラックスに曝すことにより、表面がＰフラックス
にのみ曝される場合の質量移動速度に比較して、質量移
動速度を減少させ、そしてその結果形状変化の速度を減
少させる。Ａｓフラックス対Ｐフラックスの比率は、所
望の質量移動速度が達成できるよう適宜選択される。そ
してこの速度は、半導体ボディの温度に依存するので一
般的な公式を与えることはできないが、何回か実験する
ことにより所望の温度おける満足すべき質量移動速度を
決定することができる。
Ａｓフラックスに曝すことにより、表面がＰフラックス
にのみ曝される場合の質量移動速度に比較して、質量移
動速度を減少させ、そしてその結果形状変化の速度を減
少させる。Ａｓフラックス対Ｐフラックスの比率は、所
望の質量移動速度が達成できるよう適宜選択される。そ
してこの速度は、半導体ボディの温度に依存するので一
般的な公式を与えることはできないが、何回か実験する
ことにより所望の温度おける満足すべき質量移動速度を
決定することができる。
【００１４】
【発明の実施の形態】本発明の方法により、形成された
デバイスは、ＩｎＰベースの１．３μｍと、１．５５μ
ｍのＤＦＢレーザである。光ファイバ通信システムに広
く用いられるこのようなレーザの製造には、例えばコル
ゲート状の結晶（ＩｎＰ）表面上にＧａＩｎＡｓＰの成
長が必要である。これに関しては、例えば G.P.Agrawal
et al.著の（"Semiconductor Lasers", 2nd ed., Van
Nostrand Reinhold, New York1993） を参照のこと。Ｇ
ａＩｎＡｓＰは、Ｇａ1-xＩｎxＡｓ1-yＰy（ｘとｙは０
と１の間の数）を意味する。ここでｘとｙは、ＧａＩｎ
ＡｓＰがＩｎＰに格子整合するように選択されるが、格
子不整合のＧａＩｎＡｓＰの使用を除外するものではな
い。
デバイスは、ＩｎＰベースの１．３μｍと、１．５５μ
ｍのＤＦＢレーザである。光ファイバ通信システムに広
く用いられるこのようなレーザの製造には、例えばコル
ゲート状の結晶（ＩｎＰ）表面上にＧａＩｎＡｓＰの成
長が必要である。これに関しては、例えば G.P.Agrawal
et al.著の（"Semiconductor Lasers", 2nd ed., Van
Nostrand Reinhold, New York1993） を参照のこと。Ｇ
ａＩｎＡｓＰは、Ｇａ1-xＩｎxＡｓ1-yＰy（ｘとｙは０
と１の間の数）を意味する。ここでｘとｙは、ＧａＩｎ
ＡｓＰがＩｎＰに格子整合するように選択されるが、格
子不整合のＧａＩｎＡｓＰの使用を除外するものではな
い。
【００１５】この種のレーザは、従来法により製造され
るが、グレーティングを形成し、このグレーティング上
に半導体材料層を成長させる本発明の方法は、従来法で
可能である。
るが、グレーティングを形成し、このグレーティング上
に半導体材料層を成長させる本発明の方法は、従来法で
可能である。
【００１６】さらに本発明の方法は、固体ソースからＰ
フラックス（と通常Ａｓフラックスも含む）を生成する
手段を真空成長用チェンバが具備する場合には、公知の
装置を用いて実行できる。固体ソースからこのようなフ
ラックスを生成する技術は公知であり、例えば、J.N. B
aillargeon et al. 著の（Journal of Vacuum Science
and Technology, Vol. B 13(1), p. 64 (Jan./Feb. 199
5)）を参照のこと。この「Ｐフラックス」と「Ａｓフラ
ックス」とはそれぞれの元素の特定の原子、あるいは分
子種を意味するものではない。経験的には、このそれぞ
れのフラックスは、主成分としてＰ2 とＡｓ2 を含有す
る。
フラックス（と通常Ａｓフラックスも含む）を生成する
手段を真空成長用チェンバが具備する場合には、公知の
装置を用いて実行できる。固体ソースからこのようなフ
ラックスを生成する技術は公知であり、例えば、J.N. B
aillargeon et al. 著の（Journal of Vacuum Science
and Technology, Vol. B 13(1), p. 64 (Jan./Feb. 199
5)）を参照のこと。この「Ｐフラックス」と「Ａｓフラ
ックス」とはそれぞれの元素の特定の原子、あるいは分
子種を意味するものではない。経験的には、このそれぞ
れのフラックスは、主成分としてＰ2 とＡｓ2 を含有す
る。
【００１７】例えば、市販のグレーティングの修正と半
導体材料の成長は、ライバモデルＫＰＣ４０のバルブ付
きリンセル（３種類の別個の制御可能な温度ゾーンを有
する）と、第３世代のＥＰＩモデルＲＢ５００ＶＡｓ
（２種類の温度ゾーンを有する）市販のライバ２３００
ＭＢＥシステムで実行した。
導体材料の成長は、ライバモデルＫＰＣ４０のバルブ付
きリンセル（３種類の別個の制御可能な温度ゾーンを有
する）と、第３世代のＥＰＩモデルＲＢ５００ＶＡｓ
（２種類の温度ゾーンを有する）市販のライバ２３００
ＭＢＥシステムで実行した。
【００１８】図１は、ＩｎＰウエハの（１００）表面１
１にエッチングで形成されたグレーティング１０の断面
のＴＥＭ顕微鏡写真の概念図である。このグレーティン
グの周期は０．２０μｍである。その溝の方向は、［０
−１１］方向に平行である。（１１１）Ａ側壁を有しそ
の深さは６０ｎｍである。このグレーティングは従来法
により製造されたものである。
１にエッチングで形成されたグレーティング１０の断面
のＴＥＭ顕微鏡写真の概念図である。このグレーティン
グの周期は０．２０μｍである。その溝の方向は、［０
−１１］方向に平行である。（１１１）Ａ側壁を有しそ
の深さは６０ｎｍである。このグレーティングは従来法
により製造されたものである。
【００１９】図１に示すようにエッチングされたままの
グレーティング（溝）は、鋭い側壁と鋭いコーナーとを
有する。このような特徴（プロファイル）は、局部的な
組成シフトの原因となり、それがまた大きな格子歪を導
入してしまう。このため格子歪を低減し転位の生成を回
避するために、グレーティングプロファイルは、その上
に半導体層の成長を開始する前に、熱的に活性化された
原子移動により平滑化するのが好ましい。この鋭いグレ
ーティングの特徴物を平滑化することは、物質移動（ma
ss transport）と称し、実際のメカニズムとは無関係に
この用語を本明細書では用いる。
グレーティング（溝）は、鋭い側壁と鋭いコーナーとを
有する。このような特徴（プロファイル）は、局部的な
組成シフトの原因となり、それがまた大きな格子歪を導
入してしまう。このため格子歪を低減し転位の生成を回
避するために、グレーティングプロファイルは、その上
に半導体層の成長を開始する前に、熱的に活性化された
原子移動により平滑化するのが好ましい。この鋭いグレ
ーティングの特徴物を平滑化することは、物質移動（ma
ss transport）と称し、実際のメカニズムとは無関係に
この用語を本明細書では用いる。
【００２０】図２は、図１のグレーティングを４８０℃
で５分間４×１０-6トールのＰフラックス下（固体ソー
スからの）で加熱した後のＩｎＰグレーティング２０の
断面の走査電子顕微鏡写真の概念図を表す。鋭い特徴部
分が丸くなっていることが解る。そしてグレーティング
の深さは３０ｎｍに減少している。５分以上加熱して
も、グレーティングの深さは大幅には減少しないが、５
１０℃で２０分間加熱するとグレーティングはなくなっ
てしまう。
で５分間４×１０-6トールのＰフラックス下（固体ソー
スからの）で加熱した後のＩｎＰグレーティング２０の
断面の走査電子顕微鏡写真の概念図を表す。鋭い特徴部
分が丸くなっていることが解る。そしてグレーティング
の深さは３０ｎｍに減少している。５分以上加熱して
も、グレーティングの深さは大幅には減少しないが、５
１０℃で２０分間加熱するとグレーティングはなくなっ
てしまう。
【００２１】しかし、質量移動速度（mass transport r
ate） は、温度の関数に加えてＰフラックスの関数でも
ある。Ｐフラックスが高くなると、質量移動速度が減少
する。他のＩＩＩ／Ｖ属のＰ含有半導体材料（例、Ｇａ
ＩｎＡｓＰ）のグレーティングにおいては、適切な質量
移動温度は若干異なる。適切な質量移動温度は、簡単な
実験により容易に決定できる。
ate） は、温度の関数に加えてＰフラックスの関数でも
ある。Ｐフラックスが高くなると、質量移動速度が減少
する。他のＩＩＩ／Ｖ属のＰ含有半導体材料（例、Ｇａ
ＩｎＡｓＰ）のグレーティングにおいては、適切な質量
移動温度は若干異なる。適切な質量移動温度は、簡単な
実験により容易に決定できる。
【００２２】本発明によれば、固体ソースからのＰフラ
ックスとＡｓフラックスの存在下でのグレーティングの
加熱は、Ｐフラックスの存在下のみでの加熱に対し、質
量移動速度を低減させることが分かった。図１の示した
ＩｎＰグレーティングをＡｓフラックス下（Ｐフラック
スはなし）で４８０℃で加熱してもグレーティングの大
幅な平滑化には至らなかった。このためＰフラックスと
Ａｓフラックスを適宜選択することにより、所望の質量
移動速度が達成できる。
ックスとＡｓフラックスの存在下でのグレーティングの
加熱は、Ｐフラックスの存在下のみでの加熱に対し、質
量移動速度を低減させることが分かった。図１の示した
ＩｎＰグレーティングをＡｓフラックス下（Ｐフラック
スはなし）で４８０℃で加熱してもグレーティングの大
幅な平滑化には至らなかった。このためＰフラックスと
Ａｓフラックスを適宜選択することにより、所望の質量
移動速度が達成できる。
【００２３】ＰフラックスとＡｓフラックスを組み合わ
せた（混合）状態での質量移動速度を求める為に、温度
範囲４６０−５５０℃で時間２−４０分間に亘って、実
験を行った。そしてフラックスの範囲は、１×１０-7か
ら１×１０-4トールの範囲である。例えば約４０ｎｍの
グレーティング深さは、サンプルを５２０℃で、４×１
０-6トールのＰフラックスと０．７×１０-6トールのＡ
ｓフラックス下で加熱しても保存されていた。
せた（混合）状態での質量移動速度を求める為に、温度
範囲４６０−５５０℃で時間２−４０分間に亘って、実
験を行った。そしてフラックスの範囲は、１×１０-7か
ら１×１０-4トールの範囲である。例えば約４０ｎｍの
グレーティング深さは、サンプルを５２０℃で、４×１
０-6トールのＰフラックスと０．７×１０-6トールのＡ
ｓフラックス下で加熱しても保存されていた。
【００２４】本発明による質量移動は、従来のＭＯＣＶ
Ｄ方法の質量移動の発生温度よりもより低い温度で起こ
る。例えばＭＯＣＶＤ方法の質量移動は、約６００℃以
上の温度で発生する。この質量移動温度の差は、低温で
の再現性と製造の容易さを意味し、そして特により再現
性がよくなる。
Ｄ方法の質量移動の発生温度よりもより低い温度で起こ
る。例えばＭＯＣＶＤ方法の質量移動は、約６００℃以
上の温度で発生する。この質量移動温度の差は、低温で
の再現性と製造の容易さを意味し、そして特により再現
性がよくなる。
【００２５】本発明によるこの質量移動処理は、熱酸化
脱着を引き起こし、そして分子的にクリーンな表面が生
成されるものと思われる。これは、本発明の重要な特徴
でこれにより高品質の上部層材料の堆積が容易となり、
清潔な表面状態が上部層材料の表面をカバーするまで保
持される。特にこのことは、成長チェンバ内が真空に維
持され、質量移動の完了と開始との間の時間差が１０分
以内と短い場合によくあてはまることである。
脱着を引き起こし、そして分子的にクリーンな表面が生
成されるものと思われる。これは、本発明の重要な特徴
でこれにより高品質の上部層材料の堆積が容易となり、
清潔な表面状態が上部層材料の表面をカバーするまで保
持される。特にこのことは、成長チェンバ内が真空に維
持され、質量移動の完了と開始との間の時間差が１０分
以内と短い場合によくあてはまることである。
【００２６】図３は、図２のＩｎＰグレーティングの断
面ＴＥＭ顕微鏡写真の概念図で、ＩｎＰボディ３０のコ
ルゲート状表面３１上にＧａＩｎＡｓＰ材料が成長され
た状態を示す。平面化方向への進展を示すために、０．
８ｎｍのＩｎＰマーカー層３２１，３２２，３２３，３
２４が１７ｎｍのＧａＩｎＡｓＰ層３３１−３３５の間
に形成された。このようなマーカは、ＤＦＢレーザある
いは他のデバイスには通常見られないものである。堆積
が質量移動加熱処理（４８０℃でＰフラックスが４×１
０-6トールで５分間）の完了直後（約１分以内）に開始
した。
面ＴＥＭ顕微鏡写真の概念図で、ＩｎＰボディ３０のコ
ルゲート状表面３１上にＧａＩｎＡｓＰ材料が成長され
た状態を示す。平面化方向への進展を示すために、０．
８ｎｍのＩｎＰマーカー層３２１，３２２，３２３，３
２４が１７ｎｍのＧａＩｎＡｓＰ層３３１−３３５の間
に形成された。このようなマーカは、ＤＦＢレーザある
いは他のデバイスには通常見られないものである。堆積
が質量移動加熱処理（４８０℃でＰフラックスが４×１
０-6トールで５分間）の完了直後（約１分以内）に開始
した。
【００２７】これらのフラックスは、四元材料が、１．
１７−１．２０μｍの範囲の放射波長を有する用に選択
された。ＧａＩｎは公知の方法の元素ソースから与えら
れた。初期成長は４８０℃で行われ、その後徐々に温度
が上げられ最終成長温度５３０℃まで上げられた。この
最終温度は、第２のマーカ層３２２の堆積前に到達し
た。成長速度は、ＧａＩｎＡｓＰに対しては、１．３３
μｍ／ｈでＩｎＰに対して０．５７μｍ／ｈである。層
３３は、ＴＥＭの測定を容易にするためのＩｎＰ層であ
る。
１７−１．２０μｍの範囲の放射波長を有する用に選択
された。ＧａＩｎは公知の方法の元素ソースから与えら
れた。初期成長は４８０℃で行われ、その後徐々に温度
が上げられ最終成長温度５３０℃まで上げられた。この
最終温度は、第２のマーカ層３２２の堆積前に到達し
た。成長速度は、ＧａＩｎＡｓＰに対しては、１．３３
μｍ／ｈでＩｎＰに対して０．５７μｍ／ｈである。層
３３は、ＴＥＭの測定を容易にするためのＩｎＰ層であ
る。
【００２８】図３から分かるように第２のマーカー層３
２２は、ほとんど平坦で実質的に平面状態であり、非平
面状に高品質の平面状の成長を行われる本発明の方法の
利点を示しているものと思われる。
２２は、ほとんど平坦で実質的に平面状態であり、非平
面状に高品質の平面状の成長を行われる本発明の方法の
利点を示しているものと思われる。
【００２９】ＧａＩｎＡｓＰの上位成長層を有するＩｎ
Ｐグレーティングが、上記と同一方法で、形成された
が、ただし、最終成長温度は５００℃であった。第３の
マーカー層３２３は、完全には平面状ではない幾分低い
品質の上位成長となる。
Ｐグレーティングが、上記と同一方法で、形成された
が、ただし、最終成長温度は５００℃であった。第３の
マーカー層３２３は、完全には平面状ではない幾分低い
品質の上位成長となる。
【００３０】実験によれば、最終成長温度は、４８０−
６００℃の範囲内であるが、５００℃以上の温度が推奨
される。本発明により成長したサンプルは、成長に関連
した転位がなく、５３０℃で成長したサンプルは、５０
０℃で成長したサンプルよりもより低い格子歪しか有さ
ない。ＩｎＰグレーティング上に成長したＧａＩｎＡｓ
Ｐと平面状ＩｎＰのホトルミネセンス（ＰＬ）測定によ
れば、前者の質は後者とほぼ同程度であることが分か
る。
６００℃の範囲内であるが、５００℃以上の温度が推奨
される。本発明により成長したサンプルは、成長に関連
した転位がなく、５３０℃で成長したサンプルは、５０
０℃で成長したサンプルよりもより低い格子歪しか有さ
ない。ＩｎＰグレーティング上に成長したＧａＩｎＡｓ
Ｐと平面状ＩｎＰのホトルミネセンス（ＰＬ）測定によ
れば、前者の質は後者とほぼ同程度であることが分か
る。
【００３１】上記の本発明の方法は、従来のＩｎＰベー
スのＤＦＢレーザの製造プロセスに物質移動処理の前の
処理ステップおよび上位成長材料の堆積後の処理ステッ
プとともに容易に組み込むことができる。
スのＤＦＢレーザの製造プロセスに物質移動処理の前の
処理ステップおよび上位成長材料の堆積後の処理ステッ
プとともに容易に組み込むことができる。
【００３２】
【発明の効果】以上のように本発明は、非平面状のＩＩ
Ｉ／Ｖ属半導体表面上にＩＩＩ／Ｖ属半導体材料をヘテ
ロエピタキシャル成長させるＩｎＰベースの半導体デバ
イスの製造方法を提供するものである。この方法は、非
平面状の特徴物を有する表面が形成されるようにその表
面をパターンニングし、そしてこのパターン化された主
表面上にＰ含有の半導体材料（例、ＧａＩｎＡｓＰまた
はＩｎＰ）を成長させるものである。その後１つあるい
は複数のステップ（例、半導体材料のさらに１つあるい
は複数の層を成長させ、金属を堆積し熱処理しクリービ
ングして、パッケージを行うステップ等）を半導体デバ
イスを完成するために実行する。
Ｉ／Ｖ属半導体表面上にＩＩＩ／Ｖ属半導体材料をヘテ
ロエピタキシャル成長させるＩｎＰベースの半導体デバ
イスの製造方法を提供するものである。この方法は、非
平面状の特徴物を有する表面が形成されるようにその表
面をパターンニングし、そしてこのパターン化された主
表面上にＰ含有の半導体材料（例、ＧａＩｎＡｓＰまた
はＩｎＰ）を成長させるものである。その後１つあるい
は複数のステップ（例、半導体材料のさらに１つあるい
は複数の層を成長させ、金属を堆積し熱処理しクリービ
ングして、パッケージを行うステップ等）を半導体デバ
イスを完成するために実行する。
【図１】本発明の質量移動温度に曝すステップと成長ス
テップの前のＤＦＢレーザのグレーティングプロファイ
ルの断面の走査顕微鏡の概念図
テップの前のＤＦＢレーザのグレーティングプロファイ
ルの断面の走査顕微鏡の概念図
【図２】本発明の質量移動温度処理後のグレーティング
プロファイルの断面を表す図
プロファイルの断面を表す図
【図３】ＩｎＰグレーティング表面上に本発明により成
長されたＧａＩｎＡｓＰを有するサンプルの断面マイク
ログラフを表す図
長されたＧａＩｎＡｓＰを有するサンプルの断面マイク
ログラフを表す図
１０ グレーティング １１ （１００）表面 １２ （１１１）Ａ側壁 ２０ ＩｎＰグレーティング ３０ ＩｎＰボディ ３１ コルゲート状表面 ３３ 層 ３２１，３２２，３２３，３２４ ０．８ｎｍのＩｎＰ
マーカー層 ３３１−３３５ １７ｎｍのＧａＩｎＡｓＰ層
マーカー層 ３３１−３３５ １７ｎｍのＧａＩｎＡｓＰ層
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 アルフレッド イ チョー アメリカ合衆国，07901 ニュージャージ ー，サミット，ケネス コート 11 (72)発明者 サン−ニー ジョージ チュ アメリカ合衆国，07974 ニュージャージ ー，マーレイ ヒル，マーレイ ヒル ブ ールヴァード 55 (72)発明者 ウェン−イェン ワン アメリカ合衆国，07090 ニュージャージ ー，ウェストフィールド，フォレスト ア ヴェニュー 800，アパートメント３イー
Claims (9)
- 【請求項１】 ＩｎＰベースのＩＩＩ／Ｖ属半導体デバ
イスの製造方法において、 ａ） 主表面（１１）を有するＩＩＩ／Ｖ属半導体ボデ
ィを提供するステップと、 ｂ） 非平面状の表面特徴物（１２）が形成されるよう
に、前記主表面をパターン化するステップと、 ｃ） 前記パターン化された主表面上に、Ｐ含有ＩＩＩ
／Ｖ属半導体材料（３３１）層を成長させるステップ
と、 ｄ） デバイスの製造完了に向けて、さらに１つあるい
は複数の処理を実行するステップと、 ｅ） 真空チェンバ内で前記半導体ボディを質量移動温
度に加熱し、そして前記真空チェンバ内で前記パターン
化された主表面を、固体ＰフラックスソースからのＰフ
ラックスに、質量移動により非平面状の表面特徴の形状
変化を起こる所定時間、曝すステップと、からなり、 ｆ） 前記ｃ）のステップでは、半導体ボディを周囲温
度に曝すことなく、半導体ボディを前記ステップｃ）の
少なくとも初期期間の間、前記質量移動温度以下の第１
成長温度に保持することを特徴とするＩｎＰベースのＩ
ＩＩ／Ｖ属半導体デバイスの製造方法。 - 【請求項２】 前記（ｃ）ステップにおいて、前記Ｐ含
有ＩＩＩ／Ｖ属半導体材料は、ＩｎＰと、ＩｎＰを含有
する三元ＩＩＩ／Ｖ属半導体材料と、ＩｎＰを含有する
四元のＩＩＩ／Ｖ属半導体材料からなるグループから選
択されることを特徴とする請求項１の方法。 - 【請求項３】 前記非平面状の表面特徴物は、ＩｎＰ半
導体材料内に形成され、 前記Ｐ含有ＩＩＩ／Ｖ属半導体材料は、ＩｎＧａＡｓＰ
であることを特徴とする請求項２の方法。 - 【請求項４】 前記ステップｅ）の間、前記パターン化
された主表面は、固体ＡｓフラックスソースからのＡｓ
フラックスに曝し、所望の質量移動速度が得られるよう
にＰフラックスとＡｓフラックスの比率を選択すること
を特徴とする請求項１の方法。 - 【請求項５】 前記ステップｃ）の初期期間の後、前記
半導体ボディは、前記第１成長温度以上の第２成長温度
まで加熱されることを特徴とする請求項１の方法。 - 【請求項６】 前記第２成長温度は、４８０℃から６０
０℃の範囲内にあることを特徴とする請求項５の方法。 - 【請求項７】 前記質量移動温度は、４６０℃から５５
０℃の範囲内にあることを特徴とする請求項１の方法。 - 【請求項８】 ＩｎＰベースのＩＩＩ／Ｖ属半導体デバ
イスは、半導体レーザであり、前記非平面状の表面特徴
物は、ブラッググレーティングを形成することを特徴と
する請求項１の方法。 - 【請求項９】 前記真空チェンバ内の圧力は、１０-8ト
ール以下であることを特徴とする請求項１の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US652285 | 1996-05-22 | ||
| US08/652,285 US5633193A (en) | 1996-05-22 | 1996-05-22 | Method of making an InP-based device comprising semiconductor growth on a non-planar surface |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065276A true JPH1065276A (ja) | 1998-03-06 |
Family
ID=24616262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8901497A Pending JPH1065276A (ja) | 1996-05-22 | 1997-04-08 | ＩｎＰベースのＩＩＩ／Ｖ属半導体デバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5633193A (ja) |
| EP (1) | EP0809280A3 (ja) |
| JP (1) | JPH1065276A (ja) |
| CA (1) | CA2200124C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2765031B1 (fr) * | 1997-06-19 | 1999-09-24 | Alsthom Cge Alcatel | Controle de la profondeur de gravure dans la fabrication de composants semiconducteurs |
| US7058246B2 (en) * | 2001-10-09 | 2006-06-06 | Infinera Corporation | Transmitter photonic integrated circuit (TxPIC) chip with enhanced power and yield without on-chip amplification |
| TWI248691B (en) * | 2005-06-03 | 2006-02-01 | Formosa Epitaxy Inc | Light emitting diode and method of fabricating thereof |
| CN100423303C (zh) * | 2005-06-09 | 2008-10-01 | 璨圆光电股份有限公司 | 发光二极管及其制造方法 |
| JP4951267B2 (ja) * | 2006-04-27 | 2012-06-13 | 日本オプネクスト株式会社 | 半導体レーザ素子の製造方法 |
| US7645624B2 (en) * | 2007-10-31 | 2010-01-12 | Tekcore Co., Ltd. | Method for self bonding epitaxy |
| JP5409170B2 (ja) * | 2009-07-30 | 2014-02-05 | キヤノン株式会社 | 半導体素子の製造方法および半導体素子 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079788A (ja) * | 1983-10-06 | 1985-05-07 | Nec Corp | 光双安定素子 |
| US4885262A (en) * | 1989-03-08 | 1989-12-05 | Intel Corporation | Chemical modification of spin-on glass for improved performance in IC fabrication |
| JPH02264491A (ja) * | 1989-04-04 | 1990-10-29 | Mitsubishi Electric Corp | 分布帰還型半導体レーザの製造方法 |
| US5126281A (en) * | 1990-09-11 | 1992-06-30 | Hewlett-Packard Company | Diffusion using a solid state source |
| US5387546A (en) * | 1992-06-22 | 1995-02-07 | Canon Sales Co., Inc. | Method for manufacturing a semiconductor device |
| DE69323127T2 (de) * | 1992-08-10 | 1999-07-22 | Canon K.K., Tokio/Tokyo | Halbleitervorrichtung und Herstellungsverfahren |
| US5360763A (en) * | 1992-09-07 | 1994-11-01 | Nec Corporation | Method for fabricating an optical semiconductor device |
| US5399521A (en) * | 1993-10-08 | 1995-03-21 | Texas Instruments Incorporated | Method of semiconductor layer growth by MBE |
-
1996
- 1996-05-22 US US08/652,285 patent/US5633193A/en not_active Expired - Lifetime
-
1997
- 1997-03-17 CA CA002200124A patent/CA2200124C/en not_active Expired - Fee Related
- 1997-04-08 JP JP8901497A patent/JPH1065276A/ja active Pending
- 1997-05-13 EP EP97303256A patent/EP0809280A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0809280A2 (en) | 1997-11-26 |
| CA2200124C (en) | 2000-04-18 |
| EP0809280A3 (en) | 2001-08-29 |
| CA2200124A1 (en) | 1997-11-22 |
| US5633193A (en) | 1997-05-27 |
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