JPH1065514A - クロック駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】相反するクロック信号の駆動で、消費電力を削
減するクロック同期回路の提供。 【解決手段】入力波形の微分値を微分回路で抽出し、こ
の微分波形がハイレベルの期間、出力バッファの駆動の
中止し、出力信号線対を短絡させる。この結果、出力容
量の電荷を利用して出力信号線対の電位は、電源電圧の
１／２電位まで自然に駆動する。微分信号の立ち下がり
で、短絡を解除し、再度出力信号対が反転するまで、出
力バッファを駆動させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック駆動回路
に関する。

【０００２】

【従来の技術】従来、この種のクロック駆動回路は、一
つのクロック信号から、同相のクロック信号と反転した
クロック信号を生成し、１つの半導体チップ全体におい
て任意に配置されたラッチなどの同期回路のクロック入
力端子まで配線された信号線を駆動していた。

【０００３】図１０は、従来のクロック駆動回路の構成
の一例をブロック図にて示したものであり、図１１は図
１０のクロック駆動回路のタイミングを示した図であ
る。

【０００４】図１０を参照して、信号反転回路９は、入
力クロック信号１を入力して、正転信号２、反転信号３
を出力する。出力バッファ３７、３８は、正転信号２、
反転信号３を入力してそれぞれ増幅し、正転クロック信
号５９、反転クロック信号６０を出力する（図１１のＣ
ＬＫＯＵＴ、ＣＬＫＯＵＴＢ参照）。図１０において、
各ユニットのラッチ１４は、チップ全体に散らばるラッ
チを１つのボックスにて表したものであり、クロック信
号５９、反転クロック信号６０に同期して動作する。

【０００５】出力バッファ３７、３８から各ユニットの
ラッチ１４までの負荷容量は、出力バッファ３７、３８
のドレイン容量と、チップ面積に依存する配線５９、６
０の容量と、各ユニットのラッチ１４の総ゲート容量と
の合計で表される。したがって、出力バッファ３７、３
８は、この負荷容量に応じた大きな駆動能力が必要とさ
れている。

【０００６】ところで、半導体記憶装置における特にプ
リチャージに関する従来技術として、例えば特開平２−
２８５５８４号公報には、消費電力の削減を図る半導体
記憶装置の構成が提案されている。図１２は、上記特開
平２−２８５５８４号公報に記載されている半導体記憶
回路装置の回路図の一部を示したものである。

【０００７】図１２を参照して、インバータ４３、４４
は、互いに入力と出力を接続して、ラッチを構成してい
る。これらの信号対４５、４６（ラッチ４３、４４の共
通接続点）は、ワード線５２をゲート入力にしたトラン
ジスタ４７、４８と、書き込み信号５１をゲート入力に
したトランジスタ４９、５０を経由してビット線対４
１、４２にそれぞれ接続している。

【０００８】インバータ４３の出力は、インバータ５３
と、ワード線５２をゲートに接続したトランジスタ５４
を経由して、読みだし信号線５５に接続している。

【０００９】そして、上記回路全体で、１ビットの記憶
回路素子５６を構成している。

【００１０】記憶回路素子は、ビット線対４１、４２、
ワード線５２を任意に共有し、アレイ状に配置されてい
る。

【００１１】トランジスタ４０は、プリチャージ信号３
９をゲート入力とし、ソースとドレインはビット線対４
１、４２にそれぞれ接続される。

【００１２】図１３は、図１２に示した半導体記憶回路
のタイミングを示した図である。

【００１３】書き込み動作において、トランジスタ４０
は、プリチャージ信号３９がハイレベルとなると導通状
態となり、プリチャージ信号３９に同期してビット線対
４１、４２を短絡する。これにより、ビット線対４１、
４２は、互いの電荷量を移動して等電位になる。さら
に、プリチャージ信号３９をロウレベルにして、短絡を
解除した後、書き込みデータがビット線対４１、４２に
入力される。これにより、ビット線対４１と４２は、ハ
イレベルとロウレベル、又はロウレベルとハイレベルに
なる。

【００１４】その後、書き込み信号５１、ワード線５２
がハイレベルになり、ビット線対４１、４２のデータ
が、インバータ４３、４４にて構成されるラッチに保持
される。

【００１５】書き込みデータをビット線対４１、４３に
駆動するための電力は、中間電位から駆動する電力で済
むので、中間電位まで駆動するための電力を削減でき
る。

【００１６】

【発明が解決しようとする課題】上記した従来技術は下
記記載の問題点を有してる。

【００１７】（１）第１の問題点は、図１０に示したク
ロック駆動回路においては、回路規模の増大、動作速度
の高速化に伴い、消費電流が増える、ということであ
る。その理由は次の通りである。

【００１８】ＣＭＯＳトランジスタ回路の消費電力は、
主に出力容量に充放電される電荷量によって決まる。こ
の電荷の消費量は、入力信号のスイッチング回数と出力
容量に比例する。

【００１９】クロック駆動回路は、スイッチング回数が
動作周波数に一致する。また、回路規模の増加に伴いク
ロック信号が駆動する各ユニットのラッチの数は増え
る。

【００２０】更に、チップサイズの増大に伴い、クロッ
ク駆動回路から各ユニットまでの距離は延びるため、配
線容量は増える。したがって、半導体の消費電力は、回
路規模の増大と高速化に伴い、増加する傾向にある。

【００２１】（２）第２の問題点は、図１２に示した半
導体記憶回路のように、中間電位を利用して消費電力を
削減する技術をクロック駆動回路に単純に適用すること
はできない、ということである。その理由は、次の通り
である。

【００２２】第１に、上記した従来の半導体記憶回路
は、その構造から、プリチャージ信号のようなビット線
対の短絡制御信号と、ワード線や書き込み制御信号とい
った駆動制御信号を持っている。

【００２３】これに対し、図１０に示したクロック駆動
回路においては、このような制御信号を全く備えていな
い。

【００２４】第２に、上記した半導体記憶回路は、駆動
すべきビット線対が分割されているため、負荷容量が比
較的小さい。

【００２５】これに対し、上記したクロック駆動回路に
おいては、出力クロック信号線対の容量が大きい。した
がって、直列に接続したトランジスタによって制御する
と負荷容量が増加し、出力波形が鈍るので、中間電位を
利用して消費電力の低減を図る方法をクロック駆動回路
に適用することはできない。

【００２６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、クロック駆動回
路で駆動する相反する信号線対を短絡させることによっ
て、その負荷容量の電荷を利用して、出力信号線対が電
源電圧の１／２電位になるまでの消費電力を削減するよ
うにしたクロック駆動回路を提供することにある。

【００２７】

【課題を解決するための手段】前記目的を達成するた
め、本発明のクロック駆動回路は、クロック信号を入力
し、出力回路から互いに相補の出力クロック信号対を出
力するクロック駆動回路において、入力した前記クロッ
ク信号の遷移エッジから所定のパルス幅の信号を生成す
る手段（「第１の手段」という）と、前記第１の手段で
生成された信号に基づき、出力回路からの前記出力クロ
ック信号対の出力を一時的に中断する手段（「第２の手
段」という）と、前記第１の手段で生成された信号に基
づき、前記出力クロック信号対を互いに短絡させる手段
（「第３の手段」という）と、を備えたことを特徴とす
る。

【００２８】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、１つ以上のクロック信号とその反転信号に同期して
動作する半導体回路のクロック駆動回路において、入力
クロック信号（図１の１）の微分信号（図１の４）に基
づいて所定時間出力回路（図１の１０、１１）における
出力クロック信号（図１の６、７）の駆動を中止し出力
回路の出力をハイインピーダンス状態とし、短絡回路
（図１の１３）を導通状態として、互いに相補の出力ク
ロック信号線対（図１の６、７）を短絡させ、出力クロ
ック信号線対の電荷を平衡化せしめた後に、短絡回路
（図１の１３）を非導通状態とし短絡を解除し、出力回
路（図１の１０、１１）を活性化（出力イネーブル状
態）して、それぞれの出力クロック信号（図１の６、
７）を再度駆動する、ように構成される。

【００２９】このように、本発明の実施の形態において
は、入力波形から、微分信号を生成することによって、
外部からの特別な制御線が不要になる。微分信号を制御
信号として出力信号の駆動の一時中断と出力信号対の短
絡ができるので、クロック信号の状態遷移において出力
信号対が電源の１／２になるまで出力バッファの消費電
力を、出力負荷容量間の電荷の移動で置き換えることが
できる。

【００３０】上記した本発明の実施の形態についてさら
に詳細に説明すべく、本発明の実施例を以下に図面を参
照して説明する。

【００３１】図１は、本発明の第１の実施例の構成をブ
ロック図にて示したものである。

【００３２】図１を参照して、本実施例は、クロック信
号１を入力とする信号反転回路９と、クロック信号を入
力とし微分出力信号４、５を生成する微分回路１２と、
信号反転回路９の正転出力２、反転出力３を入力とし、
微分回路１２からの出力信号４で出力／ハイインピーダ
ンス状態が制御される第１、第２のトライステート出力
バッファ回路１０、１１と、第１、第２のトライステー
ト出力バッファ回路１０、１１の出力信号対６、７の間
に挿入され、微分回路１２からの出力信号５で導通／非
導通が制御される短絡回路１３と、を備えて構成され
る。各ユニットのラッチ１４は、チップ全体に散らばる
ラッチを１つのボックスにて表したものであり、クロッ
ク信号６、反転クロック信号７に同期して動作する。

【００３３】図５は、図１における信号反転回路９の回
路構成を示したものである。信号反転回路９は、２段の
インバータ５７、５８によって構成され、入力信号１を
基に、インバータ５８から正転信号２を、インバータ５
７から反転信号３を出力する。

【００３４】図２は、本実施例における微分回路１２の
回路構成の一例を示したものである。微分回路１２は、
入力信号１を入力とするインバータ１５と、入力信号１
とインバータ１２の出力を入力とする排他的否定論理和
（ＥＮＯＲ）１６と、を備えて構成され、微分信号４、
５を生成する。

【００３５】すなわち、微分信号４、５は、入力信号１
の立ち上がり、立ち下がり時にインバータ１段分の遅延
時間に相当する時間幅分、ハイレベルとなる。

【００３６】図３は、第１、第２のトライステート出力
バッファ１０、１１の回路構成の一例を示したものであ
る。なお、第１、第２のトライステート出力バッファ１
０、１１は同一の構成とされる。第１のトライステート
出力回路１０（第２のトライステート回路１１）は、微
分回路１２の出力４を入力とするインバータ２６の出力
と、信号反転回路９の出力２（３）を入力とするＮＡＮ
Ｄ回路２７と、微分回路１２の出力４と、信号反転回路
９の出力２（３）を入力とするＮＯＲ回路２７と、ＮＡ
ＮＤ回路２７の出力をゲート入力とするＰＭＯＳトラン
ジスタ２９と、ＮＯＲ回路２８の出力をゲート入力とす
るＮＭＯＳトランジスタ３０と、を備え、ＰＭＯＳトラ
ンジスタ２９とＮＭＯＳトランジスタの接続点から出力
６（７）が取り出される。

【００３７】微分信号４がハイレベルの時、ＮＡＮＤ回
路２７の出力はハイレベル、ＮＯＲ回路２８の出力はロ
ウレベルとなり、ＰＭＯＳトランジスタ２９とＮＭＯＳ
トランジスタ３０は共にオフ状態となり、出力はハイイ
ンピーダンス状態となる。また、微分信号４がロウレベ
ルの時は、入力信号２（３）を増幅して信号６（７）を
出力する。

【００３８】図４は、短絡回路１３の回路構成の一例を
示したものである。短絡回路１３は、信号６、７間に並
列に挿入され、微分信号５と、微分信号５のインバータ
３３による反転信号をそれぞれゲート入力とするＮＭＯ
Ｓトランジスタ３４、ＰＭＯＳトランジスタ３４からな
るＣＭＯＳ型のトランスファゲートとして構成され、微
分信号５がハイレベルの時に信号線６、７を短絡し、ロ
ウレベルの時に信号６、７を遮断する。

【００３９】本実施例の動作について図面を参照して説
明する。

【００４０】図６は、図１に示した回路の動作タイミン
グを示した図である。図６において、各符号は図１に示
した回路において信号に付した参照番号に対応し、１）
はクロック入力信号（ＣＬＫ）、２）は信号反転回路９
の正転出力信号（ＤＣＬＫ）２、３）は信号反転回路９
の変転出力信号（ＤＣＬＫＢ）３、４）は微分回路１２
の出力信号４（ＨＩＺ＿ＥＮ）、５）は微分回路１２か
ら短絡回路１３に入力される信号５（ＳＨＯＲＴ）、
６）、７）は出力バッファ１０、１１から出力される信
号６、７（ＣＬＫＯＵＴ、ＣＬＫＯＵＴＢ）を示してい
る。

【００４１】図７は、図１の出力バッファ１０、１１の
出力信号対６、７、及び比較例として、図１０に示した
従来のクロック駆動回路における出力バッファ３７、３
８の出力信号対５９、６０の電圧特性を示した図であ
る。

【００４２】図８は、図１の出力バッファ１０、１１、
及び比較例として図１０に示した従来のクロック駆動回
路における出力バッファ３７、３８の電流特性を示した
図である。

【００４３】図６、図７において、入力信号１がローレ
ベルで安定のとき、信号反転回路９の正転出力である信
号２はローレベル、反転出力である信号３はハイレベル
である。

【００４４】微分回路１２において、入力信号１がロー
レベル、インバータ１５の出力信号１７がハイレベルで
あるため、ＥＮＯＲ１６はローレベルを出力し、微分信
号４、５は、ローレベルである。したがって、第１のト
ライステート出力バッファ１０（第２のトライステート
出力バッファ１１）は、入力信号２（３）と同じくロー
（ハイ）レベルを出力し、短絡回路１３は遮断されてい
る。このため、出力信号６はローレベル、出力信号７は
ハイレベルとなる。

【００４５】次に、時刻ｔ０で、入力信号１がローレベ
ルからハイレベルに変化すると、微分回路１２におい
て、インバータ１５の出力信号１７は引続きハイレベル
であるため、ＥＮＯＲ１６の出力すなわち信号４、５は
ハイレベルとなる。したがって、第１、第２のトライス
テート出力バッファ１０、１１はハイインピーダンスに
なり、短絡回路１３も短絡され、信号６はローレベルか
ら電源電圧の１／２に、信号７はハイレベルから電源電
圧の１／２に漸近する。

【００４６】また、このとき時刻ｔ０からｔ１までは、
出力バッファ１０、１１の出力はハイインピーダンスな
ので、図８に示すように、消費電流が流れていない。

【００４７】次に、時刻ｔ１で、入力信号１に対してイ
ンバータ１５で遅延された信号１７がハイレベルからロ
ーレベルに変化するため、ＥＮＯＲ１６の出力、すなわ
ち信号４、５もローレベルになる。したがって、短絡回
路１３が遮断され、第１、第２のトライステート出力バ
ッファ１０、１１は、再び活性化されて駆動出力し、入
力信号２、３と同じ論理の信号６、７を出力する。この
とき、入力信号２（３）はすでにローレベルからハイレ
ベル（ハイレベルからローレベル）に変化を終えている
ので、信号６は電源電圧の１／２からハイレベルに、信
号７は電源電圧の１／２からローレベルに変化する。

【００４８】この電流特性は、図８のｔ０からｔ２まで
の期間に示される。信号６は充電されて電源電圧の１／
２からハイレベルになり、信号７は放電されて電源電圧
の１／２からローレベルに変化している。出力バッファ
１０、１１が再駆動するので、信号６、７が完全に反転
するｔ２まで消費電流が流れる。

【００４９】次に、入力信号１がハイレベルで安定のと
きは、微分回路１２の出力が同じ以外は、上記したロー
レベルで安定の時と論理を反転させたのと等価であり、
出力信号６はハイレベル、出力信号７はローレベルであ
る。

【００５０】さらに、ハイレベルからローレベルに変化
する時も同様に、時刻ｔ３からｔ４で、信号６はハイか
ら電源電圧の１／２に、信号７はローから電源電圧の１
／２に変化し、時刻ｔ４からｔ５で、信号６は電源電圧
の１／２からローレベルに、信号７は電源電圧の１／２
からハイレベルに変化する。

【００５１】本実施例において、信号線対６、７の短絡
期間である時刻ｔ０からｔ１、ｔ３からｔ４は、微分回
路１２のインバータ１５の遅延時間で規定される。した
がって、微分回路１２のインバータ１５の遅延時間を調
整することによって、クロックの配線負荷容量、クロッ
クドライブの応答速度に応じた設計ができる。

【００５２】次に、本発明の第１の実施例の作用効果に
ついて説明する。

【００５３】図８に示した電流特性の波形から、従来技
術では、時刻ｔ０から出力バッファを駆動しなくてはな
らないのに対し、上述したように第１の実施例では、時
刻ｔ０からｔ１までの電力は信号線対６、７の電荷移動
で置き換えられるので、時刻ｔ１から出力バッファを駆
動すればよい。

【００５４】したがって、信号線対６、７を駆動するた
めの出力バッファ１０、１１で消費される電流特性波形
６、７によって囲まれる面積が、本実施例による消費電
力であり、従来技術の出力バッファ電流特性波形５９、
６０による面積の約１／２程度になり、消費電力を大幅
に低減している。

【００５５】上記第１の実施例においては、トライステ
ート出力バッファ１０、１１と短絡回路１３の制御を同
一のタイミングである微分回路１２の出力信号４、５で
行なっていた。このため、ハイインピーダンス期間と短
絡期間にスキューが生じた場合、短絡回路１３を通して
貫通電流が流れることがある。

【００５６】本発明の別の実施例は、この問題を鑑み
て、別の微分回路の構成を提案するものである。

【００５７】図９は、本発明の別の実施例に係る微分回
路１２の構成を示すである。この微分回路１２は、入力
信号１を初段が入力する３段縦続形態に接続されたイン
バータ１８、１９、２０と、最終段のインバータ２０の
出力と、入力信号１とを入力とする排他的否定論理和ゲ
ート（ＥＮＯＲ）２１と、初段のインバータ１８の出力
と２段目のインバータ１９の出力を入力とする排他的否
定論理和ゲート（ＥＮＯＲ）２２と、を備えて構成さ
れ、入力信号１から、インバータ１８、１９、２０の遅
延時間と同じ時間ハイレベル幅のバッファ制御用の微分
信号４と、微分信号４に対し立ち上がりインバータ１８
の遅延と同じ時間遅れ、インバータ１９の遅延時間と同
じハイレベル幅の短絡制御用の微分信号５を出力する。

【００５８】したがって、微分信号４がローレベルで、
微分信号５がハイレベルに同時になることはなく、ハイ
インピーダンス期間と短絡期間にスキューが生じて、短
絡回路１３を通して貫通電流が流れることを防ぐことが
できる。

【００５９】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００６０】（１）第１の効果は、クロック駆動で消費
される電力が削減できる、ということである。

【００６１】その理由は、本発明においては、出力信号
対の信号変化点で、出力バッファを中断し、同時に出力
信号線対を短絡させるので、信号線対が等電位になるま
での電力を出力容量の電荷の移動で置き換えられるため
である。

【００６２】（２）第２の効果は、同じ電力の場合、従
来技術よりも出力線対をより高速に駆動できることであ
る。

【００６３】その理由は、短絡回路は、ＰＭＯＳとＮＭ
ＯＳの２つのトランジスタで構成できるので、ＯＮ抵抗
を低くでき、出力信号の立上り特性を改善できるためで
ある。また、短絡の際に電力は消費しないので、消費電
力をこのことによって損失しないで済ますことができる
ためである。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例に係る微分回路の回路構成を
示す図である。

【図３】本発明の一実施例に係るトライステートバッフ
ァ回路の回路構成を示す図である。

【図４】本発明の一実施例に係る短絡回路の回路構成を
示す図である。

【図５】本発明の一実施例に係る信号反転回路の回路構
成を示す図である。

【図６】本発明の一実施例の動作タイミングを示したタ
イミング図である。

【図７】本発明の一実施例と、比較例として従来技術の
出力波形特性を示した図である。

【図８】本発明の一実施例と、比較例として従来技術の
出力バッファで消費される電流特性を示した図である
（相反する波形で囲まれた領域が、消費電力となる）。

【図９】本発明の別の実施例に係る微分回路の回路構成
を示す図である。

【図１０】従来のクロック駆動回路のブロック図であ
る。

【図１１】図１０に示した従来のクロック駆動回路の動
作タイミングを示すタイミング図である。

【図１２】中間電位を利用して省電力を図った従来の半
導体記憶装置の回路構成の一部を示した図である。

【図１３】図１２の回路図の動作タイミングを示した図
である。

【符号の説明】

１ 入力クロック信号（ＣＬＫＩＮ） ２ 出力クロックの原信号（ＤＣＬＫ） ３ 出力反転クロックの原信号（ＤＣＬＫＢ） ４ トライステート出力バッファ１０、１１のハイイン
ピーダンス制御信号（ＨＩＺ−ＥＮ） ５ 短絡回路１３の短絡制御信号（ＳＨＯＲＴ） ６ 本発明の出力クロック信号（ＣＬＫＯＵＴ） ７ 本発明の出力反転クロック信号（ＣＬＫＯＵＴＢ） ８ 本発明のクロック駆動回路 ９ 信号反転回路 １０、１１ １、０、ＨＩ−Ｚの３値を出力する回路
（トライステート出力バッファ） １２ 原信号と遅延のついた反転信号で原信号を微分す
る微分信号を得る回路 １３ 短絡回路（トランスファ） １４ 本発明が駆動すべき各ユニットのラッチ １５ インバータ １６ ＥＮＯＲ ２７ ＮＡＮＤ ２８ ＮＯＲ ２９ ＰＭＯＳトランジスタ ３０ ＮＭＯＳトランジスタ ３７、３８ 従来例の出力バッファ ３９ 公知例のプリチャージ信号 ４０ ビット線対短絡用のトランジスタ ４１、４２ メモリのビット線対 ５２ メモリのワード線 ５１ メモリの書き込み信号線 ５６ メモリセル ５５ メモリの読みだし線 ５９ 従来例の出力クロック信号 ６０ 従来例の出力反転クロック信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】１つ以上のクロック信号とその反転信号に
   同期して動作する半導体回路のクロック駆動回路におい
   て、 入力クロック信号の微分信号に基づいて所定時間出力回
   路における出力クロック信号の駆動を中止し、前記出力
   回路をハイインピーダンス状態として、互いに相補の出
   力クロック信号線対を短絡させ、前記出力クロック信号
   線対の電荷を平衡化せしめた後に、短絡を解除し、それ
   ぞれの出力クロック信号を再度駆動する手段を備えたこ
   とを特徴とするクロック駆動回路。
2. 【請求項２】クロック信号を入力し、出力回路から互い
   に相補の出力クロック信号対を出力するクロック駆動回
   路において、 入力した前記クロック信号の遷移エッジから所定のパル
   ス幅の信号を生成する手段（「第１の手段」という）
   と、 前記第１の手段で生成された信号に基づき、前記出力回
   路からの前記出力クロック信号対の出力を一時的に中断
   する手段（「第２の手段」という）と、 前記第１の手段で生成された信号に基づき、前記出力ク
   ロック信号対を互いに短絡させる手段（「第３の手段」
   という）と、 を備えたことを特徴とするクロック駆動回路。
3. 【請求項３】前記第１の手段で生成された信号がアクテ
   ィブの期間、出力回路の出力をハイインピーダンス状態
   とする、ことを特徴とする請求項２記載のクロック駆動
   回路。
4. 【請求項４】前記第１の手段が、前記第２及び第３の手
   段に供給する信号のエッジを互いに異なるタイミングと
   する手段を備えたことを特徴とする請求項２記載のクロ
   ック駆動回路。