JPH1065516A - ドライバｉｃおよびこれを用いた電子装置 - Google Patents
ドライバｉｃおよびこれを用いた電子装置Info
- Publication number
- JPH1065516A JPH1065516A JP8220993A JP22099396A JPH1065516A JP H1065516 A JPH1065516 A JP H1065516A JP 8220993 A JP8220993 A JP 8220993A JP 22099396 A JP22099396 A JP 22099396A JP H1065516 A JPH1065516 A JP H1065516A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- power supply
- driver
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】ハイレベル電圧出力時に、高圧電源側から低圧
電源側へ貫通電流の流れることのないレベル変換回路及
びそれを用いた低消費電力の高圧パワーＩＣを提供する
こと。 【解決手段】低電圧から高電圧にレベル変換を行う回路
において、高圧電源側に設けられ、互いにゲートが他方
のドレインに接続された第１，第２のＰ型ＭＯＳトラン
ジスタのドレイン側に、各々直列に第１，第２のクラン
プ用Ｐ型ＭＯＳトランジスタを設け、そのゲートには高
圧電源の電圧より幾分（例えば、５Ｖ〜２０Ｖ位）低い
電圧を印加する。また、第１又は第２のＰ型ＭＯＳトラ
ンジスタのゲート電圧で次段の出力ドライバ回路内のＰ
型ＭＯＳトランジスタを駆動する。
電源側へ貫通電流の流れることのないレベル変換回路及
びそれを用いた低消費電力の高圧パワーＩＣを提供する
こと。 【解決手段】低電圧から高電圧にレベル変換を行う回路
において、高圧電源側に設けられ、互いにゲートが他方
のドレインに接続された第１，第２のＰ型ＭＯＳトラン
ジスタのドレイン側に、各々直列に第１，第２のクラン
プ用Ｐ型ＭＯＳトランジスタを設け、そのゲートには高
圧電源の電圧より幾分（例えば、５Ｖ〜２０Ｖ位）低い
電圧を印加する。また、第１又は第２のＰ型ＭＯＳトラ
ンジスタのゲート電圧で次段の出力ドライバ回路内のＰ
型ＭＯＳトランジスタを駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は低電圧を高電圧にレ
ベル変換する回路及びそれにより駆動されるドライブ回
路を有する集積回路に係わり、特に高圧ドライバＩＣ、
更にはそれを用いた電子装置に関する。
ベル変換する回路及びそれにより駆動されるドライブ回
路を有する集積回路に係わり、特に高圧ドライバＩＣ、
更にはそれを用いた電子装置に関する。
【０００２】
【従来の技術】従来の高圧ドライバＩＣのレベル変換回
路としては、２つの高耐圧ＮＭＯＳと２つの高耐圧ＰＭ
ＯＳからなり、ＰＭＯＳのドレインが互いに他方のゲー
トに接続された回路が知られている。このドライバＩＣ
の回路構成を図１４に示す。レベル変換回路１００と出
力ドライバ回路２００はドライバＩＣの出力数（例え
ば、６４出力または１２８出力）だけ有る。
路としては、２つの高耐圧ＮＭＯＳと２つの高耐圧ＰＭ
ＯＳからなり、ＰＭＯＳのドレインが互いに他方のゲー
トに接続された回路が知られている。このドライバＩＣ
の回路構成を図１４に示す。レベル変換回路１００と出
力ドライバ回路２００はドライバＩＣの出力数（例え
ば、６４出力または１２８出力）だけ有る。
【０００３】また、他の従来高圧ドライバＩＣのレベル
変換回路としては、抵抗とＮＭＯＳスイッチから構成さ
れた定電流源を用いた回路が知られており、このドライ
バＩＣの回路構成を図１５に示す。
変換回路としては、抵抗とＮＭＯＳスイッチから構成さ
れた定電流源を用いた回路が知られており、このドライ
バＩＣの回路構成を図１５に示す。
【０００４】
【発明が解決しようとする課題】前者の従来技術では、
高圧のドライバＩＣ（例えば、高圧電源ＨＶの電圧が数
十Ｖ以上）の場合、レベル変換用のＰＭＯＳ Ｐ１，Ｐ
２及び出力ドライバ部のＰＭＯＳ Ｐ３のゲート，ソー
ス間に高圧電源ＨＶの電圧がそのまま印加される。従っ
て、ＰＭＯＳ Ｐ１〜Ｐ３のゲート酸化膜厚は、高圧電
源ＨＶの電圧が印加されても電流リークや絶縁破壊を起
こさないよう十分な膜厚が必要であり、チャネル構造も
複雑になるのでＭＯＳトランジスタを作るのが難しいと
いう問題がある。更に、高圧電源ＨＶが１５０Ｖ以上の
場合、信頼性を考慮するとゲート酸化膜厚は０.６μｍ
以上必要であり、酸化膜分離として用いるＬＯＣＯＳ(L
ocalOxidation of Silicon）酸化膜の膜厚と同程度以上
となるので素子間の分離も難しくなると言う問題があ
る。
高圧のドライバＩＣ（例えば、高圧電源ＨＶの電圧が数
十Ｖ以上）の場合、レベル変換用のＰＭＯＳ Ｐ１，Ｐ
２及び出力ドライバ部のＰＭＯＳ Ｐ３のゲート，ソー
ス間に高圧電源ＨＶの電圧がそのまま印加される。従っ
て、ＰＭＯＳ Ｐ１〜Ｐ３のゲート酸化膜厚は、高圧電
源ＨＶの電圧が印加されても電流リークや絶縁破壊を起
こさないよう十分な膜厚が必要であり、チャネル構造も
複雑になるのでＭＯＳトランジスタを作るのが難しいと
いう問題がある。更に、高圧電源ＨＶが１５０Ｖ以上の
場合、信頼性を考慮するとゲート酸化膜厚は０.６μｍ
以上必要であり、酸化膜分離として用いるＬＯＣＯＳ(L
ocalOxidation of Silicon）酸化膜の膜厚と同程度以上
となるので素子間の分離も難しくなると言う問題があ
る。
【０００５】後者の従来技術では、ＭＯＳトランジスタ
のゲート，ソース間に高圧電源ＨＶの電圧が印加される
ことはないが、出力電圧がハイレベルの場合、抵抗Ｒ１
と直列に設けたＮＭＯＳスイッチＮ１がオン状態なの
で、高圧電源ＨＶから低圧電源ＶＳＳへ、抵抗Ｒ１とＮ
ＭＯＳスイッチＮ１を介して貫通電流が流れる。従っ
て、全出力がハイレベルの際は貫通電流が大きくなるの
で、これを防ぐために抵抗の値を大きくする必要があ
る。しかし、この値が大き過ぎるとレベル変換回路の動
作スピードが遅くなると共に、レイアウト面積も増大す
ると言う問題がある。本発明の目的は、ハイレベル電圧
出力時に、高圧電源側から低圧電源側へ貫通電流の流れ
ることのないレベル変換回路及びそれを用いた低消費電
力の高圧パワーＩＣを提供することにある。
のゲート，ソース間に高圧電源ＨＶの電圧が印加される
ことはないが、出力電圧がハイレベルの場合、抵抗Ｒ１
と直列に設けたＮＭＯＳスイッチＮ１がオン状態なの
で、高圧電源ＨＶから低圧電源ＶＳＳへ、抵抗Ｒ１とＮ
ＭＯＳスイッチＮ１を介して貫通電流が流れる。従っ
て、全出力がハイレベルの際は貫通電流が大きくなるの
で、これを防ぐために抵抗の値を大きくする必要があ
る。しかし、この値が大き過ぎるとレベル変換回路の動
作スピードが遅くなると共に、レイアウト面積も増大す
ると言う問題がある。本発明の目的は、ハイレベル電圧
出力時に、高圧電源側から低圧電源側へ貫通電流の流れ
ることのないレベル変換回路及びそれを用いた低消費電
力の高圧パワーＩＣを提供することにある。
【０００６】
【課題を解決するための手段】本発明のドライバＩＣの
特徴は、低電圧信号を高電圧信号に変換するレベル変換
回路と、前記レベル変換回路の出力によって駆動される
ドライバ回路を有するドライバＩＣにおいて、レベル変
換回路の高圧電源側に設けたＰ型ＭＯＳトランジスタの
ゲート，ソース間電圧を、高圧電源の電圧より十分に低
い電圧に抑えると共に、高圧電源から低圧電源へ流れる
貫通電流を阻止する手段を有することにある。
特徴は、低電圧信号を高電圧信号に変換するレベル変換
回路と、前記レベル変換回路の出力によって駆動される
ドライバ回路を有するドライバＩＣにおいて、レベル変
換回路の高圧電源側に設けたＰ型ＭＯＳトランジスタの
ゲート，ソース間電圧を、高圧電源の電圧より十分に低
い電圧に抑えると共に、高圧電源から低圧電源へ流れる
貫通電流を阻止する手段を有することにある。
【０００７】また、本発明の他の特徴は、前記レベル変
換回路において、電源側に第１，第２のＭＯＳトランジ
スタを設け、第１，第２のＭＯＳトランジスタのゲート
は互いに他のドレインに接続し、第１，第２のＭＯＳト
ランジスタの電源側とは反対側に各々直列に第１，第２
のクランプ用ＭＯＳトランジスタを設け、第１，第２の
クランプ用ＭＯＳトランジスタは各々これと直列関係に
ない前記第２，第１のＭＯＳトランジスタのゲート電圧
と自らのゲート電圧の差が所定の電圧以下になった時オ
フするように構成し、レベル変換回路の出力が前記第１
又は第２のMOSトランジスタのゲートから取るようにし
たことにある。
換回路において、電源側に第１，第２のＭＯＳトランジ
スタを設け、第１，第２のＭＯＳトランジスタのゲート
は互いに他のドレインに接続し、第１，第２のＭＯＳト
ランジスタの電源側とは反対側に各々直列に第１，第２
のクランプ用ＭＯＳトランジスタを設け、第１，第２の
クランプ用ＭＯＳトランジスタは各々これと直列関係に
ない前記第２，第１のＭＯＳトランジスタのゲート電圧
と自らのゲート電圧の差が所定の電圧以下になった時オ
フするように構成し、レベル変換回路の出力が前記第１
又は第２のMOSトランジスタのゲートから取るようにし
たことにある。
【０００８】更に、本発明の他の特徴は、レベル変換回
路を、一方の導電型チャネルを有する第１，第２のＭＯ
Ｓトランジスタと、他方の導電型チャネルを有する第
３，第４のＭＯＳトランジスタと、第１，第２のスイッ
チ手段から構成し、第１のMOSトランジスタと第１のス
イッチ手段、及び第３のＭＯＳトランジスタを直列に接
続し、第２のＭＯＳトランジスタと第２のスイッチ手
段、及び第４のＭＯＳトランジスタを直列に接続し、第
１のＭＯＳトランジスタのゲートは、第２のＭＯＳトラ
ンジスタと第２のスイッチ手段の共通接続点に接続し、
第２のＭＯＳトランジスタのゲートは、第１のＭＯＳト
ランジスタと第１のスイッチ手段の共通接続点に接続
し、第１，第２のＭＯＳトランジスタのゲート以外の端
子で、第１，第２のスイッチ手段と共通接続点を有しな
い方の端子は高圧電源に接続し、第３，第４のＭＯＳト
ランジスタのゲート以外の端子で、第１，第２のスイッ
チ手段と共通接続点を有しない方の端子は第１の低圧電
源に接続し、第１，第２のスイッチ手段の端子で、第
１，第２，第３，第４のＭＯＳトランジスタの内の何れ
のＭＯＳトランジスタとも共通接続点を有しない端子は
基準電圧源に接続し、前記基準電圧源の電圧は、高圧電
源よりも所定の電圧だけ低い電圧とし、第３，第４のＭ
ＯＳトランジスタのゲートは、第２の低圧電源を電源に
用いた論理回路の出力に各々接続させ、第３，第４のＭ
ＯＳトランジスタは互いに相補的に動作するようにし、
前記第１又は第２のＭＯＳトランジスタのゲートを前記
レベル変換回路の出力端子として用い、前記レベル変換
回路の出力信号にて次段のトランジスタを駆動したこと
にある。
路を、一方の導電型チャネルを有する第１，第２のＭＯ
Ｓトランジスタと、他方の導電型チャネルを有する第
３，第４のＭＯＳトランジスタと、第１，第２のスイッ
チ手段から構成し、第１のMOSトランジスタと第１のス
イッチ手段、及び第３のＭＯＳトランジスタを直列に接
続し、第２のＭＯＳトランジスタと第２のスイッチ手
段、及び第４のＭＯＳトランジスタを直列に接続し、第
１のＭＯＳトランジスタのゲートは、第２のＭＯＳトラ
ンジスタと第２のスイッチ手段の共通接続点に接続し、
第２のＭＯＳトランジスタのゲートは、第１のＭＯＳト
ランジスタと第１のスイッチ手段の共通接続点に接続
し、第１，第２のＭＯＳトランジスタのゲート以外の端
子で、第１，第２のスイッチ手段と共通接続点を有しな
い方の端子は高圧電源に接続し、第３，第４のＭＯＳト
ランジスタのゲート以外の端子で、第１，第２のスイッ
チ手段と共通接続点を有しない方の端子は第１の低圧電
源に接続し、第１，第２のスイッチ手段の端子で、第
１，第２，第３，第４のＭＯＳトランジスタの内の何れ
のＭＯＳトランジスタとも共通接続点を有しない端子は
基準電圧源に接続し、前記基準電圧源の電圧は、高圧電
源よりも所定の電圧だけ低い電圧とし、第３，第４のＭ
ＯＳトランジスタのゲートは、第２の低圧電源を電源に
用いた論理回路の出力に各々接続させ、第３，第４のＭ
ＯＳトランジスタは互いに相補的に動作するようにし、
前記第１又は第２のＭＯＳトランジスタのゲートを前記
レベル変換回路の出力端子として用い、前記レベル変換
回路の出力信号にて次段のトランジスタを駆動したこと
にある。
【０００９】本発明では、第１（第２）のＰ型ＭＯＳト
ランジスタのゲート電圧、即ち第２（第１）のＰ型ＭＯ
Ｓトランジスタのドレイン電圧が、低圧電源ＶＳＳの電
圧まで下げられようとした際に、その電圧が高圧電源Ｈ
Ｖの電圧より幾分（例えば、５Ｖ〜２０Ｖ位）低い所定
の電圧まで下がると、第２（第１）のＰ型ＭＯＳトラン
ジスタと直列に設けた第２（第１）のクランプ用Ｐ型Ｍ
ＯＳトランジスタがオフする。
ランジスタのゲート電圧、即ち第２（第１）のＰ型ＭＯ
Ｓトランジスタのドレイン電圧が、低圧電源ＶＳＳの電
圧まで下げられようとした際に、その電圧が高圧電源Ｈ
Ｖの電圧より幾分（例えば、５Ｖ〜２０Ｖ位）低い所定
の電圧まで下がると、第２（第１）のＰ型ＭＯＳトラン
ジスタと直列に設けた第２（第１）のクランプ用Ｐ型Ｍ
ＯＳトランジスタがオフする。
【００１０】これは、第１及び第２のクランプ用Ｐ型Ｍ
ＯＳトランジスタのゲート電圧が、高圧電源ＨＶの電圧
より所定の電圧（例えば、５Ｖ〜２０Ｖ位）だけ低く設
定されているので、第２（第１）のＰ型ＭＯＳトランジ
スタのドレイン電圧、即ち第２（第１）のクランプ用Ｐ
型ＭＯＳトランジスタのソース電圧が高圧電源ＨＶの電
圧より所定の電圧だけ下がると、第２（第１）のクラン
プ用Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧が
しきい値電圧（約１〜２Ｖ）以下となるためである。
ＯＳトランジスタのゲート電圧が、高圧電源ＨＶの電圧
より所定の電圧（例えば、５Ｖ〜２０Ｖ位）だけ低く設
定されているので、第２（第１）のＰ型ＭＯＳトランジ
スタのドレイン電圧、即ち第２（第１）のクランプ用Ｐ
型ＭＯＳトランジスタのソース電圧が高圧電源ＨＶの電
圧より所定の電圧だけ下がると、第２（第１）のクラン
プ用Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧が
しきい値電圧（約１〜２Ｖ）以下となるためである。
【００１１】従って、第１（第２）のＰ型ＭＯＳトラン
ジスタ、及び第２（第１）のクランプ用Ｐ型ＭＯＳトラ
ンジスタのゲート・ソース電圧は所定の電圧（例えば、
５Ｖ〜２０Ｖ位）より高い電圧になる事はない。また、
第２（第１）のクランプ用Ｐ型ＭＯＳトランジスタがオ
フするので貫通電流が流れる事もない。
ジスタ、及び第２（第１）のクランプ用Ｐ型ＭＯＳトラ
ンジスタのゲート・ソース電圧は所定の電圧（例えば、
５Ｖ〜２０Ｖ位）より高い電圧になる事はない。また、
第２（第１）のクランプ用Ｐ型ＭＯＳトランジスタがオ
フするので貫通電流が流れる事もない。
【００１２】更に、第１又は第２のＰ型ＭＯＳトランジ
スタのゲート電圧で次段の出力ドライバ回路を駆動する
ので、出力ドライバ回路に用いるＰ型ＭＯＳトランジス
タのゲート・ソース間電圧も所定の電圧値を越える事は
ない。
スタのゲート電圧で次段の出力ドライバ回路を駆動する
ので、出力ドライバ回路に用いるＰ型ＭＯＳトランジス
タのゲート・ソース間電圧も所定の電圧値を越える事は
ない。
【００１３】
【発明の実施の形態】図１に本発明の第１の実施例を示
す。１００はレベル変換回路、２００は出力ドライバ回
路である。ＨＶは高圧電源の電圧、ＶＳＳは第１の低圧
電源の電圧、ＶＣＣは第２の低圧電源の電圧を示す。Ｖ
ＳＳは最低電圧レベルの電圧であり、通常はグランド電
位である。
す。１００はレベル変換回路、２００は出力ドライバ回
路である。ＨＶは高圧電源の電圧、ＶＳＳは第１の低圧
電源の電圧、ＶＣＣは第２の低圧電源の電圧を示す。Ｖ
ＳＳは最低電圧レベルの電圧であり、通常はグランド電
位である。
【００１４】レベル変換回路１００及び出力ドライバ回
路２００は、ドライバＩＣの出力ビットの数（例えば６
４ヶ）だけ存在する。レベル変換回路１００は、４つの
Ｐ型ＭＯＳトランジスタＰ１，Ｐ２，ＭＰ１，ＭＰ２と
２つのＮ型ＭＯＳトランジスタＮ１，Ｎ２からなる。
路２００は、ドライバＩＣの出力ビットの数（例えば６
４ヶ）だけ存在する。レベル変換回路１００は、４つの
Ｐ型ＭＯＳトランジスタＰ１，Ｐ２，ＭＰ１，ＭＰ２と
２つのＮ型ＭＯＳトランジスタＮ１，Ｎ２からなる。
【００１５】Ｐ型ＭＯＳトランジスタＰ１，Ｐ２のソー
スは、高圧電源ＨＶに接続されており、Ｐ１，Ｐ２のゲ
ートは互いに他のＰ型ＭＯＳトランジスタのドレインと
接続されている。Ｐ型ＭＯＳトランジスＭＰ１，ＭＰ２
は、各々Ｐ１，Ｐ２と直列に設けられ、そのゲートは基
準電圧（ＶＧ）発生回路３００に接続され、高圧電源の
電圧ＨＶより所定の電圧だけ低い電圧ＶＧが印加されて
いる。
スは、高圧電源ＨＶに接続されており、Ｐ１，Ｐ２のゲ
ートは互いに他のＰ型ＭＯＳトランジスタのドレインと
接続されている。Ｐ型ＭＯＳトランジスＭＰ１，ＭＰ２
は、各々Ｐ１，Ｐ２と直列に設けられ、そのゲートは基
準電圧（ＶＧ）発生回路３００に接続され、高圧電源の
電圧ＨＶより所定の電圧だけ低い電圧ＶＧが印加されて
いる。
【００１６】Ｎ型ＭＯＳトランジスタＮ１，Ｎ２は各々
ＭＰ１，ＭＰ２と直列に設けられ、Ｎ１，Ｎ２のソース
は第１の低圧電源ＶＳＳに接続され、ゲートにはシフト
レジスタ４００の出力信号が入力されている。そして、
Ｎ２のゲートにはＮ１のゲートに入力される信号の反転
信号が入力されている。
ＭＰ１，ＭＰ２と直列に設けられ、Ｎ１，Ｎ２のソース
は第１の低圧電源ＶＳＳに接続され、ゲートにはシフト
レジスタ４００の出力信号が入力されている。そして、
Ｎ２のゲートにはＮ１のゲートに入力される信号の反転
信号が入力されている。
【００１７】出力ドライバ回路２００はＰ型ＭＯＳトラ
ンジスタＰ３，Ｎ型ＭＯＳトランジスタＮ３からなる。
トランジスタＰ３のソースは高圧電源ＨＶに接続されて
おり、Ｐ３のゲートはトランジスタＰ２のドレイン及び
トランジスタＰ１のゲートに、Ｐ３のドレインは出力端
子に接続されている。また、トランジスタＮ３のソース
は第１の低圧電源ＶＳＳに接続されており、Ｎ３のゲー
トはシフトレジスタ４００及びトランジスタＮ１のゲー
ト、Ｎ３のドレインは出力端子に接続されている。シフ
トレジスタ４００にはクロック信号ＣＬＫとデータ信号
ＤＩＮが入力され、データ信号ＤＩＮはクロック信号の
１サイクル毎にシフトレジスタ４００内を転送される。
ンジスタＰ３，Ｎ型ＭＯＳトランジスタＮ３からなる。
トランジスタＰ３のソースは高圧電源ＨＶに接続されて
おり、Ｐ３のゲートはトランジスタＰ２のドレイン及び
トランジスタＰ１のゲートに、Ｐ３のドレインは出力端
子に接続されている。また、トランジスタＮ３のソース
は第１の低圧電源ＶＳＳに接続されており、Ｎ３のゲー
トはシフトレジスタ４００及びトランジスタＮ１のゲー
ト、Ｎ３のドレインは出力端子に接続されている。シフ
トレジスタ４００にはクロック信号ＣＬＫとデータ信号
ＤＩＮが入力され、データ信号ＤＩＮはクロック信号の
１サイクル毎にシフトレジスタ４００内を転送される。
【００１８】次に、本発明回路の動作を、電圧出力がロ
ウレベルからハイレベルに切換る場合を例にとって説明
する。切換り時、トランジスタＮ２のゲートには第２の
低圧電源の電圧ＶＣＣに相当する電圧信号が、トランジ
スタＮ１及びＮ３のゲートには第１の低圧電源の電圧Ｖ
ＳＳに相当する電圧信号がシフトレジスタ４００より入
力される。従って、トランジスタＮ１及びＮ３はオフ状
態、Ｎ２はオン状態になる。
ウレベルからハイレベルに切換る場合を例にとって説明
する。切換り時、トランジスタＮ２のゲートには第２の
低圧電源の電圧ＶＣＣに相当する電圧信号が、トランジ
スタＮ１及びＮ３のゲートには第１の低圧電源の電圧Ｖ
ＳＳに相当する電圧信号がシフトレジスタ４００より入
力される。従って、トランジスタＮ１及びＮ３はオフ状
態、Ｎ２はオン状態になる。
【００１９】ここで、ＨＶ＝１６０Ｖ，ＶＧ＝１４０
Ｖ，ＶＣＣ＝５Ｖ，ＶＳＳ＝０Ｖ，トランジスタＭＰ２
のしきい値電圧Ｖｔｈを−１Ｖとする。出力電圧が最初
ロウレベルにあることからトランジスタＰ３はオフ状態
にあるので、トランジスタＭＰ２のソース電圧Ｖ２は１
６０Ｖである。従って、トランジスタＭＰ２のゲート・
ソース間電圧はＶＧ−Ｖ２＝１４０−１６０＝−２０Ｖ
と、しきい値電圧Ｖｔの−１Ｖを越えているのでトラン
ジスタＭＰ２はオン状態にある。よって、トランジスタ
Ｎ２がオン状態になるに伴って、トランジスタＭＰ２の
ソース電圧Ｖ２が低下する。そして、Ｖ２の電圧がＶＧ
−Ｖｔｈ＝１４０−（−１）＝１４１Ｖまで下がると、
トランジスタＭＰ２はオフする。Ｖ２の電圧低下に伴っ
てトランジスタＰ１がオン状態となり、電圧Ｖ１が高圧
電源の電圧ＨＶに近づくとトランジスタＰ２がオフする
ので、トランジスタＭＰ２のソース電圧Ｖ２は１４１Ｖ
に保たれる。この時、トランジスタＰ１，Ｐ３のゲート
・ソース間電圧は共にＶ２−ＨＶ＝１４１−１６０＝−
１９Ｖとなり、高圧電源の電圧ＨＶの電圧より十分に小
さくできる。更に、トランジスタＰ２及びＭＰ２がオフ
されているので、トランジスタＮ２を介して高圧電源か
ら低圧電源に貫通電流が流れることもない。
Ｖ，ＶＣＣ＝５Ｖ，ＶＳＳ＝０Ｖ，トランジスタＭＰ２
のしきい値電圧Ｖｔｈを−１Ｖとする。出力電圧が最初
ロウレベルにあることからトランジスタＰ３はオフ状態
にあるので、トランジスタＭＰ２のソース電圧Ｖ２は１
６０Ｖである。従って、トランジスタＭＰ２のゲート・
ソース間電圧はＶＧ−Ｖ２＝１４０−１６０＝−２０Ｖ
と、しきい値電圧Ｖｔの−１Ｖを越えているのでトラン
ジスタＭＰ２はオン状態にある。よって、トランジスタ
Ｎ２がオン状態になるに伴って、トランジスタＭＰ２の
ソース電圧Ｖ２が低下する。そして、Ｖ２の電圧がＶＧ
−Ｖｔｈ＝１４０−（−１）＝１４１Ｖまで下がると、
トランジスタＭＰ２はオフする。Ｖ２の電圧低下に伴っ
てトランジスタＰ１がオン状態となり、電圧Ｖ１が高圧
電源の電圧ＨＶに近づくとトランジスタＰ２がオフする
ので、トランジスタＭＰ２のソース電圧Ｖ２は１４１Ｖ
に保たれる。この時、トランジスタＰ１，Ｐ３のゲート
・ソース間電圧は共にＶ２−ＨＶ＝１４１−１６０＝−
１９Ｖとなり、高圧電源の電圧ＨＶの電圧より十分に小
さくできる。更に、トランジスタＰ２及びＭＰ２がオフ
されているので、トランジスタＮ２を介して高圧電源か
ら低圧電源に貫通電流が流れることもない。
【００２０】ハイレベルの電圧出力からロウレベルの電
圧出力に切り換わる場合も同様である。この場合、トラ
ンジスタＭＰ１がオフ状態となり、トランジスタＭＰ１
のソース電圧Ｖ１は１４１Ｖに保たれる。よって、トラ
ンジスタＰ２のゲート・ソース間電圧は−１９Ｖとな
り、高圧電源の電圧ＨＶの電圧より十分に小さくでき
る。更に、トランジスタＰ１及びＭＰ１がオフされてい
るので、トランジスタＮ１を介して高圧電源から低圧電
源に貫通電流が流れることもない。
圧出力に切り換わる場合も同様である。この場合、トラ
ンジスタＭＰ１がオフ状態となり、トランジスタＭＰ１
のソース電圧Ｖ１は１４１Ｖに保たれる。よって、トラ
ンジスタＰ２のゲート・ソース間電圧は−１９Ｖとな
り、高圧電源の電圧ＨＶの電圧より十分に小さくでき
る。更に、トランジスタＰ１及びＭＰ１がオフされてい
るので、トランジスタＮ１を介して高圧電源から低圧電
源に貫通電流が流れることもない。
【００２１】尚、トランジスタＰ１，Ｐ２，Ｐ３，ＭＰ
１、及びＭＰ２のゲート・ソース間には約２０Ｖの電圧
が印加されるので、これらの素子のゲート酸化膜厚は、
ゲート・ソース間に５Ｖが印加されるトランジスタＮ
１，Ｎ２、及びＮ３のゲート酸化膜厚よりも厚く（約３
〜４倍）している。
１、及びＭＰ２のゲート・ソース間には約２０Ｖの電圧
が印加されるので、これらの素子のゲート酸化膜厚は、
ゲート・ソース間に５Ｖが印加されるトランジスタＮ
１，Ｎ２、及びＮ３のゲート酸化膜厚よりも厚く（約３
〜４倍）している。
【００２２】ここで、ダイオード５００の役割について
説明する。このダイオード５００は、負荷駆動時にドラ
イバＩＣの高圧電源の電圧ＨＶをある期間だけ下げて使
う場合に機能する。例えば、ＨＶを１６０Ｖから６０Ｖ
に下げる場合、電圧を急速に下げるとＶＧ発生回路３０
０の動作が間に合わず、ＨＶがＶＧより一時的にかなり
低くなる場合が生じる。その結果、ドライバＩＣの高速
動作を妨げる事がある。この時、ダイオード５００が有
ると、ＨＶはＶＧより約０.８Ｖ 以上低くなる事はな
い。このため、ＨＶを６０Ｖに急速に下げても、ＶＧの
所定の値（実施例では４０Ｖ）に短時間で回復するので
ドライバＩＣの動作遅延は殆ど生じない。図２は本発明
の第２の実施例である。図１の第１，第２のクランプ用
ＭＯＳトランジスタＭＰ１，ＭＰ２の代りに第１，第２
のクランプ用バイポーラトランジスタＢＰ１，ＢＰ２を
用いた場合である。ＢＰ１，ＢＰ２は共にＰＮＰ型バイ
ポーラトランジスタであり、そのベースは共にＶＧ発生
回路３００に接続される。また、ＢＰ１のエミッタはＰ
型ＭＯＳトランジスタＰ１のドレインとＰ型ＭＯＳトラ
ンジスタＰ２のゲートに接続され、ＢＰ１のコレクタは
Ｎ型ＭＯＳトランジスタＮ１のドレインに接続される。
また、ＢＰ２のエミッタはＰ型ＭＯＳトランジスタＰ２
のドレインとＰ型ＭＯＳトランジスタＰ１のゲートに接
続され、BP2のコレクタはＮ型ＭＯＳトランジスタのＮ
２のドレインに接続される。
説明する。このダイオード５００は、負荷駆動時にドラ
イバＩＣの高圧電源の電圧ＨＶをある期間だけ下げて使
う場合に機能する。例えば、ＨＶを１６０Ｖから６０Ｖ
に下げる場合、電圧を急速に下げるとＶＧ発生回路３０
０の動作が間に合わず、ＨＶがＶＧより一時的にかなり
低くなる場合が生じる。その結果、ドライバＩＣの高速
動作を妨げる事がある。この時、ダイオード５００が有
ると、ＨＶはＶＧより約０.８Ｖ 以上低くなる事はな
い。このため、ＨＶを６０Ｖに急速に下げても、ＶＧの
所定の値（実施例では４０Ｖ）に短時間で回復するので
ドライバＩＣの動作遅延は殆ど生じない。図２は本発明
の第２の実施例である。図１の第１，第２のクランプ用
ＭＯＳトランジスタＭＰ１，ＭＰ２の代りに第１，第２
のクランプ用バイポーラトランジスタＢＰ１，ＢＰ２を
用いた場合である。ＢＰ１，ＢＰ２は共にＰＮＰ型バイ
ポーラトランジスタであり、そのベースは共にＶＧ発生
回路３００に接続される。また、ＢＰ１のエミッタはＰ
型ＭＯＳトランジスタＰ１のドレインとＰ型ＭＯＳトラ
ンジスタＰ２のゲートに接続され、ＢＰ１のコレクタは
Ｎ型ＭＯＳトランジスタＮ１のドレインに接続される。
また、ＢＰ２のエミッタはＰ型ＭＯＳトランジスタＰ２
のドレインとＰ型ＭＯＳトランジスタＰ１のゲートに接
続され、BP2のコレクタはＮ型ＭＯＳトランジスタのＮ
２のドレインに接続される。
【００２３】本発明回路の動作を、電圧出力がロウレベ
ルからハイレベルに切換る場合を例にとって説明する。
切換り時、トランジスタＮ２のゲートには第２の低圧電
源の電圧ＶＣＣに相当する電圧信号が、トランジスタＮ
１及びＮ３のゲートには第１の低圧電源の電圧ＶＳＳに
相当する電圧信号がシフトレジスタ４００より入力され
る。従って、トランジスタＮ１及びＮ３はオフ状態、Ｎ
２はオン状態になる。ここで、ＨＶ＝１６０Ｖ，ＶＧ＝
１４０Ｖ,ＶＣＣ＝５Ｖ,ＶＳＳ＝０Ｖ，トランジスタＢ
Ｐ２のベース・エミッタ間順方向電圧ＶＢＥを０.８Ｖ
とする。出力電圧が最初ロウレベルにあることからトラ
ンジスタＰ３はオフ状態にあるので、トランジスタＢＰ
２のエミッタ電圧Ｖ２は１６０Ｖである。従って、トラ
ンジスタＢＰ２はオン状態にある。よって、トランジス
タＮ２がオン状態になるに伴って、トランジスタＢＰ２
のエミッタ電圧Ｖ２が低下する。そして、Ｖ２の電圧が
ＶＧ＋ＶＢＥ＝１４０＋０.８＝１４０.８Ｖまで下がる
と、トランジスタＢＰ２はオフする。Ｖ２の電圧低下に
伴ってトランジスタＰ１がオン状態となり、電圧Ｖ１が
高圧電源の電圧ＨＶに近づくとトランジスタＰ２がオフ
するので、トランジスタＢＰ２のエミッタ電圧Ｖ２は１
４０.８Ｖ に保たれる。この時、トランジスタＰ１，Ｐ
３のゲート・ソース間電圧は共にＶ２−ＨＶ＝１４０.
８−１６０＝−１９.２Ｖ となり、高圧電源の電圧ＨＶ
の電圧より十分に小さくできる。更に、トランジスタＰ
２及びＢＰ２がオフされているので、トランジスタＮ２
を介して高圧電源から低圧電源に貫通電流が流れること
もない。
ルからハイレベルに切換る場合を例にとって説明する。
切換り時、トランジスタＮ２のゲートには第２の低圧電
源の電圧ＶＣＣに相当する電圧信号が、トランジスタＮ
１及びＮ３のゲートには第１の低圧電源の電圧ＶＳＳに
相当する電圧信号がシフトレジスタ４００より入力され
る。従って、トランジスタＮ１及びＮ３はオフ状態、Ｎ
２はオン状態になる。ここで、ＨＶ＝１６０Ｖ，ＶＧ＝
１４０Ｖ,ＶＣＣ＝５Ｖ,ＶＳＳ＝０Ｖ，トランジスタＢ
Ｐ２のベース・エミッタ間順方向電圧ＶＢＥを０.８Ｖ
とする。出力電圧が最初ロウレベルにあることからトラ
ンジスタＰ３はオフ状態にあるので、トランジスタＢＰ
２のエミッタ電圧Ｖ２は１６０Ｖである。従って、トラ
ンジスタＢＰ２はオン状態にある。よって、トランジス
タＮ２がオン状態になるに伴って、トランジスタＢＰ２
のエミッタ電圧Ｖ２が低下する。そして、Ｖ２の電圧が
ＶＧ＋ＶＢＥ＝１４０＋０.８＝１４０.８Ｖまで下がる
と、トランジスタＢＰ２はオフする。Ｖ２の電圧低下に
伴ってトランジスタＰ１がオン状態となり、電圧Ｖ１が
高圧電源の電圧ＨＶに近づくとトランジスタＰ２がオフ
するので、トランジスタＢＰ２のエミッタ電圧Ｖ２は１
４０.８Ｖ に保たれる。この時、トランジスタＰ１，Ｐ
３のゲート・ソース間電圧は共にＶ２−ＨＶ＝１４０.
８−１６０＝−１９.２Ｖ となり、高圧電源の電圧ＨＶ
の電圧より十分に小さくできる。更に、トランジスタＰ
２及びＢＰ２がオフされているので、トランジスタＮ２
を介して高圧電源から低圧電源に貫通電流が流れること
もない。
【００２４】ハイレベルの電圧出力からロウレベルの電
圧出力に切り換わる場合も同様である。この場合、トラ
ンジスタＭＰ１がオフ状態となり、トランジスタＢＰ１
のエミッタ電圧Ｖ１は１４０.８Ｖ に保たれる。よっ
て、トランジスタＰ２のゲート・ソース間電圧は−１
９.２Ｖ となり、高圧電源の電圧ＨＶの電圧より十分に
小さくできる。更に、トランジスタＰ１及びＭＰ１がオ
フされているので、トランジスタＮ１を介して高圧電源
から低圧電源に貫通電流が流れることもない。
圧出力に切り換わる場合も同様である。この場合、トラ
ンジスタＭＰ１がオフ状態となり、トランジスタＢＰ１
のエミッタ電圧Ｖ１は１４０.８Ｖ に保たれる。よっ
て、トランジスタＰ２のゲート・ソース間電圧は−１
９.２Ｖ となり、高圧電源の電圧ＨＶの電圧より十分に
小さくできる。更に、トランジスタＰ１及びＭＰ１がオ
フされているので、トランジスタＮ１を介して高圧電源
から低圧電源に貫通電流が流れることもない。
【００２５】尚、トランジスタＰ１，Ｐ２及びＰ３のゲ
ート・ソース間には約２０Ｖの電圧が印加されるので、
これらの素子のゲート酸化膜厚は、ゲート・ソース間に
５Ｖが印加されるトランジスタＮ１，Ｎ２、及びＮ３の
ゲート酸化膜厚よりも厚く（約３〜４倍）している。
ート・ソース間には約２０Ｖの電圧が印加されるので、
これらの素子のゲート酸化膜厚は、ゲート・ソース間に
５Ｖが印加されるトランジスタＮ１，Ｎ２、及びＮ３の
ゲート酸化膜厚よりも厚く（約３〜４倍）している。
【００２６】図３は本発明の第３の実施例である。基本
的な回路構成は第１の実施例の場合とほぼ同じである。
レベル変換回路１００は、４つのＮ型ＭＯＳトランジス
タＮ１，Ｎ２，ＭＮ１，ＭＮ２と２つのＰ型ＭＯＳトラ
ンジスタＰ１，Ｐ２からなる。
的な回路構成は第１の実施例の場合とほぼ同じである。
レベル変換回路１００は、４つのＮ型ＭＯＳトランジス
タＮ１，Ｎ２，ＭＮ１，ＭＮ２と２つのＰ型ＭＯＳトラ
ンジスタＰ１，Ｐ２からなる。
【００２７】Ｎ型ＭＯＳトランジスタＮ１，Ｎ２のソー
スは、第１の低圧電源ＶＳＳに接続されており、Ｎ１，
Ｎ２のゲートは互いに他のＮ型ＭＯＳトランジスタのド
レインと接続されている。Ｎ型ＭＯＳトランジスタＭＮ
１，ＭＮ２は、各々Ｎ１，Ｎ２と直列に設けられ、その
ゲートは基準電圧（ＶＧ）発生回路３００に接続され、
第１の低圧電源の電圧ＶＳＳより所定の電圧だけ高い電
圧ＶＧが印加されている。
スは、第１の低圧電源ＶＳＳに接続されており、Ｎ１，
Ｎ２のゲートは互いに他のＮ型ＭＯＳトランジスタのド
レインと接続されている。Ｎ型ＭＯＳトランジスタＭＮ
１，ＭＮ２は、各々Ｎ１，Ｎ２と直列に設けられ、その
ゲートは基準電圧（ＶＧ）発生回路３００に接続され、
第１の低圧電源の電圧ＶＳＳより所定の電圧だけ高い電
圧ＶＧが印加されている。
【００２８】Ｐ型ＭＯＳトランジスタＰ１，Ｐ２は各々
ＭＮ１，ＭＮ２と直列に設けられ、Ｐ１，Ｐ２のソース
は高圧電源ＨＶに接続され、ゲートにはシフトレジスタ
400の出力信号が入力されている。そして、Ｐ２のゲー
トにはＰ１のゲートに入力される信号の反転信号が入力
されている。
ＭＮ１，ＭＮ２と直列に設けられ、Ｐ１，Ｐ２のソース
は高圧電源ＨＶに接続され、ゲートにはシフトレジスタ
400の出力信号が入力されている。そして、Ｐ２のゲー
トにはＰ１のゲートに入力される信号の反転信号が入力
されている。
【００２９】出力ドライバ回路２００は、Ｎ型ＭＯＳト
ランジスタＮ３，Ｐ型ＭＯＳトランジスタＰ３からな
る。トランジスタＮ３のソースは第１の低圧電源ＶＳＳ
に接続されており、Ｎ３のゲートはトランジスタＮ２の
ドレイン及びトランジスタＮ１のゲートに、Ｎ３のドレ
インは出力端子に接続されている。また、トランジスタ
Ｐ３のソースは高圧電源ＶＨに接続されており、Ｐ３の
ゲートはシフトレジスタ４００及びトランジスタＰ１の
ゲート、Ｐ３のドレインは出力端子に接続されいる。シ
フトレジスタ４００にはクロック信号ＣＬＫとデータ信
号ＤＩＮが入力され、データ信号ＤＩＮはクロック信号
の１サイクル毎にシフトレジスタ４００内を転送され
る。
ランジスタＮ３，Ｐ型ＭＯＳトランジスタＰ３からな
る。トランジスタＮ３のソースは第１の低圧電源ＶＳＳ
に接続されており、Ｎ３のゲートはトランジスタＮ２の
ドレイン及びトランジスタＮ１のゲートに、Ｎ３のドレ
インは出力端子に接続されている。また、トランジスタ
Ｐ３のソースは高圧電源ＶＨに接続されており、Ｐ３の
ゲートはシフトレジスタ４００及びトランジスタＰ１の
ゲート、Ｐ３のドレインは出力端子に接続されいる。シ
フトレジスタ４００にはクロック信号ＣＬＫとデータ信
号ＤＩＮが入力され、データ信号ＤＩＮはクロック信号
の１サイクル毎にシフトレジスタ４００内を転送され
る。
【００３０】本発明回路の動作を、電圧出力がハイレベ
ルからロウレベルに切換る場合を例にとって説明する。
ここで、ＨＶ＝０Ｖ，ＶＧ＝−１４０Ｖ，ＶＣＣ＝−５
Ｖ，ＶＳＳ＝−１６０Ｖ，トランジスタＭＮ２のしきい
値電圧Ｖｔｈを１Ｖとする。切換り時、トランジスタＰ
２のゲートには第２の低圧電源の電圧ＶＣＣに相当する
電圧信号が、トランジスタＰ１及びＰ３のゲートには高
圧電源の電圧ＶＨに相当する電圧信号がシフトレジスタ
４００より入力される。従って、トランジスタＰ１及び
Ｐ３はオフ状態、Ｐ２はオン状態になる。
ルからロウレベルに切換る場合を例にとって説明する。
ここで、ＨＶ＝０Ｖ，ＶＧ＝−１４０Ｖ，ＶＣＣ＝−５
Ｖ，ＶＳＳ＝−１６０Ｖ，トランジスタＭＮ２のしきい
値電圧Ｖｔｈを１Ｖとする。切換り時、トランジスタＰ
２のゲートには第２の低圧電源の電圧ＶＣＣに相当する
電圧信号が、トランジスタＰ１及びＰ３のゲートには高
圧電源の電圧ＶＨに相当する電圧信号がシフトレジスタ
４００より入力される。従って、トランジスタＰ１及び
Ｐ３はオフ状態、Ｐ２はオン状態になる。
【００３１】出力電圧が最初ハイレベルにあることから
トランジスタＮ３はオフ状態にあるので、トランジスタ
ＭＮ２のソース電圧Ｖ２は−１６０Ｖである。従って、
トランジスタＭＮ２のゲート・ソース間電圧はＶＧ−Ｖ
２＝−１４０−（−１６０）＝２０Ｖと、しきい値電圧
Ｖｔｈの１Ｖを越えているのでトランジスタＭＮ２はオ
ン状態にある。よって、トランジスタＰ２がオン状態に
なるに伴って、トランジスタＭＮ２のソース電圧Ｖ２が
上昇する。そして、Ｖ２の電圧がＶＧ−Ｖｔｈ＝−１４
０−１＝−１４１Ｖまで上がると、トランジスタＭＮ２
はオフする。Ｖ２の電圧上昇に伴ってトランジスタＮ１
がオン状態となり、電圧Ｖ１が第１の低圧電源の電圧Ｖ
ＳＳに近づくとトランジスタＮ２がオフするので、トラ
ンジスタＭＮ２のソース電圧Ｖ２は１４１Ｖに保たれ
る。この時、トランジスタＮ１，Ｎ３のゲート・ソース
間電圧は共にＶ２−ＨＶ＝−１４１−(−１６０)＝１９
Ｖとなり、電源電圧の絶対値１６０Ｖより十分に小さく
できる。更に、トランジスタＮ２及びＭＮ２がオフされ
ているので、トランジスタＰ２を介して高圧電源から低
圧電源に貫通電流が流れることもない。ロウレベルの電
圧出力からハイレベルの電圧出力に切り換わる場合も同
様である。
トランジスタＮ３はオフ状態にあるので、トランジスタ
ＭＮ２のソース電圧Ｖ２は−１６０Ｖである。従って、
トランジスタＭＮ２のゲート・ソース間電圧はＶＧ−Ｖ
２＝−１４０−（−１６０）＝２０Ｖと、しきい値電圧
Ｖｔｈの１Ｖを越えているのでトランジスタＭＮ２はオ
ン状態にある。よって、トランジスタＰ２がオン状態に
なるに伴って、トランジスタＭＮ２のソース電圧Ｖ２が
上昇する。そして、Ｖ２の電圧がＶＧ−Ｖｔｈ＝−１４
０−１＝−１４１Ｖまで上がると、トランジスタＭＮ２
はオフする。Ｖ２の電圧上昇に伴ってトランジスタＮ１
がオン状態となり、電圧Ｖ１が第１の低圧電源の電圧Ｖ
ＳＳに近づくとトランジスタＮ２がオフするので、トラ
ンジスタＭＮ２のソース電圧Ｖ２は１４１Ｖに保たれ
る。この時、トランジスタＮ１，Ｎ３のゲート・ソース
間電圧は共にＶ２−ＨＶ＝−１４１−(−１６０)＝１９
Ｖとなり、電源電圧の絶対値１６０Ｖより十分に小さく
できる。更に、トランジスタＮ２及びＭＮ２がオフされ
ているので、トランジスタＰ２を介して高圧電源から低
圧電源に貫通電流が流れることもない。ロウレベルの電
圧出力からハイレベルの電圧出力に切り換わる場合も同
様である。
【００３２】尚、トランジスタＮ１，Ｎ２，Ｎ３，ＭＮ
１、及びＭＮ２のゲート・ソース間には約２０Ｖの電圧
が印加されるので、これらの素子のゲート酸化膜厚は、
ゲート・ソース間に５Ｖが印加されるトランジスタＰ
１，Ｐ２、及びＰ３のゲート酸化膜厚よりも厚く（約３
〜４倍）している。
１、及びＭＮ２のゲート・ソース間には約２０Ｖの電圧
が印加されるので、これらの素子のゲート酸化膜厚は、
ゲート・ソース間に５Ｖが印加されるトランジスタＰ
１，Ｐ２、及びＰ３のゲート酸化膜厚よりも厚く（約３
〜４倍）している。
【００３３】図４〜図６に、本発明のドライバＩＣに用
いるＶＧ電圧発生手段の実施例を示す。
いるＶＧ電圧発生手段の実施例を示す。
【００３４】図４にバイポーラトランジスタ３１０と抵
抗Ｒ１０，Ｒ２０及び定電流源320によりＶＧ電圧を形
成した例を示す。定電流源３２０により抵抗Ｒ１０，Ｒ
２０に電流が流れ、抵抗Ｒ１０の電圧がバイポーラトラ
ンジスタ３１０のベース・エミッタ間のビルトイン電圧
ＶＢＥ(約０.７Ｖ）を越えると、バイポーラトランジス
タ３１０がオンし、抵抗Ｒ１０の電圧はＶＢＥにクラン
プされる。従って、抵抗Ｒ１０と抵抗Ｒ２０の抵抗比を
適当に選ぶことにより、ＶＧを所定の電圧に設定でき
る。例えば、ＶＢＥ＝０.７Ｖ，Ｒ１０＝１ キロオーム
とすると、Ｒ２０＝２９キロオームとすることにより、
ＨＶより２１Ｖ低い電圧がＶＧとして発生する。
抗Ｒ１０，Ｒ２０及び定電流源320によりＶＧ電圧を形
成した例を示す。定電流源３２０により抵抗Ｒ１０，Ｒ
２０に電流が流れ、抵抗Ｒ１０の電圧がバイポーラトラ
ンジスタ３１０のベース・エミッタ間のビルトイン電圧
ＶＢＥ(約０.７Ｖ）を越えると、バイポーラトランジス
タ３１０がオンし、抵抗Ｒ１０の電圧はＶＢＥにクラン
プされる。従って、抵抗Ｒ１０と抵抗Ｒ２０の抵抗比を
適当に選ぶことにより、ＶＧを所定の電圧に設定でき
る。例えば、ＶＢＥ＝０.７Ｖ，Ｒ１０＝１ キロオーム
とすると、Ｒ２０＝２９キロオームとすることにより、
ＨＶより２１Ｖ低い電圧がＶＧとして発生する。
【００３５】図５にＰ型ＭＯＳトランジスタ３１１と抵
抗Ｒ１０，Ｒ２０及び定電流源320によりＶＧ電圧を形
成した例を示す。トランジスタ３１１のしきい値電圧Ｖ
ｔｈを−１Ｖとすると、Ｒ１０の電圧は約１Ｖに決ま
る。従って、図４の場合と同様にＲ２０の値を適当に選
ぶことにより、ＶＧを所定の電圧に設定できる。
抗Ｒ１０，Ｒ２０及び定電流源320によりＶＧ電圧を形
成した例を示す。トランジスタ３１１のしきい値電圧Ｖ
ｔｈを−１Ｖとすると、Ｒ１０の電圧は約１Ｖに決ま
る。従って、図４の場合と同様にＲ２０の値を適当に選
ぶことにより、ＶＧを所定の電圧に設定できる。
【００３６】図６にツェナーダイオード３１２と抵抗Ｒ
１０，Ｒ２０及び定電流源３２０によりＶＧ電圧を形成
した例を示す。ツェナー電圧を７Ｖとして３個直列接続
することにより、ＨＶより２１Ｖ低い電圧がＶＧとして
発生する。
１０，Ｒ２０及び定電流源３２０によりＶＧ電圧を形成
した例を示す。ツェナー電圧を７Ｖとして３個直列接続
することにより、ＨＶより２１Ｖ低い電圧がＶＧとして
発生する。
【００３７】尚、定電流源３２０は、例えばＮ型トラン
ジスタとそのソース側に設けた抵抗で形成し、その抵抗
値を適当な値に選んでゲート・ソース間電圧を調整する
ことにより得られる。
ジスタとそのソース側に設けた抵抗で形成し、その抵抗
値を適当な値に選んでゲート・ソース間電圧を調整する
ことにより得られる。
【００３８】図７は本発明の第４の実施例である。第１
の実施例における第１，第２のMOSトランジスタＰ１，
Ｐ２が、第１，第２のバイポーラトランジスタＢ１，Ｂ
２に置き換えられたものである。回路の動作は基本的に
第１の実施例の場合と同じである。
の実施例における第１，第２のMOSトランジスタＰ１，
Ｐ２が、第１，第２のバイポーラトランジスタＢ１，Ｂ
２に置き換えられたものである。回路の動作は基本的に
第１の実施例の場合と同じである。
【００３９】図８は本発明の第１の実施例における出力
ドライバ回路の変形例である。出力ドライバの最終段を
プルアップ，プルダウン共にＮ型ＭＯＳトランジスタＮ
４，Ｎ３とした場合である。トランジスタＮ４のゲート
・ソース間にはツェナーダイオード４０が設けられ、ゲ
ート・ソース間に所定の電圧（例えば６Ｖ）以上は印加
されない。トランジスタＰ３０，Ｎ４０はプルアップ側
のＮ型ＭＯＳトランジスタＮ４のゲート容量の充放電を
行い、Ｎ４のオン，オフを決定する。
ドライバ回路の変形例である。出力ドライバの最終段を
プルアップ，プルダウン共にＮ型ＭＯＳトランジスタＮ
４，Ｎ３とした場合である。トランジスタＮ４のゲート
・ソース間にはツェナーダイオード４０が設けられ、ゲ
ート・ソース間に所定の電圧（例えば６Ｖ）以上は印加
されない。トランジスタＰ３０，Ｎ４０はプルアップ側
のＮ型ＭＯＳトランジスタＮ４のゲート容量の充放電を
行い、Ｎ４のオン，オフを決定する。
【００４０】図９は本発明の第１の実施例における出力
ドライバ回路の別の変形例で、出力ドライバの最終段に
絶縁ゲート型バイポーラトランジスタＩＧＢ１，ＩＧＢ
２を用いている。ＭＯＳトランジスタより負荷駆動能力
の高い絶縁ゲート型バイポーラトランジスタを用いるこ
とにより、同じ電流を流す場合にＭＯＳトランジスタよ
りも素子サイズを小さくすることができる。
ドライバ回路の別の変形例で、出力ドライバの最終段に
絶縁ゲート型バイポーラトランジスタＩＧＢ１，ＩＧＢ
２を用いている。ＭＯＳトランジスタより負荷駆動能力
の高い絶縁ゲート型バイポーラトランジスタを用いるこ
とにより、同じ電流を流す場合にＭＯＳトランジスタよ
りも素子サイズを小さくすることができる。
【００４１】図１０は本発明のレベル変換回路を用いた
ドライバＩＣのブロック構成図である。１０００はドラ
イバＩＣ、Ｑ１〜Ｑ６４は負荷を駆動するための出力信
号、ＣＬＫはクロック信号、ＤＩＮは入力データ信号、
ＤＯＵＴは次のドライバＩＣにデータ信号を伝えるため
の出力信号である。レベルシフト及びデータラッチ回路
４００，レベル変換回路１００，出力ドライバ回路２０
０は、出力信号Ｑ１〜Ｑ６４に対応して各々１回路ずつ
計６４組の回路があるが、ＶＧ電圧発生手段はドライバ
ＩＣ当たり１回路で良い。
ドライバＩＣのブロック構成図である。１０００はドラ
イバＩＣ、Ｑ１〜Ｑ６４は負荷を駆動するための出力信
号、ＣＬＫはクロック信号、ＤＩＮは入力データ信号、
ＤＯＵＴは次のドライバＩＣにデータ信号を伝えるため
の出力信号である。レベルシフト及びデータラッチ回路
４００，レベル変換回路１００，出力ドライバ回路２０
０は、出力信号Ｑ１〜Ｑ６４に対応して各々１回路ずつ
計６４組の回路があるが、ＶＧ電圧発生手段はドライバ
ＩＣ当たり１回路で良い。
【００４２】尚、これまで述べた実施例では、ＶＧ発生
回路３００をチップ内に設けているが、ＶＧ電圧は外部
電源から供給しても良い。この場合、チップ内にＶＧ発
生回路３００を設ける必要はない。
回路３００をチップ内に設けているが、ＶＧ電圧は外部
電源から供給しても良い。この場合、チップ内にＶＧ発
生回路３００を設ける必要はない。
【００４３】図１１は本発明のドライバＩＣを、ＥＬ(E
lectro Luminescence)，ＬＥＤ（Light Emitting Diod
e）、プラズマあるいは液晶等のディスプレイパネルを
駆動するＩＣとして用いた場合の構成図である。２００
０は480X640(Ｘ３）画素のＶＧＡカラーディスプレイパ
ネルであり、１１００はデータ（アドレス）ドライバＩ
Ｃ、１２００はスキャンドライバＩＣ、１１１０はアド
レス電極配線、1210は表示電極配線である。尚、簡単化
のために図ではパネルの外周部のみ配線を示し、セルも
図示していない。データドライバIC1100，スキャンドラ
イバIC1200の回路ブロック構成は、図１０に示したドラ
イバIC1000の構成と同じである。データ及びスキャンド
ライバＩＣの出力ビット数を６４とすると、データドラ
イバＩＣは３０個、スキャンドライバＩＣは８個使われ
る。このドライバＩＣを用いてパネル内の負荷、即ちセ
ル（図示せず）に寄生する容量及び電極配線容量を充放
電する。ディスプレイパネルに使われるドライバＩＣの
数は多く、今後の高精細化により更にその数は増加する
ので、ドライバＩＣの消費電力を下げることによりパネ
ルの低消費電力化も実現できる。
lectro Luminescence)，ＬＥＤ（Light Emitting Diod
e）、プラズマあるいは液晶等のディスプレイパネルを
駆動するＩＣとして用いた場合の構成図である。２００
０は480X640(Ｘ３）画素のＶＧＡカラーディスプレイパ
ネルであり、１１００はデータ（アドレス）ドライバＩ
Ｃ、１２００はスキャンドライバＩＣ、１１１０はアド
レス電極配線、1210は表示電極配線である。尚、簡単化
のために図ではパネルの外周部のみ配線を示し、セルも
図示していない。データドライバIC1100，スキャンドラ
イバIC1200の回路ブロック構成は、図１０に示したドラ
イバIC1000の構成と同じである。データ及びスキャンド
ライバＩＣの出力ビット数を６４とすると、データドラ
イバＩＣは３０個、スキャンドライバＩＣは８個使われ
る。このドライバＩＣを用いてパネル内の負荷、即ちセ
ル（図示せず）に寄生する容量及び電極配線容量を充放
電する。ディスプレイパネルに使われるドライバＩＣの
数は多く、今後の高精細化により更にその数は増加する
ので、ドライバＩＣの消費電力を下げることによりパネ
ルの低消費電力化も実現できる。
【００４４】図１２は本発明のドライバＩＣをインクジ
ェットプリンタ装置に用いた場合のヘッド部分周辺の構
成図である。
ェットプリンタ装置に用いた場合のヘッド部分周辺の構
成図である。
【００４５】３０００はインクジェットプリンタのヘッ
ド部、３１００はノズル、３２００は共通電極、３３０
０は個別電極、３４００はヒータ、３５００はインク
溝、３６００は各ノズルを分離する隔壁、３７００はオ
リフィスプレート、３８００はシリコン基板、１３００
は本発明のドライバＩＣであり、本発明の実施例で示し
たレベル変換回路１００，出力ドライバ回路２００，Ｖ
Ｇ発生回路３００を少なくとも有する。そして、ドライ
バIC1300の信号出力用ボンディングパッド1310とヘッド
部の個別電極３３００は、ボンディングワイヤー３３１
０で接続されている。本実施例では、ヒータ３４００が
ドライバＩＣの駆動する主な負荷である。
ド部、３１００はノズル、３２００は共通電極、３３０
０は個別電極、３４００はヒータ、３５００はインク
溝、３６００は各ノズルを分離する隔壁、３７００はオ
リフィスプレート、３８００はシリコン基板、１３００
は本発明のドライバＩＣであり、本発明の実施例で示し
たレベル変換回路１００，出力ドライバ回路２００，Ｖ
Ｇ発生回路３００を少なくとも有する。そして、ドライ
バIC1300の信号出力用ボンディングパッド1310とヘッド
部の個別電極３３００は、ボンディングワイヤー３３１
０で接続されている。本実施例では、ヒータ３４００が
ドライバＩＣの駆動する主な負荷である。
【００４６】ドライバIC1300の出力電圧がハイレベルに
なると個別電極３３００に電圧が印加される。そして、
共通電極３２００と個別電極３３００の間に設けられた
ヒータ３４００に電流が流れてヒータが加熱されること
により、ノズル３１００内に満たされたインクが熱膨張
してノズルより噴出される。
なると個別電極３３００に電圧が印加される。そして、
共通電極３２００と個別電極３３００の間に設けられた
ヒータ３４００に電流が流れてヒータが加熱されること
により、ノズル３１００内に満たされたインクが熱膨張
してノズルより噴出される。
【００４７】本発明のドライバＩＣを用いることによ
り、インクジェットプリンタ装置の消費電力を低減でき
る。
り、インクジェットプリンタ装置の消費電力を低減でき
る。
【００４８】図１３は本発明のドライバＩＣをモータ装
置に用いた場合の構成図である。
置に用いた場合の構成図である。
【００４９】４０００はＤＣブラシレスモータ、４１０
０はホールＩＣ、５０００は交流電源、５１００は整流
装置である。１４００は本発明のドライバＩＣであり、
高圧パワー素子を用いた駆動回路部である出力ドライバ
回路２００，レベル変換回路１００、及びＶＧ発生回路
３００と、低圧素子を用いた論理制御部を１チップに集
積化したものである。１４１０，１４３０はコンパレー
タ、１４２０はオシレータ、１４４０は３相ディストリ
ビュータである。本ドライバＩＣは、モータ装置の内部
に組み込んで使うことができる。
０はホールＩＣ、５０００は交流電源、５１００は整流
装置である。１４００は本発明のドライバＩＣであり、
高圧パワー素子を用いた駆動回路部である出力ドライバ
回路２００，レベル変換回路１００、及びＶＧ発生回路
３００と、低圧素子を用いた論理制御部を１チップに集
積化したものである。１４１０，１４３０はコンパレー
タ、１４２０はオシレータ、１４４０は３相ディストリ
ビュータである。本ドライバＩＣは、モータ装置の内部
に組み込んで使うことができる。
【００５０】図に示したブラシレスモータ制御では、下
側アームのトランジスタＮ３やIGB2を２０ｋＨｚ程度、
下側アームのトランジスタＰ３やＮ４，ＩＧＢ１をモー
タの回転数に応じた１００ｋＨｚ以下の低周波数で駆動
する。モータ速度の可変速化は、下側アームをパルス幅
変調（ＰＷＭ）制御して行う。即ち、ホールＩＣによっ
て検出されたモータの磁極位置を示す信号をドライバIC
1400が受け取り、Ｕ，Ｖ，Ｗの相切換えを行うと共に、
モータ制御用マイコン（図示せず）がホールＩＣの出力
信号からモータの回転数を検出し、これと速度指令を比
較した信号ＶＳＰをドライバIC1400に伝える。ドライバ
IC1400ではＶＳＰとＰＷＭ制御のキャリア信号を比較し
て下側アームのパルス幅を決めている。
側アームのトランジスタＮ３やIGB2を２０ｋＨｚ程度、
下側アームのトランジスタＰ３やＮ４，ＩＧＢ１をモー
タの回転数に応じた１００ｋＨｚ以下の低周波数で駆動
する。モータ速度の可変速化は、下側アームをパルス幅
変調（ＰＷＭ）制御して行う。即ち、ホールＩＣによっ
て検出されたモータの磁極位置を示す信号をドライバIC
1400が受け取り、Ｕ，Ｖ，Ｗの相切換えを行うと共に、
モータ制御用マイコン（図示せず）がホールＩＣの出力
信号からモータの回転数を検出し、これと速度指令を比
較した信号ＶＳＰをドライバIC1400に伝える。ドライバ
IC1400ではＶＳＰとＰＷＭ制御のキャリア信号を比較し
て下側アームのパルス幅を決めている。
【００５１】以上、本発明をディスプレイ装置，インク
ジェットプリンタ装置，モータ装置を駆動するドライバ
ＩＣに適用した場合を説明したが、本発明はこれらの電
子装置以外に、ファクシミリ装置やＬＥＤ，液晶プリン
タ、或いはインバータ照明装置等インバータ制御を用い
る電子装置の駆動用ＩＣとして適用可能である。
ジェットプリンタ装置，モータ装置を駆動するドライバ
ＩＣに適用した場合を説明したが、本発明はこれらの電
子装置以外に、ファクシミリ装置やＬＥＤ，液晶プリン
タ、或いはインバータ照明装置等インバータ制御を用い
る電子装置の駆動用ＩＣとして適用可能である。
【００５２】
【発明の効果】本発明によれば、レベル変換回路及び出
力ドライバ回路を構成するＭＯＳトランジスタのゲート
・ソース間に所定（例えば５Ｖ〜２０Ｖ）の電圧以上の
電圧が印加されることがないので、高耐圧のゲート酸化
膜が不要となりＭＯＳトランジスタの作製が容易にな
る。また、ハイレベル電圧出力時に定常的に貫通電流が
流れることがないので、多ビット出力の高圧パワーＩＣ
の低消費電力化が実現できる。
力ドライバ回路を構成するＭＯＳトランジスタのゲート
・ソース間に所定（例えば５Ｖ〜２０Ｖ）の電圧以上の
電圧が印加されることがないので、高耐圧のゲート酸化
膜が不要となりＭＯＳトランジスタの作製が容易にな
る。また、ハイレベル電圧出力時に定常的に貫通電流が
流れることがないので、多ビット出力の高圧パワーＩＣ
の低消費電力化が実現できる。
【図１】本発明の第１の実施例を示すレベル変換及び出
力ドライバ部の回路構成図。
力ドライバ部の回路構成図。
【図２】本発明の第２の実施例を示すレベル変換及び出
力ドライバ部の回路構成図。
力ドライバ部の回路構成図。
【図３】本発明の第３の実施例を示すレベル変換及び出
力ドライバ部の回路構成図。
力ドライバ部の回路構成図。
【図４】本発明のドライバＩＣに用いる基準電圧発生手
段の一実施例を示す回路図。
段の一実施例を示す回路図。
【図５】本発明のドライバＩＣに用いる基準電圧発生手
段の別の実施例を示す回路図。
段の別の実施例を示す回路図。
【図６】本発明のドライバＩＣに用いる基準電圧発生手
段の更に別の実施例を示す回路図。
段の更に別の実施例を示す回路図。
【図７】本発明の第４の実施例を示すレベル変換及び出
力ドライバ部の回路構成図。
力ドライバ部の回路構成図。
【図８】本発明の第１の実施例に於いて、出力ドライバ
部の変形例を示す回路構成図。
部の変形例を示す回路構成図。
【図９】本発明の第１の実施例に於いて、出力ドライバ
部の他の変形例を示す回路構成図。
部の他の変形例を示す回路構成図。
【図１０】本発明のドライバＩＣのブロック構成図。
【図１１】本発明のドライバＩＣを用いたディスプレイ
装置のブロック構成図。
装置のブロック構成図。
【図１２】本発明のドライバＩＣを用いたプリンタ装置
のブロック構成図。
のブロック構成図。
【図１３】本発明のドライバＩＣを用いたモータ装置の
ブロック構成図。
ブロック構成図。
【図１４】従来のドライバＩＣに用いられているレベル
変換及び出力ドライバ部の回路構成図。
変換及び出力ドライバ部の回路構成図。
【図１５】従来のドライバＩＣに用いられているレベル
変換及び出力ドライバ部の他の回路構成図。
変換及び出力ドライバ部の他の回路構成図。
１００…レベル変換回路、２００…出力ドライバ回路、
３００…ＶＧ発生回路、３２０…定電流源、４００…シ
フトレジスタ及びラッチ回路、１０００，1100，１２０
０，１３００，１４００…ドライバＩＣ、２０００…デ
ィスプレイパネル、３０００…インクジェットプリンタ
のヘッド部、３１００…ノズル、3200…共通電極、３３
００…個別電極、３４００…ヒータ、４０００…ブラシ
レスモータ、４１００…ホールＩＣ、ＨＶ…高圧電源の
電圧、ＶＳＳ…第１の低圧電源の電圧、ＶＣＣ…第２の
低圧電源の電圧。
３００…ＶＧ発生回路、３２０…定電流源、４００…シ
フトレジスタ及びラッチ回路、１０００，1100，１２０
０，１３００，１４００…ドライバＩＣ、２０００…デ
ィスプレイパネル、３０００…インクジェットプリンタ
のヘッド部、３１００…ノズル、3200…共通電極、３３
００…個別電極、３４００…ヒータ、４０００…ブラシ
レスモータ、４１００…ホールＩＣ、ＨＶ…高圧電源の
電圧、ＶＳＳ…第１の低圧電源の電圧、ＶＣＣ…第２の
低圧電源の電圧。
フロントページの続き (72)発明者 岩村 将弘 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (10)
- 【請求項１】低電圧信号を高電圧信号に変換するレベル
変換回路と、前記レベル変換回路の出力によって駆動さ
れるドライバ回路を有し、 前記レベル変換回路は、レベル変換の際に定常的に貫通
電流が流れる事のない様、ドライバ回路の出力電圧の最
高電圧と最低電圧の中間電圧である所定の電圧を検知し
てオフするスイッチ手段を有し、 前記レベル変換回路の出力として前記中間電圧を用い、
出力段のトランジスタのうち少なくとも一つのトランジ
スタを駆動する事を特徴とするドライバＩＣ。 - 【請求項２】低電圧信号を高電圧信号に変換するレベル
変換回路と、前記レベル変換回路の出力によって駆動さ
れるドライバ回路を有し、 前記レベル変換回路は、電源側に設けた第１，第２のＭ
ＯＳトランジスタを有し、第１，第２のＭＯＳトランジ
スタのゲートは互いに他のドレインに接続され、前記レ
ベル変換回路は、第１，第２のＭＯＳトランジスタの電
源側とは反対側に各々直列に設けた第１，第２のクラン
プ用ＭＯＳトランジスタを有し、第１，第２のクランプ
用ＭＯＳトランジスタは各々これと直列関係にない前記
第２，第１のＭＯＳトランジスタのゲート電圧と自らの
ゲート電圧の差が所定の電圧以下になった時オフするよ
う動作し、 前期レベル変換回路の出力が前記第１のＭＯＳトランジ
スタのゲートから取られている事を特徴とするドライバ
ＩＣ。 - 【請求項３】低電圧信号を高電圧信号に変換するレベル
変換回路と、前記レベル変換回路の出力によって駆動さ
れるドライバ回路を有し、 前記レベル変換回路は、電源側に設けた第１，第２のＭ
ＯＳトランジスタを有し、第１，第２のＭＯＳトランジ
スタのゲートは互いに他のドレインに接続され、 前記レベル変換回路は、第１，第２のＭＯＳトランジス
タの電源側とは反対側に各々直列に設けた第１，第２の
クランプ用バイポーラトランジスタを有し、第１，第２
のクランプ用バイポーラトランジスタは各々これと直列
関係にない前記第２，第１のＭＯＳトランジスタのゲー
ト電圧と自らのベース電圧の差が所定の電圧以下になっ
た時オフするよう動作し、 前期レベル変換回路の出力が前記第１のＭＯＳトランジ
スタのゲートから取られている事を特徴とするドライバ
ＩＣ。 - 【請求項４】一方の導電型チャネルを有する第１，第２
のＭＯＳトランジスタと、他方の導電型チャネルを有す
る第３，第４のＭＯＳトランジスタと、第１，第２のス
イッチ手段からなるレベル変換回路を有し、 第１のＭＯＳトランジスタと第１のスイッチ手段、及び
第３のＭＯＳトランジスタが直列に接続され、 第２のＭＯＳトランジスタと第２のスイッチ手段、及び
第４のＭＯＳトランジスタが直列に接続され、 第１のＭＯＳトランジスタのゲートは、第２のＭＯＳト
ランジスタと第２のスイッチ手段の共通接続点に接続さ
れ、 第２のＭＯＳトランジスタのゲートは、第１のＭＯＳト
ランジスタと第１のスイッチ手段の共通接続点に接続さ
れ、 第１，第２のＭＯＳトランジスタのゲート以外の端子
で、第１，第２のスイッチ手段と通接続点を有しない方
の端子は高圧電源に接続され、 第３，第４のＭＯＳトランジスタのゲート以外の端子
で、第１，第２のスイッチ手段と共通接続点を有しない
方の端子は第１の低圧電源に接続され、 第１，第２のスイッチ手段の端子で、第１，第２，第
３，第４のＭＯＳトランジスタの内の何れのＭＯＳトラ
ンジスタとも共通接続点を有しない端子は基準電圧源に
接続され、 前記基準電圧源の電圧は、高圧電源よりも所定の電圧だ
け低い電圧であり、 第３，第４のＭＯＳトランジスタのゲートは、第２の低
圧電源を電源に用いた論理回路の出力に各々接続され、
第３，第４のＭＯＳトランジスタは互いに相補的に動作
し、 前記第１又は第２のＭＯＳトランジスタのゲートを前記
レベル変換回路の出力端子として、前記レベル変換回路
の出力信号にて次段のトランジスタを駆動する事を特徴
とするドライバＩＣ。 - 【請求項５】一方の導電型チャネルを有する第１，第２
のＭＯＳトランジスタと、他方の導電型チャネルを有す
る第３，第４のＭＯＳトランジスタと、第１，第２のス
イッチ手段からなるレベル変換回路を有し、 第１のＭＯＳトランジスタと第１のスイッチ手段、及び
第３のＭＯＳトランジスタが直列に接続され、 第２のＭＯＳトランジスタと第２のスイッチ手段、及び
第４のＭＯＳトランジスタが直列に接続され、 第１のＭＯＳトランジスタのゲートは、第２のＭＯＳト
ランジスタと第２のスイッチ手段の共通接続点に接続さ
れ、 第２のＭＯＳトランジスタのゲートは、第１のＭＯＳト
ランジスタと第１のスイッチ手段の共通接続点に接続さ
れ、 第１，第２のＭＯＳトランジスタのゲート以外の端子
で、第１，第２のスイッチ手段と共通接続点を有しない
方の端子は第１の低圧電源に接続され、 第３，第４のＭＯＳトランジスタのゲート以外の端子
で、第１，第２のスイッチ手段と共通接続点を有しない
方の端子は高圧電源に接続され、 第１，第２のスイッチ手段の端子で、第１，第２，第
３，第４のＭＯＳトランジスタの内の何れのＭＯＳトラ
ンジスタとも共通接続点を有しない端子は基準電圧源に
接続され、 前記基準電圧源の電圧は、第１の低圧電源よりも所定の
電圧だけ高い電圧であり、 第３，第４のＭＯＳトランジスタのゲートは、第２の低
圧電源を電源に用いた論理回路の出力に各々接続され、
第３，第４のＭＯＳトランジスタは互いに相補的に動作
し、 前記第１又は第２のＭＯＳトランジスタのゲートを前記
レベル変換回路の出力端子として、前記レベル変換回路
の出力信号にて次段のトランジスタを駆動する事を特徴
とするドライバＩＣ。 - 【請求項６】請求項４または請求項５記載のドライバＩ
Ｃにおいて、前記第１，第２のスイッチ手段がＭＯＳト
ランジスタであり、そのゲート端子が前記基準電圧源に
接続されている事を特徴とするドライバＩＣ。 - 【請求項７】請求項４または請求項５記載のドライバＩ
Ｃにおいて、前記第１，第２のスイッチ手段がバイポー
ラトランジスタであり、そのベース端子が前記基準電圧
源に接続されている事を特徴とするドライバＩＣ。 - 【請求項８】請求項２乃至請求項５記載のドライバＩＣ
において、前記第１，第２のＭＯＳトランジスタ、及び
前記第１，第２のクランプ用ＭＯＳトランジスタのゲー
ト酸化膜厚が、外のＭＯＳトランジスタのゲート酸化膜
厚より厚い事を特徴とするドライバＩＣ。 - 【請求項９】請求項２乃至請求項５記載のドライバＩＣ
において、前記第１，第２のクランプ用ＭＯＳトランジ
スタのゲート電圧、前記第１，第２のクランプ用バイポ
ーラトランジスタのベース電圧、及び前記基準電圧源の
電圧が印加されている電源線と、前記高圧電源の電線又
は前記低圧電源の電源線間に、ダイオードを逆バイアス
される様に接続した事を特徴とするドライバＩＣ。 - 【請求項１０】複数個の負荷を内部に有し、その負荷を
充放電或いは通電する事により機能する電子装置であ
り、前記複数個の負荷を請求項１から請求項９記載のド
ライバＩＣの内の何れかを用いて前記負荷を駆動する事
を特徴とする電子装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220993A JPH1065516A (ja) | 1996-08-22 | 1996-08-22 | ドライバｉｃおよびこれを用いた電子装置 |
| US08/890,994 US6040827A (en) | 1996-07-11 | 1997-07-10 | Driver circuit, driver integrated circuit, and display device and electronic device using the driver circuit and driver integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220993A JPH1065516A (ja) | 1996-08-22 | 1996-08-22 | ドライバｉｃおよびこれを用いた電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065516A true JPH1065516A (ja) | 1998-03-06 |
Family
ID=16759793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8220993A Pending JPH1065516A (ja) | 1996-07-11 | 1996-08-22 | ドライバｉｃおよびこれを用いた電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065516A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420936B1 (en) | 2000-08-29 | 2002-07-16 | Nec Corporation | Power controller and power controlling method |
| JP2006058770A (ja) * | 2004-08-23 | 2006-03-02 | Toshiba Matsushita Display Technology Co Ltd | 表示装置の駆動回路 |
| KR100698239B1 (ko) * | 2000-08-30 | 2007-03-21 | 엘지.필립스 엘시디 주식회사 | 쉬프트 레지스터 회로 |
| KR100753365B1 (ko) * | 2001-10-16 | 2007-08-30 | 삼성전자주식회사 | 쉬프트 레지스터 및 이를 갖는 액정표시장치 |
| CN100392693C (zh) * | 2003-12-25 | 2008-06-04 | 三洋电机株式会社 | 显示装置 |
| JP2009265682A (ja) * | 2009-06-29 | 2009-11-12 | Hitachi Ltd | 表示装置、ｐｄｐ表示装置及びその駆動回路 |
| JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Ｐｄｐ表示装置 |
| JP2017163215A (ja) * | 2016-03-07 | 2017-09-14 | エスアイアイ・セミコンダクタ株式会社 | 出力回路 |
| CN109194126A (zh) * | 2018-10-23 | 2019-01-11 | 珠海市微半导体有限公司 | 一种电源切换电路 |
-
1996
- 1996-08-22 JP JP8220993A patent/JPH1065516A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420936B1 (en) | 2000-08-29 | 2002-07-16 | Nec Corporation | Power controller and power controlling method |
| EP1187294A3 (en) * | 2000-08-29 | 2004-07-28 | NEC Electronics Corporation | Power controller and power controlling method |
| KR100698239B1 (ko) * | 2000-08-30 | 2007-03-21 | 엘지.필립스 엘시디 주식회사 | 쉬프트 레지스터 회로 |
| KR100753365B1 (ko) * | 2001-10-16 | 2007-08-30 | 삼성전자주식회사 | 쉬프트 레지스터 및 이를 갖는 액정표시장치 |
| CN100392693C (zh) * | 2003-12-25 | 2008-06-04 | 三洋电机株式会社 | 显示装置 |
| JP2006058770A (ja) * | 2004-08-23 | 2006-03-02 | Toshiba Matsushita Display Technology Co Ltd | 表示装置の駆動回路 |
| JP2009265682A (ja) * | 2009-06-29 | 2009-11-12 | Hitachi Ltd | 表示装置、ｐｄｐ表示装置及びその駆動回路 |
| JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Ｐｄｐ表示装置 |
| JP2017163215A (ja) * | 2016-03-07 | 2017-09-14 | エスアイアイ・セミコンダクタ株式会社 | 出力回路 |
| KR20170104394A (ko) * | 2016-03-07 | 2017-09-15 | 에스아이아이 세미컨덕터 가부시키가이샤 | 출력 회로 |
| TWI702797B (zh) * | 2016-03-07 | 2020-08-21 | 日商艾普凌科有限公司 | 輸出電路 |
| CN109194126A (zh) * | 2018-10-23 | 2019-01-11 | 珠海市微半导体有限公司 | 一种电源切换电路 |
| CN109194126B (zh) * | 2018-10-23 | 2024-05-03 | 珠海一微半导体股份有限公司 | 一种电源切换电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6184741B1 (en) | Bidirectional charge pump generating either a positive or negative voltage | |
| US6664822B2 (en) | Driving device having dummy circuit | |
| US6040827A (en) | Driver circuit, driver integrated circuit, and display device and electronic device using the driver circuit and driver integrated circuit | |
| WO2001075941A2 (en) | A low cost half bridge driver integrated circuit | |
| US20110050322A1 (en) | Switching circuit with gate driver having precharge period and method therefor | |
| EP0372087B1 (en) | Driver circuit | |
| US7012587B2 (en) | Matrix display device, matrix display driving method, and matrix display driver circuit | |
| JPH07168538A (ja) | 駆動回路 | |
| JPH1065516A (ja) | ドライバｉｃおよびこれを用いた電子装置 | |
| JP4641215B2 (ja) | 負荷駆動回路、集積回路、及びプラズマディスプレイ | |
| US20100182302A1 (en) | Display panel driver, display device, and method of operating the same | |
| US7075335B2 (en) | Level shifter | |
| JPH10301680A (ja) | プル・アップ回路及び半導体装置 | |
| US5148049A (en) | Circuit for driving a capacitive load utilizing thyristors | |
| US6043970A (en) | High voltage driving circuit reducing a transient current | |
| JP2776044B2 (ja) | 多値出力駆動装置 | |
| JP2005176298A (ja) | 表示装置駆動回路 | |
| JPH0646360A (ja) | エレクトロルミネッセンス表示パネル駆動回路 | |
| JP2001155857A (ja) | 発光素子用駆動装置及び発光素子の駆動方法 | |
| JP3067719B2 (ja) | 低消費電力出力回路 | |
| JP3050167B2 (ja) | 半導体装置の駆動方法及び駆動回路 | |
| JP3654948B2 (ja) | 表示パネル駆動回路 | |
| JP4467150B2 (ja) | 駆動回路 | |
| JPH0954565A (ja) | 負荷駆動装置 | |
| JP2804259B2 (ja) | 容量性負荷の駆動装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20090425 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |