JPH07168538A - 駆動回路 - Google Patents

駆動回路

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JPH07168538A
JPH07168538A JP6235271A JP23527194A JPH07168538A JP H07168538 A JPH07168538 A JP H07168538A JP 6235271 A JP6235271 A JP 6235271A JP 23527194 A JP23527194 A JP 23527194A JP H07168538 A JPH07168538 A JP H07168538A
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Abstract

(57)【要約】 【目的】エレクトロルミネセンスパネルの駆動用サンプ
ルホールド回路の容量値を小さくできる駆動回路を提供
する。 【構成】この駆動回路は、入力段２の入力端子に制御信
号ＤＲＩＶＥ−ＩＮが供給される。この入力段２の出力
側に、ランプ状に変化する第１の電源ＶＲＡＭＰが供給
される容量回路４が接続される。この容量回路４は、サ
ンプルホールド回路であり、制御信号ＤＲＩＶＥ−ＩＮ
の制御に基づき、第１の電源ＶＲＡＭＰから供給される
電流を充電する。駆動回路は、さらに、第２の電源Ｖｐ
ｐが供給される出力段６を有し、容量回路４に蓄積され
た電荷に対応する駆動信号Ｐｏｕｔを出力する。バッフ
ァ回路８が容量回路４と出力段６との間に接続されてい
る。バッファ回路８を設けているので、容量回路４を構
成するサンプルホールド回路の容量２４の値を小さくす
ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、駆動回路に関し、特
に、エレクトロルミネッセンス材料として、例えば、Ｚ
ｎＳ（硫化亜鉛）を用いたフラットパネルのエレクトロ
ルミネッセンスディスプレイを駆動するための高電圧連
続調グレースケール用駆動回路に適用して好適な駆動回
路に関する。
【０００２】
【従来の技術】周知のように、このようなディスプレイ
を駆動するためには、エレクトロルミネッセンス材料間
に電位差を供給する必要がある。いわゆるグレースケー
ル駆動回路は、ディスプレイから異なるエレクトロルミ
ネッセンスの出力を行うために異なる制御信号に対応し
て異なる電位差を出力するように構成されている。
【０００３】従来のグレースケール用駆動回路は、レベ
ルシフタとしての入力段、このレベルシフタに接続さ
れ、サンプルホールドスイッチとして動作する容量回路
およびボルテージフォロワとしての出力段とから構成さ
れている。
【０００４】この駆動回路は、以下の信号を受け取って
次のように動作する。 （１）レベルシフタに供給されるパルス幅変調論理信号
によりレベルがシフトされたときに、サンプルホールド
スイッチ（サンプルホールド回路ともいう。）のサンプ
ル期間が制御される。 （２）前記パルス幅変調論理信号により決定される期間
にサンプルホールドスイッチにより、ランプ状に変化す
るアナログ電圧（単にランプ電圧ともう。）がサンプル
され、かつ保持（ホールド）される。
【０００５】サンプルホールドスイッチによって保持さ
れた信号は、ボルテージフォロワを通じて出力節点に供
給される。ボルテージフォロワには、エレクトロルミネ
ッセンス材料間に印加する必要な電位差、約６０Ｖを供
給するための高圧電源が供給されている。この高圧電源
は、一般に、フラットパネルシステムにおける消費電力
を低減するために変調されている。ボルテージフォロワ
に供給されるこの変調電圧に応じて上昇および下降する
電圧がフラットパネルに供給される。
【０００６】この高圧電源は、通常、ランプ電圧ではあ
るが、サンプルホールドスイッチに供給されるアナログ
ランプ電圧とは位相が異なっている。
【０００７】
【発明が解決しようとする課題】上述のボルテージフォ
ロワはＭＯＳトランジスタで構成される。このＭＯＳト
ランジスタのチップサイズは、ディスプレイに要求され
る高電圧を伝達するため大きい必要があり、そのため、
寄生容量が大きくなってしまう。
【０００８】寄生容量が大きい場合、変調電源の電圧変
化が機能の不正確さを発生させてしまう。出力節点が寄
生容量を通じてサンプルホールドスイッチに保持された
信号と結合されてしまうためであり、これによりボルテ
ージフォロワから出力される出力駆動電圧が影響を受け
る。サンプルホールドスイッチが容量とトランジスタと
から構成されているとき、容量は、パルス幅変調論理信
号の制御に基づいてアナログランプ電圧から供給される
信号を充電するばかりではなく、寄生容量を通じて、ボ
ルテージフォロワに供給される電源の変調分に基づく不
正確さを発生させる信号を充電してしまうという問題が
ある。
【０００９】この問題を解決するために、従来、ボルテ
ージフォロワの寄生容量に比較して数倍大きい値のサン
プルホールドスイッチ用容量を使用している。
【００１０】しかしながら、実際上、出力トランジスタ
としてチップサイズの大きいものが要求されるため、ボ
ルテージフォロワの寄生容量が大きくなり、そのため、
サンプルホールド回路にも大きな容量が必要になってし
まい、サンプルホールド回路が半導体チップ上の集積回
路として形成される場合、結果としてチップ面積が大き
くなる無駄が発生するという問題があった。
【００１１】この発明はこのような課題を考慮してなさ
れたものであり、小さなチップサイズの容量、すなわ
ち、コンデンサを使用することのできる駆動回路を提供
することを目的とする。
【００１２】
【課題を解決するための手段】この発明は、例えば、図
面に示すように、制御信号ＤＲＩＶＥ−ＩＮが供給され
る入力節点２９を有する入力段２と、入力節点２９に接
続されるとともに、第１の電源ＶＲＡＭＰが供給され、
制御信号ＤＲＩＶＥ−ＩＮの制御に基づいて第１の電源
ＶＲＡＭＰにより充電される容量回路４と、第２の電源
Ｖｐｐが供給され、容量回路４に蓄積された電荷に基づ
く駆動信号Ｐｏｕｔを出力する出力段６とを備え、容量
回路４と出力段６との間に配されるバッファ回路８を有
することを特徴とする。
【００１３】また、この発明は、第１の電源ＶＲＡＭＰ
がバッファ回路８に供給されることを特徴とする。
【００１４】さらに、この発明は、容量回路４が容量２
４を有し、この容量２４と第１の電源ＶＲＡＭＰとの間
にスイッチ２６が接続され、これらが、制御信号ＤＲＩ
ＶＥ−ＩＮによりサンプルホールド回路として動作する
ことを特徴とする。
【００１５】さらにまた、この発明は、第１および第２
の電源ＶＲＡＭＰ、Ｖｐｐが、それぞれ、異なるタイミ
ングでランプ状に電圧が上昇する電源であることを特徴
とする。
【００１６】さらにまた、この発明は、制御信号ＤＲＩ
ＶＥ−ＩＮが、パルス幅変調信号であり、第１の電源Ｖ
ＲＡＭＰが、このパルス幅に対応する時間の間サンプル
されることを特徴する。
【００１７】さらにまた、この発明は、第１および第２
の電源ＶＲＡＭＰ、Ｖｐｐの電圧が制御信号ＤＲＩＶＥ
−ＩＮよりも高くされ、かつ入力段２にレベルシフト回
路を含むことを特徴とする。
【００１８】さらにまた、この発明は、制御信号ＤＲＩ
ＶＥ−ＩＮは約５Ｖの信号レベルを有し、第１および第
２の電源ＶＲＡＭＰ、Ｖｐｐは、約６０Ｖまで変化する
ことを特徴とする。
【００１９】さらにまた、この発明は、バッファ回路８
が、ボルテージフォロワ回路構成の第１および第２のＭ
ＯＳトランジスタを有することを特徴とする。
【００２０】さらにまた、この発明は、出力段６が、ボ
ルテージフォロワ回路構成の第１および第２のＭＯＳト
ランジスタを有することを特徴とする。
【００２１】さらにまた、この発明は、出力段６のトラ
ンジスタのチップサイズが、バッファ回路８のトランジ
スタのチップサイズよりも実質的に大きいことを特徴と
する。
【００２２】さらにまた、この発明は、バッファ回路８
および出力段６のトランジスタが、ＢＣＤトランジスタ
であることを特徴とする。
【００２３】
【作用】この発明によれば、入力段２の入力節点２９に
接続される容量回路４に蓄積された電荷（信号）に基づ
く駆動信号Ｐｏｕｔを出力する出力段６と容量回路４と
の間にバッファ回路８を配している。このため、容量回
路４に蓄積される信号と出力段６間の結合を少なくする
ことができる。したがって、容量回路４が、出力段６の
寄生容量の影響をほとんど受けなくなる。
【００２４】また、この発明によれば、第１の電源ＶＲ
ＡＭＰがランプ電源であり、容量回路４が、制御信号Ｄ
ＲＩＶＥ−ＩＮに基づく信号によりホールドされるサン
プルホールドスイッチとして動作する。制御信号ＤＲＩ
ＶＥ−ＩＮがパルス幅変調信号であり、このパルス幅に
関連して第１の電源ＶＲＡＭＰが保持される。
【００２５】バッファ回路８は、出力段６用の第２の電
源Ｖｐｐで駆動することができるが、バッファ回路８を
容量回路４に供給されている第１の電源ＶＲＡＭＰによ
り駆動することで特別の効果が得られる。すなわち、第
２の電源の消費電力を少なくするような変調を掛けるこ
とができる。
【００２６】変調電源Ｖｐｐと出力節点４０と容量回路
４との間の結合を少なくすることにより、容量回路４の
容量２４のサイズをかなり小さくすること、言い換えれ
ば、チップ面積をかなり節約することができる。
【００２７】バッファ回路８は、それ自体はあまり大き
なチップ面積を必要としないので、例えば、小さなチッ
プ面積のＭＯＳ構造のトランジスタを用いたボルテージ
フォロワ構成とすることができる。
【００２８】この発明に採用される回路は、任意のＭＯ
Ｓ技術で構成することができるが、特に、ＢＣＤ（ｂｉ
ｐｏｌａｒ ＣＭＯＳ−ＤＭＯＳ）技術を採用した場合
には、出力段のコストを低減することができ、さらに、
良好なアイソレーション特性を有するので、ラッチアッ
プを防止することもできる。
【００２９】この発明によれば、従来の技術による１つ
の駆動回路に用いられるチップの大きさで２つの駆動回
路を作成することができる。これは、特に、回路中での
容量を小さくすることができたことがその理由である。
【００３０】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
【００３１】図１は、この発明の一実施例の構成を示し
ている。
【００３２】図１例のグレースケール駆動回路は、基本
的には、レベルシフト回路を含む入力段２と、入力段２
に接続される容量回路４および容量回路４に接続される
出力段６とから構成され、容量回路４と出力段６との間
には、バッファ回路８が挿入されている。
【００３３】入力段２中のレベルシフト回路は、ＤＭＯ
Ｓ構造の入力トランジスタ１８、２０を有している。ト
ランジスタ２０のゲート端子には、パルス幅変調論理信
号ＤＲＩＶＥ−ＩＮ（以下、単に、信号ＤＲＩＶＥ−Ｉ
Ｎともいう。）が供給され、トランジスタ１８のゲート
端子には、インバータ２２を通じて、信号ＤＲＩＶＥ−
ＩＮの反転信号が供給される。信号ＤＲＩＶＥ−ＩＮの
信号振幅は約５Ｖｐ−ｐ（５Ｖ）である。
【００３４】また、レベルシフト回路は、第１と第２の
トランジスタ１０、１２を含み、これらのトランジスタ
１０、１２は、それぞれ、第３と第４のトランジスタ１
４、１６と交差結合配列状態で結線されている。トラン
ジスタ１４、１６のゲートは共通接続され、その共通節
点１５には、基準信号ＶＲＥＦが供給されている。
【００３５】トランジスタ１０、１２、１４、１６は、
それぞれの端子に接続されるシリコン基体で高電圧特性
を有するＰチャネルデバイスである。
【００３６】入力段２に対する電力（電源）としては、
約６０Ｖまでランプ状に変化する、言い換えれば、傾斜
信号的に変化するアナログランプ電源（第１の電源とも
いう。）ＶＲＡＭＰが供給される。
【００３７】この電源ＶＲＡＭＰは、容量回路４にも供
給される。容量回路４は、容量２４と、この容量２４と
節点２８間に接続されるトランジスタ２６とを有し、節
点２８には、電源ＶＲＡＭＰが供給される。容量２４と
トランジスタ２６とは、共同してサンプルホールドスイ
ッチとして働く。トランジスタ２６のゲート端子には、
入力段２中の節点２９からレベルシフト信号が供給され
る。トランジスタ２６と容量２４間の節点２５には、容
量２４に保持されるサンプル電圧が現れる。
【００３８】バッファ回路８の電源としても電源ＶＲＡ
ＭＰが供給される。バッファ回路８の入力節点３０には
節点２５が接続され、容量２４に蓄積された信号電圧を
受け取る。出力節点３２が出力段６の入力節点３８に接
続されている。
【００３９】バッファ回路８は、ボルテージフォロワ接
続にされているＤＭＯＳトランジスタ３４とＣＭＯＳト
ランジスタ３６とを有している。これらのトランジスタ
３４、３６のチップサイズは、入力段２やサンプルホー
ルドスイッチを構成するトランジスタに比較して小さ
い。これらのトランジスタ３４、３６の標準的なチップ
サイズは、幅１３．５ミクロン×長さ４．５ミクロンで
ある。
【００４０】バッファ回路８の出力節点３２は、出力段
６の入力節点３８に接続される。出力段６は、出力節点
４０を有し、この出力節点４０を通じて、図示していな
いフラットパネルディスプレイを駆動するためのグレー
スケール電圧Ｐｏｕｔを出力する。
【００４１】出力段６を構成するＤＭＯＳトランジスタ
４２のサイズは、トランジスタ１８、２０、３４の１２
倍のチップサイズを有している。また、ＣＭＯＳトラン
ジスタ４４は、他のＣＭＯＳトランジスタのチップサイ
ズより大きく、例えば、幅４３０ミクロン×長さ４．５
ミクロンの大きさになっている。トランジスタ４２、４
４はボルテージフォロワ接続になっている。チップサイ
ズをこのように大きくするのは、フラットパネルディス
プレイを駆動するのに必要な大きな電圧を供給するため
である。
【００４２】出力段６には、例えば、６０Ｖの高電圧の
電源（第２の電源ともいう。）Ｖｐｐが供給されるが、
その電源Ｖｐｐは、消費電力を節約するために変調され
ている。すなわち、実際に出力段６からフラットパネル
ディスプレイを駆動するときにのみ十分な電源Ｖｐｐが
供給されるようになっている。
【００４３】次に、上述の実施例の動作について図２を
も参照して詳しく説明する。
【００４４】図２は、第１の電源ＶＲＡＭＰと、上述し
たパルス幅変調論理信号としての制御信号ＤＲＩＶＥ−
ＩＮと、第２の電源Ｖｐｐと、レベルシフト回路に対す
る基準電圧ＶＲＥＦの波形を示している。なお、これら
のタイミング波形は、図１例の駆動回路の動作説明に供
される一例を示すものであり、他の回路に対しては、他
のタイミング波形になる。
【００４５】図２中、時点Ｔ０において、第１の電源Ｖ
ＲＡＭＰが０Ｖから立ち上がる。同時に、パルス幅変調
論理信号ＤＲＩＶＥ−ＩＮが入力段２に供給される。こ
の信号ＤＲＩＶＥ−ＩＮがレベルシフトされてその出力
が節点２９に表れ、トランジスタ（トランジスタスイッ
チともいう。）２６を導通状態にする。
【００４６】これにより、容量２４が、信号ＤＲＩＶＥ
−ＩＮのパルスの後縁、すなわち、時点Ｔ１まで、電源
ＶＲＡＭＰが上昇している間充電される。パルスの後
縁、すなわち、時点Ｔ１でトランジスタ２６はオフ状態
にされ、そのときの電圧ＶＳが容量２４に保持される。
電源ＶＲＡＭＰは、約６０Ｖの最大電圧になる時点Ｔ２
まで上昇を続ける。ただし、時点Ｔ１と時点Ｔ２間に容
量２４は充電されない。電源ＶＲＡＭＰは、一定期間
（所定期間）６０Ｖに保持された後、ランプ状に下降す
る。
【００４７】パルス幅変調論理信号ＤＲＩＶＥ−ＩＮ
は、電源、例えば、電源ＶＲＡＭＰのレベルに近づける
ために、入力段２のレベルシフト回路によってレベルシ
フトされる。この場合、図２中、点線で示す基準電圧Ｖ
ＲＥＦは、電源ＶＲＡＭＰと一定の電圧差をもってラン
プ状に比例的に上昇する。この一定の電圧差は、レベル
シフト回路中のトランジスタ１０、１２、１４、１６の
バイアスを保持することができる差電圧になっている。
【００４８】第２の電源Ｖｐｐは、時点Ｔ０後からある
時間後の時点Ｔ０′からランプ状に上昇する。そして、
最大約６０Ｖまで上昇し、一定時間その電圧を保持した
後、電源ＶＲＡＭＰがその最大レベルにある間のある時
点から下降する。電源Ｖｐｐが最大レベルであるとき、
節点２５に保持されていた信号がバッファ回路８の節点
３２と出力段６の出力節点４０を通じて出力信号Ｐｏｕ
ｔとして出力される。この出力信号Ｐｏｕｔがフラット
パネルディスプレイ等に対しての駆動信号として用いら
れる。この第２の電源Ｖｐｐはランプ状に下降する。
【００４９】なお、図２例の波形図は、１サイクルの動
作を示したものであり、以下、これを繰り返す。
【００５０】
【発明の効果】以上説明したように、この発明によれ
ば、バッファ回路が容量回路と出力段との間に接続され
ている。バッファ回路を設けているので、容量回路の容
量（値）を小さくすることができる。
【００５１】このため、例えば、この駆動回路を半導体
集積回路で構成した場合には、回路全体のチップサイズ
を小さくすることができるという効果が達成される。
【図面の簡単な説明】
【図１】この発明の一実施例による駆動回路の構成を示
す回路図である。
【図２】図１例の動作説明に供される波形図である。
【符号の説明】
２…入力段 ４…容量回路 ６…出力段 ８…バッファ回路 １０、１２、１４、１６…ＰＭＯＳトランジスタ １８、２０、３４、４２…ＤＭＯＳトランジスタ ２２…インバータ ２４…容量 ３６、４４…ＣＭＯＳトランジスタ ＤＲＩＶＥ−ＩＮ…制御信号（パルス幅変調論理信号） Ｐｏｕｔ…駆動信号 ＶＲＥＦ…基準信
号 ＶＲＡＭＰ…第１の電源 Ｖｐｐ…第２の電
源

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】制御信号が供給される入力節点を有する入
    力段と、 前記入力節点に接続されるとともに、第１の電源が供給
    され、前記制御信号の制御に基づいて前記第１の電源に
    より充電される容量回路と、 第２の電源が供給され、前記容量回路に蓄積された電荷
    に基づく駆動信号を出力する出力段とを備え、 前記容量回路と前記出力段との間に配されるバッファ回
    路を有することを特徴とする駆動回路。
  2. 【請求項２】前記第１の電源が前記バッファ回路に供給
    されることを特徴とする請求項１記載の駆動回路。
  3. 【請求項３】前記容量回路は容量を有し、この容量と前
    記第１の電源との間にスイッチが接続され、これらが、
    前記制御信号によりサンプルホールド回路として動作す
    ることを特徴とする請求項１または２記載の駆動回路。
  4. 【請求項４】前記第１および第２の電源が、それぞれ、
    異なるタイミングでランプ状に電圧が上昇する電源であ
    ることを特徴とする請求項１〜３のいずれか１項に記載
    の駆動回路。
  5. 【請求項５】前記制御信号が、パルス幅変調信号であ
    り、前記第１の電源がこのパルス幅に対応する時間の間
    サンプルされることを特徴する請求項１〜４のいずれか
    １項に記載の駆動回路。
  6. 【請求項６】前記第１および第２の電源の電圧が前記制
    御信号よりも高くされ、かつ前記入力段にレベルシフト
    回路を含むことを特徴とする請求項１〜５のいずれか１
    項に記載の駆動回路。
  7. 【請求項７】前記制御信号は約５Ｖの信号レベルを有
    し、前記第１および第２の電源は、約６０Ｖまで変化す
    ることを特徴とする請求項６記載の駆動回路。
  8. 【請求項８】前記バッファ回路は、ボルテージフォロワ
    回路構成の第１および第２のＭＯＳトランジスタを有す
    ることを特徴とする請求項１〜７のいずれか１項に記載
    の駆動回路。
  9. 【請求項９】前記出力段は、ボルテージフォロワ回路構
    成の第１および第２のＭＯＳトランジスタを有すること
    を特徴とする請求項１〜８のいずれか１項に記載の駆動
    回路。
  10. 【請求項１０】前記出力段のトランジスタのチップサイ
    ズは、前記バッファ回路のトランジスタのチップサイズ
    よりも実質的に大きいことを特徴とする請求項８または
    ９記載の駆動回路。
  11. 【請求項１１】前記バッファ回路および前記手段のトラ
    ンジスタはＢＣＤ（バイポーラＣＭＯＳ−ＤＭＯＳ）ト
    ランジスタであることを特徴とする請求項８〜１０のい
    ずれか１項に記載の駆動回路。
JP6235271A 1993-10-01 1994-09-29 駆動回路 Expired - Fee Related JP2710566B2 (ja)

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GB939320246A GB9320246D0 (en) 1993-10-01 1993-10-01 A driver circuit
GB9320246:3 1993-10-01

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