JPH106615A - 印字装置 - Google Patents
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- JPH106615A JPH106615A JP8161278A JP16127896A JPH106615A JP H106615 A JPH106615 A JP H106615A JP 8161278 A JP8161278 A JP 8161278A JP 16127896 A JP16127896 A JP 16127896A JP H106615 A JPH106615 A JP H106615A
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Landscapes
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- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】
【課題】複数の異なる通信方式を採用する情報処理装置
に接続可能な印字装置のインタフェース周りの配線及び
通信制御回路を単純化、簡略化し、小型で耐ノイズ性の
高い印字装置を安価に提供すること。 【解決手段】情報処理装置と印字装置制御手段との間に
配置され、これらのインタフェースを変換する通信手段
を有し、当該通信手段を情報処理装置のインタフェース
に対応して交換する。印字装置制御手段との情報交換信
号を、最も信号経路数の少ないシリアル方式へと統一化
する変換を通信手段に行わせる。
に接続可能な印字装置のインタフェース周りの配線及び
通信制御回路を単純化、簡略化し、小型で耐ノイズ性の
高い印字装置を安価に提供すること。 【解決手段】情報処理装置と印字装置制御手段との間に
配置され、これらのインタフェースを変換する通信手段
を有し、当該通信手段を情報処理装置のインタフェース
に対応して交換する。印字装置制御手段との情報交換信
号を、最も信号経路数の少ないシリアル方式へと統一化
する変換を通信手段に行わせる。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の通信方式の
インタフェースを介して情報処理装置と接続される印字
装置に関し、特に、複数の異なる通信方式に対応可能な
インタフェース装置を備えた印字装置に関する。
インタフェースを介して情報処理装置と接続される印字
装置に関し、特に、複数の異なる通信方式に対応可能な
インタフェース装置を備えた印字装置に関する。
【０００２】
【従来の技術】従来の複数の異なる通信方式に対応する
技術においては、対応する通信方式毎にコネクタと情報
交信回路とを有し、印字制御装置がそれぞれの通信方式
に対して独立した交信経路を介してこれを制御してい
た。従って、外部の情報処理装置に印字装置を接続する
場合には、情報機器側で使用している通信方式に適合し
たコネクタを選択して、これに接続していた。
技術においては、対応する通信方式毎にコネクタと情報
交信回路とを有し、印字制御装置がそれぞれの通信方式
に対して独立した交信経路を介してこれを制御してい
た。従って、外部の情報処理装置に印字装置を接続する
場合には、情報機器側で使用している通信方式に適合し
たコネクタを選択して、これに接続していた。
【０００３】
【発明が解決しようとする課題】しかし、前述の従来技
術では、対応する通信方式の増加に伴い、印字制御装置
内の交信回路及び交信経路を配置する為の領域も増大
し、印字装置自身の大型化を招いている。
術では、対応する通信方式の増加に伴い、印字制御装置
内の交信回路及び交信経路を配置する為の領域も増大
し、印字装置自身の大型化を招いている。
【０００４】また、交信経路数の増加によって配線の困
難化、交信経路長の増加が生じ、これにより静電気等の
外部ノイズに対する耐力の低下と、交信経路をアンテナ
として発生する外部への放射ノイズの増大をも招いてい
る。
難化、交信経路長の増加が生じ、これにより静電気等の
外部ノイズに対する耐力の低下と、交信経路をアンテナ
として発生する外部への放射ノイズの増大をも招いてい
る。
【０００５】
【課題を解決するための手段】上記の問題を解決するた
め、本発明の印字装置は 情報処理装置から受信した印
字データに基づいて印字制御を行う印字装置制御手段を
備えた印字装置において、情報処理装置から印字データ
を受信する第１のインタフェース手段と該印字データを
印字装置制御手段に送信する第２のインタフェース手段
とを備えるとともに、印字装置に着脱可能に収納された
通信手段を有し、第２のインタフェース手段の印字デー
タ転送方式をシリアル方式としてなることを特徴とす
る。
め、本発明の印字装置は 情報処理装置から受信した印
字データに基づいて印字制御を行う印字装置制御手段を
備えた印字装置において、情報処理装置から印字データ
を受信する第１のインタフェース手段と該印字データを
印字装置制御手段に送信する第２のインタフェース手段
とを備えるとともに、印字装置に着脱可能に収納された
通信手段を有し、第２のインタフェース手段の印字デー
タ転送方式をシリアル方式としてなることを特徴とす
る。
【０００６】この場合において、通信手段は、情報処理
装置のインタフェース方式に対応して、少なくとも２種
用意されており、当該少なくとも２種の通信手段は互い
に共通の第２のインタフェース手段を備えてなり、通信
手段は、情報処理装置のインタフェース方式に対応し
て、印字装置に選択的に装着されるようにすることが望
ましい。
装置のインタフェース方式に対応して、少なくとも２種
用意されており、当該少なくとも２種の通信手段は互い
に共通の第２のインタフェース手段を備えてなり、通信
手段は、情報処理装置のインタフェース方式に対応し
て、印字装置に選択的に装着されるようにすることが望
ましい。
【０００７】また、これらの場合において、通信手段
は、情報処理装置から受信した印字データを格納するた
めの記憶手段と、情報処理装置とのインタフェースに同
期して記憶手段に印字データを格納するとともに、記憶
手段に格納された印字データを印字装置制御手段とのイ
ンタフェースに同期して読み出す変換処理手段とを有し
てなることが望ましい。
は、情報処理装置から受信した印字データを格納するた
めの記憶手段と、情報処理装置とのインタフェースに同
期して記憶手段に印字データを格納するとともに、記憶
手段に格納された印字データを印字装置制御手段とのイ
ンタフェースに同期して読み出す変換処理手段とを有し
てなることが望ましい。
【０００８】
【発明の実施の形態】本発明の基板構成の一実施例を図
１に示す。ＨＯＳＴ１は印字装置に印字データ及びコマ
ンドを送信するための特定の通信方式のインタフェース
を有する外部情報処理装置であり、ここではパラレル通
信方式を採用した外部情報処理装置とする。
１に示す。ＨＯＳＴ１は印字装置に印字データ及びコマ
ンドを送信するための特定の通信方式のインタフェース
を有する外部情報処理装置であり、ここではパラレル通
信方式を採用した外部情報処理装置とする。
【０００９】ＢＯＡＲＤ２は外部情報処理装置、即ちＨ
ＯＳＴ１と印字装置１７を制御して印字処理を行う印字
装置制御手段１８との交信を中継する通信手段であり、
接続される外部情報処理装置の採用する通信方式に合わ
せて交換可能に構成されている。ＤＡＴＡ１（３）、Ｓ
ＩＧ１（５）はそれぞれ外部とＢＯＡＲＤ２との交信に
用いられる情報信号及び交信制御信号である。
ＯＳＴ１と印字装置１７を制御して印字処理を行う印字
装置制御手段１８との交信を中継する通信手段であり、
接続される外部情報処理装置の採用する通信方式に合わ
せて交換可能に構成されている。ＤＡＴＡ１（３）、Ｓ
ＩＧ１（５）はそれぞれ外部とＢＯＡＲＤ２との交信に
用いられる情報信号及び交信制御信号である。
【００１０】ＤＡＴＡ２（４）はＢＯＡＲＤ２と印字装
置制御手段１８との交信に用いられるシリアル方式によ
る情報交信信号であり、ＨＯＳＴ１とＢＯＡＲＤ２との
通信方式に依存することなく一定の通信方式となってい
る。ＢＯＡＲＤ２と印字装置制御手段とのインタフェー
スは上記に限定されないが、通信経路数の少ないインタ
フェースを選択することが望ましい。これにより、配線
領域やコネクタ極数を減少させることができるので配線
が単純化され、また、外来ノイズの影響や不要輻射をも
低減させることが可能となる。
置制御手段１８との交信に用いられるシリアル方式によ
る情報交信信号であり、ＨＯＳＴ１とＢＯＡＲＤ２との
通信方式に依存することなく一定の通信方式となってい
る。ＢＯＡＲＤ２と印字装置制御手段とのインタフェー
スは上記に限定されないが、通信経路数の少ないインタ
フェースを選択することが望ましい。これにより、配線
領域やコネクタ極数を減少させることができるので配線
が単純化され、また、外来ノイズの影響や不要輻射をも
低減させることが可能となる。
【００１１】ＳＩＧ２（６）はＢＯＡＲＤ２を制御して
ＨＯＳＴ１と印字装置制御手段１８との通信を制御する
ための制御信号であり、ＳＩＧ３はＨＯＳＴ１とＢＯＡ
ＲＤ２との通信方式を判別する信号である。
ＨＯＳＴ１と印字装置制御手段１８との通信を制御する
ための制御信号であり、ＳＩＧ３はＨＯＳＴ１とＢＯＡ
ＲＤ２との通信方式を判別する信号である。
【００１２】ＢＯＡＲＤ２内の回路構成を図２に示し、
ＨＯＳＴ１、変換ＣＰＵ２２、印字装置制御手段１８相
互間の情報伝達制御手順をフローチャートとして図３〜
６に示す。ＢＯＡＲＤ２はＨＯＳＴ１との通信に用いる
パラレルインタフェースコネクタ２４と印字装置制御手
段１８との通信に用いるシリアルインタフェースコネク
タ２１とを備えており、ＨＯＳＴ１から印字装置制御手
段１７への情報伝達はこれらのコネクタを介してＨＯＳ
Ｔ１からＢＯＡＲＤ２、ＢＯＡＲＤ２から印字装置制御
手段１８へと２段階の動作によって行われる。これらの
動作は交互に行われるが、印字装置制御手段１８側が受
信不可能状態を維持している場合には、ＨＯＳＴ１から
ＢＯＡＲＤ２への送信動作が連続して行われ、情報はＢ
ＯＡＲＤ２内の記憶回路２３に記憶される。記憶回路２
３の空き容量が無くなった時点でＢＯＡＲＤ２への送信
動作は停止し、印字装置制御手段１８への送信が可能と
なるまで待機状態となる。
ＨＯＳＴ１、変換ＣＰＵ２２、印字装置制御手段１８相
互間の情報伝達制御手順をフローチャートとして図３〜
６に示す。ＢＯＡＲＤ２はＨＯＳＴ１との通信に用いる
パラレルインタフェースコネクタ２４と印字装置制御手
段１８との通信に用いるシリアルインタフェースコネク
タ２１とを備えており、ＨＯＳＴ１から印字装置制御手
段１７への情報伝達はこれらのコネクタを介してＨＯＳ
Ｔ１からＢＯＡＲＤ２、ＢＯＡＲＤ２から印字装置制御
手段１８へと２段階の動作によって行われる。これらの
動作は交互に行われるが、印字装置制御手段１８側が受
信不可能状態を維持している場合には、ＨＯＳＴ１から
ＢＯＡＲＤ２への送信動作が連続して行われ、情報はＢ
ＯＡＲＤ２内の記憶回路２３に記憶される。記憶回路２
３の空き容量が無くなった時点でＢＯＡＲＤ２への送信
動作は停止し、印字装置制御手段１８への送信が可能と
なるまで待機状態となる。
【００１３】ＨＯＳＴ１はＢＯＡＲＤ２側の情報交信信
号の受信可否をＳＩＧＰ２、３（１０、１１）によって
判断し、ＳＩＧＰ２、３（１０、１１）のいずれも受信
可の状態である事を確認して送信動作を開始する。ＳＩ
ＧＰ２（１０）は印字装置制御手段１８側の受信可否状
態に同期し、ＢＯＡＲＤ２側の受信可能時にそれを示す
ＬＯＷレベル信号を出力する。ＳＩＧＰ３（１１）には
ＨＯＳＴ１側の送信動作終了後一定時間のインターバル
を経て受信可能信号（ＬＯＷレベル）が出力される。こ
れにより、ＨＯＳＴ１からの送信の間隔を、変換ＣＰＵ
２２における処理に必要な時間以上にするように制御し
ている。
号の受信可否をＳＩＧＰ２、３（１０、１１）によって
判断し、ＳＩＧＰ２、３（１０、１１）のいずれも受信
可の状態である事を確認して送信動作を開始する。ＳＩ
ＧＰ２（１０）は印字装置制御手段１８側の受信可否状
態に同期し、ＢＯＡＲＤ２側の受信可能時にそれを示す
ＬＯＷレベル信号を出力する。ＳＩＧＰ３（１１）には
ＨＯＳＴ１側の送信動作終了後一定時間のインターバル
を経て受信可能信号（ＬＯＷレベル）が出力される。こ
れにより、ＨＯＳＴ１からの送信の間隔を、変換ＣＰＵ
２２における処理に必要な時間以上にするように制御し
ている。
【００１４】ＳＩＧＰ１（９）はＢＯＡＲＤ２側（特に
変換ＣＰＵ２２）の受信タイミング信号でありＨＯＳＴ
１より定常状態でＨＩＧＨレベルが出力されている。Ｄ
ＡＴＡＰ１〜８（８）はＨＯＳＴ１から送信されるパラ
レル方式の情報交信信号であり、１送信動作において１
ビットづつ送信される。ＤＡＴＡＰ１〜８（８）の送信
動作中、ＨＯＳＴ１はＢＯＡＲＤ側の受信タイミングと
してＳＩＧＰ１（９）にＬＯＷレベルパルスを出力し、
変換ＣＰＵ２２はＳＩＧＰ１（８）のＬＯＷレベルへの
変化をトリガにしてＤＡＴＡＰ１〜８（８）を受信し、
同時に記憶回路へ記憶される。
変換ＣＰＵ２２）の受信タイミング信号でありＨＯＳＴ
１より定常状態でＨＩＧＨレベルが出力されている。Ｄ
ＡＴＡＰ１〜８（８）はＨＯＳＴ１から送信されるパラ
レル方式の情報交信信号であり、１送信動作において１
ビットづつ送信される。ＤＡＴＡＰ１〜８（８）の送信
動作中、ＨＯＳＴ１はＢＯＡＲＤ側の受信タイミングと
してＳＩＧＰ１（９）にＬＯＷレベルパルスを出力し、
変換ＣＰＵ２２はＳＩＧＰ１（８）のＬＯＷレベルへの
変化をトリガにしてＤＡＴＡＰ１〜８（８）を受信し、
同時に記憶回路へ記憶される。
【００１５】続いてＳＩＧＰ１（９）のＨＩＧＨレベル
への復帰をトリガにして変換ＣＰＵ２２はＨＯＳＴ１か
らの送信動作の終了を認識する。ＨＯＳＴ１からの送信
動作が終了すると変換ＣＰＵ２２はＳＩＧＰ２、３（１
０、１１）にＨＩＧＨレベルを出力し、ＨＯＳＴ１へ受
信不可であることを通知する。次に変換ＣＰＵ２２はＳ
ＩＧＳ１（１５）によって次の動作への切り替えを判定
する。
への復帰をトリガにして変換ＣＰＵ２２はＨＯＳＴ１か
らの送信動作の終了を認識する。ＨＯＳＴ１からの送信
動作が終了すると変換ＣＰＵ２２はＳＩＧＰ２、３（１
０、１１）にＨＩＧＨレベルを出力し、ＨＯＳＴ１へ受
信不可であることを通知する。次に変換ＣＰＵ２２はＳ
ＩＧＳ１（１５）によって次の動作への切り替えを判定
する。
【００１６】ＳＩＧＳ１（１５）は印字装置制御手段１
８側の情報信号受信可否状態を示す信号であり、印字装
置制御手段１８が情報を受信しても印字装置１７への動
作命令が行えない場合に、ＨＩＧＨレベルを出力し、い
わゆるオフライン状態とする。ＳＩＧＳ１（１５）がＬ
ＯＷレベルである時、変換ＣＰＵ２２は印字装置制御手
段１８に対する送信動作、即ち内部送信動作へと移行
し、ＤＡＴＡＳ１（１４）より信号を出力する。ＤＡＴ
ＡＳ１（１４）はシリアル方式による印字装置制御手段
１８への情報交信信号であり、１送信動作において、上
記の１回の受信動作によってＨＯＳＴ１から受信した情
報（計８ビット）を送信する。送信終了後、変換ＣＰＵ
２２はＳＩＧＣ１（１５）にＬＯＷレベルのパルスを出
力する。
８側の情報信号受信可否状態を示す信号であり、印字装
置制御手段１８が情報を受信しても印字装置１７への動
作命令が行えない場合に、ＨＩＧＨレベルを出力し、い
わゆるオフライン状態とする。ＳＩＧＳ１（１５）がＬ
ＯＷレベルである時、変換ＣＰＵ２２は印字装置制御手
段１８に対する送信動作、即ち内部送信動作へと移行
し、ＤＡＴＡＳ１（１４）より信号を出力する。ＤＡＴ
ＡＳ１（１４）はシリアル方式による印字装置制御手段
１８への情報交信信号であり、１送信動作において、上
記の１回の受信動作によってＨＯＳＴ１から受信した情
報（計８ビット）を送信する。送信終了後、変換ＣＰＵ
２２はＳＩＧＣ１（１５）にＬＯＷレベルのパルスを出
力する。
【００１７】ＳＩＧＣ１（１２）は記憶回路に記憶され
た内容を消去するトリガとなり、１消去動作で直前の上
記内部送信動作にて送信を行った情報のみを消去する。
これにより内部送信動作は終了し、ＳＩＧＰ２（１０）
にＬＯＷレベルを出力してＨＯＳＴ１からの受信動作、
即ち外部受信動作へと移行する。
た内容を消去するトリガとなり、１消去動作で直前の上
記内部送信動作にて送信を行った情報のみを消去する。
これにより内部送信動作は終了し、ＳＩＧＰ２（１０）
にＬＯＷレベルを出力してＨＯＳＴ１からの受信動作、
即ち外部受信動作へと移行する。
【００１８】ＨＯＳＴ１側からの送信動作終了時にＳＩ
ＧＳ１（１５）がＨＩＧＨレベルである場合、変換ＣＰ
Ｕ２２は印字装置制御手段１８への送信が不能と判断
し、内部送信不可動作へと移行する。当該内部送信不可
動作においては外部受信動作とＳＩＧＳ１（１５）によ
る内部送信可否判断とを繰り返し行い、この間、ＨＯＳ
Ｔ１より送信された情報信号は記憶回路２３の空き容量
がなくなるまで蓄積される。ＳＩＧＣ２（１３）は記憶
回路２３への記憶が可能な場合にはＬＯＷレベル、記憶
する空き容量が無い場合または全く記憶されていない場
合にはＨＩＧＨレベルを出力する。このＨＩＧＨレベル
出力の判断はＢＯＡＲＤ２の動作状況によって変換ＣＰ
Ｕ２２が行う。また、内部送信不可動作時には、受信デ
ータの喪失を未然に防止するために、ＳＩＧＣ２（１
３）のレベルによらずに空き容量なしと判断してもよ
い。
ＧＳ１（１５）がＨＩＧＨレベルである場合、変換ＣＰ
Ｕ２２は印字装置制御手段１８への送信が不能と判断
し、内部送信不可動作へと移行する。当該内部送信不可
動作においては外部受信動作とＳＩＧＳ１（１５）によ
る内部送信可否判断とを繰り返し行い、この間、ＨＯＳ
Ｔ１より送信された情報信号は記憶回路２３の空き容量
がなくなるまで蓄積される。ＳＩＧＣ２（１３）は記憶
回路２３への記憶が可能な場合にはＬＯＷレベル、記憶
する空き容量が無い場合または全く記憶されていない場
合にはＨＩＧＨレベルを出力する。このＨＩＧＨレベル
出力の判断はＢＯＡＲＤ２の動作状況によって変換ＣＰ
Ｕ２２が行う。また、内部送信不可動作時には、受信デ
ータの喪失を未然に防止するために、ＳＩＧＣ２（１
３）のレベルによらずに空き容量なしと判断してもよ
い。
【００１９】空き容量なしと判断された場合には外部受
信動作も中止し、待機状態となって通信動作は１時停止
する。内部送信不可動作は印字装置制御手段１８への受
信が開始された時点（ＳＩＧＳ１（１５）のＬＯＷレベ
ル出力）で解除され、内部送信動作へと移行し、記憶回
路２３の消去動作により空き容量が確保されると、ＨＯ
ＳＴ１側の送信動作も再開される。
信動作も中止し、待機状態となって通信動作は１時停止
する。内部送信不可動作は印字装置制御手段１８への受
信が開始された時点（ＳＩＧＳ１（１５）のＬＯＷレベ
ル出力）で解除され、内部送信動作へと移行し、記憶回
路２３の消去動作により空き容量が確保されると、ＨＯ
ＳＴ１側の送信動作も再開される。
【００２０】送信の終了については、ＨＯＳＴ１からの
ＤＡＴＡＰ１〜８（８）を介してのデータの送信間隔、
即ちＳＩＧＰ１（９）上のトリガの間隔を所定の判定時
間と比較し、外部受信動作への移行直後からこの判定時
間が経過する間に変換ＣＰＵ受信トリガ（ＳＩＧＰ１
（９）のＨＩＧＨ→ＬＯＷ遷移）がＨＯＳＴ１より入力
されない場合、変換ＣＰＵ２２はＨＯＳＴ１側の送信の
終了と判断し、送信停止動作へと移行する。
ＤＡＴＡＰ１〜８（８）を介してのデータの送信間隔、
即ちＳＩＧＰ１（９）上のトリガの間隔を所定の判定時
間と比較し、外部受信動作への移行直後からこの判定時
間が経過する間に変換ＣＰＵ受信トリガ（ＳＩＧＰ１
（９）のＨＩＧＨ→ＬＯＷ遷移）がＨＯＳＴ１より入力
されない場合、変換ＣＰＵ２２はＨＯＳＴ１側の送信の
終了と判断し、送信停止動作へと移行する。
【００２１】変換ＣＰＵ２２はＳＩＧＰ２（１０）をＨ
ＩＧＨとしてＨＯＳＴ１からの新たな送信を禁止し、記
憶回路２３に記憶されている情報の、印字装置制御手段
１８への送信と送信分の消去とを繰り返し行う。記憶内
容が０となり記憶回路よりＳＩＧＣ２（１３）にＨＩＧ
Ｈレベルが出力されると、変換ＣＰＵ２２はＳＩＧＰ２
（１０）にＬＯＷレベルを出力し、ＨＯＳＴ１側の送信
の待機状態として送信動作を終了する。
ＩＧＨとしてＨＯＳＴ１からの新たな送信を禁止し、記
憶回路２３に記憶されている情報の、印字装置制御手段
１８への送信と送信分の消去とを繰り返し行う。記憶内
容が０となり記憶回路よりＳＩＧＣ２（１３）にＨＩＧ
Ｈレベルが出力されると、変換ＣＰＵ２２はＳＩＧＰ２
（１０）にＬＯＷレベルを出力し、ＨＯＳＴ１側の送信
の待機状態として送信動作を終了する。
【００２２】ＢＯＡＲＤ２はＨＯＳＴ１と印字装置制御
手段との間に配置されていれば良いが、インタフェース
ケーブルのインピーダンス及びインタフェース信号の駆
動能力等を考慮すれば、ＨＯＳＴ１又は印字装置１７に
内蔵されることが望ましい。本例においてはＢＯＡＲＤ
２は印字装置１７に内蔵されており、且つ着脱が容易と
なるようにコネクタ２１を介して印字装置制御手段に接
続されている。これにより、ＨＯＳＴ１等の情報処理装
置とのインタフェースとしては汎用のインタフェースを
そのまま用いることが可能となり、印字装置制御手段と
のインタフェースとしては印字装置制御手段に適した任
意のインタフェースを採用することが可能となる。
手段との間に配置されていれば良いが、インタフェース
ケーブルのインピーダンス及びインタフェース信号の駆
動能力等を考慮すれば、ＨＯＳＴ１又は印字装置１７に
内蔵されることが望ましい。本例においてはＢＯＡＲＤ
２は印字装置１７に内蔵されており、且つ着脱が容易と
なるようにコネクタ２１を介して印字装置制御手段に接
続されている。これにより、ＨＯＳＴ１等の情報処理装
置とのインタフェースとしては汎用のインタフェースを
そのまま用いることが可能となり、印字装置制御手段と
のインタフェースとしては印字装置制御手段に適した任
意のインタフェースを採用することが可能となる。
【００２３】上記の例ではＨＯＳＴ１のインタフェース
はセントロニクス等のパラレルインタフェースとして説
明したが、本発明の印字装置をＲＳ−２３２Ｃ等のシリ
アルインタフェースを備えた情報処理装置に接続する場
合には、ＢＯＡＲＤ２に替えて他の通信装置を印字装置
１７に装着する。当該他の通信装置の印字装置制御手段
１８とのインタフェースはＢＯＡＲＤ２のそれと同一と
なっており、同一のコネクタ２１によって接続される。
また、当該他の通信手段は当該情報処理装置とのインタ
フェースのために、ＢＯＡＲＤ２のパラレルインタフェ
ースに替えてシリアルインタフェースを備えているので
あるが、かかる変更は、例えば記憶回路２３とパラレル
インタフェースコネクタ２４との間に周知のシリアルパ
ラレル変換回路を挿入する等の、当業者に容易な範囲内
の変更であるので、詳細な説明を省略する。
はセントロニクス等のパラレルインタフェースとして説
明したが、本発明の印字装置をＲＳ−２３２Ｃ等のシリ
アルインタフェースを備えた情報処理装置に接続する場
合には、ＢＯＡＲＤ２に替えて他の通信装置を印字装置
１７に装着する。当該他の通信装置の印字装置制御手段
１８とのインタフェースはＢＯＡＲＤ２のそれと同一と
なっており、同一のコネクタ２１によって接続される。
また、当該他の通信手段は当該情報処理装置とのインタ
フェースのために、ＢＯＡＲＤ２のパラレルインタフェ
ースに替えてシリアルインタフェースを備えているので
あるが、かかる変更は、例えば記憶回路２３とパラレル
インタフェースコネクタ２４との間に周知のシリアルパ
ラレル変換回路を挿入する等の、当業者に容易な範囲内
の変更であるので、詳細な説明を省略する。
【００２４】また、本例においては通信装置を印字装置
１７の内部に装着したが、本発明はこれに限定されるも
のではなく、通信装置を情報処理装置の内部に交換可能
に装着しても、実現が可能である。
１７の内部に装着したが、本発明はこれに限定されるも
のではなく、通信装置を情報処理装置の内部に交換可能
に装着しても、実現が可能である。
【００２５】
【発明の効果】上記で述べた様に本発明によれば、印字
装置に交換可能に装着され、外部の情報処理装置及び印
字装置制御手段の間に配置されて、これらのインタフェ
ースを変換する通信装置を有し、この通信装置を情報処
理装置の通信方式に応じて交換するように構成したの
で、印字装置に複数の異なる通信方式のインタフェース
を設ける必要がなくなった。
装置に交換可能に装着され、外部の情報処理装置及び印
字装置制御手段の間に配置されて、これらのインタフェ
ースを変換する通信装置を有し、この通信装置を情報処
理装置の通信方式に応じて交換するように構成したの
で、印字装置に複数の異なる通信方式のインタフェース
を設ける必要がなくなった。
【００２６】また、通信装置と印字装置制御手段とのイ
ンタフェースを情報交信経路数が最小となる方式に統一
することにより、通信装置及び印字装置制御手段内の交
信回路及び交信経路の配置に要する領域の縮小と、交信
経路の配線を単純化・短縮化することが可能となった。
ンタフェースを情報交信経路数が最小となる方式に統一
することにより、通信装置及び印字装置制御手段内の交
信回路及び交信経路の配置に要する領域の縮小と、交信
経路の配線を単純化・短縮化することが可能となった。
【００２７】これらにより、通信経路及び通信回路を単
純化できるので、静電気ノイズ等の外部からの侵入、及
び回路内のノイズの外部への放射を減少させることが可
能となり、耐ノイズ能力を強化することが可能となっ
た。
純化できるので、静電気ノイズ等の外部からの侵入、及
び回路内のノイズの外部への放射を減少させることが可
能となり、耐ノイズ能力を強化することが可能となっ
た。
【図１】本発明の一実施形態を示す機器接続図。
【図２】本発明の一実施形態を示す機構構成図。
【図３】本発明の送信動作フローチャート（ＨＯＳＴ側
送信動作）。
送信動作）。
【図４】本発明の送信動作フローチャート（変換ＣＰＵ
送信動作）。
送信動作）。
【図５】本発明の送信動作フローチャート（ＣＵＰ送信
不可動作）。
不可動作）。
【図６】本発明の送信動作フローチャート（送信停止動
作）。
作）。
１ HOST 外部情報機器（通信方式により異な
る） ２ BOARD 通信手段（外部情報機器により異な
る） ３ DATA1 HOST-BOARD間の情報交信信号 ４ DATA2 BOARD-印字装置制御手段間の情報交信
信号 ５ SIG1 HOST-BOARD間の交信制御信号 ６ SIG2 BOARD-印字装置制御手段間の交信制御
信号 ７ SIG3 接続BOARD判別信号 ８ SIGP1〜8 パラレル方式情報交信信号 ９ SIGP1 BOARDの情報交信信号受信トリガ信号 １０ SIGP2 BOARDのデータ受信可否信号 1 １１ SIGP3 BOARDのデータ受信可否信号 2 １２ SIGC1 記憶回路データ消去信号 １３ SIGC2 記憶回路空き容量判定信号 １４ DATAS1 シリアル方式情報交信信号 １５ SIGS1 印字装置制御手段側の受信可否信号 １６ SIGS3 接続ＨＯＳＴの通信方式判別信号 １７ 印字装置 １８ 印字装置制御手段 ２２ 変換ＣＰＵ ２３ 記憶回路
る） ２ BOARD 通信手段（外部情報機器により異な
る） ３ DATA1 HOST-BOARD間の情報交信信号 ４ DATA2 BOARD-印字装置制御手段間の情報交信
信号 ５ SIG1 HOST-BOARD間の交信制御信号 ６ SIG2 BOARD-印字装置制御手段間の交信制御
信号 ７ SIG3 接続BOARD判別信号 ８ SIGP1〜8 パラレル方式情報交信信号 ９ SIGP1 BOARDの情報交信信号受信トリガ信号 １０ SIGP2 BOARDのデータ受信可否信号 1 １１ SIGP3 BOARDのデータ受信可否信号 2 １２ SIGC1 記憶回路データ消去信号 １３ SIGC2 記憶回路空き容量判定信号 １４ DATAS1 シリアル方式情報交信信号 １５ SIGS1 印字装置制御手段側の受信可否信号 １６ SIGS3 接続ＨＯＳＴの通信方式判別信号 １７ 印字装置 １８ 印字装置制御手段 ２２ 変換ＣＰＵ ２３ 記憶回路
Claims (3)
- 【請求項１】 情報処理装置から受信した印字データに
基づいて印字制御を行う印字装置制御手段を備えた印字
装置において、 前記情報処理装置から印字データを受信する第１のイン
タフェース手段と該印字データを前記印字装置制御手段
に送信する第２のインタフェース手段とを備えるととも
に、前記印字装置に着脱可能に収納された通信手段を有
し、 前記第２のインタフェース手段の印字データ転送方式を
シリアル方式としてなることを特徴とする印字装置。 - 【請求項２】 請求項１記載の印字装置において、 前記通信手段は、前記情報処理装置のインタフェース方
式に対応して、少なくとも２種用意されており、 当該少なくとも２種の通信手段は互いに共通の前記第２
のインタフェース手段を備えてなり、 前記通信手段は、前記情報処理装置のインタフェース方
式に対応して、前記印字装置に選択的に装着されること
を特徴とする印字装置。 - 【請求項３】 請求項１又は２記載の印字装置におい
て、前記通信手段は、 前記情報処理装置から受信した印字データを格納するた
めの記憶手段と、 前記情報処理装置とのインタフェースに同期して前記記
憶手段に前記印字データを格納するとともに、前記記憶
手段に格納された印字データを前記印字装置制御手段と
のインタフェースに同期して読み出す変換処理手段とを
有してなることを特徴とする印字装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161278A JPH106615A (ja) | 1996-06-21 | 1996-06-21 | 印字装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161278A JPH106615A (ja) | 1996-06-21 | 1996-06-21 | 印字装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH106615A true JPH106615A (ja) | 1998-01-13 |
Family
ID=15732076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8161278A Pending JPH106615A (ja) | 1996-06-21 | 1996-06-21 | 印字装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH106615A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501558B2 (en) | 1998-08-28 | 2002-12-31 | Seiko Epson Corporation | Data separating interface apparatus and method |
| JP2011121371A (ja) * | 2005-11-09 | 2011-06-23 | Seiko Epson Corp | 記録装置、コンピュータ、および記録システム |
-
1996
- 1996-06-21 JP JP8161278A patent/JPH106615A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501558B2 (en) | 1998-08-28 | 2002-12-31 | Seiko Epson Corporation | Data separating interface apparatus and method |
| JP2011121371A (ja) * | 2005-11-09 | 2011-06-23 | Seiko Epson Corp | 記録装置、コンピュータ、および記録システム |
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