JPH1069541A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH1069541A JPH1069541A JP8228691A JP22869196A JPH1069541A JP H1069541 A JPH1069541 A JP H1069541A JP 8228691 A JP8228691 A JP 8228691A JP 22869196 A JP22869196 A JP 22869196A JP H1069541 A JPH1069541 A JP H1069541A
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Abstract
(57)【要約】
【課題】 メモリの利用効率を向上させる画像処理装置
を提供する。 【解決手段】 Ｘ-Ｙ空間指定信号Ｓxyが＃２を指示す
るならば、セレクタ２０５はラインピッチＬＰ２をライ
ンピッチレジスタ２０２から読み出し、一方、セレクタ
２０６はピクセルザイズＰＳ２をピクセルザイズレジス
タ２０３から読み出す。ラインピッチＬＰ２が乗算器２
０７に出力されると、乗算器２０７は、ラインピッチＬ
Ｐ２とＹアドレスＡｙとを乗算して「ＬＰ２×Ａｙ」を
生成する。一方、乗算器２０８では、ピクセルサイズＰ
Ｓ２とＸアドレスＡｘを乗算して「ＰＳ２×Ａｘ」を生
成する。これらの乗算結果が加算器２０９で加算される
と、「ＬＰ２×Ａｙ＋ＰＳ２×Ａｘ」となる。加算器２
１０では、加算結果にさらにスタートアドレスＳＡ１を
加算するから、最終出力は、「ＳＡ２＋ＬＰ２×Ａｙ＋
ＰＳ２×Ａｘ」となり、リニアアドレスＬＡをもとめる
ことができる。
を提供する。 【解決手段】 Ｘ-Ｙ空間指定信号Ｓxyが＃２を指示す
るならば、セレクタ２０５はラインピッチＬＰ２をライ
ンピッチレジスタ２０２から読み出し、一方、セレクタ
２０６はピクセルザイズＰＳ２をピクセルザイズレジス
タ２０３から読み出す。ラインピッチＬＰ２が乗算器２
０７に出力されると、乗算器２０７は、ラインピッチＬ
Ｐ２とＹアドレスＡｙとを乗算して「ＬＰ２×Ａｙ」を
生成する。一方、乗算器２０８では、ピクセルサイズＰ
Ｓ２とＸアドレスＡｘを乗算して「ＰＳ２×Ａｘ」を生
成する。これらの乗算結果が加算器２０９で加算される
と、「ＬＰ２×Ａｙ＋ＰＳ２×Ａｘ」となる。加算器２
１０では、加算結果にさらにスタートアドレスＳＡ１を
加算するから、最終出力は、「ＳＡ２＋ＬＰ２×Ａｙ＋
ＰＳ２×Ａｘ」となり、リニアアドレスＬＡをもとめる
ことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリの利用効
率を向上するのに好適な画像処理装置に関するものであ
る。
率を向上するのに好適な画像処理装置に関するものであ
る。
【０００２】
【従来の技術】一般に、コンピュータによって図形をデ
ィスプレイに表示する場合、当該図形を指示する描画デ
ータがＣＰＵによって生成されると、これが画像表示メ
モリに一旦格納される。そして、画像表示メモリから描
画データが順次読み出され、ディスプレイに表示され
る。ところで、１フレームの画像は、描画データの各サ
ンプルタイミングにおけるピクセルの集合で表される。
例えば、６４０×４８０の画像は、水平ピクセル数が６
４０個あり、垂直ピクセル数が４８０個ある。この場
合、画面上の１点を原点としたＸ-Ｙアドレスを用い
て、各ピクセル毎に描画データを指定することができ
る。上記した例にあって、画面左上隅を原点とすれば、
画面右下隅のピクセルのＸアドレス（水平方向のアドレ
ス）は６３９となり、Ｙアドレス（垂直方向のアドレ
ス）は４７９となる。
ィスプレイに表示する場合、当該図形を指示する描画デ
ータがＣＰＵによって生成されると、これが画像表示メ
モリに一旦格納される。そして、画像表示メモリから描
画データが順次読み出され、ディスプレイに表示され
る。ところで、１フレームの画像は、描画データの各サ
ンプルタイミングにおけるピクセルの集合で表される。
例えば、６４０×４８０の画像は、水平ピクセル数が６
４０個あり、垂直ピクセル数が４８０個ある。この場
合、画面上の１点を原点としたＸ-Ｙアドレスを用い
て、各ピクセル毎に描画データを指定することができ
る。上記した例にあって、画面左上隅を原点とすれば、
画面右下隅のピクセルのＸアドレス（水平方向のアドレ
ス）は６３９となり、Ｙアドレス（垂直方向のアドレ
ス）は４７９となる。
【０００３】
【発明が解決しようとする課題】ここで、画像表示メモ
リは１メガバイト（＝１０２４×１０２４×８ビット）
の記憶容量を有し、描画データが８ビット／ピクセルで
構成されるものとする。この画像表示メモリに１フレー
ムが６４０×４８０の画像をＸ-Ｙアドレスを用いて格
納したとすると、描画データは図４に示すように格納さ
れる。図において、記憶領域Ａにはフレーム＃１が、記
憶領域Ｂにはクレーム＃２が格納される。この場合、フ
レーム＃３お格納しようとしても、まとまった記憶領域
が無いため、これを記憶することができない。
リは１メガバイト（＝１０２４×１０２４×８ビット）
の記憶容量を有し、描画データが８ビット／ピクセルで
構成されるものとする。この画像表示メモリに１フレー
ムが６４０×４８０の画像をＸ-Ｙアドレスを用いて格
納したとすると、描画データは図４に示すように格納さ
れる。図において、記憶領域Ａにはフレーム＃１が、記
憶領域Ｂにはクレーム＃２が格納される。この場合、フ
レーム＃３お格納しようとしても、まとまった記憶領域
が無いため、これを記憶することができない。
【０００４】また、この画像表示メモリの記憶領域をラ
イン単位で表せば、図５に示すようになる。図におい
て、斜線部分はデータが記憶されていない領域であり、
画像表示メモリの記憶領域は、連続して使用されていな
い。したがって、Ｘ-Ｙアドレスを用いて描画データを
記憶すると、画像表示メモリの利用効率が悪いといった
問題がある。また、ＣＰＵは、一般に、リニアアドレス
と呼ばれる連続したアドレスを用いて、メモリにアクセ
スする。このため、画像表示メモリをＸ-Ｙアドレスを
用いて管理すると、画像表示メモリをＣＰＵのメモリ空
間に直接マップすることができないといった問題もあ
る。
イン単位で表せば、図５に示すようになる。図におい
て、斜線部分はデータが記憶されていない領域であり、
画像表示メモリの記憶領域は、連続して使用されていな
い。したがって、Ｘ-Ｙアドレスを用いて描画データを
記憶すると、画像表示メモリの利用効率が悪いといった
問題がある。また、ＣＰＵは、一般に、リニアアドレス
と呼ばれる連続したアドレスを用いて、メモリにアクセ
スする。このため、画像表示メモリをＸ-Ｙアドレスを
用いて管理すると、画像表示メモリをＣＰＵのメモリ空
間に直接マップすることができないといった問題もあ
る。
【０００５】本発明は上述した事情に鑑がみてなされた
ものであり、画像表示メモリの利用効率を向上させると
ともに、画像表示メモリをＣＰＵで容易に管理すること
ができる画像処理装置を提供することを主目的とする。
ものであり、画像表示メモリの利用効率を向上させると
ともに、画像表示メモリをＣＰＵで容易に管理すること
ができる画像処理装置を提供することを主目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
請求項１に記載の発明にあっては、画面を構成する各ピ
クセル毎に描画データを処理する画像処理装置におい
て、複数の前記描画データを各記憶領域に連続アドレス
を用いて格納するメモリと、前記各記憶領域のうちアク
セスすべき一の領域を指示する領域指定信号を生成する
領域指定手段と、水平方向のピクセル位置を指示する水
平アドレスと垂直方向のピクセル位置を指示する垂直ア
ドレスを生成する水平垂直アドレス生成手段と、前記描
画データの記憶開始位置を指示する開始アドレスを、前
記記憶領域毎とに格納する開始アドレス格納手段と、前
記描画データの１ラインあたりのデータ長を指示するラ
インピッチデータを、前記記憶領域毎に格納するライン
ピッチデータ格納手段と、前記描画データの１ピクセル
あたりのビット数を指示するピクセルサイズデータを、
前記記憶領域毎に格納するピクセルサイズデータ格納手
段と、前記領域指定信号に基づいて、前記開始アドレス
格納手段、前記ラインピッチデータ格納手段および前記
ピクセルサイズデータ格納手段から、それぞれ読み出し
た前記開始アドレス、前記ラインピッチデータおよび前
記ピクセルサイズデータを用いて、前記水平，垂直アド
レスを前記連続アドレスに変換する変換手段と、前記連
続アドレスによって前記メモリにアクセスするメモリア
クセス手段とを備えたことを特徴とする。
請求項１に記載の発明にあっては、画面を構成する各ピ
クセル毎に描画データを処理する画像処理装置におい
て、複数の前記描画データを各記憶領域に連続アドレス
を用いて格納するメモリと、前記各記憶領域のうちアク
セスすべき一の領域を指示する領域指定信号を生成する
領域指定手段と、水平方向のピクセル位置を指示する水
平アドレスと垂直方向のピクセル位置を指示する垂直ア
ドレスを生成する水平垂直アドレス生成手段と、前記描
画データの記憶開始位置を指示する開始アドレスを、前
記記憶領域毎とに格納する開始アドレス格納手段と、前
記描画データの１ラインあたりのデータ長を指示するラ
インピッチデータを、前記記憶領域毎に格納するライン
ピッチデータ格納手段と、前記描画データの１ピクセル
あたりのビット数を指示するピクセルサイズデータを、
前記記憶領域毎に格納するピクセルサイズデータ格納手
段と、前記領域指定信号に基づいて、前記開始アドレス
格納手段、前記ラインピッチデータ格納手段および前記
ピクセルサイズデータ格納手段から、それぞれ読み出し
た前記開始アドレス、前記ラインピッチデータおよび前
記ピクセルサイズデータを用いて、前記水平，垂直アド
レスを前記連続アドレスに変換する変換手段と、前記連
続アドレスによって前記メモリにアクセスするメモリア
クセス手段とを備えたことを特徴とする。
【０００７】また、請求項２に記載も発明にあっては、
前記変換手段は、ＬＡ＝ＳＡ＋ＬＰ×Ａｙ＋ＰＳ×Ａｘ
（ただし、ＬＡは前記連続アドレス、ＳＡは前記開始ア
ドレス、ＬＰは前記ラインピッチデータ、Ａｙは前記垂
直アドレス、ＰＳは前記ピクセルサイズデータ、Ａｘは
前記水平アドレス）を演算することにより、前記連続ア
ドレスを生成することを特徴とする。
前記変換手段は、ＬＡ＝ＳＡ＋ＬＰ×Ａｙ＋ＰＳ×Ａｘ
（ただし、ＬＡは前記連続アドレス、ＳＡは前記開始ア
ドレス、ＬＰは前記ラインピッチデータ、Ａｙは前記垂
直アドレス、ＰＳは前記ピクセルサイズデータ、Ａｘは
前記水平アドレス）を演算することにより、前記連続ア
ドレスを生成することを特徴とする。
【０００８】
【発明の実施の形態】１．実施形態の構成 以下、図面を参照してこの発明の実施形態の構成につい
て説明する。図１はこの発明の一実施形態に係わる画像
処理装置のブロック図である。図１において、１は描画
プロセッサであり、マウス等の入力手段（図示せず）か
ら、直線を描画する指示や図形を塗りつぶす指示が入力
されると、それらの指示に従って、描画データＧＤを生
成する。この描画データＧＤはフレーム単位で、画像表
示メモリ３の各記憶領域に記憶される。１０は、描画プ
ロセッサ１の内部に設けられたＸ-Ｙアドレス生成部で
あり、そこでは、描画データＧＤのＸ-ＹアドレスＡxy
と、Ｘ-Ｙ空間指定信号Ｓxyが生成される。このＸ-Ｙ空
間指定信号Ｓxyは、画像表示メモリ３の各記録領域を指
示する。
て説明する。図１はこの発明の一実施形態に係わる画像
処理装置のブロック図である。図１において、１は描画
プロセッサであり、マウス等の入力手段（図示せず）か
ら、直線を描画する指示や図形を塗りつぶす指示が入力
されると、それらの指示に従って、描画データＧＤを生
成する。この描画データＧＤはフレーム単位で、画像表
示メモリ３の各記憶領域に記憶される。１０は、描画プ
ロセッサ１の内部に設けられたＸ-Ｙアドレス生成部で
あり、そこでは、描画データＧＤのＸ-ＹアドレスＡxy
と、Ｘ-Ｙ空間指定信号Ｓxyが生成される。このＸ-Ｙ空
間指定信号Ｓxyは、画像表示メモリ３の各記録領域を指
示する。
【０００９】また、２は、画像表示メモリ３にアクセス
するメモリアクセス回路であり、その内部にはＸ-Ｙア
ドレス−リニアアドレス変換器２０が設けられており、
そこではＸ-Ｙ空間指定信号Ｓxyに基づいて、Ｘ-Ｙアド
レスＡxyがリニアアドレスＬＡに変換される。この場
合、Ｘ-Ｙ空間指定信号Ｓxyは記憶領域を指示するか
ら、記憶領域毎に異なるパラメータを用いてリニアアド
レスＬＡを生成することが可能となる。こうして生成さ
れたリニアアドレスＬＡを用いて、画像表示メモリ３の
各記憶領域には、各種の描画データＧＤが連続して格納
される。したがって、描画データＧＤが飛び飛びに記憶
されるといったことがなく、画像表示メモリ３の利用効
率が向上する。
するメモリアクセス回路であり、その内部にはＸ-Ｙア
ドレス−リニアアドレス変換器２０が設けられており、
そこではＸ-Ｙ空間指定信号Ｓxyに基づいて、Ｘ-Ｙアド
レスＡxyがリニアアドレスＬＡに変換される。この場
合、Ｘ-Ｙ空間指定信号Ｓxyは記憶領域を指示するか
ら、記憶領域毎に異なるパラメータを用いてリニアアド
レスＬＡを生成することが可能となる。こうして生成さ
れたリニアアドレスＬＡを用いて、画像表示メモリ３の
各記憶領域には、各種の描画データＧＤが連続して格納
される。したがって、描画データＧＤが飛び飛びに記憶
されるといったことがなく、画像表示メモリ３の利用効
率が向上する。
【００１０】２．Ｘ-Ｙアドレス−リニアアドレス変換
処理 次に、Ｘ-ＹアドレスＡxyからリニアアドレスＬＡへ変
換する処理について説明する。Ｘ-Ｙアドレス−リニア
アドレス変換器２０は、以下に示す演算式に従ってリニ
アアドレスＬＡを生成する。 ＬＡ＝ＳＡ＋ＬＰ＊Ａｙ＋ＰＳ＊Ａｘ
処理 次に、Ｘ-ＹアドレスＡxyからリニアアドレスＬＡへ変
換する処理について説明する。Ｘ-Ｙアドレス−リニア
アドレス変換器２０は、以下に示す演算式に従ってリニ
アアドレスＬＡを生成する。 ＬＡ＝ＳＡ＋ＬＰ＊Ａｙ＋ＰＳ＊Ａｘ
【００１１】この演算式において、ＡｘはＸ-Ｙアドレ
スＡxyを構成するＸアドレスであり、ＡｙはＹアドレス
である。また、ＳＡはスタートアドレスであり、アクセ
スの対象となる描画データＧＤが記憶されている先頭位
置、すなわち、各記憶領域の先頭アドレスを指示する。
ＬＰはラインピッチであり、１ラインのデータ長、すな
わち、画像表示メモリ３において、あるラインと次のラ
インのアドレス間隔を指示する。ＰＳはピクセルサイズ
であり、１ピクセル当たりのビット数を指示する。通
常、リニアアドレスＬＡはバイト単位で管理されるか
ら、８ビット＝１バイト，１６ビット＝２バイトあるい
は３２ビット＝４バイトが基本となる。
スＡxyを構成するＸアドレスであり、ＡｙはＹアドレス
である。また、ＳＡはスタートアドレスであり、アクセ
スの対象となる描画データＧＤが記憶されている先頭位
置、すなわち、各記憶領域の先頭アドレスを指示する。
ＬＰはラインピッチであり、１ラインのデータ長、すな
わち、画像表示メモリ３において、あるラインと次のラ
インのアドレス間隔を指示する。ＰＳはピクセルサイズ
であり、１ピクセル当たりのビット数を指示する。通
常、リニアアドレスＬＡはバイト単位で管理されるか
ら、８ビット＝１バイト，１６ビット＝２バイトあるい
は３２ビット＝４バイトが基本となる。
【００１２】ここで、画像表示メモリ３に１０２４×６
４０で構成されるフレーム＃１と６４０×４８０で構成
されるフレーム＃２とが格納されているならば、そのメ
モリマップは図２に示すものとなる。なお、フレーム＃
１，２に係わる描画データＧＤのピクセルサイズはいず
れも８ビットとする。この場合に、フレーム＃１の第Ｋ
ライン（Ｋは自然数）の先頭に位置するピクセルＰＫを
読み出すものとすれば、当該ピクセルＰＫを指示するＸ
アドレスＡｘは「０」となり、ＹアドレスＡｙは「Ｋ−
１」となる。また、この例のスタートアドレスＳＡは図
中のＳＡ１となり、ラインピッチＬＰは１０２４（=102
4×1ハ゛イト）となる。そして、これらの値を上記式に代入
することにより当該ピクセルＰＫのリニアアドレスＬＡ
が算出される。次に、フレーム＃２を読み出す場合にあ
っては、スタートアドレスＳＡ１の替わりにＳＡ２を、
また、ラインピッチＬＰとして６４０（=640×1ハ゛イト）
を用いて、リニアアドレスＬＡを生成する。
４０で構成されるフレーム＃１と６４０×４８０で構成
されるフレーム＃２とが格納されているならば、そのメ
モリマップは図２に示すものとなる。なお、フレーム＃
１，２に係わる描画データＧＤのピクセルサイズはいず
れも８ビットとする。この場合に、フレーム＃１の第Ｋ
ライン（Ｋは自然数）の先頭に位置するピクセルＰＫを
読み出すものとすれば、当該ピクセルＰＫを指示するＸ
アドレスＡｘは「０」となり、ＹアドレスＡｙは「Ｋ−
１」となる。また、この例のスタートアドレスＳＡは図
中のＳＡ１となり、ラインピッチＬＰは１０２４（=102
4×1ハ゛イト）となる。そして、これらの値を上記式に代入
することにより当該ピクセルＰＫのリニアアドレスＬＡ
が算出される。次に、フレーム＃２を読み出す場合にあ
っては、スタートアドレスＳＡ１の替わりにＳＡ２を、
また、ラインピッチＬＰとして６４０（=640×1ハ゛イト）
を用いて、リニアアドレスＬＡを生成する。
【００１３】このように各記憶領域に格納された描画デ
ータＧＤのフレームサイズが相違したり、あるいはピク
セルサイズＰＳが異なると、上記演算式においてライン
ピッチＬＰやピクセルサイズＰＳを変更する必要が生ず
る。また、各記憶領域毎にスタートアドレスＳＡは相違
するから、この点についても変更する必要がある。この
ため、Ｘ-Ｙアドレス−リニアアドレス変換器２０は、
各記憶領域に対応してスタートアドレスＳＡ、ラインピ
ッチＬＰおよびピクセルサイズＰＳを記憶している。そ
して、Ｘ-Ｙ空間指定信号Ｓxyの指示する記憶領域に応
じて、これらのパラメータを読み出し、上記演算式を実
行している。
ータＧＤのフレームサイズが相違したり、あるいはピク
セルサイズＰＳが異なると、上記演算式においてライン
ピッチＬＰやピクセルサイズＰＳを変更する必要が生ず
る。また、各記憶領域毎にスタートアドレスＳＡは相違
するから、この点についても変更する必要がある。この
ため、Ｘ-Ｙアドレス−リニアアドレス変換器２０は、
各記憶領域に対応してスタートアドレスＳＡ、ラインピ
ッチＬＰおよびピクセルサイズＰＳを記憶している。そ
して、Ｘ-Ｙ空間指定信号Ｓxyの指示する記憶領域に応
じて、これらのパラメータを読み出し、上記演算式を実
行している。
【００１４】３．Ｘ-Ｙアドレス−リニアアドレス変換
器 次に、Ｘ-Ｙアドレス−リニアアドレス変換器２０の構
成を図３を参照しつつ説明する。図３は、Ｘ-Ｙアドレ
ス−リニアアドレス変換器の回路図である。図におい
て、２０１はスタートアドレスレジスタ、２０２はピッ
チレジスタ、２０３はピクセルサイズレジスタである。
これらのレジスタには、画像表示メモリ３の各記憶領域
に対応したスタートアドレスＳＡ、ラインピッチＬＰお
よびピクセルサイズＰＳが各々格納されている。また、
２０４〜２０５はセレクタであり、 Ｘ-Ｙ 空間指定信号Ｓxyに基づいて、各レジスタ２０４〜２０
６から、スタートアドレスＳＡ、ラインピッチＬＰおよ
びピクセルサイズＰＳを読み出す。これにより、上記し
た演算式中のパラメータを瞬時に変更することができ
る。
器 次に、Ｘ-Ｙアドレス−リニアアドレス変換器２０の構
成を図３を参照しつつ説明する。図３は、Ｘ-Ｙアドレ
ス−リニアアドレス変換器の回路図である。図におい
て、２０１はスタートアドレスレジスタ、２０２はピッ
チレジスタ、２０３はピクセルサイズレジスタである。
これらのレジスタには、画像表示メモリ３の各記憶領域
に対応したスタートアドレスＳＡ、ラインピッチＬＰお
よびピクセルサイズＰＳが各々格納されている。また、
２０４〜２０５はセレクタであり、 Ｘ-Ｙ 空間指定信号Ｓxyに基づいて、各レジスタ２０４〜２０
６から、スタートアドレスＳＡ、ラインピッチＬＰおよ
びピクセルサイズＰＳを読み出す。これにより、上記し
た演算式中のパラメータを瞬時に変更することができ
る。
【００１５】また、乗算器２０７は、選択されたライン
ピッチＬＰとＹアドレスＡｙの乗算を行い、乗算器２０
８は、選択されたピクセルサイズＰＳとＸアドレスＡｘ
の乗算を行う。これらの乗算結果は加算器２０９で加算
され、その結果と選択されたスタートアドレスＳＡが加
算器２１０で再度加算されて、リニアアドレスＬＡが生
成される。
ピッチＬＰとＹアドレスＡｙの乗算を行い、乗算器２０
８は、選択されたピクセルサイズＰＳとＸアドレスＡｘ
の乗算を行う。これらの乗算結果は加算器２０９で加算
され、その結果と選択されたスタートアドレスＳＡが加
算器２１０で再度加算されて、リニアアドレスＬＡが生
成される。
【００１６】次に、Ｘ-Ｙアドレス−リニアアドレス変
換器２０の動作を図３を参照しつつ説明する。いま、Ｘ
-Ｙ空間指定信号Ｓxyが＃２を指示するとすれば、セレ
クタ２０５はラインピッチＬＰ２をラインピッチレジス
タ２０２から読み出し、一方、セレクタ２０６はピクセ
ルサイズＰＳ２をピクセルサイズレジスタ２０３から読
み出す。ラインピッチＬＰ２が乗算器２０７に出力され
ると、乗算器２０７は、ラインピッチＬＰ２とＹアドレ
スＡｙとを乗算して「ＬＰ２×Ａｙ」を生成する。一
方、乗算器２０８では、ピクセルサイズＰＳ２とＸアド
レスＡｘを乗算して「ＰＳ２×Ａｘ」と生成する。これ
らの乗算結果が加算器２０９で加算されると、「ＬＰ２
×Ａｙ＋ＰＳ２×Ａｘ」となる。加算器２１０では、加
算結果にさらにスタートアドレスＳＡ２を加算するか
ら、最終出力は、「ＳＡ２＋ＬＰ２×Ａｙ＋ＰＳ２×Ａ
ｘ」となり、リニアアドレスＬＡを求めることができ
る。
換器２０の動作を図３を参照しつつ説明する。いま、Ｘ
-Ｙ空間指定信号Ｓxyが＃２を指示するとすれば、セレ
クタ２０５はラインピッチＬＰ２をラインピッチレジス
タ２０２から読み出し、一方、セレクタ２０６はピクセ
ルサイズＰＳ２をピクセルサイズレジスタ２０３から読
み出す。ラインピッチＬＰ２が乗算器２０７に出力され
ると、乗算器２０７は、ラインピッチＬＰ２とＹアドレ
スＡｙとを乗算して「ＬＰ２×Ａｙ」を生成する。一
方、乗算器２０８では、ピクセルサイズＰＳ２とＸアド
レスＡｘを乗算して「ＰＳ２×Ａｘ」と生成する。これ
らの乗算結果が加算器２０９で加算されると、「ＬＰ２
×Ａｙ＋ＰＳ２×Ａｘ」となる。加算器２１０では、加
算結果にさらにスタートアドレスＳＡ２を加算するか
ら、最終出力は、「ＳＡ２＋ＬＰ２×Ａｙ＋ＰＳ２×Ａ
ｘ」となり、リニアアドレスＬＡを求めることができ
る。
【００１７】このように本実施形態にあっては、Ｘ-Ｙ
アドレス空間毎に（各記憶領域毎に）、スタートアドレ
スＳＡ、ラインピッチＬＰおよびピクセルサイズＰＳを
各レジスタに格納しておき、Ｘ-Ｙ空間指定信号Ｓxyに
よって、これらを読み出すようにしたので、指定された
Ｘ-Ｙ空間に対応するパラメータを瞬時に変更すること
ができる。これによりリニアアドレスＬＡを簡易な構成
で、高速に生成することが可能となり、コンピュータの
画像速度を向上することが可能となる。また、画像表示
メモリ３はリニアアドレスＬＡでアクセスできるため、
このメモリをＣＰＵのメモリ空間上に直接マップするこ
とができる。また、異なったサイズのクレームが複数必
要であっても、画像表示メモリ３に連続して格納するこ
とができるので、メモリの利用効率を有効に使用するこ
とができる。
アドレス空間毎に（各記憶領域毎に）、スタートアドレ
スＳＡ、ラインピッチＬＰおよびピクセルサイズＰＳを
各レジスタに格納しておき、Ｘ-Ｙ空間指定信号Ｓxyに
よって、これらを読み出すようにしたので、指定された
Ｘ-Ｙ空間に対応するパラメータを瞬時に変更すること
ができる。これによりリニアアドレスＬＡを簡易な構成
で、高速に生成することが可能となり、コンピュータの
画像速度を向上することが可能となる。また、画像表示
メモリ３はリニアアドレスＬＡでアクセスできるため、
このメモリをＣＰＵのメモリ空間上に直接マップするこ
とができる。また、異なったサイズのクレームが複数必
要であっても、画像表示メモリ３に連続して格納するこ
とができるので、メモリの利用効率を有効に使用するこ
とができる。
【００１８】４．変形例 本発明は上述した実施形態に限定されるものでなく、例
えば以下のように種々の変形が可能である。上記実施形
態において、ラインピッチＬＰやピクセルサイズＰＳが
２のべき乗に限定されるのであれば、乗算器２０７、２
０８の替わりにビットシフトを行うシフタ回路で構成し
てもよい。また、上記実施形態において、スタートアド
レスＳＡ、ラインピッチＬＰおよびピクセルサイズＰＳ
は各レジスタに予め格納されているものとして、説明し
たが、新たなディスプレイサイズに対応するために、各
レジスタに空きを残しておき、そこに対応するデータを
追加してもよい。また、３次元の図形を表す描画データ
にあっては、通常のデータの他に奥行きを示すＺデータ
と呼ばれるものが用いられる場合がある。この場合に
は、通常の描画データをフレーム＃１として、Ｚデータ
をフレーム＃２として、図２に示す画像表示メモリの記
憶領域に格納してもよい。
えば以下のように種々の変形が可能である。上記実施形
態において、ラインピッチＬＰやピクセルサイズＰＳが
２のべき乗に限定されるのであれば、乗算器２０７、２
０８の替わりにビットシフトを行うシフタ回路で構成し
てもよい。また、上記実施形態において、スタートアド
レスＳＡ、ラインピッチＬＰおよびピクセルサイズＰＳ
は各レジスタに予め格納されているものとして、説明し
たが、新たなディスプレイサイズに対応するために、各
レジスタに空きを残しておき、そこに対応するデータを
追加してもよい。また、３次元の図形を表す描画データ
にあっては、通常のデータの他に奥行きを示すＺデータ
と呼ばれるものが用いられる場合がある。この場合に
は、通常の描画データをフレーム＃１として、Ｚデータ
をフレーム＃２として、図２に示す画像表示メモリの記
憶領域に格納してもよい。
【００１９】
【発明の効果】以上説明したように、本発明の発明特定
事項によれば、描画データを連続してメモリに格納でき
るため、メモリの利用効率を向上させることができ、た
ま、このメモリをＣＰＵで容易に制御することが可能と
なる。さらに、記憶領域毎にパラメータを可変できるの
で、連続アドレスを簡易な構成で高速に生成することが
できる。
事項によれば、描画データを連続してメモリに格納でき
るため、メモリの利用効率を向上させることができ、た
ま、このメモリをＣＰＵで容易に制御することが可能と
なる。さらに、記憶領域毎にパラメータを可変できるの
で、連続アドレスを簡易な構成で高速に生成することが
できる。
【図１】 本発明の一実施形態に係わる画像処理装置の
ブロック図である。
ブロック図である。
【図２】 同実施形態に係わる画像表示メモリのメモリ
マップを示す図である。
マップを示す図である。
【図３】 同実施形態に係わるＸ-Ｙアドレス−リニア
アドレス変換器のブロック図である。
アドレス変換器のブロック図である。
【図４】 従来の画像表示メモリのメモリマップを示す
図である。
図である。
【図５】 従来の画像表示メモリの記憶領域をライン単
位で表した場合におけるメモリマップを示す図である。
位で表した場合におけるメモリマップを示す図である。
２…メモリアクセス回路（メモリアクセス手段）、３…
画像表示メモリ（メモリ）、１０…Ｘ-Ｙアドレス生成
部（領域指定手段、水平垂直アドレス生成手段）、２０
１…スタートアドレスレジスタ（開始アドレス格納手
段）、２０２…ラインピッチレジスタ（ラインピッチデ
ータ格納手段）、２０３…ピクセルサイズレジスタ（ピ
クセルサイズデータ格納手段）、２０７，２０８…乗算
器（変換手段）、２０９，２１０…加算器（変換手
段）、ＧＤ…描画データ、Ａｘ…Ｘアドレス（水平アド
レス）、Ａｙ…Ｙアドレス（垂直アドレス）、Ｓxy…Ｘ
-Ｙ空間指定信号（領域指定信号）、ＬＡ…リニアアド
レス（連続アドレス）、ＳＡ…スタートアドレス（開始
アドレス）。
画像表示メモリ（メモリ）、１０…Ｘ-Ｙアドレス生成
部（領域指定手段、水平垂直アドレス生成手段）、２０
１…スタートアドレスレジスタ（開始アドレス格納手
段）、２０２…ラインピッチレジスタ（ラインピッチデ
ータ格納手段）、２０３…ピクセルサイズレジスタ（ピ
クセルサイズデータ格納手段）、２０７，２０８…乗算
器（変換手段）、２０９，２１０…加算器（変換手
段）、ＧＤ…描画データ、Ａｘ…Ｘアドレス（水平アド
レス）、Ａｙ…Ｙアドレス（垂直アドレス）、Ｓxy…Ｘ
-Ｙ空間指定信号（領域指定信号）、ＬＡ…リニアアド
レス（連続アドレス）、ＳＡ…スタートアドレス（開始
アドレス）。
Claims (2)
- 【請求項１】 画面を構成する各ピクセル毎に描画デー
タを処理する画像処理装置において、 複数の前記描画データを各記憶領域に連続アドレスを用
いて格納するメモリと、 前記各記憶領域のうちアクセスすべき一の領域を指示す
る領域指定信号を生成する領域指定手段と、 水平方向のピクセル位置を指示する水平アドレスと垂直
方向のピクセル位置を指示する垂直アドレスを生成する
水平垂直アドレス生成手段と、 前記描画データの記憶開始位置を指示する開始アドレス
を、前記記憶領域毎とに格納する開始アドレス格納手段
と、 前記描画データの１ラインあたりのデータ長を指示する
ラインピッチデータを、前記記憶領域毎に格納するライ
ンピッチデータ格納手段と、 前記描画データの１ピクセルあたりのビット数を指示す
るピクセルサイズデータを、前記記憶領域毎に格納する
ピクセルサイズデータ格納手段と、 前記領域指定信号に基づいて、前記開始アドレス格納手
段、前記ラインピッチデータ格納手段および前記ピクセ
ルサイズデータ格納手段から、それぞれ読み出した前記
開始アドレス、前記ラインピチデータおよび前記ピクセ
ルサイズデータを用いて、前記水平，垂直アドレスを前
記連続アドレスに変換する変換手段と、 前記連続アドレスによって前記メモリにアクセスするメ
モリアクセス手段とを備えたことを特徴とする画像処理
装置。 - 【請求項２】 前記変換手段は、 ＬＡ＝ＳＡ＋ＬＰ×Ａｙ＋ＰＳ×Ａｘ（ただし、ＬＡは
前記連続アドレス、ＳＡは前記開始アドレス、ＬＰは前
記ラインピッチデータ、Ａｙは前記垂直アドレス、ＰＳ
は前記ピクセルサイズデータ、Ａｘは前記水平アドレ
ス）を演算することにより、前記連続アドレスを生成す
ることを特徴とする請求項１に記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08228691A JP3139384B2 (ja) | 1996-08-29 | 1996-08-29 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08228691A JP3139384B2 (ja) | 1996-08-29 | 1996-08-29 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069541A true JPH1069541A (ja) | 1998-03-10 |
| JP3139384B2 JP3139384B2 (ja) | 2001-02-26 |
Family
ID=16880297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08228691A Expired - Lifetime JP3139384B2 (ja) | 1996-08-29 | 1996-08-29 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139384B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002278832A (ja) * | 2001-03-19 | 2002-09-27 | Sony Corp | メモリアドレス生成装置およびその方法ならびに画像データ処理装置 |
| JP2007200163A (ja) * | 2006-01-30 | 2007-08-09 | Sony Corp | 画像処理装置及び画像処理方法 |
-
1996
- 1996-08-29 JP JP08228691A patent/JP3139384B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002278832A (ja) * | 2001-03-19 | 2002-09-27 | Sony Corp | メモリアドレス生成装置およびその方法ならびに画像データ処理装置 |
| JP2007200163A (ja) * | 2006-01-30 | 2007-08-09 | Sony Corp | 画像処理装置及び画像処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3139384B2 (ja) | 2001-02-26 |
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