JPH1069605A - 書込みレンジをフェイルセーフおよび拡大させる方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、致命的な故障を防止（すなわちフ
ェイルセーフ）しかつ書込み予補償回路の範囲を拡大す
る方法および装置を提供する。 【解決手段】 本発明は、予補償範囲を小さな値に制限
することなく、書込み予補償回路の致命的な故障が生じ
ることを防止しかつクロック信号のデューティサイクル
により賦課された限度を超えて予補償の範囲を拡大す
る。本発明は、比較器の入力または出力およびクロック
の逆位相をオアすることにより、書込み予補償回路の致
命的な故障を防止する。１８０°遅延クロックは、時と
して生じることがあるあらゆる遷移を強制する。本発明
は、クロックおよび時間ｔｄだけ遅延したクロックをオ
アすることにより、書込み予補償回路の範囲を拡大す
る。この結果生じる拡大デューティサイクルは、より長
い予補償遅延を生じさせる。広範囲のデータ速度に亘っ
て一定のデューティサイクルを維持する技術も提供され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理および
データ記憶技術に関し、より詳しくは書込みデータ信号
の予補償する技術に関する。

【０００２】

【従来の技術】コンピュータシステムは、データ記憶装
置、例えば該コンピュータシステムが使用するデータを
記憶するディスクドライブを使用している。一般的なデ
ータ記憶装置は、データが記憶される記憶媒体、読取り
ヘッド、および記憶媒体と読取りヘッドとの間に相対運
動を伝達するためのモータ等の機構を有している。この
相対運動により、記憶媒体の種々の部分へのアクセスが
でき、磁気媒体のような或る形式の媒体の場合には、記
憶媒体に記憶されたデータを表す信号を発生させること
ができる。一般に、ディスクメモリは、スピンドル組立
体に取り付けられかつ高速で回転される１つ以上の磁気
媒体を使用することに特徴がある。一般に、各ディスク
は磁気媒体の両面を有している。記憶システムとしての
一般的な回転媒体では、データは、磁気または磁気光学
ディスクの一連の同心状「トラック」（各トラックは、
メモリアレーからなるアドレス可能領域である）に記憶
される。ディスク記憶システムの各ディスクの各面に
は、読取り／書込みヘッドが設けられている。これらの
トラックには、ディスク面の磁気方向の変化を検出する
読取り／書込みヘッドがアクセスする。

【０００３】記憶媒体からの記憶データの検索を行なう
には、記憶媒体中の記憶データの固定表示（fixed repr
esentation) を、コンピュータシステム等のシステムに
使用できる形態のデータを作るべく処理される信号に変
換しなくてはならない。記憶媒体からの信号を使用可能
な読取りデータに変換するのに、読取りチャンネル回路
が使用される。情報は、しばしば、ビットストリームフ
ォーマットで、読取りチャンネルに与えられる。ビット
ストリームは、一連の論理ビットまたは連続態様で与え
られるゼロからなる。各ビットを隔離するため、各ビッ
トのまわりにビットフレームまたはビットウインドが形
成される。ビットウインドは、単一ビットのみを収納す
べきである。ウインドが大き過ぎると、１ビット以上の
情報がウインド内に収納され、１つまたは全てのビット
が喪失されるであろう。ビットウインドが小さ過ぎる
と、検出可能情報は全く得られない。また、点位置での
ビット情報の喪失は、デコーディング処理の全体を通じ
てのエラー伝播をもたらすであろう。

【０００４】読取りチャンネル回路は、記憶装置（例え
ばハードディスクドライブ）からデータを読み取るのに
使用される。一般に、読取りチャンネル回路は、パルス
検出器、フィルタ、サーボ回路、データ同期装置、ウイ
ンドシフト回路、書込み予補償回路、エンコーダ／デコ
ーダ（ＥＮＤＥＣ）、および制御回路を有している。パ
ルス検出器は、記憶装置から得られる符号化された読取
り信号を検出しかつ修飾する。更にフィルタは符号化さ
れた読取り信号を処理して周波数範囲を確保し、符号化
された読取り信号の位相関係は、読取りデータが符号化
された読取り信号から回復できるように適合される。サ
ーボ回路は、記憶装置から読み取られるべきデータが正
確に配置されることを確保するのに使用される記憶装置
から得られるサーボ情報を捕捉する。

【０００５】読取りモードでは、データ同期装置は、同
期フィールドサーチ（sync field search)およびデータ
同期化を遂行する。データ同期装置は、位相ロック形ル
ープ（ＰＬＬ）を用いてデータ同期化を行いかつデコー
ドウインドを展開させる。ウインドシフト回路は、ＰＬ
Ｌの電圧制御形発振器（ＶＣＯ）の位相をシフトさせ
て、デコードウインド内での読取りデータパルスの相対
位置を有効にシフトさせる。書込みモードでは、書込み
予補償回路は、データ同期装置を使用して、ＮＺＲデー
タについてデータ符号化および独立した遅延／早期書込
み予補償（late/early write precompensation）を行な
う。ＥＮＤＥＣは、好ましくは、ランレングス制限（ru
n length limited) 信号の符号化および復号化を行な
う。制御回路は、上記回路およびサブシステムの作動を
調整しかつ制御する。

【０００６】書込み予補償回路は、書込み予補償を行な
う。書込み予補償は、磁気非線形性（magnetic nonline
arities)により引き起こされる媒体ビットシフトを補償
する。特定の書込みデータパターンが認識されかつ書込
みデータビットの時間位置に遅延が付加され、磁気非線
形性の効果と反作用する。必要な時間シフトの大きさ
は、包含される特定磁気媒体の特定非線形性に基づいて
定められる。従って、予補償の量は、一般に、使用者が
特定用途に必要な量をセットするフレキシビリティが得
られるようにプログラムできる。予補償は書込みデータ
流の２つの連続「流」のうちの第２流のみに基づいて行
なわれ、書込みデータビットの時間位置を遅延方向のみ
にシフトさせる。２つ以上の連続「流」が書込みデータ
流で書かれる場合には、第１流を除く全てのデータ流が
遅延方向に予補償される。

【０００７】図１は、一般的な書込み予補償回路を示す
概略図である。回路１０１は図１の回路の一部である。
回路１０１は、トランジスタ１０６、１０７、１１１、
１１３、１１４、１１７、１１８、１２１、１２２、１
２３、１２４、１２８、１２９、１３３、１３４、１３
７、１３８、１３９、１４０、１４６および１４７を有
する。回路１０１は、抵抗器１０８、１０９、１１２、
１１９、１２０、１２５、１２６、１２７、１３１、１
３２、１３６、１４１、１４２および１４８を有する。
また、回路１０１は、コンデンサ１１５、電流源１３０
および可変電流源１４９を有する。図１の回路は、タイ
ミング発生器１０２および比較器１０３を有する。タイ
ミング発生器１０２は、トランジスタ１０６、１０７、
１１１、１１３、１１４、１１７および１１８を有す
る。また、タイミング発生器１０２は、抵抗器１０８、
１０９、１１２、１１９および１２０を有する。タイミ
ング回路１０２は、コンデンサ１１５を有する。比較器
１０３は、トランジスタ１３３、１３４、１３５、１３
７、１３８、１３９、１４０、１４６および１４７を有
する。比較器１０３は、抵抗器１３１、１３２、１３
６、１４１、１４２および１４８を有する。比較器１０
３は、可変電流源１４９を有する。

【０００８】ノード１０４での入力ＣＬＫは、トランジ
スタ１０６のベースおよびトランジスタ１２９のベース
に接続されている。ノード１０５でのＣＬＫ^* は、トラ
ンジスタ１０７のベースおよびトランジスタ１２８のベ
ースに接続されている。ノード１５０での正の供給電圧
Ｖ＋は、抵抗器１０８の第１ターミナルおよび抵抗器１
０９の第１端子１０９に接続されている。抵抗器１０８
の第２端子は、ノード１５２（ここには信号Ｖnoが存在
する）、トランジスタ１０６のコレクタおよびトランジ
スタ１１４のベースに接続されている。トランジスタ１
０９の第２端子は、ノード１５３（ここには信号Ｖpoが
存在する）、トランジスタ１０７のコレクタおよびトラ
ンジスタ１１３のベースに接続されている。ノード１１
０での入力Ｖbiasは、トランジスタ１１１のベース、ト
ランジスタ１２３のベース、トランジスタ１２４のベー
ス、トランジスタ１３５のベース、トランジスタ１３９
のベースおよびトランジスタ１４０のベースに接続され
ている。トランジスタ１１１のエミッタは、抵抗器１１
２の第１端子に接続されている。抵抗器１１２の第２端
子は、ノード１５１で接地されている。トランジスタ１
１１は、トランジスタ１０６のエミッタおよびトランジ
スタ１０７のエミッタに接続されている。

【０００９】ノード１５０での正の供給電圧Ｖ＋は、ト
ランジスタ１１３のコレクタおよびトランジスタ１１４
のコレクタに接続されている。トランジスタ１１３のエ
ミッタは、トランジスタ１２２のベース、コンデンサ１
１５の第１端子、トランジスタ１１７のコレクタ、およ
びノード１５４（ここには信号Ｖcpが存在する）に接続
されている。トランジスタ１１４のエミッタは、トラン
ジスタ１２１のベース、コンデンサ１１５の第２端子、
トランジスタ１１８のコレクタ、およびノード１５５
（ここには信号Ｖcnが存在する）に接続されている。電
圧Ｖc はコンデンサ１１５の前後で測定され、この測定
の目的のため、ノード１５４は正端子およびノード１５
５を負端子になっている。トランジスタ１１７のエミッ
タは抵抗器１１９の第１端子に接続されている。抵抗器
１１９の第２端子は、ノード１５１で接地されている。
トランジスタ１１８のエミッタは、抵抗器１２０の第１
端子に接続されている。抵抗器１２０の第２端子はノー
ド１５１で接地されている。ノード１１６での入力Ｖad
j は、トランジスタ１１７のベースおよびトランジスタ
１１８のベースに接続されている。

【００１０】ノード１５０での正の供給電圧Ｖ＋は、ト
ランジスタ１２１のコレクタおよびトランジスタ１２２
のコレクタに接続されている。エミッタ１２１は、コレ
クタ１２３、トランジスタ１２８のコレクタ、および抵
抗器１２７の第１端子に接続されている。トランジスタ
１２２のエミッタは、トランジスタ１２４のコレクタ、
トランジスタ１４６のコレクタ、および抵抗器１４８の
第１端子に接続されている。トランジスタ１２３のエミ
ッタは、抵抗器１２５の第１端子に接続されている。ト
ランジスタ１２４のエミッタは第１端子１２６に接続さ
れている。抵抗器１２５の第２端子および抵抗器１２６
の第２端子は、ノード１５１で接地されている。トラン
ジスタ１２８のエミッタおよびトランジスタ１２９のエ
ミッタは、電流源１３０の第１端子に接続されている。
電流源１３０の第２端子はノード１５１で接地されてい
る。

【００１１】電流ＩＥは、電流源１３０を通して測定さ
れる。抵抗器１２７の第２端子は、トランジスタ１２９
のコレクタ、トランジスタ１３３のベース、およびノー
ド１５６（ここには信号Ｖinが存在する）に接続されて
いる。抵抗器１４８の第２端子は、トランジスタ１３４
のベース、トランジスタ１４７のコレクタ、およびノー
ド１５７（ここには信号Ｖipが存在する）に接続されて
いる。ノード１５０での正の供給電圧Ｖ＋は、抵抗器１
３１の第１端子および抵抗器１３２の第１端子に接続さ
れている。抵抗器１３１の第２端子は、トランジスタ１
３３のコレクタおよびトランジスタ１３７のベースに接
続されている。抵抗器１３２の第２端子は、トランジス
タ１３４のコレクタおよびトランジスタ１３８のベース
に接続されている。トランジスタ１３３のエミッタおよ
びトランジスタ１３４のエミッタは、トランジスタ１３
５のコレクタに接続されている。トランジスタ１３５の
エミッタは抵抗器１３６の第１端子に接続されている。
抵抗器１３６の第２端子は、ノード１５１で接地されて
いる。

【００１２】ノード１５０での正の供給電圧Ｖ＋は、ト
ランジスタ１３７のコレクタおよびトランジスタ１３８
のコレクタに接続されている。トランジスタ１３７のエ
ミッタは、ＡＮＤゲートの第２入力の負側、ＡＮＤゲー
ト１４４の第１入力の正側、トランジスタ１３９のコレ
クタ、およびノード１６６（ここには信号Ｏ1 が存在す
る）に接続されている。トランジスタ１３８のエミッタ
は、ＡＮＤゲート１４３の第２入力の正側、ＡＮＤゲー
ト１４４の第１入力の負側、トランジスタ１４０のコレ
クタ、およびノード１６７（ここには信号Ｏ１^* が存在
する）に接続されている。トランジスタ１３９のエミッ
タは、抵抗器１４１の第１端子に接続されている。トラ
ンジスタ１４０のエミッタは、抵抗器１４２の第１端子
に接続されている。抵抗器１４１の第２端子および抵抗
器１４２の第２端子は、ノード１５１で接地されてい
る。ノード１５８での入力ＷＰＬは、ＡＮＤゲート１４
３の第１入力の非変換側に接続されている。ノード１５
９での入力ＷＰＬ^* は、ＡＮＤゲート１４３の変換入力
に接続されている。

【００１３】ノード１６８でのＡＮＤゲート１４３の非
変換出力は、出力ＯＬを発生しかつトランジスタ１４７
のベースに接続されている。ノード１６９でのＡＮＤゲ
ート１４３の変換出力は、出力ＯＬ^* を発生しかつトラ
ンジスタ１４６のベースに接続されている。トランジス
タ１４６のエミッタおよびトランジスタ１４７のエミッ
タは、ノード８０９での可変電流源１４９のＤ／Ａ変換
器（ＤＡＣ）８０１の出力に接続されている。ノード１
６０での入力ＷＤＴは、ＡＮＤゲート１４４の第２入力
の非変換側に接続されている。ノード１６１での入力Ｗ
ＤＴ^* は、ＡＮＤゲート１４４の第２入力の変換側に接
続されている。ＡＮＤゲート１４４の非変換出力は、ノ
ード１６２で信号ＷＰＴを発生しかつフリップ−フロッ
プ１４５の非変換入力に接続されている。ＡＮＤゲート
１４４の変換出力は、ノード１６３で信号ＷＰＴ^* を発
生しかつフリップ−フロップ１４５の変換入力に接続さ
れている。フリップ−フロップ１４５の非変換出力は、
ノード１６４で出力ＷＤout を発生する。フリップ−フ
ロップ１４５の変換出力は、ノード１６５で出力ＷＤou
t ^* を発生する。

【００１４】トランジスタ１４６のエミッタおよびトラ
ンジスタ１４７のエミッタは、ＤＡＣ８０１の電流出力
に接続されたノード８０９に接続されている。ＤＡＣ８
０１の電流基準入力は、ノード８０８での電流源８０２
の第１端子に接続されている。電流源８０２の第２端子
は、ノード８０７で接地されている。ＤＡＣ８０１は、
デジタル情報を受け入れるデジタル入力８０３を有して
いる。デジタル入力８０３でのデジタル情報は、任意の
適当なデジタル制御手段、例えば、デジタル入力８０３
に接続されたマイクロコントローラに供給される。デジ
タル入力８０３は、デジタル情報の少なくとも１つのビ
ットを搬送する１つ以上のノードを備えたデジタル入力
である。例えば、デジタル入力８０３は、デジタル情報
のうちの最上位ビット（ＭＢＳ）を搬送するノード８０
４と、デジタル情報のうちの最下位ビット（ＬＳＢ）を
搬送するノード８０５とで構成できる。

【００１５】ＤＡＣ８０１は、電流源８０２からの基準
電流入力およびデジタル入力８０３からのデジタル情報
を受け入れる。ＤＡＣ８０１は、基準電流入力での電流
およびデジタル入力８０３でのデジタル情報の関数であ
るノード８０９での電流出力を発生する。かくして、デ
ジタル入力８０３でのデジタル情報を変化させると同時
に、ノード８０８での基準電流入力での一定基準電流を
維持することにより、ＤＡＣ８０１を備えた回路は可変
電流源として機能する。図１は、書込み予補償の実現に
使用される一般的な回路を示している。予補償の大きさ
は、図１のタイミング発生器１０２に示すように、時間
基準発生器のＶＣＯの一部を複製することにより基本書
込み速度をセットする時間基準発生器ＶＣＯ時間に比例
させられる。

【００１６】図２は、図１の回路の信号の波形およびタ
イミング関係を示すタイミング図である。図２は、幾つ
かの内部ノードでの波形を示す。図１の比較器１０１
は、ＶcpおよびＶcnから、それぞれ、ＩＬ^* ＲＬおよび
ＩＥ^* ＲＥだけオフセットしているＶipとＶinとを比較
する。ノード１０４でのクロック信号ＣＬＫの立上がり
縁（rising edge)で、ノード１５６での早期側の信号Ｖ
inは、トランジスタ１２８、１２９を介してセットさ
れ、ノード１５７での遅延側の信号Ｖipは、前のビット
信号ＷＰＬがトランジスタ１４６、１４７およびＡＮＤ
ゲート１４３を介して１（０）である場合にセット（リ
セット）される。ノード１５６での信号Ｖinがランプダ
ウンすると、Ｖip＞Ｖinの条件に到達し、比較器が、Ａ
ＮＤゲート１４４を通る正への遷移を付勢またはリセッ
トしかつ発生し、かつフリップ−フロップ１４５をトグ
ルさせる。可変電流源１４９を通る電流ＩＬを変えるこ
とにより、トリップ点が変化され、所望の時間遅延が発
生する。ＡＮＤゲート１４４は、データＷＤＴが適正
（すなわち「１」）でない限り、遷移が通ることを防止
する。前のデータビット信号ＷＰＬが論理的な「１」で
なければ、ＡＮＤゲート１４３はノード１３４での信号
Ｖipをリセット状態に維持する。この場合にも、第１デ
ータビットは予補償されないすなわち遅延されないこと
に留意されたい。

【００１７】ノード１０４でのクロック信号ＣＬＫの下
がり縁では、ＡＮＤゲート１４３およびトランジスタ１
４６、１４７を介しての比較器の再生作用により遅延側
が既にリセットされているため、早期側がリセットされ
かつ遅延側がランプダウンし始める。Ｖin＞Ｖipである
とき、比較器は、ＡＮＤゲート１４３およびトランジス
タ１４６、１４７を介しての再生作用により補助されて
再びセットされ、次のデータビットを待機する。

【００１８】多量の書込み予補償が望まれる場合には、
ノード１５７での信号Ｖipが低くセットされ、トリップ
条件Ｖip＞Ｖinの発生を遅延させる。Ｖipを非常に低く
セットする極端な条件下では、比較器は付勢に失敗し、
遷移は全く行なわれない。これは致命的な故障であり回
避されなくてはならない。また、予補償の範囲は、基本
クロックのデューティサイクルにより、理想的条件の下
でも５０％以下に制限され、実際の環境ではこれより遙
に低い（一般に約３０％）。これまで、予補償範囲を２
０％程度のかなり小さい範囲に制限することにより致命
的な故障を回避し、これによりクロックジッタおよび／
またはノイズに対する充分な余裕を得ていた。

【００１９】

【発明が解決しようとする課題】本発明は、致命的な故
障を防止（すなわちフェイルセーフ）しかつ書込み予補
償回路の範囲を拡大する方法および装置を提供する。

【００２０】

【課題を解決するための手段】本発明は、予補償範囲を
小さな値に制限することなく、このような致命的な故障
が生じることを防止しかつクロック信号ＣＬＫのデュー
ティサイクルにより賦課される限度を超えて予補償範囲
を拡大する。或る用途、より詳しくは高いデータ速度で
は、必要とされる予補償量は３０％以上になることがあ
り、従って本発明は従来技術に比べ長所が得られる。

【００２１】本発明は、入力（信号Ｖip、Ｖin）または
出力（信号Ｏ１、Ｏ１^* ）のいずれかと、補償クロック
信号ＣＬＫ、ＣＬＫ^* の逆位相とをオア（OR) すること
により、書込み予補償回路の致命的な故障を防止する。
クロック信号の逆位相は、補償クロック信号を互換（す
なわち、スワッピング）することにより得られる。比較
器の入力または出力とクロック信号の逆位相とをオアす
ることにより、遷移が保証される。比較器が、ノイズま
たはクロックジッタのため、遷移を生じさせることに失
敗すると、１８０°遅延したクロックが遷移を強制す
る。本発明の好ましい実施形態には、幅狭パルスが書込
み予補償回路の適正作動に干渉することを防止する要
素、従って書込み予補償回路がノイズおよびジッタを感
じないようにする要素が設けられている。

【００２２】本発明は、書込み予補償回路を形成できる
予補償範囲を拡大する。クロック信号および時間 td に
より遅延されているクロック信号は、一緒にオアされ
て、クロック信号のデューティサイクルを変化させる。
クロック信号と遅延クロック信号とを一緒にオアするこ
とにより、本発明は、より大きなデューティサイクルを
もつ新しいクロック信号を得ることができる。このより
大きなデューティサイクルは、本発明の書込み予補償回
路が、より長い予補償遅延を与えることを可能にする。
また、本発明の好ましい実施形態は、遅延回路に補正電
流を加えて、広いデータ速度範囲に亘って一定のデュー
ティサイクルを維持できるようにする。従って、本発明
は、従来技術の欠点を解決できる。

【００２３】

【発明の実施の形態】致命的な故障を防止（すなわちフ
ェイルセーフィング）しかつ書込み予補償の範囲を拡大
する方法および装置を説明する。以下の説明で、本発明
をより完全に理解できるようにするため、種々の特定細
部を詳細に説明する。しかしながら、当業者ならば、本
発明はこれらの特定細部を用いることなく実施できるこ
とが理解されよう。一方、良く知られた特徴について
は、本発明を不必要に不明瞭にしないため、詳細には説
明しない。一般的な書込み予補償回路では、Ｖipが非常
に低くセットされる極端な条件下で、比較器は付勢に失
敗し、遷移は完全に行なわれず、書込み予補償の致命的
な故障が引き起こされる。理想的な条件下でも、予補償
範囲が５０％以下に制限されると、実際の環境において
は予補償範囲は非常に狭くなる（一般に、約３０％にな
る）。

【００２４】従来技術において致命的な故障を回避する
には、予補償範囲をかなり狭い範囲（約２０％）に制限
する必要があるが、このような低い限度では、装置の全
体的性能が損なわれてしまう。従って、書込み予補償回
路の致命的な故障を防止しかつ書込み予補償回路が作動
する範囲を拡大する技術が要望されている。本発明は、
従来技術の欠点をなくすだけでなく、書込み予補償回路
の致命的な故障の問題への解決を与えかつ書込み予補償
回路の拡大した作動範囲を与える。図３および図４は、
本発明が書込み予補償回路の致命的な故障を回避する方
法を示す。致命的な故障は、比較器の入力（信号Ｖip、
Ｖin）または出力（信号Ｏ１、Ｏ１^* ）およびクロック
の逆位相をオアすることにより回避される。比較器が遷
移を生じさせることに失敗すると、１８０°（ハーフク
ロック時間）遅延クロックが遷移を強制的に生じさせ
る。

【００２５】図３は、本発明の一実施形態を示す概略図
である。図３は書込み予補償回路の致命的な故障を回避
する方法を示す。致命的な故障は、比較器の入力（信号
Ｖip、Ｖin）または出力（信号Ｏ１、Ｏ１^* ）およびク
ロックの逆位相をオアイングすることにより回避され
る。比較器が遷移を生じさせることに失敗すると、１８
０°遅延クロック（すなわち、ハーフクロック時間遅延
クロック）が遷移を強制的に生じさせる。図３には詳細
に示されていないけれども、図１の回路１０１が設けら
れており、該回路１０１はブロックで示されている。ノ
ード１０４での補完入力ＣＬＫおよびノード１０５での
ＣＬＫ^* は、回路１０１に接続される。回路１０１のノ
ード１６６（ここには信号Ｏ１が存在する）に接続され
るか、ノード１５７（ここには信号Ｖipが存在する）に
接続されるノード３０１は、ＯＲゲート３０３の第１入
力の非変換側に接続される。回路１０１のノード１６７
（ここには信号Ｏ１ ^* が存在する）に接続されるか、ノ
ード１５６（ここには信号Ｖinが存在する）に接続され
るノード３０２は、ＯＲゲート３０３の第１入力の変換
側に接続される。

【００２６】ノード３０４、３０５は、補完信号を通す
のが好ましい。ノード３０４でのＯＲゲート３０３の非
変換出力は、ＡＮＤゲート３０８の第１入力の非変換側
に接続されている。ノード３０５でのＯＲゲート３０３
の変換出力は、ＡＮＤゲート３０８の第１入力の変換側
に接続されている。ノード３０６、３０７は、補完信号
を通すのが好ましい。ノード３０６での入力ＷＤＴはＡ
ＮＤゲート３０８の第２入力の非変換側に接続されてい
る。ノード３０７での入力ＷＤＴ^* はＡＮＤゲート３０
８の第２入力の変換側に接続されている。ノード３０
９、３０７は、補完信号を通すのが好ましい。ノード３
０９でのＡＮＤゲート３０８の非変換出力は、フリップ
−フロップ３１１の非変換入力に接続されている。ノー
ド３１０でのＡＮＤゲート３０８の変換出力は、フリッ
プ−フロップ３１１の変換入力に接続されている。

【００２７】ノード３１２、３１３は、補完信号を通す
のが好ましい。ノード３１２でのフリップ−フロップ３
１１の非変換出力は、出力ＷＤout を発生する。ノード
３１３でのフリップ−フロップ３１１の変換出力は出力
ＷＤout を発生する。回路１０１のノード１６７（ここ
には信号Ｏ１^* が存在する）は、ＡＮＤゲート１４３の
第２入力の非変換側に接続される。回路１０１のノード
１６６（ここには信号Ｏ１が存在する）は、ＡＮＤゲー
ト１４３の第２入力の変換側に接続される。ノード１５
９での入力ＷＰＬ^* は、ＡＮＤゲート１４３の第１入力
の変換側に接続される。ノード１６８でのＡＮＤゲート
１４３の非変換出力は、出力ＯＬを発生しかつ回路１０
１に接続される。ノード１６９でのＡＮＤゲート１４３
の変換出力は、出力ＯＬ^* を発生しかつ回路１０１に接
続される。

【００２８】クロック発生手段３５８は、ノード１０４
でのＣＬＫ信号およびノード１０５でのＣＬＫ^* 信号を
発生する。ＣＬＫ信号およびＣＬＫ^* 信号は補完信号で
ある。ノード１０４は、遅延信号発生手段３５９の第２
クロック入力に接続される。ノード１０５は、遅延信号
発生手段３５９の第１クロック入力に接続される。ノー
ド１６０（ここには信号ＷＤＴが存在する）は、遅延信
号発生手段３５９の第１信号入力に接続される。ノード
１６１（ここには信号ＷＤＴ^* が存在する）は、遅延信
号発生手段３５９の第２信号入力に接続される。遅延信
号発生手段３５９は、ノード１５８でのＷＰＬ信号およ
びノード１５９でのＷＰＬ^* 信号を発生する。ＷＰＬ信
号およびＷＰＬ^* 信号は、（好ましくは）補完態様で示
される。ノード１５８での補完信号ＷＰＬおよびノード
１５９でのＷＰＬ^* は、それぞれ、図２に示すように、
ノード１６０での補完信号ＷＤＴおよびノード１６１で
の補完信号ＷＤＴ^* をクロック時間の１／２だけ遅延さ
せる。遅延信号発生手段３５９は、ノード１０５での補
完信号ＣＬＫ^* およびノード１０４での補完信号ＣＬＫ
によりクロックされるＤフリップ−フロップであるのが
好ましい。

【００２９】補完クロック信号ＣＬＫ、ＣＬＫ^* は、論
理ゲート９０２に供給される。ノード１０５での変換さ
れたＣＬＫ入力は論理ゲート９０２の第１入力に接続さ
れ、ノード１０４での非変換ＣＬＫ入力は論理ゲート９
０２の第２入力に接続される。ノード９０３での論理ゲ
ート９０２の第１出力は、ＯＲゲート３０３の第２入力
の非変換側端子に接続される。ノード９０４での論理ゲ
ート９０２の第２出力は、ＯＲゲート３０３の第２入力
の変換側端子に接続される。デジタル情報のＭＳＢを搬
送するノード８０４は、論理ゲート９０２の使用可能入
力（enable input）にも接続されている。論理ゲート９
０２は回路９０１の要素であり、該回路もＯＲゲート
（例えばＯＲゲート３０３またはＯＲゲート３２８）を
有している。ノード８０４が高論理レベルを有すると
き、論理ゲート９０２の使用可能入力は、論理ゲート９
０２が、フェイルセーフクロック信号がその入力から出
力に導かれることを許容し、これにより、フェイルセー
フクロック信号をＯＲゲート（例えば、ＯＲゲート３０
３または３２８）に供給する。

【００３０】ノード８０４が低論理レベルを有するとき
には、論理ゲート９０２の使用可能入力は、フェイルセ
ーフクロック信号が論理ゲート９０２の出力に導かれる
ことを防止する。これに対し、ノード９０３、９０４で
の論理ゲート９０２の出力は、ＯＲゲートの第２入力で
の低論理レベルを表すレベルに保持される。このように
してＯＲゲートの第２入力を保持することにより、ＯＲ
ゲートは、その第１入力と出力との間で、信号に対して
本質的に透過性になる。従って、一例として、論理ゲー
ト９０２の使用可能入力が使用不能になると、ノード３
０１、３０２での信号がＯＲゲート３０３を通過しかつ
ＯＲゲート３０３の第２入力での信号により変化される
ことなく、それぞれ、ノード３０４、３０５に現れる。
従って、ノード８０４が低論理レベルを有する場合に
は、論理ゲート９０２の使用可能入力は、フェイルセー
フ信号が、ノード３０４、３０５でＯＲゲート３０３の
出力に影響を与えることを防止し、これにより、本発明
のフェイルセーフクロックの特徴を使用不能にする。こ
の特徴は、ノード８０４が低論理レベルを有する場合に
は安全かつ有効に使用不能にされる。これは、少量の予
補償が必要とされる場合にのみノード８０４が低論理レ
ベルを有するためであり、ＯＲゲート３０３の出力に生
じる幅狭パルスの危険も小さくなる。従って、フェイル
セーフクロックの特徴は、必要とされる予補償量に基づ
いて選択的に使用可能にされる。

【００３１】図４は、図３の回路の信号の波形およびタ
イミング関係を示すタイミング図である。波形３４２
は、ノード１０４での信号ＣＬＫを表す。波形３４３
は、ノード３０６での信号ＷＤＴを表す。波形３４４
は、ノード１５８での信号ＷＰＬを表す。波形３４５
は、ノード１５７での信号Ｖipとノード１５６での信号
Ｖinとの間の差（すなわち、Ｖip−Ｖin）を表す。波形
３４６は、ノード１０４での信号ＣＬＫとは逆位相にあ
るフェイルセーフクロックを表す。ノード１０４での信
号ＣＬＫおよびノード１０５での信号ＣＬＫ^* は補完関
係にあるのが好ましいので、フェイルセーフクロック
は、ノード１０４での信号ＣＬＫとノード１０５での信
号ＣＬＫ^* とを相互変換することにより得られる。波形
３４７は、ノード３０４での信号ＯＲout を表す。波形
３４８は、ノード３０９での信号ＷＰＴを表す。波形３
４９はノード３１２での信号ＷＤout を表す。

【００３２】図４は、本発明のフェイルセーフ機構が実
施されるときの、図３の回路の波形を示す。パルス３６
０、３６１、３６２、３６３、３６４、３６５、３６６
は、実施される予補償の量に基づいて、幅を変化でき
る。「幅狭パルス＃１」と呼ぶパルス３６２は、フェイ
ルセーフ機構が絶えず実施されかつ少量の予補償が実施
される場合、非常に幅狭である。フェイルセーフ機構を
連続的に使用可能な状態でかつ幅狭パルスをもつ危険な
状態におくことは好ましくないので、本発明は、大きな
予補償が必要とされる場合にのみフェイルセーフを可能
にすべく回路に組み込まれた論理により実施される。図
５は、図３と同じ原理に基づいた優れた予補償を示す概
略図である。図５は、図１の回路とは次の点で異なって
いる。第１に、フェイルセーフクロックは、より良い制
御を行なうため、トランジスタ３１６、３１７、３１
８、３１９および抵抗器３２０、３２１を備えた１対の
エミッタフォロワを介してＣＬＫ信号およびＣＬＫ^* 信
号をバッファすることにより、内的に発生される。第２
に、図１のＡＮＤゲート１４３は、トランジスタ３３
１、３３２を付加することにより書込み予補償回路の主
本体内に移動される。これは、比較器３１４の再生作用
のスピードアップを補助する。アンド(AND) すること
は、トランジスタ１３３、１３４、３３１、３３２によ
り行なわれる。図５のＯＲゲート３２８は、本質的に、
比較器（その正に向かう遷移が書込みタイミングを指令
する比較器）になる。第３に、図４の幅狭パルス＃１の
発生を防止するため、ＤＡＣのＭＳＢは、フェイルセー
フ機構を使用可能または使用不能にするのに使用され
る。これにより、フェイルセーフ機構は、最上位ビット
（ＭＳＢ）が高い場合にのみ実施される。確かに、ＭＳ
Ｂが高い場合以外にも、別のＤＡＣセッティング下で機
構を実施すべく選択できる。

【００３３】図６は、本発明の一実施形態を示す概略図
である。図６は、パルス３６７（「幅狭パルス＃２」）
として図４の波形３４７に示されたノード３２９、３３
０（信号ＯＲout ）の幅狭パルスが防止される構成の本
発明の一実施形態を示す。この幅狭パルスは、ノード１
５８での信号ＷＰＬでフェイルセーフクロック（ノード
１０５での信号ＣＬＫ^* ）をアンドすることにより防止
される。本発明は、出力すなわちＯＲゲートでの幅狭パ
ルスを防止することにより、書込み予補償回路が、ノイ
ズおよびジッタの影響を受けないようにする。図６の回
路は、次の点で図５の回路とは異なる。ノード１０４で
の補完入力ＣＬＫおよびノード１０５でのＣＬＫ^* は、
それぞれ、トランジスタ３３４、１０６、１２９および
トランジスタ３３３、１０７、１２８に接続されてい
る。ノード１０４での入力ＣＬＫは、トランジスタ３３
４のベース並びにトランジスタ１０６のベースおよびト
ランジスタ１２９のベースに接続されている。ノード１
０５での入力ＣＬＫ^* は、トランジスタ３３３のベース
並びにトランジスタ１０７のベースおよびトランジスタ
１２８のベースに接続されている。正の供給電圧Ｖ＋
は、抵抗器３３９の第１端子および抵抗器３４０の第１
端子に接続されている。抵抗器３３９の第２端子はトラ
ンジスタ３１６のベースおよびトランジスタ３３３のコ
レクタに接続されている。抵抗器３４０の第２端子はト
ランジスタ３１７のベース、トランジスタ３３４のコレ
クタおよびトランジスタ３３６のコレクタに接続されて
いる。トランジスタ３３３のエミッタおよびトランジス
タ３３４のエミッタは、トランジスタ３３５のコレクタ
に接続されている。ノード１５８での補完入力ＷＰＬお
よびノード１５９でのＷＰＬ^* は、それぞれ、トランジ
スタ３３５のベースおよびトランジスタ３３６のベース
に接続されている。トランジスタ３３５のエミッタおよ
びトランジスタ３３６のエミッタは、トランジスタ３３
７のコレクタに接続されている。ノード１１０での入力
バイアスは、トランジスタ３３７のベース並びにトラン
ジスタ１１１、３１８、３１９、１２３、１２４、１３
５、１３９、１４０のベースに接続されている。トラン
ジスタ３３７のエミッタは、抵抗器３３８の第１端子に
接続されている。抵抗器３３８の第２端子は、ノード１
５１で接地されている。

【００３４】図７は、図４の幅狭パルス＃２がもはや存
在せず、本発明により防止されている状態を示す。図８
は、クロック信号のデューティサイクルを増大させるこ
とにより予補償の範囲を拡大するための本発明の一実施
形態および回路の信号の波形およびタイミング関係を示
す対応タイミング図を示す概略図である。図８の回路
は、遅延要素４０１およびＯＲゲート４０２を備えた回
路４４１を有している。入力ＣＬＫ４０３は、ＯＲゲー
ト４０２の第１入力および遅延要素４０１の入力に接続
されている。ノード４０４での遅延要素４０１の出力
は、ＯＲゲート４０２の第２入力に接続されている。Ｏ
Ｒゲート４０２の出力は、出力ＯＵＴを発生する。

【００３５】図８は、本発明が予補償の範囲を拡大する
方法を示す。ノード１０４でのクロック信号ＣＬＫおよ
びノード４０４でのｔｄだけ遅延されたクロック信号
は、クロック信号のデューティサイクルを変えるためオ
アイングされる。図８における延長された時間ＴＨは、
より長い予補償遅延を発生するのに使用される。図９
は、本発明による遅延発生器を示す概略図である。ノー
ド１５０での正の供給電圧Ｖ＋は、電流源４０６の第１
端子、抵抗器４０７の第１端子、トランジスタ４１３の
コレクタ、トランジスタ４１４のコレクタ、トランジス
タ４０９のベース、およびトランジスタ４０９のコレク
タに接続されている。電流源４０６の第２端子は、抵抗
器４０７の第２端子、トランジスタ４１３のベース、ト
ランジスタ４１４のベース、および電流源４０８の第１
端子に接続されている。

【００３６】ノード４１１での入力Ｖbiasは、トランジ
スタ４１２のベースに接続されている。トランジスタ４
０９のエミッタは、トランジスタ４１０のエミッタに接
続されている。トランジスタ４１０のコレクタは、トラ
ンジスタ４１０のベース、トランジスタ４１５のベー
ス、トランジスタ４１６のベース、およびトランジスタ
４１２のコレクタに接続されている。トランジスタ４１
２のエミッタは、抵抗器４３０の第１端子に接続されて
いる。抵抗器４３０の第２端子は、ノード１５１で接地
されている。ノード１５０での正の供給電圧Ｖ＋は、コ
ンデンサ４１７の第１端子、電流源４１９の第１端子、
電流源４２０の第１端子、およびコンデンサ４１８の第
１端子に接続されている。トランジスタ４１３のコレク
タは、トランジスタ４１５のエミッタ、コンデンサ４１
７の第２端子、電流源４１９の第２端子、トランジスタ
１０６のコレクタ、およびトランジスタ４２３のベース
に接続されている。トランジスタ４１４のエミッタは、
トランジスタ４１６のエミッタ、コンデンサ４１８の第
２端子、電流源４２０の第２端子、トランジスタ１０７
のコレクタ、およびトランジスタ４２２のベースに接続
されている。トランジスタ４１５のコレクタおよびトラ
ンジスタ４１６のコレクタは、ノード１５１で接地され
ている。

【００３７】ノード１０４での入力ＣＬＫは、トランジ
スタ１０６のベースに接続されている。ノード１０５で
のＣＬＫ^* は、トランジスタ１０７のベースに接続され
ている。トランジスタ１０６のエミッタおよびトランジ
スタ１０７のエミッタは、トランジスタ１１１のコレク
タに接続されている。ノード４２１での入力Ｖadj は、
トランジスタ１１１のベース、トランジスタ４２４のベ
ース、およびトランジスタ４２５のベースに接続されて
いる。トランジスタ１１１のエミッタはトランジスタ１
１２の第１端子に接続されている。抵抗器１１２の第２
端子は、ノード１５１で接地されている。ノード１５０
での正の供給電圧Ｖ＋は、トランジスタ４２２のコレク
タおよびトランジスタ４２３のコレクタに接続されてい
る。トランジスタ４２２のエミッタは、トランジスタ４
２４のコレクタおよびノード４２８での出力ＯＵＴに接
続されている。トランジスタ４２３のエミッタは、トラ
ンジスタ４２５のコレクタおよびノード４２９での出力
ＯＵＴ^* に接続されている。トランジスタ４２４のエミ
ッタは、抵抗器４２６の第１端子に接続されている。ト
ランジスタ４２５のエミッタは、抵抗器４２７の第１端
子に接続されている。抵抗器４２６の第２端子および抵
抗器４２７の第２端子は、ノード１５１で接地されてい
る。

【００３８】図９は、本発明が、制御された態様で遅延
ｔｄ（図８の遅延予補償４０１での遅延）を発生する方
法を示す。図９の電流Ｉadj を時間ベース発生器のＶad
j に従属させることにより、ｔｄを、基本クロック時間
のパーセンテージとしてほぼ一定にする。従って、遅延
ｔｄ＝ΔＶ／Ｉadj は、Ｉadj に反比例、すなわち、単
にデータ速度に追随する。従って、デューティサイクル
は、第１オーダとは独立したデータ速度になる。しかし
ながらデューティサイクル（ＴＨ／Ｔtotal)は、データ
速度の増大につれて僅かに変化する。これは、ｔｄが２
つの部分（１つはデータ速度に追随する部分、他は比較
的一定に留まる部分）からなる。小さな補正電流を図９
に示すように挿入して、広いデータ速度に亘って一定の
デューティサイクルを維持できる。

【００３９】図１０は、本発明による予補償範囲の拡大
を行なうタイミング発生器を示す概略図である。回路４
４０は、遅延要素４３１、トランジスタ１０６、トラン
ジスタ１０７、トランジスタ４３２、トランジスタ４３
３、トランジスタ１１１、抵抗器１０８および抵抗器１
１２を有している。ノード１０４での入力ＣＬＫは、ト
ランジスタ１０６のベースおよび遅延要素４３１の非変
換入力に接続されている。ノード１０５での入力ＣＬＫ
^* は、トランジスタ１０７のベースおよび遅延要素４３
１の変換入力に接続されている。遅延要素４３１の非変
換出力は、トランジスタ４３２のベースに接続されてい
る。遅延要素４３１の変換出力はトランジスタ４３３の
ベースに接続されている。

【００４０】ノード１５０での正の供給電圧Ｖ＋は、抵
抗器１０８の第１端子、抵抗器１０９の第１端子、トラ
ンジスタ１１３のコレクタ、およびトランジスタ１１４
のコレクタに接続されている。抵抗器１０８の第２端子
は、トランジスタ１０６のコレクタおよびトランジスタ
１１４のベースに接続されている。抵抗器１０９の第２
端子は、トランジスタ１０７のコレクタ、トランジスタ
４３３のコレクタ、およびトランジスタ１１３のベース
に接続されている。トランジスタ１０６のエミッタおよ
びトランジスタ１０７のエミッタは、トランジスタ４３
２のコレクタに接続されている。トランジスタ４３２の
エミッタおよびトランジスタ４３３のエミッタは、トラ
ンジスタ１１１のコレクタに接続されている。ノード１
１０での入力Ｖbiasは、トランジスタ１１１のベースに
接続されている。トランジスタ１１１のエミッタは、抵
抗器１１２の第１端子に接続されている。抵抗器１１２
の第２端子は、ノード１５１で接地されている。

【００４１】ノード１１０での入力Ｖadj は、遅延要素
４３１の入力、トランジスタ４３４のベース、トランジ
スタ４３５のベース、およびトランジスタ１１８のベー
スに接続されている。トランジスタ１１３のエミッタ
は、ノード１５４での出力４３８、コンデンサ１１５の
第１端子、トランジスタ４３４のコレクタ、およびトラ
ンジスタ４３５のコレクタに接続されている。トランジ
スタ１１４のエミッタは、ノード１５５での出力４３
９、コンデンサ１１５の第２端子、およびトランジスタ
１１８のコレクタに接続されている。トランジスタ４３
４のエミッタは、抵抗器４３６の第１端子に接続されて
いる。トランジスタ４３５のエミッタは、トランジスタ
４３７の第１端子に接続されている。トランジスタ１１
８のエミッタは、抵抗器１２０の第１端子に接続されて
いる。抵抗器４３６の第２端子、抵抗器４３７の第２端
子および抵抗器１２０の第２端子は、ノード１５１で接
地されている。

【００４２】図１０は、本発明を使用して、図１の書込
み予補償回路の範囲を拡大する方法を示す。図８のＯＲ
ゲート４０２は、タイミング発生器の入力段に組み込む
のが好ましい。電荷保存則のためには、Ｉ１^* ＴＬ＝Ｉ
２^* ＴＨ（ここで、Ｉ１はノード１５４を通る電流、Ｉ
２はノード１５５を通る電流、ＴＬは、クロック信号が
低論理レベルに留まる時間、およびＴＨは、クロック信
号が高論理レベルに留まる時間である）を保持するこ
と、すなわち、三角タイミング発生器（triangletiming
generator)が直線範囲からシフトすることに注目すべ
きである。一般に、Ｉ２に対するＩ１の予測可能な比を
得るには、この比は、集積回路（ＩＣ）で容易に実施さ
れるもの（例えば、２）に制限すべきである。スイング
ΔＶは、このようなデューティサイクルを生じるように
調節すべきである（例えば、２の比は、66.7％のデュー
ティサイクルに相当する) 。一般に、プロセスおよび温
度とは独立して、バンドギャップ電圧によりスイングが
発生する。

【００４３】図１１は、図１０のタイミング発生器の信
号の波形およびタイミング関係を示すタイミング図であ
る。波形４４６は、ノード１０４でのクロック信号ＣＬ
Ｋを示す。波形４４７は、ノード１６０での信号ＷＤＴ
を示す。波形４４８は、ノード１０９、１０８間の信号
を示す。波形４４９は、コンデンサ１１５の前後の信号
Ｖc を示す。波形４５１は、ノード１６４での信号ＷＯ
out を示す。上記のように、致命的な故障を防止（すな
わちフェイルセーフィング）しかつ書込み予補償回路の
範囲を拡大する方法および装置が提供される。

【００４４】以上の記載に関連して、以下の各項を開示
する。 １．クロック信号を発生するためのクロック発生器と、
前記クロック信号を受けかつタイミング発生器出力信号
を発生するための、前記クロック発生器に接続されたタ
イミング発生器回路と、前記タイミング発生器出力信号
を受けかつ該信号の比較を行なうための、前記タイミン
グ発生器に接続された比較器回路と、前記クロック信号
を受けかつ前記クロック信号の論理ＡＮＤおよび遅延書
込みモード信号に基づいてフェイルセーフクロック信号
を発生するためのフェイルセーフクロック発生器と、前
記比較器からの比較器信号および前記フェイルセーフク
ロック信号を受けかつＯＲ出力信号を発生するための、
前記比較器回路および前記フェイルセーフクロック発生
器に接続されたＯＲゲートとを有することを特徴とする
書込み予補償回路。 ２．書込みモード信号を発生するための書込みモード信
号発生手段と、前記ＯＲ出力信号および前記書込みモー
ド信号を受けかつＡＮＤ出力信号を発生するための、前
記ＯＲゲートおよび前記書込みモード信号発生手段に接
続されたＡＮＤゲートと、前記ＡＮＤ出力信号を受けか
つフリップ−フロップ出力信号を発生するための、前記
ＡＮＤゲートに接続されたフリップ−フロップ回路とを
更に有することを特徴とする前記項に記載の書込み予補
償回路。 ３．前記比較器信号が、前記タイミング発生器出力信号
から得られることを特徴とする前記項に記載の書込み予
補償回路。 ４．前記比較器が比較器出力信号を発生し、前記比較器
信号が前記比較器出力信号から得られることを特徴とす
る前記項に記載の書込み予補償回路。 ５．多量の予補償を要するときに前記ＯＲ出力信号を選
択しかつ少量の予補償を要するときに前記ＯＲ出力信号
を選択しない、前記ＯＲゲートに接続された選択手段を
更に有することを特徴とする前記項に記載の書込み予補
償回路。 ６．前記クロック信号、タイミング発生器出力信号、遅
延書込みモード信号、フェイルセーフクロック信号、Ｏ
Ｒ出力信号、書込みモード信号、ＡＮＤ出力信号および
フリップ−フロップ出力信号は、差分信号であることを
特徴とする前記項に記載の書込み予補償回路。 ７．前記クロック信号、タイミング発生器出力信号、遅
延書込みモード信号、フェイルセーフクロック信号およ
びＯＲ出力信号は、差分信号であることを特徴とする前
記項に記載の書込み予補償回路。 ８．クロック信号を発生するためのクロック発生手段
と、前記クロック信号を受けかつタイミング発生器出力
信号を発生するための、前記クロック発生手段に接続さ
れたタイミング発生器回路と、前記タイミング発生器出
力信号を受けかつ該信号の比較を行なうための、前記タ
イミング発生器回路に接続された比較器回路と、前記ク
ロック信号の位相とは逆の位相をもつ逆位相クロック信
号を発生するための逆位相クロック発生手段と、前デー
タビットを記憶しかつ前データビット信号を発生するた
めの前データビット記憶手段と、前記逆位相クロック信
号および前データビット信号を受けかつフェイルセーフ
クロック信号を発生するための第１ＡＮＤゲートと、前
記比較器からの比較器信号および前記フェイルセーフク
ロック信号を受けかつＯＲ出力信号を発生するためのＯ
Ｒゲートとを有することを特徴とする書込み予補償回
路。 ９．書込みモード信号を発生するための書込みモード信
号発生手段と、前記ＯＲ出力信号および前記書込みモー
ド信号を受けかつＡＮＤ出力信号を発生するための第２
ＡＮＤゲートと、前記ＡＮＤ出力信号を受けかつフリッ
プ−フロップ出力信号を発生するための、前記第２ＡＮ
Ｄゲートに接続されたフリップ−フロップ回路とを更に
有することを特徴とする前記項に記載の書込み予補償回
路。 １０．前記比較器信号が、前記タイミング発生器出力信
号から得られることを特徴とする前記項に記載の書込み
予補償回路。 １１．前記比較器が比較器出力信号を発生し、前記比較
器信号が前記比較器出力信号から得られることを特徴と
する前記項に記載の書込み予補償回路。 １２．多量の予補償を要するときに前記ＯＲ出力信号を
選択しかつ少量の予補償を要するときに前記ＯＲ出力信
号を選択しない、前記ＯＲゲートに接続された選択手段
を更に有することを特徴とする前記項に記載の書込み予
補償回路。 １３．前記クロック信号、タイミング発生器出力信号、
逆位相クロック信号、前データビット信号、フェイルセ
ーフクロック信号、ＯＲ出力信号、書込みモード信号、
ＡＮＤ出力信号およびフリップ−フロップ出力信号は、
差分信号であることを特徴とする前記項に記載の書込み
予補償回路。 １４．前記クロック信号、タイミング発生器出力信号、
逆位相クロック信号、前データビット信号、フェイルセ
ーフクロック信号およびＯＲ出力信号は、差分信号であ
ることを特徴とする前記項に記載の書込み予補償回路。 １５．クロック信号を発生するためのクロック発生手段
と、前記クロック信号を遅延させかつ遅延クロック信号
を発生するための遅延手段と、前記クロック信号および
遅延クロック信号を受けかつ拡大デューティサイクルク
ロック信号を発生するためのＯＲゲートとを有すること
を特徴とする書込み予補償回路。 １６．前記拡大デューティサイクルクロック信号を補償
して、前記クロック信号の広い周波数範囲に亘って一定
のデューティサイクルを維持するための補償手段を更に
有することを特徴とする前記項に記載の書込み予補償回
路。 １７．前記クロック信号、遅延クロック信号、拡大デュ
ーティサイクルクロック信号が差分信号であることを特
徴とする前記項に記載の書込み予補償回路。 １８．第１クロック信号および第２クロック信号を発生
するためのクロック発生手段を有し、前記第１および第
２クロック信号は互いに補完関係にあり、前記クロック
発生手段に接続された第１トランジスタを有し、該第１
トランジスタは、前記第１クロック信号を受けかつ第１
トランジスタ出力信号を発生し、前記クロック発生手段
に接続された第２トランジスタを有し、該第２トランジ
スタは、前記第２クロック信号を受けかつ第２トランジ
スタ出力信号を発生し、前データビット信号を発生する
ための前データビット信号発生手段と、前データビット
信号を受けかつ論理ＡＮＤ関数を発生するための、前記
第１トランジスタ、第２トランジスタおよび前データビ
ット信号発生手段に接続された第３トランジスタと、前
記第１トランジスタに接続された第４トランジスタとを
有し、該第４トランジスタは、前記第１トランジスタ出
力信号を受けかつ第４トランジスタ出力信号を発生し、
前記第２トランジスタに接続された第５トランジスタを
有し、該第５トランジスタは、前記第２トランジスタ出
力信号を受けかつ第５トランジスタ出力信号を発生し、
非変換第１差分入力、変換第１差分入力、非変換第２差
分入力、変換第２差分入力、非変換差分出力および変換
差分出力を有するＯＲゲートを更に有し、前記非変換第
１差分入力は前記第４トランジスタ出力信号を受けるた
め前記第４トランジスタに接続され、前記変換第１差分
入力は前記第５トランジスタ出力信号を受けるため前記
第５トランジスタに接続されていることを特徴とする書
込み予補償回路。 １９．非変換第１差分ＡＮＤゲート入力、変換第１差分
ＡＮＤゲート入力、非変換第２差分ＡＮＤゲート入力、
変換第２差分ＡＮＤゲート入力、非変換差分ＡＮＤゲー
ト出力、および変換差分ＡＮＤゲート出力を有するＡＮ
Ｄゲートを更に有し、前記非変換第１差分ＡＮＤゲート
入力は前記非変換差分ＯＲゲート出力に接続され、前記
変換第１差分ＡＮＤゲート入力は前記変換差分ＯＲゲー
ト出力に接続されていることを特徴とする前記項に記載
の書込み予補償回路。 ２０．非変換差分フリップ−フロップ入力および変換差
分フリップ−フロップ入力を有するフリップ−フロップ
を更に有し、前記非変換フリップ−フロップ入力は前記
非変換側差分ＡＮＤゲートに接続され、前記変換差分フ
リップ−フロップ入力は前記変換差分ＡＮＤゲート出力
に接続されていることを特徴とする前記項に記載の書込
み予補償回路。 ２１．第１クロック信号および第２クロック信号を発生
するためのクロック発生手段を有し、前記第１および第
２クロック信号は互いに補完関係にあり、前記クロック
発生手段に接続された第１トランジスタを有し、該第１
トランジスタは、前記第１クロック信号を受けかつ第１
トランジスタ出力信号を発生し、前記クロック発生手段
に接続された第２トランジスタを有し、該第２トランジ
スタは、前記第２クロック信号を受けかつ第２トランジ
スタ出力信号を発生し、前記クロック発生手段に接続さ
れた遅延手段を有し、該遅延手段は、前記第１クロック
信号および第２クロック信号を受けかつ遅延出力信号を
発生し、前記遅延出力信号を受けかつ論理ＡＮＤ関数を
発生させるための、前記第３トランジスタを更に有する
ことを特徴とする書込み予補償回路。 ２２．前記遅延手段が、前記クロック発生手段に接続さ
れた第４トランジスタを有し、該第４トランジスタは、
前記第１クロック信号を受けかつ第４トランジスタ出力
信号を発生し、前記クロック発生手段に接続された第５
トランジスタを更に有し、該第５トランジスタは、前記
第２クロック信号を受けかつ第５トランジスタ出力信号
を発生することを特徴とする前記項に記載の書込み予補
償回路。 ２３．前記第４トランジスタに接続された第６トランジ
スタを有し、該第６トランジスタは、前記第４トランジ
スタ出力信号を受けかつ第６トランジスタ出力信号を発
生し、前記第５トランジスタに接続された第７トランジ
スタを更に有し、該第７トランジスタは、前記第７トラ
ンジスタ出力信号を受けかつ第７トランジスタ出力信号
を発生することを特徴とする前記項に記載の書込み予補
償回路。 ２４．前記遅延手段が、前記第６トランジスタに電流を
注入して、前記第１クロック信号の周波数についてデュ
ーティサイクル変動を防止する電流注入手段を更に有す
ることを特徴とする前記項に記載の書込み予補償回路。 ２５．前記遅延手段が、前記第１トランジスタに接続さ
れた第１電流源と、前記第２トランジスタに接続された
第２電流源と、前記第１電流源に対して並列に接続され
た第１コンデンサと、前記第２電流源に対して並列に接
続された第２コンデンサとを更に有することを特徴とす
る前記項に記載の書込み予補償回路。 ２６．前記書込み予補償回路の作動を制御するための電
流を供給する電流出力と、デジタル情報を受けるデジタ
ル入力とを有するデジタル／アナログ変換器を有し、前
記デジタル入力が、前記デジタル情報の最上位ビットを
搬送するためのノードを有し、非変換論理ゲート差分入
力と、変換論理ゲート差分入力と、使用可能入力と、非
変換論理ゲート差分出力と、変換論理ゲート差分出力と
を有する論理ゲートを更に有し、前記非変換論理ゲート
差分入力が、前記第１クロック信号を受けるための前記
クロック発生手段に接続され、前記変換論理ゲート差分
入力が前記第２クロック信号を受けるための前記クロッ
ク発生手段に接続され、前記使用可能入力が前記ノード
に接続されて、前記デジタル情報の前記最上位ビットに
基づいて前記論理ゲートを選択的に使用可能にすること
を特徴とする前記項に記載の書込み予補償回路。 ２７．本発明は、予補償範囲を小さな値に制限すること
なく、書込み予補償回路の致命的な故障が生じることを
防止しかつクロック信号のデューティサイクルにより賦
課された限度を超えて予補償の範囲を拡大する。本発明
は、比較器の入力または出力およびクロックの逆位相を
オアイングすることにより、書込み予補償回路の致命的
な故障を防止する。１８０°遅延クロックは、時として
生じることがあるあらゆる遷移を強制する。本発明は、
クロックおよび時間ｔｄだけ遅延したクロックをオアイ
ングすることにより、書込み予補償回路の範囲を拡大す
る。この結果生じる拡大デューティサイクルは、より長
い予補償遅延を生じさせる。広範囲のデータ速度に亘っ
て一定のデューティサイクルを維持する技術も提供され
る。

【図面の簡単な説明】

【図１】一般的な書込み予補償回路を示す概略図であ
る。

【図２】図１の回路の信号の波形およびタイミング関係
を示すタイミング図である。

【図３】本発明の一実施形態を示す概略図である。

【図４】図３の回路の信号の波形およびタイミング関係
を示すタイミング図である。

【図５】本発明の一実施形態を示す概略図である。

【図６】本発明の一実施形態を示す概略図である。

【図７】図６の回路の信号の波形およびタイミング関係
を示すタイミング図である。

【図８】予補償範囲を拡大するための本発明の一実施形
態および回路の信号の波形およびタイミング関係を示す
対応タイミング図である。

【図９】本発明の遅延発生器を示す概略図である。

【図１０】予補償範囲の拡大を与える本発明によるタイ
ミング発生器を示す概略図である。

【図１１】図１０のタイミング発生器の信号の波形およ
びタイミング関係を示すタイミング図である。

【符号の説明】

３０３ ＯＲゲート ３０８ ＡＮＤゲート ３１１ フリップ−フロップ ３５９ 遅延信号発生手段 ４０１、４３１ 遅延要素

フロントページの続き (72)発明者 深堀 清 東京都中央区佃１−11−６−3601

Claims (1)

【特許請求の範囲】
1. 【請求項１】 クロック信号を発生するためのクロック
   発生器と、 前記クロック信号を受けかつタイミング発生器出力信号
   を発生するための、前記クロック発生器に接続されたタ
   イミング発生器回路と、 前記タイミング発生器出力信号を受けかつ該信号の比較
   を行なうための、前記タイミング発生器に接続された比
   較器回路と、 前記クロック信号を受けかつ前記クロック信号の論理Ａ
   ＮＤおよび遅延書込みモード信号に基づいてフェイルセ
   ーフクロック信号を発生するためのフェイルセーフクロ
   ック発生器と、 前記比較器からの比較器信号および前記フェイルセーフ
   クロック信号を受けかつＯＲ出力信号を発生するため
   の、前記比較器回路および前記フェイルセーフクロック
   発生器に接続されたＯＲゲートとを有することを特徴と
   する書込み予補償回路。