JPH04313916A - トラック・ホールド用フェーズロックループ回路 - Google Patents

トラック・ホールド用フェーズロックループ回路

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JPH04313916A
JPH04313916A JP3027644A JP2764491A JPH04313916A JP H04313916 A JPH04313916 A JP H04313916A JP 3027644 A JP3027644 A JP 3027644A JP 2764491 A JP2764491 A JP 2764491A JP H04313916 A JPH04313916 A JP H04313916A
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JP
Japan
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slope
signal
track
hold
sample
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Application number
JP3027644A
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English (en)
Inventor
William A Buchan
ウィリアム　エー．　バッチャン
John J Quintus
ジョン　ジェイ．　クィンタス
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Archive Corp
Original Assignee
Archive Corp
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Publication date
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Publication of JPH04313916A publication Critical patent/JPH04313916A/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、概略的には、フェーズ
ロックループ回路に関するものであり、一層詳しくは、
基準信号をトラッキングする回路と高サンプリング速度
でより正確な動作を行うべく基準信号のサンプルを保持
する回路とを包含するトラック・ホールド式フェーズロ
ックループ回路に関する。
【０００２】
【従来の技術】フェーズロックループ回路は、データ記
憶媒体からデータを読み取るためのクロック情報を回復
するのにデータ・テープ・ドライブおよびディスク・ド
ライブで利用される。このようなクロック情報はテープ
に記録された各ビット毎に明白に書き込まれることはな
い。普通は、データ・ビットは所定のデータ・ビット間
隔でテープに書き込まれ、書き込み現行レベルにおける
変換に従ってテープに二進数の１が書き込まれて磁化反
転を生じさせ、書き込み現行レベルに変換がなければ二
進数の０が「書き込まれる」。変換により二進数の１を
表わす技術は、データをテープに書き込むのに必要な磁
化反転回数を減らそうとする希望を含め、種々の公知の
ファクタについて利用されてきた。
【０００３】上記の技術を利用する前提条件は、データ
・ビットが物理的にかつタイミングを合わせてテープ上
に等間隔で書き込まれるものと仮定することである。し
たがって、データは所定の間隔で変換の有無を示す適切
な書き込み信号を与えることによってテープに書き込ま
れる。データをテープから読み出すためには、出力のタ
イミングを所定の間隔に合わせ、この間隔毎に変換の有
無を検出する。テープ速度を一定とできるならば、デー
タ読み出しは出力を一定のクロックに同期化できるかど
うかの問題になる。しかしながら、テープ速度の変化は
避けることはできず、読み取りのためにテープ速度をト
ラッキングするのにフェーズロックループ回路が普通に
利用される。簡単に言えば、１は容易に検出されるが、
問題は間に存在する０の数を決定することにある。
【０００４】テープから読み出されたデータ・パターン
から独立した帯域幅を有するフェーズロックループを与
えるためには、サンプル・ホールド式の位相比較器を有
するフェーズロックループ回路が一般的に好ましい。デ
ィジタル・サンプル・ホールド式位相比較器を有するフ
ェーズロックループの一例が本出願人に譲渡された米国
特許第４，６４４，３２０号に開示されている。ここに
開示されているディジタル位相比較器は、データ転送速
度の３２倍の速度で作動する電圧制御式オシレータを利
用しており、一般的な理解によれば、充分な精度を得る
ためには電圧制御式オシレータがデータ転送速度の比較
的高い倍率の速度で作動しなければならないディジタル
位相比較器に関するものである。
【０００５】上記のディジタル構成を考慮した場合、電
圧制御式オシレータの周波数はデータ転送速度が大きく
なるにつれて高くならなければならない。たとえば、９
．３ＭＨｚの読み取りクロック速度の場合、約１５０Ｍ
Ｈｚの電圧制御式オシレータ中心周波数が必要となり、
これは現存の大規模集積回路技術の限界に近い。
【０００６】
【発明が解決しようとする課題】公知のサンプル・ホー
ルド式アナログ位相比較器は、普通、傾斜電圧のサンプ
リングを必要とし、このようなアナログ位相比較器で考
慮すべき事項は傾斜電圧を放電するのに必要な時間であ
る。このような傾斜放電時間の間はサンプリングされた
情報は有効でないため、有用なタイミング・ウィンドウ
を縮小することになる。さらに考慮すべき事項は、サン
プリング・コンデンサの電圧を先の「ホールド」電圧か
ら新しい電圧へ変えるに必要な時間である。これはサン
プル・パルスが有限幅を持つことを強要する。もしサン
プリング時間が傾斜電圧の傾斜放電時間に重なるならば
、サンプルは不確定となる。したがって、有効タイミン
グ・ウィンドウはサンプル・パルスの幅によっても縮小
される。読み取りクロック速度がさらに高い場合には、
傾斜放電時間およびサンプリング時間によって生じるタ
イミング・ウィンドウ縮小は時間領域データ・ビット間
隔（すなわち、１つのデータ・ビットの間隔）に比して
重大なこととなる可能性がある。
【０００７】
【課題を解決するための手段】前記の利点および他の利
点は、本発明によって、レベルに応じて制御される交互
の正負の傾斜を有する二重傾斜の傾斜信号を発生する傾
斜信号発生回路と、サンプル指令パルスに応答してサン
プリング時点での二重傾斜信号のレベルを表わすサンプ
ル出力を発生するサンプリング回路とを包含するフェー
ズロックループ回路において得られる。このサンプル出
力は傾斜信号発生回路のための制御信号を与えるのに利
用される。
【０００８】
【作用】本願発明は、傾斜放電時間に影響されないサン
プル・ホールド式フェーズロックループが得るという目
的を実現するものである。更に、本願発明は、サンプル
・コンデンサ電圧を１つのサンプル電圧から次のサンプ
ル電圧まで変更するのに必要な時間の影響を受けないサ
ンプル・ホールド式フェーズロックループが得るという
目的を実現するものである。
【０００９】本発明のさらなる目的は、傾斜信号を発生
する傾斜信号発生回路と、複数のトラック／ホールド・
コンデンサを有し、これらのコンデンサがサンプル指令
信号に応答して傾斜信号をトラッキングあるいは保持す
るように制御されるトラック・ホールド回路であって、
トラッキングしているコンデンサのみが切り換えられて
サンプル指令信号に応答して傾斜信号を保持するように
なっているトラック・ホールド回路を有するフェーズロ
ックループに向けられている。
【００１０】
【実施例】本発明の利点および特徴は添付図面に関連し
て以下の詳しい説明を読んだとき当業者であれば容易に
理解できよう。以下の説明およびいくつかの図において
、同様な構成要素は同様の参照符号で示される。
【００１１】まず図１を参照して、ここには、本発明が
利用できるテープ読み取り回路のブロック図が示してあ
る。磁気読み取りヘッド１１は磁気テープ（図示せず）
から信号を読み取る。読み取りヘッド１１の出力は普通
のテープ・ヘッド増幅器１３によって増幅されてからパ
ルス整形・制御回路１５に送られる。
【００１２】パルス整形・制御回路１５は、磁気テープ
上の有効データ磁化反転（二進数の１を表わす）の検出
を識別する読み取りパルス信号ＲＤＰを発生する。特に
、読み取りパルス信号は読み取り電圧のピーク毎のパル
スを含む。この読み取り電圧ピークはテープの「ドロッ
プアウト」、「ドロップイン」による出力エラーを避け
ることを意図した適切なスレショルド要件に合っている
。読み取りパルス信号ＲＤＰは公知の技術、たとえば、
ゼロ交差検波、スレショルド検出、時間領域瀘波によっ
て発生させる。
【００１３】読み取りパルス整形・制御回路１５は、さ
らに、読み取りパルス信号ＲＤＰの立ち上り区間変換に
従ってレベルを変える読み取り制御信号ＲＤＬを発生す
る。換言すれば、読み取り制御信号はＲＤＰパルスの次
の発生まで或る特定のレベルに留まる。たとえば、読み
取り制御信号ＲＤＬは、読み取りパルス信号ＲＤＰの立
ち上り区間によってトグルされるフリップフロップの出
力であっても良い。
【００１４】読み取りパルス信号ＲＤＰと読み取り制御
信号ＲＤＬのタイミングが図７のタイミング図に示して
ある。
【００１５】テープ読み取り回路は、さらに、読み取り
パルス信号ＲＤＰ、読み取り制御信号ＲＤＬのいずれか
あるいは両方に応答するフェーズロックループ（ＰＬＬ
）１７を包含する。このＰＬＬ１７はデータ・クロック
信号ＲＣＬＫを発生し、これは復調器１９に送られる。 基本的には、データ・クロックＲＣＬＫはＲＤＰパルス
の発生によって示されるようなテープから読み出された
データに同期させられ、たとえば、データ・バイトから
なるテープ・データ出力ＤＡＴＡを発生するのに利用さ
れる。
【００１６】次に図２を参照して、ここには、本発明に
よるＰＬＬ１１０がブロック図で示しており、これは図
１のテープ読み取り回路のＰＬＬ１７として利用できる
。ＰＬＬ１１０は傾斜信号発生器１１１を包含し、これ
は一連の正、負の傾斜からなる二重傾斜信号ＤＲＡＭＰ
を発生する。この二重傾斜信号ＤＲＡＭＰは、所定の固
定最大振幅と所定の固定最小振幅に達するように拘束さ
れる。傾斜信号の傾斜は傾斜制御信号ＲＣＴＲＬによっ
て制御される。この傾斜制御信号ＲＣＴＲＬは後述する
サンプル・ホールド回路によって与えられる。休止状態
（すなわち、傾斜制御信号ＲＣＴＲＬの任意の一定レベ
ルの間）において、傾斜信号は所定の最小、最大傾斜振
幅の間に位置する一定の基準電圧Ｖｒｅｆ　について対
称的であり、正負の傾斜は等しいが符号が反対である。
【００１７】説明のための例として、二重傾斜信号発生
器１１１の公称タイミングは、１つの傾斜の時間間隔が
１つのデータ・ビットについての公称時間間隔に一致す
るように決められる（すなわち、この時間中に、１また
は０が検出され得る）。
【００１８】二重傾斜信号発生器１１１は、さらに、傾
斜識別信号ＳＬＯＰＥを発生する。これは、ＤＲＡＭＰ
が正の傾斜を有するときに高レベルであり、ＤＲＡＭＰ
が負の傾斜のときに低レベルである。傾斜識別信号ＳＬ
ＯＰＥのタイミングは図３のタイミング図に示してある
。
【００１９】二重傾斜信号発生器１１１のＤＲＡＭＰ出
力は、非反転バッファ増幅器１１３および反転バッファ
増幅器１１５に送られる。非反転バッファ増幅器１１３
および反転バッファ増幅器１１５は、互いに反対方向に
変化する（すなわち、一方が正の傾斜を有すれば、他方
が負の傾斜を有し、また、その逆となる）傾斜信号ＲＡ
ＭＰ＋、ＲＡＭＰ−を発生するように構成されている。 これらの傾斜信号はほぼ同時に傾斜を変える。
【００２０】非反転バッファ増幅器１１３および反転バ
ッファ増幅器１１５によって与えられるＲＡＭＰ＋およ
びＲＡＭＰ−信号が、傾斜制御信号ＲＣＴＲＬが変化し
ない休止時間について、図３のタイミング図に示してあ
る。傾斜信号がＲＡＭＰ＋は傾斜信号発生器出力ＤＲＡ
ＭＰにほぼ類似しているので、図３のタイミング図は傾
斜識別信号ＳＬＯＰＥの種々の二重傾斜信号に対するタ
イミング関係も示す。
【００２１】ここで、図２のＰＬＬの非反転、反転増幅
器によって発生した２つの二重傾斜信号が非反転バッフ
ァ増幅器１１３なしに発生させられ得ることに注目され
たい。しかしながら、構成に依存して、二重バッファ増
幅器構成が好ましいかも知れない。
【００２２】非反転バッファ増幅器１１３の出力はサン
プル・ホールド回路１１７ａに送られ、反転バッファ増
幅器１１５の出力はサンプル・ホールド回路１１７ｂに
送られる。サンプル・ホールド回路１１７ａは、インバ
ータ１１９によるなどして負傾斜識別信号ＳＬＯＰＥ−
　（−　は否定を示す）が低レベルのときに使用可能と
される。すなわち、傾斜信号ＲＡＭＰ＋が正の傾斜を有
するときにはサンプル・ホールド回路１１７ａが使用可
能とされる。サンプル・ホールド回路１１７ｂは、傾斜
識別信号ＳＬＯＰＥが低レベルのとき使用可能とされる
。すなわち、傾斜信号ＲＡＭＰ−が正の傾斜のときにサ
ンプル・ホールド回路１１７ｂが使用可能とされる。し
たがって、正移行傾斜と組み合ったサンプル・ホールド
回路のみが使用可能とされ、正移行傾斜のみが任意の所
定時点でサンプル抽出される。サンプル・ホールド回路
１１７ａ、１１７ｂについてのサンプル制御あるいは指
令パルスは読み取りパルス信号ＲＤＰによって与えられ
る。
【００２３】二重傾斜信号発生器１１１は、普通の技術
で構成されており、たとえば、電流Ｉを発生する第１電
流源と電流−２Ｉｗｏ発生する第２電流源とからなる。 第１電流源は傾斜信号発生コンデンサに固定接続してあ
り、第２電流源は傾斜信号発生コンデンサに切り換え可
能に接続してある。正移行傾斜信号の場合、第２電流源
は傾斜信号発生器から切り離されて傾斜コンデンサ電流
Ｉを発生する。負移行の傾斜信号の場合、第２電流源は
傾斜コンデンサに接続されて、−Ｉの正味電流について
傾斜コンデンサ電流（Ｉ−２Ｉ）を発生する。これらの
電流源、したがって、傾斜信号の傾斜は、傾斜制御電圧
によって制御される。二重傾斜信号ＤＲＡＭＰの所定の
最小、最大振幅は、ヒステリシス・フィードバック・ル
ープを有し、その出力が、傾斜信号発生器出力ＤＲＡＭ
Ｐが傾斜を変えるときに状態を変える傾斜識別信号ＳＬ
ＯＰＥを与える比較器によって決定される。
【００２４】二重傾斜信号発生器は、また、制御された
出力振幅を有する方形波発生器とこの方形波発生器の出
力を積分する積分器とを備え得る。方形波発生器の振幅
は傾斜制御電圧によって制御され、積分器の傾斜出力の
傾斜を制御する。
【００２５】サンプル・ホールド回路１１７ａ、１１７
ｂの出力部は相互に接続してある。これは、任意の時点
で一方の回路のみが使用可能とされるからである。また
、共通の出力は周波数整形を行うループ・フィルタ１１
８に送られる。このループ・フィルタ１１８は、必要と
されるかも知れない付加的なループ利得を与えるために
受動的であっても良いし、能動的であっても良い。ルー
プ・フィルタ１１８の出力は傾斜信号発生器１１１に与
えられる傾斜制御電圧ＲＣＴＲＬからなる。二重傾斜信
号発生器１１１は、制御電圧ＲＣＴＲＬが上記の一定の
基準電圧Ｖｒｅｆ（これについて傾斜信号ＤＲＡＭＰが
対称的である）より小さい場合に傾斜信号の傾斜の絶対
値を増大させるように構成してある。傾斜の絶対値にお
けるこの増大は、効果的に、ＰＬＬの作動周波数を増大
させる。制御電圧ＲＣＴＲＬが一定の基準電圧よりも大
きい場合には、傾斜の絶対値は減少し、効果的にＰＬＬ
の作動周波数を減少させる。
【００２６】図２を続けて参照して、傾斜識別信号ＳＬ
ＯＰＥおよび傾斜信号発生器出力ＤＲＡＭＰはデータ・
クロックＲＣＬＫを発生するデータ・タイミング論理回
路５０に送られる。二重傾斜信号ＤＲＡＭＰは比較器５
１に入力を与え、比較器５１は、傾斜信号ＤＲＡＭＰが
それが対称的となっている基準電圧よりも上か、下かに
応じて出力ＭＣを発生する。例示として、図３も参照し
て、信号ＲＡＭＰ＋がＤＲＡＭＰにほぼ類似しており、
図３の傾斜信号が傾斜制御信号ＳＬＯＰＥが変化しない
休止時間に基づいていることを認識すれば、ＤＲＡＭＰ
がこのスレショルドよりも低いときにはＭＣは高レベル
であり、ＤＲＡＭＰがこのスレショルドよりも上である
とき低レベルとなる。
【００２７】比較器出力ＭＣおよび傾斜識別信号ＳＬＯ
ＰＥは、データ・クロックＲＣＬＫを発生する排他的論
理和ゲート５３に入力として与えられる。基本的には、
傾斜識別信号ＳＬＯＰＥの変換の間隔はデータ・タイミ
ング間隔またはウィンドウであり、比較器５１および排
他的論理和ゲート５３はＳＬＯＰＥ信号の周波数を二倍
するように協働し、したがって、データ・クロックの１
サイクルはデータ・タイミング間隔に一致する。データ
・タイミング間隔においてＲＤＰパルスが発生すると、
それは１を示し、データ・タイミング間隔においてＲＤ
Ｐパルスの発生がなければ、それは０を示す。
【００２８】図２のＰＬＬは、或る傾斜信号から別の傾
斜信号への切り換えがほとんど瞬間的であるため、傾斜
放電時間によって生じる有効タイミング・ウィンドウの
縮小の問題を避けることができる。
【００２９】次に図４を参照して、ここには、本発明に
よるさらに別の二重傾斜ＰＬＬ２１０が示してあり、こ
れは１つだけの二重傾斜信号を発生し、サンプリングさ
れた電圧を適切に反転させる。図５のＰＬＬ２１０は図
２の傾斜信号発生器１１１とほぼ同様の傾斜信号発生器
２１１を含み、二重傾斜出力信号ＤＲＡＭＰを与える。 傾斜信号発生器１１１の出力は、読み取りパルス信号Ｒ
ＤＰによって与えられるサンプル・パルスに従ってサン
プル・ホールド回路２１３によって選択的にサンプル抽
出される。
【００３０】サンプル・ホールド回路２１３のサンプル
出力は非反転バッファ増幅器２１５および反転バッファ
増幅器２１７に送られる、これらの増幅器は読み取りパ
ルス信号ＲＤＰによって計時されるフリップフロップ２
１９の出力によって使用可能とされる。フリップフロッ
プ２１９のＤ入力は二重傾斜信号発生器２１１からの傾
斜識別信号ＳＬＯＰＥによって与えられる。特に、非反
転バッファ増幅器２１５はフリップフロップ２１９の負
出力ＳＷ−　を受け取り、このＳＷ−　が高レベルであ
るときに使用可能とされる。反転バッファ増幅器２１７
はフリップフロップ２１９の正出力ＳＷを受け取り、Ｓ
Ｗが高レベルであるときに使用可能とされる。したがっ
て、傾斜信号の傾斜がサンプリング時に負であるとき、
サンプル・ホールド回路２１３のサンプル出力は反転さ
れ、正移行の傾斜中に採用されたサンプルと同じ意味を
有するサンプル出力を与える。換言すれば、反転された
サンプルは正移行の傾斜として採用されたサンプルと同
じである。使用可能とされたバッファ増幅器は次のサン
プル・パルスの発生まで使用可能なままであり、この時
点で、この次のサンプル・パルスで傾斜信号ＤＲＡＭＰ
の傾斜の関数として適切なバッファ増幅器が使用可能と
される。
【００３１】非反転バッファ増幅器２１５および反転バ
ッファ増幅器２１７の出力は、任意の時点で一方の増幅
器のみが使用可能とされるので、相互に接続されており
、共通の出力が周波数整形を行うループ・フィルタ２１
８に送られる。ループ・フィルタ２１８は、必要とされ
得る付加的なループ利得を与えるように受動的でも能動
的でも良い。ループ・フィルタ２１８の出力は傾斜信号
発生器２１１に送られる傾斜制御電圧ＲＣＴＲＬを含む
。傾斜信号発生器２１１は、傾斜制御電圧ＲＣＴＲＬに
応答して傾斜を変えることに関して、図２のＰＬＬの傾
斜信号発生器１１１と同様の構成である。
【００３２】データ・クロックＲＣＬＫの発生のために
、傾斜信号発生器出力ＤＲＡＭＰおよび傾斜識別信号Ｓ
ＬＯＰＥはデータ・タイミング論理回路５０に送られる
。このデータ・タイミング論理回路は、たとえば、比較
器と、図２に示し、上述したような排他的論理和ゲート
とを包含する。
【００３３】図２のＰＬＬ１１０と同様に、図４のＰＬ
Ｌ２１０は、一方の増幅器から他方の増幅器の切り換え
がほぼ瞬間的であるため、傾斜放電時間による不感帯域
を避けることができる。
【００３４】次に図５を参照して、ここには本発明によ
るさらに別のＰＬＬ３１０が示してある。これは交互に
トラッキング機能と保持機能を与えて、従来のサンプル
・ホールド回路にある不感帯域を避ける２つのコンデン
サを有するトラック・ホールド回路を包含する。ＰＬＬ
３１０は傾斜信号発生器３１１を包含し、これは所定の
最大レベルに達した後に所定の最小レベルまで急速に放
電される一連の正移行傾斜を含む普通の傾斜信号を発生
する。傾斜信号の傾斜は傾斜制御信号ＲＣＴＲＬによっ
て制御される。
【００３５】　　傾斜信号は、第１、第２のトラッキン
グ制御スイッチ３１３ａ、３１３ｂに送られる。これら
のトラッキング制御スイッチは、読み取りパルス整形・
制御回路１５（図１）によって与えられる制御信号ＲＤ
Ｌに従って交互に開閉される。特に、第１トラッキング
制御スイッチ３１３ａは読み取り制御信号ＲＤＬを受け
取り、第２トラッキング制御スイッチ３１３ｂは読み取
り制御信号ＲＤＬに応答するインバータ３１５を経由し
てＲＤＬ−　を受け取る。こうして、任意所与の時点で
、トラッキング制御スイッチの一方のみが閉じ、他方が
開く。これらスイッチの切り換えの特別の制御を以下に
さらに説明する。
【００３６】第１トラッキング制御スイッチ３１３ａの
出力部は第１トラック／ホールド・コンデンサ３１７ａ
の１つの端子と第１ホールド制御スイッチ３１９ａの入
力部に接続される。第１トラック／ホールド・コンデン
サ３１７ａの他方の端子はアースに接続される。第１ホ
ールド制御スイッチ３１９ａはインバータ３１５によっ
て与えられるＲＤＬ−　信号によって制御される。
【００３７】第２トラッキング制御スイッチ３１３ｂの
出力部は第２トラック／ホールド・コンデンサ３１７ｂ
の一方の端子と第２ホールド制御スイッチ３１９ｂの入
力部に接続される。トラック／ホールド・コンデンサ３
１３ｂの他方の端子はアースに接続される。第２ホール
ド制御スイッチ３１９ｂは読み取り制御信号ＲＤＬによ
って制御される。
【００３８】図５のＰＬＬのトラック・ホールド回路は
概略的に次のように作動する。任意所与の時点で、トラ
ック／ホールド・コンデンサの一方のみがホールド・モ
ードにある。このモードは、対応したトラッキング制御
スイッチの開放状態と対応したホールド制御スイッチの
閉鎖状態とによって決定される。他方のトラック／ホー
ルド・コンデンサはトラック・モードにあり、このモー
ドは対応したトラッキング制御スイッチの閉鎖状態およ
び対応したホールド制御スイッチの閉鎖状態によって設
定される。スイッチの状態は読み取り制御信号ＲＤＬの
変換毎に変えられ、したがって、変換の間の任意所与の
時点で、一方のトラック／ホールド・コンデンサが傾斜
電圧をトラッキングするトラッキング・モードにあり、
他方のトラック／ホールド・コンデンサは読み取り制御
信号ＲＤＬが１つのレベルから他のレベルへ変換したと
きに傾斜信号が持つ電圧を保持するホールド・モードに
ある。読み取り制御信号の次の変換で、トラッキング中
のトラック／ホールド・コンデンサは変換時に傾斜信号
が持つ電圧を保持するホールド・モードに変化し、ホー
ルド中のトラック／ホールド・コンデンサは傾斜信号電
圧をトラッキングするトラッキング・モードに変化する
。
【００３９】読み取り制御信号ＲＤＬの変換は、それが
ＲＤＰパルスによって制御されるので、適切なサンプル
指令を効果的に与える。
【００４０】ホールド制御スイッチ３１７ａ、３１７ｂ
の出力部は相互に接続され、共通の出力が周波数整形を
行うループ・フィルタ３１８に送られる。ループ・フィ
ルタ３１８は受動的でも能動的であっても良く、必要と
される付加的なループ利得を得ることができる。ループ
・フィルタ３１８の出力は傾斜信号発生器３１１に送ら
れた傾斜制御電圧ＲＣＴＲＬを含む。
【００４１】図５には示していないが、データ・クロッ
クＲＣＬＫは、ここに示すＰＬＬで、たとえば、傾斜信
号がその所定の最小、最大電圧間にある基準電圧と交差
するときに切り替わる比較器で容易に発生させられる。
【００４２】トラック・ホールド回路によって、図５の
ＰＬＬは、普通のサンプル・ホールド回路と組み合って
いて、サンプル・パルスの発生毎にサンプル・コンデン
サが保持されているサンプル電圧から新しいサンプル電
圧まで容易に変化しなければならない有効タイミング・
ウィンドウの縮小を避けることができるという利点を持
つ。
【００４３】次に図６を参照して、ここには、本発明に
よるＰＬＬ４１０が概略的に示してあり、これは図２に
示すような二重傾斜信号と図６に示すようなトラック・
ホールド回路を利用している。このＰＬＬは二重傾斜信
号発生器４１１を包含しており、これは一連の正、負の
傾斜を含む二重傾斜信号ＤＲＡＭＰを発生する。この二
重傾斜信号ＤＲＡＭＰは所定の固定最大振幅および所定
の固定最小振幅に達するように拘束される。傾斜信号の
傾斜は、後述するように、サンプル・ホールド回路によ
って与えられる傾斜制御信号ＲＣＴＲＬによって制御さ
れる。休止状態（すなわち、傾斜制御信号ＲＣＴＲＬの
任意の固定レベルの状態）において、傾斜信号は一定の
基準電圧Ｖｒｅｆ　について対称的であり、正負の傾斜
は値等しく、符号が逆である。
【００４４】二重傾斜信号発生器４１１は、さらに、図
２の二重傾斜信号発生器によって与えられるＳＬＯＰＥ
信号とほぼ同じ特性を有する傾斜識別信号ＳＬＯＰＥを
発生する。ＰＬＬの動作を制御する傾斜識別信号ＳＬＯ
ＰＥの機能をさらに説明する。
【００４５】二重傾斜信号発生器４１１のＤＲＡＭＰ出
力は非反転バッファ増幅器４１３と反転バッファ増幅器
４１５に送られる。非反転バッファ増幅器４１３および
反転バッファ増幅器４１５は図２のＰＬＬについて先に
説明した非反転バッファ増幅器１１３、反転バッファ増
幅器１１５にほぼ類似した特性を有する。
【００４６】ここで、図６のＰＬＬ４１０によって発生
する２つの傾斜信号が非反転バッファ増幅器４１３なし
でも発生させ得ることに注目されたい。しかしながら、
構成によっては、二重のバッファ増幅器を持つ構成が好
ましいこともある。
【００４７】非反転バッファ増幅器４１３の出力は二重
傾斜の傾斜信号ＲＡＭＰ＋であり、これは第１対のトラ
ッキング制御スイッチ４１７ａ、４１７ｂに入力される
。これらのトラッキング制御スイッチの出力部は、それ
ぞれ、第１対のトラック／ホールド・コンデンサ４１９
ａ、４１９ｂの第１端子に接続してあり、これらのトラ
ック／ホールド・コンデンサの他方の端子はアースに接
続してある。トラッキング制御スイッチ４１７ａ、４１
７ｂの出力は、それぞれ、第１対のホールド制御スイッ
チ４２１ａ、４１２ｂに入力される。第１対のトラッキ
ング制御スイッチ４１７ａ、４１７ｂは、それぞれ、ト
ラッキング制御信号ＴＡ、ＴＢによって制御され、第１
対のホールド制御スイッチ４２１ａ、４２１ｂは、それ
ぞれ、ホールド制御信号ＨＡ、ＨＢによって制御される
。
【００４８】反転バッファ増幅器４１５の出力は第２対
のトラッキング制御スイッチ４１７ｃ、４１７ｄに入力
される二重傾斜の傾斜信号ＲＡＭＰ−である。これらの
トラッキング制御スイッチの出力部は、それぞれ、第２
対のトラック／ホールド・コンデンサ４１９ａ、４１９
ｂの第１端子に接続し、これらトラック／ホールド・コ
ンデンサの他方の端子はアースに接続してある。第２対
のトラッキング制御スイッチ４１７ｃ、４１７ｄの出力
は、さらに、それぞれ、第２対のホールド制御スイッチ
４２１ｃ，４２１ｄに入力される。この第２対のトラッ
キング制御スイッチ４１７ｃ、４１７ｄは、それぞれ、
トラッキング制御信号ＴＣ、ＴＤによって制御される。 第２対のホールド制御スイッチ４２１ｃ、４２１ｄは、
それぞれ、ホールド制御信号ＨＣ、ＨＤによって制御さ
れる。
【００４９】ホールド制御スイッチ４２１ａ、４２１ｂ
、４２１ｃ、４２１ｄの出力部は相互に接続してあり、
共通の出力は周波数整形を行うループ・フィルタ４１８
に送られる。ループ・フィルタ４１８は必要とされるか
も知れない付加的なループ利得を得るためには受動的で
も能動的でも良い。ループ・フィルタ４１８の出力は傾
斜信号発生器４１１に送られる傾斜制御電圧ＲＣＴＲＬ
を含む。
【００５０】図６のＰＬＬのトラック・ホールド回路は
、概略的に、次のように作動する。任意所与の時点で、
トラック／ホールド・コンデンサのうちの一方のみがホ
ールド・モードにある。ホールド・モードは、対応した
トラッキング制御スイッチの開放状態と対応したホール
ド制御スイッチの閉鎖状態によって決まる。他方の３つ
のコンデンサはトラック・モードにあり、このトラック
・モードは、対応したトラッキング制御スイッチの閉鎖
状態と対応したホールド制御スイッチの開放状態によっ
て設定される。ＲＤＰパルスの発生時、ホールド・コン
デンサがトラッキング・コンデンサとなり、トラッキン
グ・コンデンサの１つがホールド・コンデンサとなる。 スイッチの切り換えは適切に制御され、ホールド・モー
ドのコンデンサがＲＤＰパルスの次の発生でホールド・
コンデンサとして選ばれないようにする。
【００５１】図６を続けて参照して、ＰＬＬ４１０は、
さらに、図７のＰＬＬにおけるトラッキング制御、ホー
ルド制御のスイッチの切り換えを制御するための切り換
え制御回路６０を包含する。二重傾斜信号発生器４１１
からの傾斜識別信号ＳＬＯＰＥは第１、第２の論理積ゲ
ート５１１、５１３に入力される。傾斜識別信号ＳＬＯ
ＰＥの補数がインバータ５１９を経由して第３、第４の
論理積ゲート５１５、５１７に入力される。読み取り回
路１５からの読み取り制御信号ＲＤＬは第１論理積ゲー
ト５１１および第３論理積ゲート５１５にさらなる入力
として送られる。制御信号ＲＤＬの補数がインバータ５
２１を経由して第２、第４の論理積ゲート５１３、５１
７にさらなる入力として与えられる。
【００５２】論理積ゲート５１１、５１３、５１５、５
１７の出力は、それぞれ、読み取りパルス信号ＲＤＰに
よって計時される第１〜第４のフリップフロップ５２３
ａ、５２３ｂ、５２３ｃ、５２３ｄのＤ入力部に送られ
る。
【００５３】第１フリップフロップ５２３ａの正出力は
ホールド制御スイッチ４２１ａのための制御信号ＨＡを
与え、第１フリップフロップ５２３ａの負出力はトラッ
キング制御スイッチ４１７ａのための制御信号ＴＡを与
える。第２フリップフロップ５２３ｂの正出力はホール
ド制御スイッチ４２１ｂのための制御信号ＨＢを与え、
第２フリップフロップ５２３ｂの負出力はトラッキング
制御スイッチ４１７ｂのための制御信号ＴＢを与える。 第３フリップフロップ５２３ｃの正出力はホールド制御
スイッチ４２１ｃのための制御信号ＨＣを与え、第３フ
リップフロップ５２３ｃの負出力はトラッキング制御ス
イッチ４１７ｃのための制御信号ＴＣを与える。第４フ
リップフロップ５２３ｄの正出力はホールド制御スイッ
チ４２１ｄのための制御信号ＨＤを与え、第４フリップ
フロップ５２３ｄの負出力はトラッキング制御スイッチ
４１７ｄのための制御信号ＴＤを与える。
【００５４】スイッチ制御回路は、次のように作動して
ホールド・コンデンサを選ぶ。傾斜信号発生器４１１に
よって与えられる二重傾斜信号ＤＲＡＭＰの傾斜が正の
とき、候補のコンデンサは第１対のトラック／ホールド
・コンデンサ４１７ａ、４１７ｂのうちの一方である。 二重傾斜信号ＤＲＡＭＰの傾斜が負の場合、候補のコン
デンサは第２対のトラック／ホールド・コンデンサ４１
７ｃ、４１７ｄのうちの一方である。所与のＤＲＡＭＰ
傾斜についての候補間におけるように、選択はＲＤＰパ
ルスが生じた時点での制御ＲＤＬの状態にが存すする。 ＲＤＰパルスが発生したときにもしＲＤＬが高レベルで
あれば、ＤＲＡＭＰの傾斜に応じて、コンデンサ４１７
ａまたは４１７ｃのいずれかがホールド・コンデンサと
なる。ＲＤＰパルスが発生したときにもしＲＤＬが低レ
ベルであれば、ＤＲＡＭＰの傾斜に応じて、コンデンサ
４１７ｂまたは４１７ｄのいずれかがホールド・コンデ
ンサとなる。
【００５５】したがって、切り換え制御回路に従って、
ホールド・コンデンサは、二重傾斜信号ＤＲＡＭＰの所
与の傾斜のときに２つ以上のＲＤＰパルスが生じたとし
ても、ＲＤＰパルスの発生毎に変化する。これは、選択
が各ＲＤＰパルスと一緒に状態を変える読み取り制御信
号ＲＤＬの状態に基づいているからである。
【００５６】データ・クロックＲＣＬＫの発生のために
、傾斜信号発生器出力ＤＲＡＭＰおよび傾斜識別信号Ｓ
ＬＯＰＥはデータ・タイミング論理回路５０に送られる
。この回路は、たとえば、図２に示すように、比較器と
、排他的論理和ゲートとを包含する。
【００５７】図７のタイミング図は、図６のＰＬＬにお
けるバッファ増幅器によって与えられるような傾斜信号
ＲＡＭＰ＋、ＲＡＭＰ−、傾斜識別信号ＳＬＯＰＥ、デ
ータ・クロックＲＣＬＫ、切り換え制御回路の論理積ゲ
ートの出力、制御回路フリップフロップによって与えら
れるホールド・スイッチ制御信号、ＲＤＰパルスの特別
に示した発生時および読み取り制御信号ＲＤＬの変化に
ついてのトラック／ホールド・コンデンサの電圧ＣＡ、
ＣＢ、ＣＣ、ＣＤおよび傾斜制御電圧ＲＣＴＲＬのタイ
ミングを概略的に示している。トラッキング制御信号Ｔ
Ａ、ＴＢ、ＴＣ、ＴＤは、それぞれ、対応したホールド
制御信号ＨＡ、ＨＢ、ＨＣ、ＨＤの補数である。ＲＤＰ
読み取りパルスのタイミングの小さな変化が図７のタイ
ミング図に示してあるが、傾斜信号への変化は非常に小
さいので、傾斜信号およびデータ・クロックについての
変化はまったく示していない。当業者には明らかなよう
に、ＰＬＬのループ・フィルタは高周波変動をならし、
低周波変動を増幅する。
【００５８】二重傾斜およびトラック・ホールド回路の
結果として、図６のＰＬＬが傾斜放電時間およびサンプ
ル・パルス幅によって生じるタイミング・ウィンドウ縮
小を避けることができる。
【００５９】明確に示さないが、トラック・ホールド位
相比較器を持つ二重傾斜ＰＬＬの別の構成も図４の二重
傾斜ＰＬＬと図６のトラック・ホールド位相比較器とに
基づくことができることは明らかであろう。
【００６０】サンプル・ホールド式位相比較器を有する
フェーズロックループにおける有意のタイミング・ウィ
ンドウ縮小を避ける技術を開示してきた。本発明による
フェーズロックループは、より高い作動周波数で、かつ
、ほぼタイミング・ウィンドウ縮小が許されない用途に
おいて有利に利用される。上記の技術はテープ・ドライ
ブと関連して開示してきたが、この技術がメディア移動
速度のトラッキングを必要とする他のドライブ、たとえ
ば、ディスク・ドライブにも応用できることは了解され
たい。
【００６１】本発明の特別の実施例について説明してき
たが、特許請求の範囲に記載した発明の範囲および精神
から逸脱することなく種々の修正、変更を当業者がなし
得る。
【図面の簡単な説明】
【図１】本発明を利用するテープ・ドライブの読み取り
構成要素を示す概略ブロック図である
【図２】本発明による二重傾斜フェーズロックループの
構成を示すブロック図である。
【図３】図２の二重傾斜フェーズロックループにおける
信号のタイミングを概略的に示すタイミング図である。
【図４】本発明による二重傾斜フェーズロックループの
別の構成のブロック図である。
【図５】トラック・ホールド回路位相比較器を有するフ
ェーズロックループのブロック図である。
【図６】トラック・ホールド回路位相比較器を有する二
重傾斜フェーズロックループのブロック図である。
【図７】第１図の読み取り回路および第６図のフェーズ
ロックループで利用される信号のタイミングを概略的に
示すタイミング図である。
【符号の説明】
１５　　　　　　パルス整形・制御回路１７　　　　　
　フェーズロックループ１９　　　　　　復調器 ５０　　　　　　データ・タイミング論理回路５１　　
　　　　比較器 ５３　　　　　　排他的論理和ゲート ６０　　　　　　切り換え制御回路 １１１　　　　二重傾斜信号発生器 １１３　　　　非反転バッファ増幅器 １１５　　　　反転バッファ増幅器 １１７ａ　　サンプル・ホールド回路 １１７ｂ　　サンプル・ホールド回路 １１８　　　　ループ・フィルタ １１９　　　　インバータ ２１０　　　　二重傾斜フェーズロックループ２１３　
　　　サンプル・ホールド回路２１５　　　　非反転バ
ッファ増幅器 ２１７　　　　反転バッファ増幅器 ２１８　　　　ループ・フィルタ ２１９　　　　フリップフロップ ３１０　　　　フェーズロックループ ３１１　　　　傾斜信号発生器 ３１３ａ　　トラッキング制御スイッチ３１３ｂ　　ト
ラッキング制御スイッチ３１５　　　　インバータ ３１７ａ　　第１トラック／ホールド・コンデンサ３１
７ｂ　　第２トラック／ホールド・コンデンサ３１９ａ
　　第１ホールド制御スイッチ３１９ｂ　　第２ホール
ド制御スイッチ４１０　　　　フェーズロックループ ４１１　　　　二重傾斜信号発生器 ４１３　　　　非反転バッファ増幅器 ４１５　　　　反転バッファ増幅器 ４１７ａ　　トラッキング制御スイッチ４１７ｂ　　ト
ラッキング制御スイッチ４１７ｃ　　トラッキング制御
スイッチ４１７ｄ　　トラッキング制御スイッチ４１８
　　　　ループ・フィルタ ４１９ａ　　トラック／ホールド・コンデンサ４１９ｂ
　　トラック／ホールド・コンデンサ４１９ｃ　　トラ
ック／ホールド・コンデンサ４１９ｃ　　トラック／ホ
ールド・コンデンサ４２１ａ　　ホールド制御スイッチ ４２１ｂ　　ホールド制御スイッチ ４２１ｃ　　ホールド制御スイッチ ４２１ｄ　　ホールド制御スイッチ ５１１　　　　第１論理積ゲート ５１３　　　　第２論理積ゲート ５１５　　　　第３論理積ゲート ５１７　　　　第４論理積ゲート ５１９　　　　インバータ ５２１　　　　インバータ ５２３ａ　　第１フリップフロップ ５２３ｂ　　第２フリップフロップ ５２３ｃ　　第３フリップフロップ ５２３ｄ　　第４フリップフロップ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】　　制御信号に応答して、この制御信号の
    レベルによって制御される交互の第１、第２の互いに反
    対の符号の勾配を有する二重傾斜の傾斜信号を発生する
    傾斜信号発生手段と、サンプル制御パルスに応答して、
    １つのサンプル・パルス毎に前記二重傾斜の振幅を示す
    出力を発生するサンプリング手段と、このサンプリング
    手段の前記出力に応答して前記傾斜信号発生手段に制御
    信号を送る手段とを包含するフェーズロックループ。
  2. 【請求項２】　　請求項１記載のフェーズロックループ
    において、前記サンプリング手段が、前記傾斜信号に応
    答して前記傾斜信号の非反転レプリカを発生する非反転
    手段と、前記傾斜信号に応答して前記傾斜信号の反転レ
    プリカを発生する反転手段と、前記サンプル制御パルス
    に応答し、前記傾斜信号が第１の傾斜を有するときに前
    記非反転傾斜信号レプリカをサンプル抽出可能となる第
    １サンプル・保持回路と、前記サンプル制御パルスに応
    答し、前記傾斜信号が第２の傾斜を有するときに前記反
    転傾斜信号レプリカをサンプル抽出可能となる第２サン
    プル・保持回路とを包含することを特徴とするフェーズ
    ロックループ。
  3. 【請求項３】　　請求項２記載のフェーズロックループ
    において、前記非反転手段が非反転バッファ増幅器を包
    含し、前記反転手段が反転バッファ増幅器を包含するこ
    とを特徴とするフェーズロックループ。
  4. 【請求項４】　　請求項１記載のフェーズロックループ
    において、前記サンプリング手段が、サンプル制御パル
    スに応答して１つのサンプル・パルス毎に前記二重傾斜
    の傾斜信号の振幅を表わすサンプル出力を発生するサン
    プル・ホールド回路と、前記サンプル出力に応答し、前
    記傾斜信号が第１傾斜を有し、前記サンプリング手段出
    力を発生するときに１つのサンプル・パルスの発生で使
    用可能となり、次のサンプル・パルスの発生まで使用可
    能状態に留まる非反転手段と、前記サンプル出力に応答
    し、前記傾斜信号が第２傾斜を有し、前記サンプル出力
    を反転させて前記サンプリング手段出力を発生させると
    きに１つのサンプル・パルスの発生で使用可能とされ、
    次のサンプル・パルスの発生まで使用可能状態に留まる
    反転手段とを包含することを特徴とするフェーズロック
    ループ。
  5. 【請求項５】　　請求項４記載のフェーズロックループ
    において、前記非反転手段が非反転バッファ増幅器を包
    含し、前記反転手段が反転バッファ増幅器を包含するこ
    とを特徴とするフェーズロックループ。
  6. 【請求項６】　　トラッキングすべきタイミングを示す
    サンプル制御パルスに応答するフェーズロックループで
    あって、傾斜制御信号に応答し、（ａ）制御信号のレベ
    ルによって制御される交互の第１、第２の互いに反対の
    符号の傾斜を有する第１の二重傾斜の傾斜信号および（
    ｂ）この第１の二重傾斜の傾斜信号の反転レプリカを含
    む第２の二重傾斜の傾斜信号を発生する傾斜信号発生手
    段と、サンプル制御パルスに応答して、（ａ）前記二重
    傾斜傾斜信号が第１傾斜を有するときに前記第１の二重
    傾斜傾斜信号をサンプル抽出し、（ｂ）次のサンプル制
    御パルスが発生するまでこのサンプルを保持する第１の
    サンプル・ホールド回路と、サンプル制御パルスに応答
    して、（ａ）前記二重傾斜傾斜信号が第１傾斜を有する
    ときに前記第２の二重傾斜傾斜信号をサンプル抽出し、
    （ｂ）次のサンプル制御パルスが発生するまでこのサン
    プルを保持する第２のサンプル・ホールド回路と、保持
    されたサンプルに応答して傾斜制御信号を発生する手段
    とを包含することを特徴とするフェーズロックループ。
  7. 【請求項７】　　第１、第２の状態の間でトグル作動し
    てトラッキングされるべきタイミングを示す制御信号に
    応答するフェーズロックループであって、傾斜制御信号
    に応答して、この傾斜制御信号のレベルによって制御さ
    れる傾斜を有する傾斜信号を発生する傾斜信号発生器と
    、制御信号に応答して、この制御信号が第１状態にある
    ときに前記傾斜信号をトラッキングし、制御信号が第２
    状態にあるときに前記傾斜信号の振幅を保持する第１ト
    ラック・ホールド手段であり、第１状態から第２状態へ
    の制御信号の移行時に保持された振幅が前記傾斜信号の
    振幅に一致するようにした第１トラック・ホールド手段
    と、制御信号に応答して、この制御信号が第２状態にあ
    るときに前記傾斜信号をトラッキングし、制御信号が第
    １状態にあるときに前記傾斜信号の振幅を保持する第２
    トラック・ホールド手段であり、第２状態から第１状態
    への制御信号の移行時に保持された振幅が前記傾斜信号
    の振幅に一致するようにした第２トラック・ホールド手
    段と、前記保持された振幅に応答して前記傾斜信号発生
    器に傾斜制御信号を与える手段とを包含することを特徴
    とするフェーズロックループ。
  8. 【請求項８】　　請求項７記載のフェーズロックループ
    において、前記第１トラック・ホールド手段が、第１の
    トラック・ホールド・コンデンサと、制御信号の第１状
    態に従って閉ざされ、前記第１トラック・ホールド・コ
    ンデンサへ傾斜信号を送り、前記コンデンサに前記傾斜
    信号をトラッキングするのを許す第１トラック切り換え
    手段であり、制御信号の第２状態に従って開かれる第１
    トラック切り換え手段と、制御信号の第２状態に従って
    閉ざされ、第１状態から第２状態への制御信号の移行時
    に前記第１トラック・ホールド・コンデンサに前記傾斜
    信号の振幅を保持するのを許す第１出力切り換え手段と
    を包含し、また、前記第２トラック・ホールド手段が、
    第２のトラック・ホールド・コンデンサと、制御信号の
    第２状態に従って閉ざされ、前記第２トラック・ホール
    ド・コンデンサへ選択的に傾斜信号を送り、前記コンデ
    ンサに前記傾斜信号をトラッキングするのを許す第２ト
    ラック切り換え手段であり、制御信号の第１状態に従っ
    て開かれる第２トラック切り換え手段と、制御信号の第
    １状態に従って閉ざされ、第２状態から第１状態への制
    御信号の移行時に前記第２トラック・ホールド・コンデ
    ンサに前記傾斜信号の振幅を保持するのを許す第２出力
    切り換え手段とを包含することを特徴とするフェーズロ
    ックループ。
  9. 【請求項９】　　トラッキングすべきタイミングを示す
    サンプル制御パルスおよびサンプル制御パルスの発生時
    に第１、第２の状態の間でトグル作動する制御信号に応
    答するフェーズロックループであって、傾斜制御信号に
    応答し、（ａ）制御信号のレベルによって制御される交
    互の第１、第２の互いに反対の符号の傾斜を有する第１
    の二重傾斜の傾斜信号および（ｂ）この第１の二重傾斜
    の傾斜信号の反転レプリカを含む第２の二重傾斜の傾斜
    信号を発生する傾斜信号発生手段と、サンプル制御パル
    スに応答して、（ａ）前記第１の二重傾斜傾斜信号をト
    ラッキングし、（ｂ）前記第１二重傾斜傾斜信号が第１
    傾斜を有するときにサンプル・パルスの発生毎に前記第
    １二重傾斜傾斜信号をサンプル抽出し、（ｃ）サンプル
    ・パルスの次の発生までこのサンプルを保持する第１ト
    ラック・ホールド手段と、サンプル制御パルスに応答し
    て、（ａ）この第２の二重傾斜の傾斜信号をトラッキン
    グし、（ｂ）前記傾斜信号が第１傾斜を有するときにサ
    ンプル・パルスの発生毎に前記第２の二重傾斜傾斜信号
    をサンプル抽出し、（ｃ）次のサンプル・パルスの発生
    までこのサンプルを保持する第２トラック・ホールド手
    段と、前記保持された振幅に応答して傾斜制御信号を発
    生する手段とを包含することを特徴とするフェーズロッ
    クループ。
  10. 【請求項１０】　　請求項９記載のフェーズロックルー
    プにおいて、前記第１トラック・ホールド手段が、第１
    のトラック・ホールド・コンデンサと、前記第１二重傾
    斜傾斜信号を前記第１トラック・ホールド・コンデンサ
    に選択的に与える第１トラッキング切り換え手段と、前
    記第１トラック・ホールド・コンデンサに電圧を選択的
    に出力する第１ホールド切り換え手段と、第２トラック
    ・ホールド・コンデンサと、前記第１二重傾斜傾斜信号
    を前記第２トラック・ホールド・コンデンサに選択的に
    与える第２トラッキング切り換え手段と、前記第２トラ
    ック・ホールド・コンデンサに電圧を選択的に出力する
    第２ホールド切り換え手段とを包含し、前記第１、第２
    のトラッキング切り換え手段および前記第１、第２のホ
    ールド切り換え手段が、前記第１二重傾斜傾斜信号が第
    １傾斜を有し、制御信号が第１状態にあるときにサンプ
    ル・パルスの発生毎に前記第１トラック・ホールド・コ
    ンデンサが前記第１二重傾斜傾斜信号の振幅を保持し、
    前記第１二重傾斜傾斜信号が第１傾斜を有し、制御信号
    が第２状態にあるときにサンプル・パルスの発生毎に前
    記第２トラック・ホールド・コンデンサが前記第１二重
    傾斜傾斜信号の振幅を保持するように制御され、また、
    前記第２トラック・ホールド手段が、第３のトラック・
    ホールド・コンデンサと、前記第２二重傾斜傾斜信号を
    前記第３トラック・ホールド・コンデンサに選択的に与
    える第３トラッキング切り換え手段と、前記第３トラッ
    ク・ホールド・コンデンサに電圧を選択的に出力する第
    ３ホールド切り換え手段と、第４トラック・ホールド・
    コンデンサと、前記第２二重傾斜傾斜信号を前記第４ト
    ラック・ホールド・コンデンサに選択的に与える第４ト
    ラッキング切り換え手段と、前記第４トラック・ホール
    ド・コンデンサに電圧を選択的に出力する第４ホールド
    切り換え手段とを包含し、前記第３、第４のトラッキン
    グ切り換え手段および前記第３、第４のホールド切り換
    え手段が、前記第２二重傾斜傾斜信号が第１傾斜を有し
    、制御信号が第１状態にあるときにサンプル・パルスの
    発生毎に前記第３トラック・ホールド・コンデンサが前
    記第２二重傾斜傾斜信号の振幅を保持し、前記第２二重
    傾斜傾斜信号が第１傾斜を有し、制御信号が第２状態に
    あるときにサンプル・パルスの発生毎に前記第４トラッ
    ク・ホールド・コンデンサが前記第２二重傾斜傾斜信号
    の振幅を保持するように制御されることを特徴とするフ
    ェーズロックループ。
  11. 【請求項１１】　　トラッキングすべきタイミングを示
    すサンプル制御パルスに応答するフェーズロックループ
    において、傾斜制御信号に応答して、この制御信号のレ
    ベルによって制御される交互の第１、第２の互いに符号
    の反対の傾斜を有する二重傾斜傾斜信号を発生する傾斜
    信号発生手段と、サンプル制御パルスに応答して、（ａ
    ）前記二重傾斜傾斜信号をトラッキングし、（ｂ）前記
    二重傾斜傾斜信号が第１傾斜を有するときにサンプル・
    パルスの発生毎に前記二重傾斜傾斜信号をサンプル抽出
    し、（ｃ）サンプル・パルスの次の発生までこのサンプ
    ル出力を保持する第１トラック・ホールド手段と、サン
    プル制御パルスに応答して、（ａ）前記二重傾斜傾斜信
    号をトラッキングし、（ｂ）前記二重傾斜傾斜信号が第
    １傾斜を有するときにサンプル・パルスの発生毎に前記
    二重傾斜傾斜信号をサンプル抽出し、（ｃ）次のサンプ
    ル・パルスの発生までこのサンプル出力を保持する第２
    トラック・ホールド手段と、前記保持された振幅に応答
    して傾斜制御信号を発生する手段とを包含することを特
    徴とするフェーズロックループ。
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US (1) US5006819A (ja)
JP (1) JPH04313916A (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5287478A (en) * 1991-08-06 1994-02-15 R-Byte, Inc. Digital data tape storage system utilizing plurality of read/write heads with system diagnostic capability
JP2897795B2 (ja) * 1991-10-31 1999-05-31 日本電気株式会社 サンプルホールド型位相比較回路
US5867332A (en) * 1992-06-22 1999-02-02 Fujitsu Limited Window margining apparatus with delayed read data single shot (DRDSS) circuit for adjustably delaying a data pulse reproduced from a data storage device
US5570243A (en) * 1993-06-22 1996-10-29 Fujitsu Limited Variable delay circuit including current mirror and ramp generator circuits for use in the read channel of a data storage device
US5699204A (en) * 1995-11-08 1997-12-16 Phase Metrics Method and apparatus for the coherent demodulation of an amplified modulated carrier using a dual track and hold amplifier and the application of said method and apparatus to measurement of magnetic media performance
US6327463B1 (en) 1998-05-29 2001-12-04 Silicon Laboratories, Inc. Method and apparatus for generating a variable capacitance for synthesizing high-frequency signals for wireless communications
US7242912B2 (en) * 1998-05-29 2007-07-10 Silicon Laboratories Inc. Partitioning of radio-frequency apparatus
US6311050B1 (en) * 1998-05-29 2001-10-30 Silicon Laboratories, Inc. Single integrated circuit phase locked loop for synthesizing high-frequency signals for wireless communications and method for operating same
US7035607B2 (en) * 1998-05-29 2006-04-25 Silicon Laboratories Inc. Systems and methods for providing an adjustable reference signal to RF circuitry
US6993314B2 (en) 1998-05-29 2006-01-31 Silicon Laboratories Inc. Apparatus for generating multiple radio frequencies in communication circuitry and associated methods
US7092675B2 (en) * 1998-05-29 2006-08-15 Silicon Laboratories Apparatus and methods for generating radio frequencies in communication circuitry using multiple control signals
US6574288B1 (en) 1998-05-29 2003-06-03 Silicon Laboratories Inc. Method and apparatus for adjusting a digital control word to tune synthesized high-frequency signals for wireless communications
US6167245A (en) * 1998-05-29 2000-12-26 Silicon Laboratories, Inc. Method and apparatus for operating a PLL with a phase detector/sample hold circuit for synthesizing high-frequency signals for wireless communications
US7221921B2 (en) * 1998-05-29 2007-05-22 Silicon Laboratories Partitioning of radio-frequency apparatus
US6150891A (en) 1998-05-29 2000-11-21 Silicon Laboratories, Inc. PLL synthesizer having phase shifted control signals
US6137372A (en) 1998-05-29 2000-10-24 Silicon Laboratories Inc. Method and apparatus for providing coarse and fine tuning control for synthesizing high-frequency signals for wireless communications
US6304146B1 (en) 1998-05-29 2001-10-16 Silicon Laboratories, Inc. Method and apparatus for synthesizing dual band high-frequency signals for wireless communications
US6233441B1 (en) 1998-05-29 2001-05-15 Silicon Laboratories, Inc. Method and apparatus for generating a discretely variable capacitance for synthesizing high-frequency signals for wireless communications
US6308055B1 (en) * 1998-05-29 2001-10-23 Silicon Laboratories, Inc. Method and apparatus for operating a PLL for synthesizing high-frequency signals for wireless communications
WO2001071921A1 (fr) * 2000-03-21 2001-09-27 Nippon Telegraph And Telephone Corporation Boucle a phase asservie
US6819784B1 (en) * 2000-04-04 2004-11-16 Upek, Inc. Method of and system for compensating for injection gradient in a capacitive sensing circuit array
US7285999B2 (en) * 2003-03-28 2007-10-23 Nxp B.V. Circuit for use in frequency or phase detector
CA2613241A1 (en) 2005-06-21 2007-01-04 Cardiomems, Inc. Method of manufacturing implantable wireless sensor for in vivo pressure measurement
US8570186B2 (en) 2011-04-25 2013-10-29 Endotronix, Inc. Wireless sensor reader
US8154389B2 (en) 2007-03-15 2012-04-10 Endotronix, Inc. Wireless sensor reader
US10003862B2 (en) 2007-03-15 2018-06-19 Endotronix, Inc. Wireless sensor reader
US8493187B2 (en) * 2007-03-15 2013-07-23 Endotronix, Inc. Wireless sensor reader
WO2014070316A1 (en) 2012-09-14 2014-05-08 Endotronix, Inc. Pressure sensor, anchor, delivery system and method
US9996712B2 (en) 2015-09-02 2018-06-12 Endotronix, Inc. Self test device and method for wireless sensor reader
US10430624B2 (en) 2017-02-24 2019-10-01 Endotronix, Inc. Wireless sensor reader assembly
US11615257B2 (en) 2017-02-24 2023-03-28 Endotronix, Inc. Method for communicating with implant devices
US10439561B2 (en) * 2017-03-03 2019-10-08 Texas Instruments Incorporated Reducing offset from an amplifier output without a low pass filter
AU2018254569B2 (en) 2017-04-20 2022-05-12 Endotronix, Inc. Anchoring system for a catheter delivered device
EP3654835A1 (en) 2017-07-19 2020-05-27 Endotronix, Inc. Physiological monitoring system

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7905540A (nl) * 1979-07-17 1981-01-20 Philips Nv Fasevergelijkschakeling.
US4496912A (en) * 1982-06-10 1985-01-29 General Electric Company Phase locked loop with oscillator blocking for improved acquisition time

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Publication number Publication date
US5006819A (en) 1991-04-09

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