JPH1069789A - 強誘電体半導体メモリ装置のインプリント補償方法及び回路 - Google Patents
強誘電体半導体メモリ装置のインプリント補償方法及び回路Info
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Abstract
(57)【要約】
【課題】 強誘電体メモリにおける強誘電体キャパシタ
のインプリントを補償する回路を提供する。 【解決手段】 インプリント補償回路は、パッド６の電
圧を感知して、カラムデコーダ１６及びセンスアンプ４
８，５０を制御することによりカラムライン６２，６４
を定電位としてストレージ電極３８ａ，４２ａへ伝える
と共に、パルス発生部２０からインプリント補償電圧を
発生させてプレート電極３８ｂ，４２ｂへ伝える第１補
償制御部２４と、パッド８の電圧を感知して、パルス発
生部２０を制御してプレート電極へ定電位を伝えると共
に、データパッド１０に提供される電圧を書込動作によ
りカラムラインへ伝送してセンスアンプにより増幅させ
インプリント補償電圧としてストレージ電極へ伝える第
２補償制御回路２８と、を有してなる。
のインプリントを補償する回路を提供する。 【解決手段】 インプリント補償回路は、パッド６の電
圧を感知して、カラムデコーダ１６及びセンスアンプ４
８，５０を制御することによりカラムライン６２，６４
を定電位としてストレージ電極３８ａ，４２ａへ伝える
と共に、パルス発生部２０からインプリント補償電圧を
発生させてプレート電極３８ｂ，４２ｂへ伝える第１補
償制御部２４と、パッド８の電圧を感知して、パルス発
生部２０を制御してプレート電極へ定電位を伝えると共
に、データパッド１０に提供される電圧を書込動作によ
りカラムラインへ伝送してセンスアンプにより増幅させ
インプリント補償電圧としてストレージ電極へ伝える第
２補償制御回路２８と、を有してなる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ、中でも特
に、強誘電体を電極間にもつ強誘電体キャパシタをメモ
リセルに使用した強誘電体半導体メモリ装置(ferroelec
tric semiconductor memory device) に関する。
に、強誘電体を電極間にもつ強誘電体キャパシタをメモ
リセルに使用した強誘電体半導体メモリ装置(ferroelec
tric semiconductor memory device) に関する。
【０００２】
【従来の技術】強誘電体半導体メモリ装置のキャパシタ
では、強誘電体が２つの金属電極、アクセストランジス
タに接続するセル用であればストレージ電極とプレート
電極との間に介在する。よく知られているように、その
強誘電体材料には、ＰＺＴやＰＬＺＴ、或いはチタン酸
バリウム(Barium Titanate) などが使用される。例え
ば、ＰＺＴによるキャパシタを用いたダイナミックセル
について、Kazuhiro Hoshibaによる米国特許第５，１８
９，５９４号に開示されている。
では、強誘電体が２つの金属電極、アクセストランジス
タに接続するセル用であればストレージ電極とプレート
電極との間に介在する。よく知られているように、その
強誘電体材料には、ＰＺＴやＰＬＺＴ、或いはチタン酸
バリウム(Barium Titanate) などが使用される。例え
ば、ＰＺＴによるキャパシタを用いたダイナミックセル
について、Kazuhiro Hoshibaによる米国特許第５，１８
９，５９４号に開示されている。
【０００３】このようなメモリセルでは、強誘電体のヒ
ステリシスループ特性を利用してデータを記憶する。図
１は、強誘電体の典型的なヒステリシスループ特性を示
すもので、Ｘ軸が電界の強さ（電圧）、Ｙ軸が分極（電
荷）である。Ｖｃは抗電圧(coercive voltage)で、分極
方向を大きく反転させる電圧（電束密度が零になる電界
の強さ）を示している。
ステリシスループ特性を利用してデータを記憶する。図
１は、強誘電体の典型的なヒステリシスループ特性を示
すもので、Ｘ軸が電界の強さ（電圧）、Ｙ軸が分極（電
荷）である。Ｖｃは抗電圧(coercive voltage)で、分極
方向を大きく反転させる電圧（電束密度が零になる電界
の強さ）を示している。
【０００４】データ記憶で抗電圧Ｖｃより大きなポジテ
ィブ飽和電圧が強誘電体キャパシタの２極間に印加され
ると、分極（電荷）はヒステリシス曲線に沿って点ａま
で増加する。その後に供給電圧がオフされても電荷量
は、ヒステリシス曲線に沿って点ａから点Ａまでしか減
少せず、従って強誘電体キャパシタは、２進データ
“１”を示す分極値Ｐｒを保持する。一方、データ
“０”を書込む場合には、抗電圧Ｖｃより大きなネガテ
ィブ飽和電圧を２極間に印加することで分極を点ｂへ移
動させる。すると、供給電圧を断ってもヒステリシス曲
線に沿って点Ｂまでしか分極は変化せず、−Ｐｒ値が保
持される。これにより、感知回路のデータ感知が容易に
なる。
ィブ飽和電圧が強誘電体キャパシタの２極間に印加され
ると、分極（電荷）はヒステリシス曲線に沿って点ａま
で増加する。その後に供給電圧がオフされても電荷量
は、ヒステリシス曲線に沿って点ａから点Ａまでしか減
少せず、従って強誘電体キャパシタは、２進データ
“１”を示す分極値Ｐｒを保持する。一方、データ
“０”を書込む場合には、抗電圧Ｖｃより大きなネガテ
ィブ飽和電圧を２極間に印加することで分極を点ｂへ移
動させる。すると、供給電圧を断ってもヒステリシス曲
線に沿って点Ｂまでしか分極は変化せず、−Ｐｒ値が保
持される。これにより、感知回路のデータ感知が容易に
なる。
【０００５】
【発明が解決しようとする課題】図１のように典型的な
ヒステリシスループは零を挟んで対称的である。しか
し、多様な条件によりヒステリシスループの対称性が影
響を受けることもあり、例えば、強誘電体メモリでは製
造工程における温度、圧力、機械的ストレスなどにより
ループがずれることがある。そのようなループのずれを
“インプリント(imprint) ”と呼んでいる。図２に、そ
のヒステリシスループのインプリント現象を示してあ
る。
ヒステリシスループは零を挟んで対称的である。しか
し、多様な条件によりヒステリシスループの対称性が影
響を受けることもあり、例えば、強誘電体メモリでは製
造工程における温度、圧力、機械的ストレスなどにより
ループがずれることがある。そのようなループのずれを
“インプリント(imprint) ”と呼んでいる。図２に、そ
のヒステリシスループのインプリント現象を示してあ
る。
【０００６】図２のヒステリシスループと図１の正常な
ヒステリシスループとを比較して見れば明らかなよう
に、インプリントが発生すると点Ａと点Ｂとの間の電荷
差は相当に変化する。つまりインプリントは、データの
感知マージンを大幅に減少させ、強誘電体キャパシタの
データ記憶特性に影響する。
ヒステリシスループとを比較して見れば明らかなよう
に、インプリントが発生すると点Ａと点Ｂとの間の電荷
差は相当に変化する。つまりインプリントは、データの
感知マージンを大幅に減少させ、強誘電体キャパシタの
データ記憶特性に影響する。
【０００７】例えば図２Ａの場合を具体的にみてみる
と、まず、抗電圧Ｖｃが＋側へ移動してしまっているの
で、点Ｂから点Ａへ分極（電荷）を変化させるためには
過大な供給電圧が必要となる。もし供給電圧が抗電圧Ｖ
ｃよりも小さくなるほどのインプリントが生じてしまう
と、キャパシタの“０”から“１”へのデータ反転を行
うことができなくなる。その一方、点Ａから点Ｂへの変
化は、ノイズによる電圧変化でも簡単に発生する結果と
なり、“１”から“０”への誤データ反転が生じやすく
なってしまう。
と、まず、抗電圧Ｖｃが＋側へ移動してしまっているの
で、点Ｂから点Ａへ分極（電荷）を変化させるためには
過大な供給電圧が必要となる。もし供給電圧が抗電圧Ｖ
ｃよりも小さくなるほどのインプリントが生じてしまう
と、キャパシタの“０”から“１”へのデータ反転を行
うことができなくなる。その一方、点Ａから点Ｂへの変
化は、ノイズによる電圧変化でも簡単に発生する結果と
なり、“１”から“０”への誤データ反転が生じやすく
なってしまう。
【０００８】このような課題に着目して本発明の目的
は、強誘電体キャパシタのインプリントによる性能劣化
を補う手法を提供することにある。
は、強誘電体キャパシタのインプリントによる性能劣化
を補う手法を提供することにある。
【０００９】
【課題を解決するための手段】この目的のために本発明
では、強誘電体キャパシタをメモリセルにもつ半導体メ
モリ装置のインプリント補償方法として、インプリント
の発生した強誘電体キャパシタの一方の電極を定電位と
し、そして、該強誘電体キャパシタへの書込経路を通じ
て該強誘電体キャパシタの他方の電極にパルス状のイン
プリント補償電圧を印加するインプリント補償方法、或
いは、インプリントの発生した強誘電体キャパシタへの
書込経路を通じて該強誘電体キャパシタの一方の電極を
定電位とし、そして、該強誘電体キャパシタの他方の電
極にパルス状のインプリント補償電圧を印加するインプ
リント補償方法を提供する。
では、強誘電体キャパシタをメモリセルにもつ半導体メ
モリ装置のインプリント補償方法として、インプリント
の発生した強誘電体キャパシタの一方の電極を定電位と
し、そして、該強誘電体キャパシタへの書込経路を通じ
て該強誘電体キャパシタの他方の電極にパルス状のイン
プリント補償電圧を印加するインプリント補償方法、或
いは、インプリントの発生した強誘電体キャパシタへの
書込経路を通じて該強誘電体キャパシタの一方の電極を
定電位とし、そして、該強誘電体キャパシタの他方の電
極にパルス状のインプリント補償電圧を印加するインプ
リント補償方法を提供する。
【００１０】また、強誘電体キャパシタをメモリセルに
もつ半導体メモリ装置において、所定のパッドに印加さ
れる電圧を感知して動作し、インプリントの発生した強
誘電体キャパシタの一方の電極に定電位を設定すると共
に該強誘電体キャパシタの他方の電極にパルス状のイン
プリント補償電圧を印加するインプリント補償回路を備
えることを特徴とする。
もつ半導体メモリ装置において、所定のパッドに印加さ
れる電圧を感知して動作し、インプリントの発生した強
誘電体キャパシタの一方の電極に定電位を設定すると共
に該強誘電体キャパシタの他方の電極にパルス状のイン
プリント補償電圧を印加するインプリント補償回路を備
えることを特徴とする。
【００１１】そのインプリント補償回路は、第１のパッ
ドに印加される電圧を感知して動作し、カラムデコーダ
及びセンスアンプを制御することによりカラムラインを
定電位として一方の電極へ伝えると共に、パルス発生部
からインプリント補償電圧を発生させて他方の電極へ伝
える第１補償制御部と、第２のパッドに印加される電圧
を感知して動作し、前記パルス発生部を制御して前記他
方の電極へ定電位を伝えると共に、データパッドに提供
される電圧を書込動作により前記カラムラインへ伝送し
て前記センスアンプにより増幅させインプリント補償電
圧として前記一方の電極へ伝える第２補償制御回路と、
を有したものとすることができる。この場合、第１補償
制御部が−側インプリント補償を行い、第２補償制御部
が＋側インプリント補償を行うようにしておくとよく、
また、第１のパッドは書込制御パッド、第２のパッドは
出力制御パッドとしておけばよい。
ドに印加される電圧を感知して動作し、カラムデコーダ
及びセンスアンプを制御することによりカラムラインを
定電位として一方の電極へ伝えると共に、パルス発生部
からインプリント補償電圧を発生させて他方の電極へ伝
える第１補償制御部と、第２のパッドに印加される電圧
を感知して動作し、前記パルス発生部を制御して前記他
方の電極へ定電位を伝えると共に、データパッドに提供
される電圧を書込動作により前記カラムラインへ伝送し
て前記センスアンプにより増幅させインプリント補償電
圧として前記一方の電極へ伝える第２補償制御回路と、
を有したものとすることができる。この場合、第１補償
制御部が−側インプリント補償を行い、第２補償制御部
が＋側インプリント補償を行うようにしておくとよく、
また、第１のパッドは書込制御パッド、第２のパッドは
出力制御パッドとしておけばよい。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につき
添付図面を参照して詳細に説明する。なお、本発明を実
施するための具体的特定事項が提供されるが、本発明は
これに限定されるものではない。
添付図面を参照して詳細に説明する。なお、本発明を実
施するための具体的特定事項が提供されるが、本発明は
これに限定されるものではない。
【００１３】図３は、インプリント補償回路を備えた強
誘電体半導体メモリ装置のブロック図である。説明の便
宜上、１本のローライン（ワードライン）５４に接続さ
れた２個のダイナミック形メモリセルとその関連回路に
つき示してあるが、多数のメモリセルがローとカラムの
マトリックス形態に配列されるのは勿論である。そし
て、ローライン５４はローデコーダ１８により選択さ
れ、カラムライン（ビットライン）６２，６４はカラム
デコーダ１６に従うカラム選択ゲート３２，３４により
選択される。
誘電体半導体メモリ装置のブロック図である。説明の便
宜上、１本のローライン（ワードライン）５４に接続さ
れた２個のダイナミック形メモリセルとその関連回路に
つき示してあるが、多数のメモリセルがローとカラムの
マトリックス形態に配列されるのは勿論である。そし
て、ローライン５４はローデコーダ１８により選択さ
れ、カラムライン（ビットライン）６２，６４はカラム
デコーダ１６に従うカラム選択ゲート３２，３４により
選択される。
【００１４】この例の半導体メモリ装置は、チップエネ
ーブルバッファ１２にチップエネーブル信号ＣＥを印加
するためのチップエネーブルパッド２と、アドレス入力
バッファ１４へアドレス信号を印加するためのアドレス
パッド４と、書込エネーブルバッファ２２に書込エネー
ブル信号ＷＥを印加し、また、−側インプリント補償モ
ードでチップ内電源電圧より高い高電圧をエネーブル用
に第１補償制御部２４へ印加するための書込制御パッド
６と、出力エネーブルパッファ２６に出力エネーブル信
号ＯＥを印加し、また、＋側インプリント補償モードで
チップ内電源電圧より高い高電圧をエネーブル用に第２
補償制御部２８へ印加するための出力制御パッド８と、
データ入出力用のデータパッド１０と、を少なくとも備
えている。
ーブルバッファ１２にチップエネーブル信号ＣＥを印加
するためのチップエネーブルパッド２と、アドレス入力
バッファ１４へアドレス信号を印加するためのアドレス
パッド４と、書込エネーブルバッファ２２に書込エネー
ブル信号ＷＥを印加し、また、−側インプリント補償モ
ードでチップ内電源電圧より高い高電圧をエネーブル用
に第１補償制御部２４へ印加するための書込制御パッド
６と、出力エネーブルパッファ２６に出力エネーブル信
号ＯＥを印加し、また、＋側インプリント補償モードで
チップ内電源電圧より高い高電圧をエネーブル用に第２
補償制御部２８へ印加するための出力制御パッド８と、
データ入出力用のデータパッド１０と、を少なくとも備
えている。
【００１５】セルアレイブロック４４ａ，４４ｂにはそ
れぞれロー及びカラムのマトリックス状に多数のメモリ
セルが構成されており、その各メモリセルは、カラムラ
イン６２，６４への接続制御用のアクセストランジスタ
３６，４０及び強誘電体キャパシタ３８，４２から構成
される。各強誘電体キャパシタ３８，４２は、ストレー
ジ電極３８ａ，４２ａとプレート電極３８ｂ，４２ｂか
らなり、ストレージ電極３８ａ，４２ａがアクセストラ
ンジスタ３６，４０のソース端子へ接続される。一方プ
レート電極３８ｂ，４２ｂは、パルス発生部２０から延
びるプレートライン５６に共通接続される。アクセスト
ランジスタ３６，４０のゲート端子はローライン５４に
接続され、ドレイン端子はカラムライン６２，６４にそ
れぞれ接続される。
れぞれロー及びカラムのマトリックス状に多数のメモリ
セルが構成されており、その各メモリセルは、カラムラ
イン６２，６４への接続制御用のアクセストランジスタ
３６，４０及び強誘電体キャパシタ３８，４２から構成
される。各強誘電体キャパシタ３８，４２は、ストレー
ジ電極３８ａ，４２ａとプレート電極３８ｂ，４２ｂか
らなり、ストレージ電極３８ａ，４２ａがアクセストラ
ンジスタ３６，４０のソース端子へ接続される。一方プ
レート電極３８ｂ，４２ｂは、パルス発生部２０から延
びるプレートライン５６に共通接続される。アクセスト
ランジスタ３６，４０のゲート端子はローライン５４に
接続され、ドレイン端子はカラムライン６２，６４にそ
れぞれ接続される。
【００１６】カラムライン６２，６４は、カラムデコー
ダ１６により選択されるカラム選択トランジスタ３２，
３４を介してデータライン５８，６０へ接続される。こ
の例のカラムライン６２，６４は、オープンビットライ
ン方式でセンスアンプ４８，５０に接続されている。即
ちセンスアンプ４８，５０の反対側に、基準回路７０，
７２からデータ感知用の基準電圧を受ける基準ライン６
６，６８が接続される。このような基準回路７０，７２
を有するセンスアンプは、米国特許第５，４２４，９７
５号に開示されているものを使用可能である。
ダ１６により選択されるカラム選択トランジスタ３２，
３４を介してデータライン５８，６０へ接続される。こ
の例のカラムライン６２，６４は、オープンビットライ
ン方式でセンスアンプ４８，５０に接続されている。即
ちセンスアンプ４８，５０の反対側に、基準回路７０，
７２からデータ感知用の基準電圧を受ける基準ライン６
６，６８が接続される。このような基準回路７０，７２
を有するセンスアンプは、米国特許第５，４２４，９７
５号に開示されているものを使用可能である。
【００１７】センスアンプ４８，５０は、第１補償制御
部２４に従うセンスアンプエネーブル部４６により制御
される。書込制御パッド６に高電圧信号が印加されると
第１補償制御部２４が応答して−側インプリント補償モ
ードとなり、センスアンプエネーブル部４６は、ヒステ
リシスループの−側インプリントを補償するためにセン
スアンプ４８，５０をディスエーブルとする。一方、ヒ
ステリシスループの＋側インプリントを補償する場合に
は、センスアンプエネーブル部４６はセンスアンプ４
８，５０をエネーブルさせる。このときのセンスアンプ
４８，５０は、完全な(full)ハイ電圧をカラムライン６
２，６４に生成する。
部２４に従うセンスアンプエネーブル部４６により制御
される。書込制御パッド６に高電圧信号が印加されると
第１補償制御部２４が応答して−側インプリント補償モ
ードとなり、センスアンプエネーブル部４６は、ヒステ
リシスループの−側インプリントを補償するためにセン
スアンプ４８，５０をディスエーブルとする。一方、ヒ
ステリシスループの＋側インプリントを補償する場合に
は、センスアンプエネーブル部４６はセンスアンプ４
８，５０をエネーブルさせる。このときのセンスアンプ
４８，５０は、完全な(full)ハイ電圧をカラムライン６
２，６４に生成する。
【００１８】パルス発生部２０は、−側インプリント補
償モードで第１補償制御部２４からの制御信号２０ａに
応答し、プレートライン５６を介してプレート電極３８
ｂ，４２ｂへ−側インプリント補償パルスを印加する。
一方、＋側インプリント補償モードでは、第２補償制御
部２８からの制御信号２０ｂに応答してプレートライン
５６を介しプレート電極３８ａ，４２ａへ、ロウ電圧
（接地）を印加する。
償モードで第１補償制御部２４からの制御信号２０ａに
応答し、プレートライン５６を介してプレート電極３８
ｂ，４２ｂへ−側インプリント補償パルスを印加する。
一方、＋側インプリント補償モードでは、第２補償制御
部２８からの制御信号２０ｂに応答してプレートライン
５６を介しプレート電極３８ａ，４２ａへ、ロウ電圧
（接地）を印加する。
【００１９】データ入出力ブロック３０は、出力エネー
ブルバッファ２６及び書込エネーブルバッファ２２の制
御に従って、データライン５８，６０とデータパッド１
０との間でデータを伝送する。このデータ入出力ブロッ
ク３０には、データパッド１０と接続されたデータ入力
バッファ３０ａ及びデータ出力バッファ３０ｂが含まれ
ている。データ入力バッファ３０ａ及びデータ出力バッ
ファ３０ｂの両方とも、−側インプリント補償モードで
高インピーダンス状態となる。一方、データ入力バッフ
ァ３０ａは、＋側インピーダンス補償モードでパッド１
０に印加されるハイ信号に応答してデータライン５８，
６０に論理ハイの電源電圧Ｖｃｃを提供する。
ブルバッファ２６及び書込エネーブルバッファ２２の制
御に従って、データライン５８，６０とデータパッド１
０との間でデータを伝送する。このデータ入出力ブロッ
ク３０には、データパッド１０と接続されたデータ入力
バッファ３０ａ及びデータ出力バッファ３０ｂが含まれ
ている。データ入力バッファ３０ａ及びデータ出力バッ
ファ３０ｂの両方とも、−側インプリント補償モードで
高インピーダンス状態となる。一方、データ入力バッフ
ァ３０ａは、＋側インピーダンス補償モードでパッド１
０に印加されるハイ信号に応答してデータライン５８，
６０に論理ハイの電源電圧Ｖｃｃを提供する。
【００２０】アドレス入力バッファ１４は、アドレスパ
ッド４からのアドレスをラッチしてカラムデコーダ１６
及びローデコーダ１８へ提供する。アドレスは、ストロ
ーブ信号によるアドレスマルチプレクスの手法でカラム
デコーダ１６及びローデコーダ１８へ分配される。チッ
プエネーブルバッファ１２は、チップエネーブルパッド
２のチップエネーブル信号ＣＥを装置内へ提供して活性
化させる。
ッド４からのアドレスをラッチしてカラムデコーダ１６
及びローデコーダ１８へ提供する。アドレスは、ストロ
ーブ信号によるアドレスマルチプレクスの手法でカラム
デコーダ１６及びローデコーダ１８へ分配される。チッ
プエネーブルバッファ１２は、チップエネーブルパッド
２のチップエネーブル信号ＣＥを装置内へ提供して活性
化させる。
【００２１】以上のようなメモリ装置において、メモリ
セルのインプリント発生は、ウェーハ工程完了後にデー
タの書込・読出を行うことにより判別可能である。例え
ば、メモリセルに＋側インプリントが発生している場
合、データ“０”は問題なく書込めるが、その後にデー
タ“１”を書込むとエラーが発生する。また、−側イン
プリントが発生している場合は、データ“１”は問題な
く書込めるが、その後にデータ“０”を書込むとエラー
が発生する。このようにして読出・書込試験によりイン
プリント発生を把握すれば、インプリント補償回路によ
り補償が行われる。
セルのインプリント発生は、ウェーハ工程完了後にデー
タの書込・読出を行うことにより判別可能である。例え
ば、メモリセルに＋側インプリントが発生している場
合、データ“０”は問題なく書込めるが、その後にデー
タ“１”を書込むとエラーが発生する。また、−側イン
プリントが発生している場合は、データ“１”は問題な
く書込めるが、その後にデータ“０”を書込むとエラー
が発生する。このようにして読出・書込試験によりイン
プリント発生を把握すれば、インプリント補償回路によ
り補償が行われる。
【００２２】図４に＋側インプリント補償、図５に−側
インプリント補償のためのタイミング図を示してある。
インプリント補償のためのタイミング図を示してある。
【００２３】図４の＋側インプリント補償モードは、チ
ップエネーブル信号ＣＥの活性化と共に書込エネーブル
信号ＷＥを活性化させ、そして、出力エネーブル信号Ｏ
Ｅを電源電圧Ｖｃｃ（内部動作電圧）より高い高電圧と
して出力制御パッド８に印加し（＝非活性）、且つデー
タパッド１０（ＤＩＯＰ）に論理ハイ電圧（Ｖｃｃレベ
ル) を印加することにより始まる。チップエネーブル信
号ＣＥの論理ロウ活性化に応答してチップエネーブルバ
ッファ１２が、アドレス入力バッファ１４、カラムデコ
ーダ１６、パルス発生部２０を活性化させ、そして書込
エネーブル信号ＷＥの活性化でデータ入出力ブロック３
０のデータ入力バッファ３０ａが活性化される。
ップエネーブル信号ＣＥの活性化と共に書込エネーブル
信号ＷＥを活性化させ、そして、出力エネーブル信号Ｏ
Ｅを電源電圧Ｖｃｃ（内部動作電圧）より高い高電圧と
して出力制御パッド８に印加し（＝非活性）、且つデー
タパッド１０（ＤＩＯＰ）に論理ハイ電圧（Ｖｃｃレベ
ル) を印加することにより始まる。チップエネーブル信
号ＣＥの論理ロウ活性化に応答してチップエネーブルバ
ッファ１２が、アドレス入力バッファ１４、カラムデコ
ーダ１６、パルス発生部２０を活性化させ、そして書込
エネーブル信号ＷＥの活性化でデータ入出力ブロック３
０のデータ入力バッファ３０ａが活性化される。
【００２４】これによりアドレス入力バッファ１４に
は、＋側にずれたヒステリシスループの補償を行うメモ
リセルのアドレスが入れられる。即ち、強誘電体キャパ
シタ３８，４２が補償対象であれば、アドレス入力バッ
ファ１４にはキャパシタ３８，４２を指定するアドレス
信号が入る。この入力されたアドレス信号に応答してカ
ラムデコーダ１６は、カラム選択ライン５２（ＣＳＬ）
にハイ電圧を出力する。これによりカラム選択トランジ
スタ３２，３４がオンし、データパッド１０のハイ電圧
Ｖｃｃがデータライン５８，６０から、カラム選択トラ
ンジスタ３２，３４のしきい値だけ減少してカラムライ
ン６２，６４へ提供される。そして、このときにはセン
スアンプエネーブル部４６による感知制御信号ＳＡＥが
活性化されてセンスアンプ４８，５０がエネーブルとさ
れるので、カラムライン６２，６４（ＢＬ）には、完全
にＶｃｃレベルのハイ電圧が増幅設定される。これに伴
いカラム選択トランジスタ３２，３４はオフ状態にな
る。
は、＋側にずれたヒステリシスループの補償を行うメモ
リセルのアドレスが入れられる。即ち、強誘電体キャパ
シタ３８，４２が補償対象であれば、アドレス入力バッ
ファ１４にはキャパシタ３８，４２を指定するアドレス
信号が入る。この入力されたアドレス信号に応答してカ
ラムデコーダ１６は、カラム選択ライン５２（ＣＳＬ）
にハイ電圧を出力する。これによりカラム選択トランジ
スタ３２，３４がオンし、データパッド１０のハイ電圧
Ｖｃｃがデータライン５８，６０から、カラム選択トラ
ンジスタ３２，３４のしきい値だけ減少してカラムライ
ン６２，６４へ提供される。そして、このときにはセン
スアンプエネーブル部４６による感知制御信号ＳＡＥが
活性化されてセンスアンプ４８，５０がエネーブルとさ
れるので、カラムライン６２，６４（ＢＬ）には、完全
にＶｃｃレベルのハイ電圧が増幅設定される。これに伴
いカラム選択トランジスタ３２，３４はオフ状態にな
る。
【００２５】ローデコーダ１８は、アドレス信号に応答
して電源電圧Ｖｃｃより高い昇圧電圧の論理ハイをロー
ライン５４（ＷＬ）へ出力している。従って、アクセス
トランジスタ３６，４０を通して完全なＶｃｃレベルの
ハイ電圧がキャパシタ３８，４２のストレージ電極３８
ａ，４２ａへ提供される。
して電源電圧Ｖｃｃより高い昇圧電圧の論理ハイをロー
ライン５４（ＷＬ）へ出力している。従って、アクセス
トランジスタ３６，４０を通して完全なＶｃｃレベルの
ハイ電圧がキャパシタ３８，４２のストレージ電極３８
ａ，４２ａへ提供される。
【００２６】パルス発生部２０は、出力制御パッド８の
高電圧に応答する第２補償制御部２８から制御信号２０
ｂを受けて制御され、プレートライン５６（ＰＬ）にロ
ウ電圧を出力する。これにより、強誘電体キャパシタ３
８，４２のプレート電極３８ｂ，４２ｂが接地とされる
ことになる。従って、ストレージ電極３８ａ，４２ａと
プレート電極３８ｂ，４２ｂとの間に完全なＶｃｃのイ
ンプリント補償電圧が１サイクルのパルス状態で設定さ
れ、これによる補償で正常なヒステリシスループが復元
される。
高電圧に応答する第２補償制御部２８から制御信号２０
ｂを受けて制御され、プレートライン５６（ＰＬ）にロ
ウ電圧を出力する。これにより、強誘電体キャパシタ３
８，４２のプレート電極３８ｂ，４２ｂが接地とされる
ことになる。従って、ストレージ電極３８ａ，４２ａと
プレート電極３８ｂ，４２ｂとの間に完全なＶｃｃのイ
ンプリント補償電圧が１サイクルのパルス状態で設定さ
れ、これによる補償で正常なヒステリシスループが復元
される。
【００２７】図５の−側インプリント補償モードは、チ
ップエネーブル信号ＣＥを活性化させ、そして、書込エ
ネーブル信号ＷＥを電源電圧Ｖｃｃより高い高電圧とし
て書込制御パッド６に印加し（＝非活性）、且つ出力エ
ネーブル信号ＯＥは非活性とする。これにより、書込エ
ネーブルバッファ２２及び出力エネーブルバッファ２６
がディスエーブルとされ、データ入出力ブロック３０が
高インピーダンスとなり、これと共にデータパッド１０
（ＤＩＯＰ）も高インピーダンスになる。
ップエネーブル信号ＣＥを活性化させ、そして、書込エ
ネーブル信号ＷＥを電源電圧Ｖｃｃより高い高電圧とし
て書込制御パッド６に印加し（＝非活性）、且つ出力エ
ネーブル信号ＯＥは非活性とする。これにより、書込エ
ネーブルバッファ２２及び出力エネーブルバッファ２６
がディスエーブルとされ、データ入出力ブロック３０が
高インピーダンスとなり、これと共にデータパッド１０
（ＤＩＯＰ）も高インピーダンスになる。
【００２８】図４のときと同様にしてチップエネーブル
信号ＣＥの活性化でアドレス入力されるが、このときに
は、書込制御パッド６の高電圧に応答する第１補償制御
部２４から制御信号２０ａが出力され、これに応じるカ
ラムデコーダ１６は、カラム選択ライン５２（ＣＳＬ）
にロウ電圧を出力する。またローデコーダ１８は、ロー
アドレスをデコードしてローライン５４（ＷＬ）に電源
電圧Ｖｃｃより高い昇圧電圧を印加する。
信号ＣＥの活性化でアドレス入力されるが、このときに
は、書込制御パッド６の高電圧に応答する第１補償制御
部２４から制御信号２０ａが出力され、これに応じるカ
ラムデコーダ１６は、カラム選択ライン５２（ＣＳＬ）
にロウ電圧を出力する。またローデコーダ１８は、ロー
アドレスをデコードしてローライン５４（ＷＬ）に電源
電圧Ｖｃｃより高い昇圧電圧を印加する。
【００２９】センスアンプエネーブル部４６は、第１補
償制御部２４に従ってセンスアンプ４８，５０をディス
エーブルとし、また、データ入出力ブロック３０に従い
データライン５８，６０も高インピーダンスとなり且つ
カラム選択トランジスタ３２，３４がオフしているの
で、カラムライン６２，６４（ＢＬ）はロウ電圧とな
る。
償制御部２４に従ってセンスアンプ４８，５０をディス
エーブルとし、また、データ入出力ブロック３０に従い
データライン５８，６０も高インピーダンスとなり且つ
カラム選択トランジスタ３２，３４がオフしているの
で、カラムライン６２，６４（ＢＬ）はロウ電圧とな
る。
【００３０】パルス発生部２０は、第１補償制御部２４
に従い動作してプレートライン５６（ＰＬ）へ論理ハイ
のインプリント補償電圧を２サイクルのパルスで発生
し、このインプリント補償パルスがプレート電極３８
ｂ，４２ｂへ提供される。このとき他方のストレージ電
極３８ａ，４２ａは、上述のようにカラムライン３２，
３４に従いロウ状態にあるので、キャパシタ３８，４２
の電極は通常とは正負逆の電圧状態となる。これにより
ヒステリシスループが補償され、正常なループが復元さ
れる。
に従い動作してプレートライン５６（ＰＬ）へ論理ハイ
のインプリント補償電圧を２サイクルのパルスで発生
し、このインプリント補償パルスがプレート電極３８
ｂ，４２ｂへ提供される。このとき他方のストレージ電
極３８ａ，４２ａは、上述のようにカラムライン３２，
３４に従いロウ状態にあるので、キャパシタ３８，４２
の電極は通常とは正負逆の電圧状態となる。これにより
ヒステリシスループが補償され、正常なループが復元さ
れる。
【００３１】なお、＋側インプリント補償、−側インプ
リント補償における補償サイクルの長さ、つまりパルス
発生部２０によるプレート電極への電圧印加時間（パル
ス幅）やサイクル数（パルス数）、及びデータパッド１
０によるストレージ電極への電圧印加時間（パルス幅）
やサイクル数（パルス数）は適宜調整可能である。
リント補償における補償サイクルの長さ、つまりパルス
発生部２０によるプレート電極への電圧印加時間（パル
ス幅）やサイクル数（パルス数）、及びデータパッド１
０によるストレージ電極への電圧印加時間（パルス幅）
やサイクル数（パルス数）は適宜調整可能である。
【００３２】
【発明の効果】本発明によれば、インプリント補償を実
行することで、強誘電体メモリの歩留りを上げ、そして
信頼性を高めることが可能である。
行することで、強誘電体メモリの歩留りを上げ、そして
信頼性を高めることが可能である。
【図１】正常な強誘電体キャパシタのヒステリシスルー
プのグラフ。
プのグラフ。
【図２】インプリントを生じた強誘電体キャパシタのヒ
ステリシスループのグラフ。
ステリシスループのグラフ。
【図３】本発明によるインプリント補償回路を有する強
誘電体半導体メモリ装置のブロック図。
誘電体半導体メモリ装置のブロック図。
【図４】＋側インプリント補償モードのタイミングチャ
ート。
ート。
【図５】−側インプリント補償モードのタイミングチャ
ート。
ート。
２ チップエネーブルパッド ４ アドレスパッド ６ 書込制御パッド ８ 出力制御パッド １０ データパッド １２ チップエネーブルバッファ １４ アドレス入力バッファ １６ カラムデコーダ １８ ローデコーダ ２０ パルス発生部 ２２ 書込エネーブルバッファ ２４ 第１補償制御部 ２６ 出力エネーブルバッファ ２８ 第２補償制御部 ３０ データ入出力ブロック ３２，３４ カラム選択トランジスタ ３６，４０ アクセストランジスタ ３８，４２ 強誘電体キャパシタ ４６ センスアンプエネーブル部 ４８，５０ センスアンプ ５２ カラム選択ライン ５４ ローライン（ワードライン） ５６ プレートライン ５８，６０ データライン ６２，６４ カラムライン（ビットライン）
Claims (6)
- 【請求項１】 強誘電体キャパシタをメモリセルにもつ
半導体メモリ装置のインプリント補償方法であって、イ
ンプリントの発生した強誘電体キャパシタの一方の電極
を定電位とし、そして、該強誘電体キャパシタへの書込
経路を通じて該強誘電体キャパシタの他方の電極にパル
ス状のインプリント補償電圧を印加するインプリント補
償方法。 - 【請求項２】 強誘電体キャパシタをメモリセルにもつ
半導体メモリ装置のインプリント補償方法であって、イ
ンプリントの発生した強誘電体キャパシタへの書込経路
を通じて該強誘電体キャパシタの一方の電極を定電位と
し、そして、該強誘電体キャパシタの他方の電極にパル
ス状のインプリント補償電圧を印加するインプリント補
償方法。 - 【請求項３】 強誘電体キャパシタをメモリセルにもつ
半導体メモリ装置において、所定のパッドに印加される
電圧を感知して動作し、インプリントの発生した強誘電
体キャパシタの一方の電極に定電位を設定すると共に該
強誘電体キャパシタの他方の電極にパルス状のインプリ
ント補償電圧を印加するインプリント補償回路を備えた
ことを特徴とする半導体メモリ装置。 - 【請求項４】 インプリント補償回路は、第１のパッド
に印加される電圧を感知して動作し、カラムデコーダ及
びセンスアンプを制御することによりカラムラインを定
電位として一方の電極へ伝えると共に、パルス発生部か
らインプリント補償電圧を発生させて他方の電極へ伝え
る第１補償制御部と、第２のパッドに印加される電圧を
感知して動作し、前記パルス発生部を制御して前記他方
の電極へ定電位を伝えると共に、データパッドに提供さ
れる電圧を書込動作により前記カラムラインへ伝送して
前記センスアンプにより増幅させインプリント補償電圧
として前記一方の電極へ伝える第２補償制御回路と、を
有してなる請求項３記載の半導体メモリ装置。 - 【請求項５】 第１補償制御部が−側インプリント補償
を行い、第２補償制御部が＋側インプリント補償を行う
請求項４記載の半導体メモリ装置。 - 【請求項６】 第１のパッドが書込制御パッドで、第２
のパッドが出力制御パッドである請求項４又は請求項５
記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960016884A KR0184507B1 (ko) | 1996-05-16 | 1996-05-16 | 임프린트 보상회로를 가지는 강유전체 커패시터 반도체 메모리 장치 |
| KR1996P16884 | 1996-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069789A true JPH1069789A (ja) | 1998-03-10 |
| JP3795629B2 JP3795629B2 (ja) | 2006-07-12 |
Family
ID=19459142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12693797A Expired - Fee Related JP3795629B2 (ja) | 1996-05-16 | 1997-05-16 | 強誘電体半導体メモリ装置のインプリント補償方法及び回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5835399A (ja) |
| JP (1) | JP3795629B2 (ja) |
| KR (1) | KR0184507B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522567B2 (en) | 2000-06-07 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and semiconductor integrated device using the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100224702B1 (ko) * | 1997-06-17 | 1999-10-15 | 윤종용 | 기준 셀 커패시터로 선형 커패시터를 사용하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법 |
| JP3770717B2 (ja) * | 1997-11-26 | 2006-04-26 | ローム株式会社 | 強誘電体記憶装置および強誘電体記憶素子のくせ付け矯正方法 |
| KR100469145B1 (ko) * | 1997-12-24 | 2005-07-07 | 주식회사 하이닉스반도체 | 강유전체메모리소자의기준전압발생기 |
| WO1999066509A1 (de) * | 1998-06-16 | 1999-12-23 | Infineon Technologies Ag | Schreib- und leseverfahren für einen ferroelektrischen speicher |
| JP3604576B2 (ja) * | 1999-02-19 | 2004-12-22 | シャープ株式会社 | 強誘電体メモリ装置 |
| US6061266A (en) * | 1999-06-17 | 2000-05-09 | Hewlett-Packard Company | Ferroelectric random access memory device including active read/write circuit |
| JP2001297581A (ja) * | 2000-04-11 | 2001-10-26 | Fujitsu Ltd | データ読み出し方法及び半導体記憶装置 |
| KR100745938B1 (ko) * | 2001-04-19 | 2007-08-02 | 산요덴키가부시키가이샤 | 강유전체 메모리 및 그 동작 방법 |
| US7218545B2 (en) * | 2004-10-25 | 2007-05-15 | Intel Corporation | Polymer de-imprint circuit using negative voltage |
| JP2022052050A (ja) | 2020-09-23 | 2022-04-04 | キオクシア株式会社 | 半導体記憶装置 |
| KR20260012092A (ko) | 2024-07-17 | 2026-01-26 | 주식회사 제이시스메디칼 | 전극 모듈 및 이를 포함하는 구강 접지 전극 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203266A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 強誘電体メモリ装置 |
| US5592410A (en) * | 1995-04-10 | 1997-01-07 | Ramtron International Corporation | Circuit and method for reducing a compensation of a ferroelectric capacitor by multiple pulsing of the plate line following a write operation |
-
1996
- 1996-05-16 KR KR1019960016884A patent/KR0184507B1/ko not_active Expired - Fee Related
-
1997
- 1997-05-15 US US08/857,469 patent/US5835399A/en not_active Expired - Lifetime
- 1997-05-16 JP JP12693797A patent/JP3795629B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522567B2 (en) | 2000-06-07 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and semiconductor integrated device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5835399A (en) | 1998-11-10 |
| JP3795629B2 (ja) | 2006-07-12 |
| KR0184507B1 (ko) | 1999-04-15 |
| KR970076818A (ko) | 1997-12-12 |
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