JPH1070086A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1070086A JPH1070086A JP22534296A JP22534296A JPH1070086A JP H1070086 A JPH1070086 A JP H1070086A JP 22534296 A JP22534296 A JP 22534296A JP 22534296 A JP22534296 A JP 22534296A JP H1070086 A JPH1070086 A JP H1070086A
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Abstract
(57)【要約】
【課題】 オフセット絶縁膜を有する、複数列の並列配
置された第１の導電層の間に、第２の導電層と基板とを
接続する際に、配線短絡が生じないような自己整合コン
タクトを備えた半導体装置及びその製造方法を提供す
る。 【解決手段】 本半導体装置１０は、シリコン基板１２
のｐ−ウエル領域１４上に形成された２列のゲート電極
１６と、ゲート電極間で基板のｎ＋領域３２と接続する
配線１８とを備えている。ゲート電極は、その側壁に、
ＣＶＤ−ＳｉＯ2膜２６、ＣＶＤ−ＢＰＳＧ膜をリフロ
ーさせてなるＬＤＤ・サイドウォール・スペーサ２８及
びＣＶＤ−ＳｉＯ2 層間絶縁膜３０を備えている。スペ
ーサ２８は、ゲート電極１６のオフセット絶縁膜２４か
ら下方斜めに滑らかな緩傾斜で延在している。ｎ＋領域
３２は、その上のＣＶＤ−ＳｉＯ2 膜２６、スペーサ２
８及び層間絶縁膜３０を貫通する開口を介して、配線１
８に接続している。
置された第１の導電層の間に、第２の導電層と基板とを
接続する際に、配線短絡が生じないような自己整合コン
タクトを備えた半導体装置及びその製造方法を提供す
る。 【解決手段】 本半導体装置１０は、シリコン基板１２
のｐ−ウエル領域１４上に形成された２列のゲート電極
１６と、ゲート電極間で基板のｎ＋領域３２と接続する
配線１８とを備えている。ゲート電極は、その側壁に、
ＣＶＤ−ＳｉＯ2膜２６、ＣＶＤ−ＢＰＳＧ膜をリフロ
ーさせてなるＬＤＤ・サイドウォール・スペーサ２８及
びＣＶＤ−ＳｉＯ2 層間絶縁膜３０を備えている。スペ
ーサ２８は、ゲート電極１６のオフセット絶縁膜２４か
ら下方斜めに滑らかな緩傾斜で延在している。ｎ＋領域
３２は、その上のＣＶＤ−ＳｉＯ2 膜２６、スペーサ２
８及び層間絶縁膜３０を貫通する開口を介して、配線１
８に接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、更に詳細には、第１の
導電層の間に第２の導電層と基板の拡散領域とを導通す
る自己整合コンタクトを備えた半導体装置及びその製造
方法に関するものである。本製造方法は、例えば、高度
に微細化・集積化された半導体装置の製造に利用するこ
とができ、特に、微細集積化されたメモリー素子等の集
積半導体回路の製造に利用することができる。
の製造方法に関するものであり、更に詳細には、第１の
導電層の間に第２の導電層と基板の拡散領域とを導通す
る自己整合コンタクトを備えた半導体装置及びその製造
方法に関するものである。本製造方法は、例えば、高度
に微細化・集積化された半導体装置の製造に利用するこ
とができ、特に、微細集積化されたメモリー素子等の集
積半導体回路の製造に利用することができる。
【０００２】
【従来の技術】半導体デバイスの微細化に伴い、コンタ
クトホ−ル形成工程で生じるコンタクトホール開口の位
置合わせずれを設計上で許容することが、困難になって
来ている。そのために、位置合わせずれが小さい自己整
合コンタクト技術が重要となってきている。特に、ＳＲ
ＡＭやＤＲＡＭ及びこれらのメモリーを搭載するデバイ
スでは、出来るだけセル面積を小さくするために、自己
整合コンタクト技術を適用して、マスク上の設計余裕を
最小限にしたいという要求が強い。そこで、自己整合コ
ンタクト技術の一つとして、接続孔の側方にサイドウォ
ール・スペーサを形成することにより、フォトリソグラ
フィ技術の限界を越えた微細なコンタクトホールの形成
技術が開発されている。
クトホ−ル形成工程で生じるコンタクトホール開口の位
置合わせずれを設計上で許容することが、困難になって
来ている。そのために、位置合わせずれが小さい自己整
合コンタクト技術が重要となってきている。特に、ＳＲ
ＡＭやＤＲＡＭ及びこれらのメモリーを搭載するデバイ
スでは、出来るだけセル面積を小さくするために、自己
整合コンタクト技術を適用して、マスク上の設計余裕を
最小限にしたいという要求が強い。そこで、自己整合コ
ンタクト技術の一つとして、接続孔の側方にサイドウォ
ール・スペーサを形成することにより、フォトリソグラ
フィ技術の限界を越えた微細なコンタクトホールの形成
技術が開発されている。
【０００３】ここで、ゲート電極上部にオフセット酸化
膜を有し側壁部にＬＤＤ・サイドウォール・スペーサを
有するＳＲＡＭを例に挙げ、そのＳＲＡＭのゲート電極
１６間にシリコン基板１２の拡散領域３４と配線１８
（第２の導電層）とを接続する自己整合コンタクトを形
成する場合について、従来の自己整合コンタクト技術を
説明する。この例では、図５（ａ）に示すように、第１
の導電層はゲート電極であって、ゲート酸化膜２０、ポ
リサイド２２と、オフセット絶縁膜２４との積層構造で
ある。先ず、薄い層間絶縁膜３０を形成し、次いで接続
孔開口用フォトレジスト膜３６を成膜し、パターニング
する。次に、図５（ｂ）に示すように、接続孔３８を開
口し、更に、図６（ｃ）に示すように配線層１８を形成
し、更に、所望の配線パターンを形成するために、マス
クパターン４０をフォトレジスト膜にて形成する。次い
で、形成したマスクパターン４０をマスクにして、ドラ
イエッチングを行い、図６（ｄ）に示すように、配線１
８を形成する。
膜を有し側壁部にＬＤＤ・サイドウォール・スペーサを
有するＳＲＡＭを例に挙げ、そのＳＲＡＭのゲート電極
１６間にシリコン基板１２の拡散領域３４と配線１８
（第２の導電層）とを接続する自己整合コンタクトを形
成する場合について、従来の自己整合コンタクト技術を
説明する。この例では、図５（ａ）に示すように、第１
の導電層はゲート電極であって、ゲート酸化膜２０、ポ
リサイド２２と、オフセット絶縁膜２４との積層構造で
ある。先ず、薄い層間絶縁膜３０を形成し、次いで接続
孔開口用フォトレジスト膜３６を成膜し、パターニング
する。次に、図５（ｂ）に示すように、接続孔３８を開
口し、更に、図６（ｃ）に示すように配線層１８を形成
し、更に、所望の配線パターンを形成するために、マス
クパターン４０をフォトレジスト膜にて形成する。次い
で、形成したマスクパターン４０をマスクにして、ドラ
イエッチングを行い、図６（ｄ）に示すように、配線１
８を形成する。
【０００４】
【発明が解決しようとする課題】しかし、従来の自己整
合コンタクト技術により製造された半導体装置では、配
線ショートを招き易いために、配線構造の信頼性を向上
させることが難しいという問題があった。そこで、本発
明の目的は、オフセット絶縁膜を上部に、かつ側方にＬ
ＤＤサイドウォール・スペーサを有して、基板上に並列
配置された複数列の第１の導電層間で基板の拡散領域と
第２の導電層とを自己整合コンタクトにより接続する際
に、配線短絡が生じないような構造を備えた半導体装置
及びその製造方法を提供することである。
合コンタクト技術により製造された半導体装置では、配
線ショートを招き易いために、配線構造の信頼性を向上
させることが難しいという問題があった。そこで、本発
明の目的は、オフセット絶縁膜を上部に、かつ側方にＬ
ＤＤサイドウォール・スペーサを有して、基板上に並列
配置された複数列の第１の導電層間で基板の拡散領域と
第２の導電層とを自己整合コンタクトにより接続する際
に、配線短絡が生じないような構造を備えた半導体装置
及びその製造方法を提供することである。
【０００５】
【課題を解決するための手段】本発明者は、従来の自己
整合コンタクト技術を適用した半導体装置で、配線ショ
ートが生じる原因を究明した結果、ゲート電極による段
差のために、第２の導電層のパターニングの際にエッチ
ング残渣が生じ、その結果、配線ショートを招き易いこ
とを見い出した。すなわち、ゲート電極のオフセット酸
化膜は、ゲート電極と配線間の耐圧を確保するために比
較的厚い膜厚が必要である。その結果、どうしても、基
板面には、高さの高いゲート電極領域と高さの低い領域
とが相互に隣合い、ゲート電極による急峻で大きな段差
が基板面に生じる。急峻で大きな段差を有する基板面に
形成された配線層をエッチングしてパターニングしよう
とすると、図６（ｄ）に示すように、段差部上の配線層
は、エッチング残渣４２として残り易く、そのために配
線ショートを招くという問題があった。更に、配線層を
低抵抗化するために、ＷＳix層とポリシリコン層とから
なる積層のポリサイド構造を配線層として用いる場合を
例に挙げて、エッチング残渣の問題を説明する。配線層
を異方性エッチングしてパターニングする際、エッチン
グ残渣が生じないようにオーバーエッチングを過剰にか
けると、配線層上に形成されたフォトレジストまでがエ
ッチングされて仕舞う。逆に、適正なオーバーエッチン
グ量の範囲内では、段差部上の配線層が、図６（ｄ）に
示すように、エッチング残渣４２として残ってしまう。
また、ある程度異方性エッチングを行った後、等方性エ
ッチングに切り替えてオーバーエッチングを行い、エッ
チング残渣を除去しようと試みても、等方性エッチング
では、ＷＳixをほとんど除去できない。
整合コンタクト技術を適用した半導体装置で、配線ショ
ートが生じる原因を究明した結果、ゲート電極による段
差のために、第２の導電層のパターニングの際にエッチ
ング残渣が生じ、その結果、配線ショートを招き易いこ
とを見い出した。すなわち、ゲート電極のオフセット酸
化膜は、ゲート電極と配線間の耐圧を確保するために比
較的厚い膜厚が必要である。その結果、どうしても、基
板面には、高さの高いゲート電極領域と高さの低い領域
とが相互に隣合い、ゲート電極による急峻で大きな段差
が基板面に生じる。急峻で大きな段差を有する基板面に
形成された配線層をエッチングしてパターニングしよう
とすると、図６（ｄ）に示すように、段差部上の配線層
は、エッチング残渣４２として残り易く、そのために配
線ショートを招くという問題があった。更に、配線層を
低抵抗化するために、ＷＳix層とポリシリコン層とから
なる積層のポリサイド構造を配線層として用いる場合を
例に挙げて、エッチング残渣の問題を説明する。配線層
を異方性エッチングしてパターニングする際、エッチン
グ残渣が生じないようにオーバーエッチングを過剰にか
けると、配線層上に形成されたフォトレジストまでがエ
ッチングされて仕舞う。逆に、適正なオーバーエッチン
グ量の範囲内では、段差部上の配線層が、図６（ｄ）に
示すように、エッチング残渣４２として残ってしまう。
また、ある程度異方性エッチングを行った後、等方性エ
ッチングに切り替えてオーバーエッチングを行い、エッ
チング残渣を除去しようと試みても、等方性エッチング
では、ＷＳixをほとんど除去できない。
【０００６】以上のことから、本発明者は、配線ショー
トが、エッチング残渣、従ってゲート電極による急峻な
段差に起因し、また、ゲート電極の急峻な段差が、ゲー
ト電極側壁のＬＤＤ・サイドウォール・スペーサが急峻
で平滑でないことに大きく起因することを見い出た。そ
こで、本発明者は、第１の導電層の側壁に形成するＬＤ
Ｄサイドウォール・スペーサをドープト酸化膜で形成
し、ドープト酸化膜を熱処理して軟粘化し、リフローさ
せることにより、ＬＤＤサイドウォール・スペーサの急
峻性を緩和し平滑にすることを考えた。これにより、第
２の導電層のエッチング時に、過剰なオーバーエッチン
グを施さなくても、エッチング残渣が生じないこと、そ
して第１の導電層と第２の導電層との間で短絡を防止で
きることを確認し、本発明を完成するに到った。
トが、エッチング残渣、従ってゲート電極による急峻な
段差に起因し、また、ゲート電極の急峻な段差が、ゲー
ト電極側壁のＬＤＤ・サイドウォール・スペーサが急峻
で平滑でないことに大きく起因することを見い出た。そ
こで、本発明者は、第１の導電層の側壁に形成するＬＤ
Ｄサイドウォール・スペーサをドープト酸化膜で形成
し、ドープト酸化膜を熱処理して軟粘化し、リフローさ
せることにより、ＬＤＤサイドウォール・スペーサの急
峻性を緩和し平滑にすることを考えた。これにより、第
２の導電層のエッチング時に、過剰なオーバーエッチン
グを施さなくても、エッチング残渣が生じないこと、そ
して第１の導電層と第２の導電層との間で短絡を防止で
きることを確認し、本発明を完成するに到った。
【０００７】上述の知見に基づいて、本発明に係る半導
体装置は、オフセット絶縁膜を上部に、かつ側方にＬＤ
Ｄサイドウォール・スペーサを有して、基板上に並列配
置された複数列の第１の導電層と、第１の導電層の間に
設けられ、基板の拡散領域と第２の導電層とを接続する
自己整合コンタクトとを備え、第１の導電層のＬＤＤサ
イドウォール・スペーサが、下方斜めに滑らかな緩傾斜
で延在するようにドープト酸化膜をリフローさせてなる
ことを特徴としている。
体装置は、オフセット絶縁膜を上部に、かつ側方にＬＤ
Ｄサイドウォール・スペーサを有して、基板上に並列配
置された複数列の第１の導電層と、第１の導電層の間に
設けられ、基板の拡散領域と第２の導電層とを接続する
自己整合コンタクトとを備え、第１の導電層のＬＤＤサ
イドウォール・スペーサが、下方斜めに滑らかな緩傾斜
で延在するようにドープト酸化膜をリフローさせてなる
ことを特徴としている。
【０００８】また、半導体装置の本発明に係る製造方法
は、オフセット絶縁膜を上部に、かつ側方にＬＤＤサイ
ドウォール・スペーサを有して、基板上に並列配置され
た複数列の第１の導電層同士の間に、第２の導電層と基
板とを接続する接続孔を自己整合的に形成する工程を有
する半導体装置の製造方法において、第１の導電層を形
成した後に、ドープト酸化膜からなるＬＤＤサイドウォ
ール・スペーサを第１の導電層の側壁に形成する工程と
ドープト酸化膜をフローさせる工程とを接続孔の開口工
程の前に備えることを特徴としている。
は、オフセット絶縁膜を上部に、かつ側方にＬＤＤサイ
ドウォール・スペーサを有して、基板上に並列配置され
た複数列の第１の導電層同士の間に、第２の導電層と基
板とを接続する接続孔を自己整合的に形成する工程を有
する半導体装置の製造方法において、第１の導電層を形
成した後に、ドープト酸化膜からなるＬＤＤサイドウォ
ール・スペーサを第１の導電層の側壁に形成する工程と
ドープト酸化膜をフローさせる工程とを接続孔の開口工
程の前に備えることを特徴としている。
【０００９】好適には、ドープト酸化膜としてボロン及
びリンの少なくとも一方を含むドープト酸化膜を形成す
る。ＰＳＧ、ＢＳＧ及びＢＰＳＧ等のボロン及びリンの
少なくとも一方を含むドープト酸化膜を使用するのは、
それらが、７００〜９００℃程度の熱処理でリフロー
し、処理が容易であるからである。本発明方法では、Ｃ
ＶＤ法によりドープト酸化膜を成膜し、エッチバックを
行った後に、熱処理によりフローさせることにより、ス
ロープ形状が滑らかなＬＤＤサイドウォール・スペーサ
を形成することが出来る。
びリンの少なくとも一方を含むドープト酸化膜を形成す
る。ＰＳＧ、ＢＳＧ及びＢＰＳＧ等のボロン及びリンの
少なくとも一方を含むドープト酸化膜を使用するのは、
それらが、７００〜９００℃程度の熱処理でリフロー
し、処理が容易であるからである。本発明方法では、Ｃ
ＶＤ法によりドープト酸化膜を成膜し、エッチバックを
行った後に、熱処理によりフローさせることにより、ス
ロープ形状が滑らかなＬＤＤサイドウォール・スペーサ
を形成することが出来る。
【００１０】本発明では、ＬＤＤサイドウォール・スペ
ーサをドープト酸化膜で形成し、次いでリフローさせ
て、その表面を緩やかな傾斜でかつ平滑な面にすること
により、第２の導電層のパターニングの際に、エッチン
グ残渣が、ＬＤＤサイドウォール・スペーサ面に残らな
いようにしている。
ーサをドープト酸化膜で形成し、次いでリフローさせ
て、その表面を緩やかな傾斜でかつ平滑な面にすること
により、第２の導電層のパターニングの際に、エッチン
グ残渣が、ＬＤＤサイドウォール・スペーサ面に残らな
いようにしている。
【００１１】
【発明の実施の形態】以下に、実施例を挙げ、添付図面
を参照して、本発明の実施の形態を具体的かつ詳細に説
明する。半導体装置の実施例 本実施例は本発明に係る半導体装置の実施例であって、
図１は半導体装置の実施例の要部構成を示す基板断面図
である。本半導体装置１０は、図１に示すように、シリ
コン基板１２のｐ−ウエル領域１４上に形成された２列
のゲート電極１６と、ゲート電極１６の間に設けられ、
基板のｎ＋領域と接続する配線１８とを備えている。ゲ
ート電極１６は、順次、積層されたゲートＳｉＯ2 膜２
０、ＷＳix／ポリシリコンからなるポリサイド２２と、
オフセット絶縁膜２４とから構成されている。ゲート電
極１６は、その側壁に、ＣＶＤ−ＳｉＯ2 膜２６、ＣＶ
Ｄ−ＢＰＳＧ膜をリフローさせてなるＬＤＤ・サイドウ
ォール・スペーサ２８（以下、簡単にスペーサ２８と言
う）、更に、ＣＶＤ−ＳｉＯ2 からなる層間絶縁膜３０
を備えている。スペーサ２８は、ゲート電極１６のオフ
セット絶縁膜２４から下方斜めに滑らかな緩傾斜で延在
している。ゲート電極１６と隣のゲート電極１６との間
の基板には、イオン・インプランテーションによりｎ＋
領域３２とその両側のｎ−領域３４が形成されている。
ｎ＋領域３２は、その上のＣＶＤ−ＳｉＯ2 膜２６、ス
ペーサ２８及び層間絶縁膜３０を貫通する開口を介し
て、配線１８に接続している。
を参照して、本発明の実施の形態を具体的かつ詳細に説
明する。半導体装置の実施例 本実施例は本発明に係る半導体装置の実施例であって、
図１は半導体装置の実施例の要部構成を示す基板断面図
である。本半導体装置１０は、図１に示すように、シリ
コン基板１２のｐ−ウエル領域１４上に形成された２列
のゲート電極１６と、ゲート電極１６の間に設けられ、
基板のｎ＋領域と接続する配線１８とを備えている。ゲ
ート電極１６は、順次、積層されたゲートＳｉＯ2 膜２
０、ＷＳix／ポリシリコンからなるポリサイド２２と、
オフセット絶縁膜２４とから構成されている。ゲート電
極１６は、その側壁に、ＣＶＤ−ＳｉＯ2 膜２６、ＣＶ
Ｄ−ＢＰＳＧ膜をリフローさせてなるＬＤＤ・サイドウ
ォール・スペーサ２８（以下、簡単にスペーサ２８と言
う）、更に、ＣＶＤ−ＳｉＯ2 からなる層間絶縁膜３０
を備えている。スペーサ２８は、ゲート電極１６のオフ
セット絶縁膜２４から下方斜めに滑らかな緩傾斜で延在
している。ゲート電極１６と隣のゲート電極１６との間
の基板には、イオン・インプランテーションによりｎ＋
領域３２とその両側のｎ−領域３４が形成されている。
ｎ＋領域３２は、その上のＣＶＤ−ＳｉＯ2 膜２６、ス
ペーサ２８及び層間絶縁膜３０を貫通する開口を介し
て、配線１８に接続している。
【００１２】半導体装置の製造方法の実施例 本実施例は、半導体装置の本発明に係る製造方法の実施
例であって、以下に、図２及び図３を参照して、本発明
に係る製造方法の実施例を説明する。図２（ａ）から
（ｃ）、図３（ｄ）から（ｆ）及び図４（ｇ）と（ｈ）
は、その製造方法の各工程毎の基板断面図である。先
ず、図２（ａ）に示すように、シリコン基板１２内に形
成したｐ−ウエル領域１４上にゲート酸化膜２０を形成
する。次に、ゲート電極層２２としてポリシリコン層と
ＷＳix層との積層膜からなるポリサイドを形成する。ポ
リシリコン層及びＷＳix層の成膜は、それぞれ、以下の
条件ではＣＶＤ法により行われる。 ポリシリコンの成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＳｉＨ4 ／Ｈｅ／Ｎ2 ＝１００／４００／２００
sccm 圧力；７０Ｐａ 温度；６１０℃ ＷＳix層の成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＷＦ6 ／ＳｉＨ4 ／Ｈｅ＝１０／１０００／３６
０sccm 圧力；２７Ｐａ 温度；３６０℃
例であって、以下に、図２及び図３を参照して、本発明
に係る製造方法の実施例を説明する。図２（ａ）から
（ｃ）、図３（ｄ）から（ｆ）及び図４（ｇ）と（ｈ）
は、その製造方法の各工程毎の基板断面図である。先
ず、図２（ａ）に示すように、シリコン基板１２内に形
成したｐ−ウエル領域１４上にゲート酸化膜２０を形成
する。次に、ゲート電極層２２としてポリシリコン層と
ＷＳix層との積層膜からなるポリサイドを形成する。ポ
リシリコン層及びＷＳix層の成膜は、それぞれ、以下の
条件ではＣＶＤ法により行われる。 ポリシリコンの成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＳｉＨ4 ／Ｈｅ／Ｎ2 ＝１００／４００／２００
sccm 圧力；７０Ｐａ 温度；６１０℃ ＷＳix層の成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＷＦ6 ／ＳｉＨ4 ／Ｈｅ＝１０／１０００／３６
０sccm 圧力；２７Ｐａ 温度；３６０℃
【００１３】次いで、オフセット酸化膜２４を以下の条
件でＣＶＤ法により成膜する。 オフセット酸化膜の成膜条件 装置；常圧ＣＶＤ装置 ガス；ＳｉＨ4 ／Ｏ2 ／Ｎ2 ＝１００／５００／１００
００sccm 温度；４１０℃
件でＣＶＤ法により成膜する。 オフセット酸化膜の成膜条件 装置；常圧ＣＶＤ装置 ガス；ＳｉＨ4 ／Ｏ2 ／Ｎ2 ＝１００／５００／１００
００sccm 温度；４１０℃
【００１４】次に、図示していないが、ゲートＳｉＯ2
膜２０、ポリサイド２２及びオフセット絶縁膜２４の積
層構造を所望の配線パターニンとして形成するために、
ホトリソグラフィ法によるパターニングを行い、次にド
ライエッチングでポリサイド加工を以下の条件にて行
う。 ポリサイド加工の条件 装置；ＥＣＲ放電型エッチャー ポリサイド加工のステップ１ ガス；Ｃｌ2 ／Ｏ2 ＝７５／８sccm 圧力；０．４Ｐａ ＲＦ Ｐｏｗｅｒ；６０Ｗ サセプタ温度；２０℃ ポリサイド加工のステップ２ ガス；ＨＢｒ／Ｏ2 ＝１２０／４sccm 圧力；１．０Ｐａ ＲＦ Ｐｏｗｅｒ；４０Ｗ サセプタ温度；２０℃
膜２０、ポリサイド２２及びオフセット絶縁膜２４の積
層構造を所望の配線パターニンとして形成するために、
ホトリソグラフィ法によるパターニングを行い、次にド
ライエッチングでポリサイド加工を以下の条件にて行
う。 ポリサイド加工の条件 装置；ＥＣＲ放電型エッチャー ポリサイド加工のステップ１ ガス；Ｃｌ2 ／Ｏ2 ＝７５／８sccm 圧力；０．４Ｐａ ＲＦ Ｐｏｗｅｒ；６０Ｗ サセプタ温度；２０℃ ポリサイド加工のステップ２ ガス；ＨＢｒ／Ｏ2 ＝１２０／４sccm 圧力；１．０Ｐａ ＲＦ Ｐｏｗｅｒ；４０Ｗ サセプタ温度；２０℃
【００１５】次に、パターニングの際、マスクパターン
として使用したレジストを除去した後に、以下の条件で
イオン・インプランテーションを行って、ゲート電極１
６と隣のゲート電極１６の間の基板領域にｎ−領域３４
を形成する。 インプランテーションの条件 イオン種；Ａｓ Ｄｏｅｓ量；２×１０13／ｃｍ2 加速エネルギー；２５ＫｅＶ
として使用したレジストを除去した後に、以下の条件で
イオン・インプランテーションを行って、ゲート電極１
６と隣のゲート電極１６の間の基板領域にｎ−領域３４
を形成する。 インプランテーションの条件 イオン種；Ａｓ Ｄｏｅｓ量；２×１０13／ｃｍ2 加速エネルギー；２５ＫｅＶ
【００１６】次に、ＣＶＤ−ＳｉＯ2 膜２６を以下の条
件でＣＶＤ法により成膜する。 ＣＶＤ−ＳｉＯ2 膜の成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＴＥＯＳ／Ｎ2 ＝５０／５sccm 圧力；８０Ｐａ 温度；７２０℃ 以上の工程により、図２（ａ）に示す基板断面を得るこ
とができる。
件でＣＶＤ法により成膜する。 ＣＶＤ−ＳｉＯ2 膜の成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＴＥＯＳ／Ｎ2 ＝５０／５sccm 圧力；８０Ｐａ 温度；７２０℃ 以上の工程により、図２（ａ）に示す基板断面を得るこ
とができる。
【００１７】次いで、図２（ｂ）に示すように、ＢＰＳ
Ｇ膜２８を以下の条件でＣＶＤ法により成膜する。 ＢＰＳＧ膜の成膜条件 装置；常圧ＣＶＤ装置 ガス；ＳｉＨ4 ／Ｏ2 ／ＰＨ3 ／Ｂ2 Ｈ6 ／Ｎ2＝１０
０／５００／１０／１０／１００００sccm 温度；４１０℃
Ｇ膜２８を以下の条件でＣＶＤ法により成膜する。 ＢＰＳＧ膜の成膜条件 装置；常圧ＣＶＤ装置 ガス；ＳｉＨ4 ／Ｏ2 ／ＰＨ3 ／Ｂ2 Ｈ6 ／Ｎ2＝１０
０／５００／１０／１０／１００００sccm 温度；４１０℃
【００１８】次に、ＬＤＤサイドウォール・スペーサ２
８（以下、簡単にスペーサ２８と言う）を形成するため
に、図２（ｃ）に示すように、エッチバックを以下の条
件にて行う。 エッチバックの条件 装置；枚様式マグネトロンＲＩＥ装置 ガス；ＣＨＦ3 ／Ｏ2 ＝４０／１０sccm 圧力；２．７Ｐａ ＲＦ Ｐｏｗｅｒ；１０００Ｗ サセプタ温度；２０℃
８（以下、簡単にスペーサ２８と言う）を形成するため
に、図２（ｃ）に示すように、エッチバックを以下の条
件にて行う。 エッチバックの条件 装置；枚様式マグネトロンＲＩＥ装置 ガス；ＣＨＦ3 ／Ｏ2 ＝４０／１０sccm 圧力；２．７Ｐａ ＲＦ Ｐｏｗｅｒ；１０００Ｗ サセプタ温度；２０℃
【００１９】次に、以下の条件でイオン・インプランテ
ーションを行って、ｎ＋領域３２を形成する。 インプランテーションの条件 イオン種；Ａｓ Ｄｏｅｓ量；５×１０15／ｃｍ2 加速エネルギー；３５ＫｅＶ 以上の工程により、図２（ｃ）に示す基板断面を得るこ
とができる。
ーションを行って、ｎ＋領域３２を形成する。 インプランテーションの条件 イオン種；Ａｓ Ｄｏｅｓ量；５×１０15／ｃｍ2 加速エネルギー；３５ＫｅＶ 以上の工程により、図２（ｃ）に示す基板断面を得るこ
とができる。
【００２０】次に、図３（ｄ）に示すように、９００℃
の温度で１０分間の熱処理を行いＢＰＳＧからなるスペ
ーサ２８をフローさせる。
の温度で１０分間の熱処理を行いＢＰＳＧからなるスペ
ーサ２８をフローさせる。
【００２１】次に、図３（ｅ）に示すように、層間絶縁
膜３０としてＳｉＯ2 膜をＣＶＤ法にて以下の条件で成
膜する。 ＳｉＯ2 膜の成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＴＥＯＳ／Ｎ2 ＝５０／５sccm 圧力；８０Ｐａ 温度；７２０℃
膜３０としてＳｉＯ2 膜をＣＶＤ法にて以下の条件で成
膜する。 ＳｉＯ2 膜の成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＴＥＯＳ／Ｎ2 ＝５０／５sccm 圧力；８０Ｐａ 温度；７２０℃
【００２２】次に、図３（ｆ）に示すように、接続孔開
口用のフォトレジスト膜３６を成膜し、次いでパターニ
ングしてマスクパターン３６を形成する。
口用のフォトレジスト膜３６を成膜し、次いでパターニ
ングしてマスクパターン３６を形成する。
【００２３】次に、図４（ｇ）に示すように、エッチン
グを以下の条件にて行い、接続孔３８を開口する。 エッチング条件 装置；枚様式マグネトロンＲＩＥ装置 ガス；Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝８／６０／２００sccm 圧力；５．３Ｐａ ＲＦ Ｐｏｗｅｒ；１６００Ｗ サセプタ温度；２０℃
グを以下の条件にて行い、接続孔３８を開口する。 エッチング条件 装置；枚様式マグネトロンＲＩＥ装置 ガス；Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝８／６０／２００sccm 圧力；５．３Ｐａ ＲＦ Ｐｏｗｅｒ；１６００Ｗ サセプタ温度；２０℃
【００２４】次に、図示していないが、エッチングのマ
スクパターン３６として使用したレジストをアッシング
及び硫酸過水洗浄して除去する。
スクパターン３６として使用したレジストをアッシング
及び硫酸過水洗浄して除去する。
【００２５】次に、図４（ｈ）に示すように、配線層１
８としてＷＳix層とポリシリコン層とからなるポリサイ
ド１８をＣＶＤ法にて以下の条件で形成する。 ポリシリコン層の成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＳｉＨ4 ／Ｈｅ／Ｎ2 ＝１００／４００／２００
sccm 圧力；７０Ｐａ 温度；６１０℃ ＷＳｉ層の成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＷＦ6 ／ＳｉＨ4 ／ＨＥ＝１０／１０００／３６
０sccm 圧力；２７Ｐａ 温度；３６０℃
８としてＷＳix層とポリシリコン層とからなるポリサイ
ド１８をＣＶＤ法にて以下の条件で形成する。 ポリシリコン層の成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＳｉＨ4 ／Ｈｅ／Ｎ2 ＝１００／４００／２００
sccm 圧力；７０Ｐａ 温度；６１０℃ ＷＳｉ層の成膜条件 装置；ＬＰ−ＣＶＤ装置 ガス；ＷＦ6 ／ＳｉＨ4 ／ＨＥ＝１０／１０００／３６
０sccm 圧力；２７Ｐａ 温度；３６０℃
【００２６】次いで、配線形成用フォトレジスト膜４０
を形成し、パターニングしてマスクパターン４０を形成
し、それをマスクにして配線層１８のドライエッチング
を以下の条件で行う。 エッチング条件 装置；ＥＣＲエッチャー ガス；Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6 ＝６０／１０sccm 圧力；１．３Ｐａ マイクロ波電力；８５０Ｗ ＲＦ Ｐｏｗｅｒ；１５０Ｗ
を形成し、パターニングしてマスクパターン４０を形成
し、それをマスクにして配線層１８のドライエッチング
を以下の条件で行う。 エッチング条件 装置；ＥＣＲエッチャー ガス；Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6 ＝６０／１０sccm 圧力；１．３Ｐａ マイクロ波電力；８５０Ｗ ＲＦ Ｐｏｗｅｒ；１５０Ｗ
【００２７】次に、ドライエッチングのマスクパターン
として使用したレジスト４０をアッシング及び硫酸過水
洗浄により除去すると、図１に示すような配線構造の半
導体装置を得ることができる。
として使用したレジスト４０をアッシング及び硫酸過水
洗浄により除去すると、図１に示すような配線構造の半
導体装置を得ることができる。
【００２８】
【発明の効果】本発明方法は、第１の導電層の側壁のＬ
ＤＤサイドウォール・スペーサにドープト酸化膜を使用
し、そのドープト酸化膜をフローさせることにより、Ｌ
ＤＤサイドウォール・スペーサの急峻性を緩和して滑ら
かにし、それにより、第２の導電層のエッチングに際
し、過剰なオーバーエッチングを施さなくても、エッチ
ング残渣を発生させないようにしている。これにより、
信頼性の高い自己整合コンタクトを形成することができ
る。よって、本発明方法を適用することにより、自己整
合コンタクト形成工程で、製品歩留りを向上させること
ができる。また、本発明方法により製造された半導体装
置は、信頼性の高い自己整合コンタクトを備えているの
で、配線短絡等の事故が発生しない。
ＤＤサイドウォール・スペーサにドープト酸化膜を使用
し、そのドープト酸化膜をフローさせることにより、Ｌ
ＤＤサイドウォール・スペーサの急峻性を緩和して滑ら
かにし、それにより、第２の導電層のエッチングに際
し、過剰なオーバーエッチングを施さなくても、エッチ
ング残渣を発生させないようにしている。これにより、
信頼性の高い自己整合コンタクトを形成することができ
る。よって、本発明方法を適用することにより、自己整
合コンタクト形成工程で、製品歩留りを向上させること
ができる。また、本発明方法により製造された半導体装
置は、信頼性の高い自己整合コンタクトを備えているの
で、配線短絡等の事故が発生しない。
【図１】本実施例で得た配線構造を示す断面図である。
【図２】図２（ａ）から（ｃ）は、それぞれ、本発明方
法を実施する際の各工程毎の基板断面図である。
法を実施する際の各工程毎の基板断面図である。
【図３】図３（ｄ）から（ｆ）は、それぞれ、図１
（ｃ）に続く、本発明方法を実施する際の各工程毎の基
板断面図である。
（ｃ）に続く、本発明方法を実施する際の各工程毎の基
板断面図である。
【図４】図４（ｇ）と（ｈ）は、それぞれ、図３（ｆ）
に続く、本発明方法を実施する際の各工程毎の基板断面
図である。
に続く、本発明方法を実施する際の各工程毎の基板断面
図である。
【図５】図５（ａ）及び（ｂ）は、それぞれ、従来の自
己整合コンタクト技術の工程を説明する基板断面模式図
である。
己整合コンタクト技術の工程を説明する基板断面模式図
である。
【図６】図６（ｃ）及び（ｄ）は、それぞれ、図５
（ｂ）に続く、従来の自己整合コンタクト技術の工程及
びその問題点を説明する基板断面模式図である。
（ｂ）に続く、従来の自己整合コンタクト技術の工程及
びその問題点を説明する基板断面模式図である。
１０……本発明に係る半導体装置の実施例、１２……シ
リコン基板、１４……ｐ−ウエル領域、１６……ゲート
電極、１８……配線、２０……ゲートＳｉＯ2膜２０、
２２……ＷＳix／ポリシリコンからなるポリサイド、２
４……オフセット絶縁膜、２６……ＣＶＤ−ＳｉＯ
2 膜、２８……ＬＤＤ・サイドウォール・スペーサ、３
０……層間絶縁膜、３２……ｎ＋領域、３４……ｎ−領
域、３６……フォトレジスト膜、３８……接続孔、４０
……マスクパターン、４２……エッチング残り。
リコン基板、１４……ｐ−ウエル領域、１６……ゲート
電極、１８……配線、２０……ゲートＳｉＯ2膜２０、
２２……ＷＳix／ポリシリコンからなるポリサイド、２
４……オフセット絶縁膜、２６……ＣＶＤ−ＳｉＯ
2 膜、２８……ＬＤＤ・サイドウォール・スペーサ、３
０……層間絶縁膜、３２……ｎ＋領域、３４……ｎ−領
域、３６……フォトレジスト膜、３８……接続孔、４０
……マスクパターン、４２……エッチング残り。
Claims (4)
- 【請求項１】 オフセット絶縁膜を上部に、かつ側方に
ＬＤＤサイドウォール・スペーサを有して、基板上に並
列配置された複数列の第１の導電層と、 第１の導電層の間に設けられ、基板の拡散領域と第２の
導電層とを接続する自己整合コンタクトとを備え、 第１の導電層のＬＤＤサイドウォール・スペーサが、下
方斜めに滑らかな緩傾斜で延在するようにドープト酸化
膜をリフローさせてなることを特徴とする半導体装置。 - 【請求項２】 ドープト酸化膜が、ボロン及びリンの少
なくとも一方を含むことを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 オフセット絶縁膜を上部に、かつ側方に
ＬＤＤサイドウォール・スペーサを有して、基板上に並
列配置された複数列の第１の導電層同士の間に、第２の
導電層と基板とを接続する接続孔を自己整合的に形成す
る工程を有する半導体装置の製造方法において、 第１の導電層を形成した後に、 ドープト酸化膜からなるＬＤＤサイドウォール・スペー
サを第１の導電層の側壁に形成する工程とドープト酸化
膜をフローさせる工程とを接続孔の開口工程の前に備え
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 ドープト酸化膜としてボロン及びリンの
少なくとも一方を含むドープト酸化膜を形成することを
特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22534296A JPH1070086A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22534296A JPH1070086A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070086A true JPH1070086A (ja) | 1998-03-10 |
Family
ID=16827848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22534296A Pending JPH1070086A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1070086A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010045395A (ko) * | 1999-11-04 | 2001-06-05 | 박종섭 | 스페이서를 전극으로 이용한 반도체 소자의 제조 방법 |
| US6479853B2 (en) | 1997-09-22 | 2002-11-12 | Nec Corporation | Semiconductor device and manufacturing method thereof |
-
1996
- 1996-08-27 JP JP22534296A patent/JPH1070086A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479853B2 (en) | 1997-09-22 | 2002-11-12 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| KR20010045395A (ko) * | 1999-11-04 | 2001-06-05 | 박종섭 | 스페이서를 전극으로 이용한 반도체 소자의 제조 방법 |
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