JPH1070205A - 非揮発性メモリセル及びこの非揮発性メモリセルをプログラムする方法 - Google Patents
非揮発性メモリセル及びこの非揮発性メモリセルをプログラムする方法Info
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Abstract
(57)【要約】
【課題】 単一レベル又はマルチレベルのプログラム中
に同時検証が容易であるだけでなく、プログラムのため
の領域と検証のための領域が完全に分離される非揮発性
メモリをプログラムする方法を提供する。 【解決手段】 プログラム、読み出し、及び消去時のセ
ルの選択、及びプログラム時のプログラムのための端子
として機能をするプログラム・選択ゲートと、データの
蓄積のために電荷を蓄積し、プログラム時に前記プログ
ラム・選択ゲートに前記電荷を抽出するフローティング
ゲートと、プログラム時にフローティングゲートに電圧
を誘起させ、フローティングゲートから前記プログラム
・選択トランジスタに抽出される電荷の量を制御するコ
ントロールゲートと、前記フローティングゲートとプロ
グラム／選択ゲート、チャネル領域、ソース及びドレイ
ンを備えるトランジスタ部とを有する。
に同時検証が容易であるだけでなく、プログラムのため
の領域と検証のための領域が完全に分離される非揮発性
メモリをプログラムする方法を提供する。 【解決手段】 プログラム、読み出し、及び消去時のセ
ルの選択、及びプログラム時のプログラムのための端子
として機能をするプログラム・選択ゲートと、データの
蓄積のために電荷を蓄積し、プログラム時に前記プログ
ラム・選択ゲートに前記電荷を抽出するフローティング
ゲートと、プログラム時にフローティングゲートに電圧
を誘起させ、フローティングゲートから前記プログラム
・選択トランジスタに抽出される電荷の量を制御するコ
ントロールゲートと、前記フローティングゲートとプロ
グラム／選択ゲート、チャネル領域、ソース及びドレイ
ンを備えるトランジスタ部とを有する。
Description
【０００１】
【発明が属する技術分野】本発明は、非揮発性メモリセ
ル及びこの非揮発性メモリセルをプログラムする方法に
係る。
ル及びこの非揮発性メモリセルをプログラムする方法に
係る。
【０００２】
【従来の技術】最近、フラッシュＥＥＰＲＯＭ及びフラ
ッシュメモリカードのような非揮発性メモリの応用が拡
大されるに従って、この非揮発性メモリに関する研究開
発が要求されている。一般に、ＥＥＰＲＯＭ、Ｆｌａｓ
ｈ ＥＥＰＲＯＭ等の非揮発性半導体メモリをデータ蓄
積媒体として使用しようとする時の一番大きな問題点は
メモリのビット当たりの値段が非常に高いということで
ある。又、携帯製品への応力のためには電力の消耗がよ
り少ないチップが要求される。ビット当たりの値段を低
くするための方法として最近マルチビットセルに関する
研究が活発に行われている。
ッシュメモリカードのような非揮発性メモリの応用が拡
大されるに従って、この非揮発性メモリに関する研究開
発が要求されている。一般に、ＥＥＰＲＯＭ、Ｆｌａｓ
ｈ ＥＥＰＲＯＭ等の非揮発性半導体メモリをデータ蓄
積媒体として使用しようとする時の一番大きな問題点は
メモリのビット当たりの値段が非常に高いということで
ある。又、携帯製品への応力のためには電力の消耗がよ
り少ないチップが要求される。ビット当たりの値段を低
くするための方法として最近マルチビットセルに関する
研究が活発に行われている。
【０００３】従来の非揮発性メモリの集積度は、メモリ
セルの個数と一対一の対応関係にある。これに対して、
マルチビットセルはメモリセル１つに２ビット以上のデ
ータを蓄積することができる。それによりメモリセルの
サイズを減少させることはできなくとも同じチップ面積
にデータの蓄積集積度を大きくすることができる。マル
チビットセルを実現するためには各メモリセルに３つ以
上のしきい値電圧レベルをプログラムしなければならな
い。例えば、セル当たり２ビットのデータを蓄積するた
めには２2 ＝４、即ち、４段階のしきい値レベルに各セ
ルをプログラムできるべきである。この４段階のしきい
値レベルは論理的に００、０１、１０、１１の各ロジッ
ク状態に対応される。
セルの個数と一対一の対応関係にある。これに対して、
マルチビットセルはメモリセル１つに２ビット以上のデ
ータを蓄積することができる。それによりメモリセルの
サイズを減少させることはできなくとも同じチップ面積
にデータの蓄積集積度を大きくすることができる。マル
チビットセルを実現するためには各メモリセルに３つ以
上のしきい値電圧レベルをプログラムしなければならな
い。例えば、セル当たり２ビットのデータを蓄積するた
めには２2 ＝４、即ち、４段階のしきい値レベルに各セ
ルをプログラムできるべきである。この４段階のしきい
値レベルは論理的に００、０１、１０、１１の各ロジッ
ク状態に対応される。
【０００４】このようなマルチレベルプログラムにおい
て一番大きな課題は各しきい値電圧レベルにばらつきが
あり、その統計的な分布は約０.５ に至る。したがっ
て、それぞれのしきい値レベルを正確に調節して分布の
広がりを減少させればより多いレベルをプログラムで
き、セル当たりのビット数も増加させ得るようになる。
上記の電圧分布を減少させるための１方法として、一般
に、プログラムと検証を繰り返してプログラムを行う方
法を用いている。この方法では、所望のしきい値レベル
に非揮発性メモリセルをプログラムするために一連のプ
ログラム電圧パルスをセルに印加する。セルの所望のし
きい値レベルに到達したかどうかを検証するために各電
圧パルスの間で読み出しが行われる。各検証中に、検証
されたしきい値レベル値が所望のしきい値レベル値に到
達するとプログラム過程をストップする。このようなプ
ログラムと検証を繰り返し行う方式においては、有限な
プログラム電圧パルス幅のためにしきい値レベルのエラ
ー分布を小さくするのが難しい。更に、上記のプログラ
ムと検証を繰り返すアルゴリズムを回路に実装すること
によりチップの周辺回路の面積が増加される。更に、上
記の繰り返す方法は、プログラムの時間が長くなるとい
う短所がある。
て一番大きな課題は各しきい値電圧レベルにばらつきが
あり、その統計的な分布は約０.５ に至る。したがっ
て、それぞれのしきい値レベルを正確に調節して分布の
広がりを減少させればより多いレベルをプログラムで
き、セル当たりのビット数も増加させ得るようになる。
上記の電圧分布を減少させるための１方法として、一般
に、プログラムと検証を繰り返してプログラムを行う方
法を用いている。この方法では、所望のしきい値レベル
に非揮発性メモリセルをプログラムするために一連のプ
ログラム電圧パルスをセルに印加する。セルの所望のし
きい値レベルに到達したかどうかを検証するために各電
圧パルスの間で読み出しが行われる。各検証中に、検証
されたしきい値レベル値が所望のしきい値レベル値に到
達するとプログラム過程をストップする。このようなプ
ログラムと検証を繰り返し行う方式においては、有限な
プログラム電圧パルス幅のためにしきい値レベルのエラ
ー分布を小さくするのが難しい。更に、上記のプログラ
ムと検証を繰り返すアルゴリズムを回路に実装すること
によりチップの周辺回路の面積が増加される。更に、上
記の繰り返す方法は、プログラムの時間が長くなるとい
う短所がある。
【０００５】このような短所を解決するために、Ｓｕｎ
Ｄｉｓｋ社のＲ．Ｃｅｒｎｅａは１９９６．６．６に登
録された米国特許第５，４２２，８４２で、プログラム
と共に検証する方法を紹介した。図１（Ａ）は、上記の
特許に記述された、電気的書き込み可能な半導体非揮発
性メモリセル（ＥＥＰＲＯＭ）のシンボルであり、同時
に回路図である。図１（Ａ）に示すように、その非揮発
性メモリセルは、コントロールゲート１、フローティン
グゲート２、ソース３、チャネル領域４、及びドレイン
５で構成される。プログラムするのに充分な電圧をコン
トロールゲート１とドレイン５に印加すると、ドレイン
５とソース３との間に電流が流れる。その電流を所与の
基準電流と比較して、基準電流より同じ、又は小さい値
に到達するとプログラム中止信号を発生させる。この過
程は、図１（Ｂ）によく示されている。
Ｄｉｓｋ社のＲ．Ｃｅｒｎｅａは１９９６．６．６に登
録された米国特許第５，４２２，８４２で、プログラム
と共に検証する方法を紹介した。図１（Ａ）は、上記の
特許に記述された、電気的書き込み可能な半導体非揮発
性メモリセル（ＥＥＰＲＯＭ）のシンボルであり、同時
に回路図である。図１（Ａ）に示すように、その非揮発
性メモリセルは、コントロールゲート１、フローティン
グゲート２、ソース３、チャネル領域４、及びドレイン
５で構成される。プログラムするのに充分な電圧をコン
トロールゲート１とドレイン５に印加すると、ドレイン
５とソース３との間に電流が流れる。その電流を所与の
基準電流と比較して、基準電流より同じ、又は小さい値
に到達するとプログラム中止信号を発生させる。この過
程は、図１（Ｂ）によく示されている。
【０００６】この先行技術では、プログラムと同時に自
動的にプログラム状態を検証しているので、従来のプロ
グラムと検証を繰り返す反復技法の短所を解消すること
ができる。しかし、上記のＲ．Ｃｅｒｎｅａの方法で
は、プログラム動作のためにプログラムゲートを別に使
用しないだけでなく、プログラム電流経路とセンシング
（又は、検証）電流経路を完全に分離する構造を利用し
ていない。更に、メモリセルのコントロールゲートに加
えられる電圧によってしきい値レベルを調節しない。し
たがって、プログラム動作とセンシング動作を最適化し
にくい。又、プログラム電流とモニタリング電流が分離
されていないため、セルのしきい値電圧を直接にコント
ロールして調節するのが困難である。
動的にプログラム状態を検証しているので、従来のプロ
グラムと検証を繰り返す反復技法の短所を解消すること
ができる。しかし、上記のＲ．Ｃｅｒｎｅａの方法で
は、プログラム動作のためにプログラムゲートを別に使
用しないだけでなく、プログラム電流経路とセンシング
（又は、検証）電流経路を完全に分離する構造を利用し
ていない。更に、メモリセルのコントロールゲートに加
えられる電圧によってしきい値レベルを調節しない。し
たがって、プログラム動作とセンシング動作を最適化し
にくい。又、プログラム電流とモニタリング電流が分離
されていないため、セルのしきい値電圧を直接にコント
ロールして調節するのが困難である。
【０００７】又、米国特許番号５，０４３，９４０にお
いては、メモリセルの各端子に印加する電圧を固定さ
せ、各レベルを決める基準電流を変化させてマルチレベ
ルのプログラムを行った。このような技法では、図１
（Ｂ）に示すように、検出の基準電流は一般にセルのし
きい値電圧と明白な関係を有しなく、更に線形的な関係
も有しない。そのため、この従来技術のような電流制御
方式では、直接的、効果的にマルチレベルをコントロー
ルし難いという短所がある。このような問題点を解決す
るために、本発明者は、セルのコントロールゲートに印
加される電圧でセルのしきい値電圧を正確に制御できる
電圧制御方式のプログラム方法を提案したことがある
（米国特許出願 ０８／５４２，６５１）。この方法に
従うと、セルのしきい値電圧のシフトはコントロールゲ
ート電圧のシフトと正確に一致する。したがって、しき
い値電圧を最も理想的に調節できるようになった。
いては、メモリセルの各端子に印加する電圧を固定さ
せ、各レベルを決める基準電流を変化させてマルチレベ
ルのプログラムを行った。このような技法では、図１
（Ｂ）に示すように、検出の基準電流は一般にセルのし
きい値電圧と明白な関係を有しなく、更に線形的な関係
も有しない。そのため、この従来技術のような電流制御
方式では、直接的、効果的にマルチレベルをコントロー
ルし難いという短所がある。このような問題点を解決す
るために、本発明者は、セルのコントロールゲートに印
加される電圧でセルのしきい値電圧を正確に制御できる
電圧制御方式のプログラム方法を提案したことがある
（米国特許出願 ０８／５４２，６５１）。この方法に
従うと、セルのしきい値電圧のシフトはコントロールゲ
ート電圧のシフトと正確に一致する。したがって、しき
い値電圧を最も理想的に調節できるようになった。
【０００８】しかし、この方法は、プログラムの初期に
トランジスタのチャネルがオン（すなわち、反転）され
て電流が流れ、プログラムが進行されるに従ってドレイ
ンでの電流が減少し、基準電流に到達してプログラム停
止する。したがって、プログラム初期に最大電流が流
れ、プログラム初期における電力消耗が大きい。
トランジスタのチャネルがオン（すなわち、反転）され
て電流が流れ、プログラムが進行されるに従ってドレイ
ンでの電流が減少し、基準電流に到達してプログラム停
止する。したがって、プログラム初期に最大電流が流
れ、プログラム初期における電力消耗が大きい。
【０００９】一方、ＥＥＰＲＯＭ又はｆｌａｓｈ ＥＥ
ＰＲＯＭのセルの構造は、チャネル領域上のフローティ
ングゲート位置によって大きく２種類に分けられる。第
１は、セルのチャネル領域上にフローティングゲートが
完全に覆っている単純積層ゲート構造であり、第２は、
フローティングゲートがソースとドレインとの間のチャ
ネル領域上の一部だけ覆っているチャネル分離型構造で
ある。後者のチャネル領域でフローティングゲートのな
い領域は選択トランジスタと呼ばれ、この選択トランジ
スタとフローティングゲートトランジスタとが同チャネ
ル領域に直列に連結されて１つのメモリセルを構成して
いる。このようなチャネル分離型セルは、また、その選
択トランジスタの形成方式によって２種類に区分でき
る。フローティングゲートトランジスタのコントロール
ゲート電極と選択トランジスタのゲート電極とが同一で
ある構造のセル（併合ゲート分離型（merged-split-gat
e cell）と呼ばれる）と、フローティングゲートトラン
ジスタのコントロールゲート電極と選択トランジスタの
ゲート電極とが分離されたセル（ゲート分離型セル（sp
lit-gate-cell ）と呼ばれる）がそれらである。上記選
択トランジスタは、過剰消去問題を防止し、無接触仮想
接地アレイ（contactless virtual ground array）の構
成が容易であるようにするため導入された。特に、ゲー
ト分離型セルは、上記の目的の以外にソース側からホッ
トエレクトロンの注入が容易であるようにするため導入
された。
ＰＲＯＭのセルの構造は、チャネル領域上のフローティ
ングゲート位置によって大きく２種類に分けられる。第
１は、セルのチャネル領域上にフローティングゲートが
完全に覆っている単純積層ゲート構造であり、第２は、
フローティングゲートがソースとドレインとの間のチャ
ネル領域上の一部だけ覆っているチャネル分離型構造で
ある。後者のチャネル領域でフローティングゲートのな
い領域は選択トランジスタと呼ばれ、この選択トランジ
スタとフローティングゲートトランジスタとが同チャネ
ル領域に直列に連結されて１つのメモリセルを構成して
いる。このようなチャネル分離型セルは、また、その選
択トランジスタの形成方式によって２種類に区分でき
る。フローティングゲートトランジスタのコントロール
ゲート電極と選択トランジスタのゲート電極とが同一で
ある構造のセル（併合ゲート分離型（merged-split-gat
e cell）と呼ばれる）と、フローティングゲートトラン
ジスタのコントロールゲート電極と選択トランジスタの
ゲート電極とが分離されたセル（ゲート分離型セル（sp
lit-gate-cell ）と呼ばれる）がそれらである。上記選
択トランジスタは、過剰消去問題を防止し、無接触仮想
接地アレイ（contactless virtual ground array）の構
成が容易であるようにするため導入された。特に、ゲー
ト分離型セルは、上記の目的の以外にソース側からホッ
トエレクトロンの注入が容易であるようにするため導入
された。
【００１０】図２（Ａ）は、単純積層ゲート構造を有す
る従来の非揮発性メモリセルを示す図であり、図２
（Ｂ）は、チャネル分離型構造を有する従来の非揮発性
メモリセルを示す図である。図２（Ａ）と図２（Ｂ）
は、従来の非揮発性メモリセルの構造と共にプログラム
と消去過程も示している。図２（Ａ）において、参照番
号６はコントロールゲート、７はフローティングゲー
ト、８はソース、９はドレイン、１０はチャネル領域、
１１は消去用ゲートを指示する。図２（Ｂ）において、
参照番号１３はコントロールゲート、１４はフローティ
ングゲート、１５はソース、１６はドレイン、１７はチ
ャネル領域、１８は消去用ゲートを指示する。図２
（Ａ）と図２（Ｂ）によると、プログラム動作時には消
去ゲート１１、１８は不必要なゲートであるため、図２
（Ａ）と図２（Ｂ）の従来のセルはプログラム動作時に
は実質的に２重ポリゲート構造と同一になる。結局、今
までの先行技術においては、全てプログラム動作時、コ
ントロールゲート、ソース、ドレインの電極だけでプロ
グラムを行ったので、メモリセルの内部でプログラム電
流経路と検証（又はセンシング）電流経路を分離し難
い。したがって、直接的、且つ効果的にマルチレベルを
コントロールし難いという短所があった。
る従来の非揮発性メモリセルを示す図であり、図２
（Ｂ）は、チャネル分離型構造を有する従来の非揮発性
メモリセルを示す図である。図２（Ａ）と図２（Ｂ）
は、従来の非揮発性メモリセルの構造と共にプログラム
と消去過程も示している。図２（Ａ）において、参照番
号６はコントロールゲート、７はフローティングゲー
ト、８はソース、９はドレイン、１０はチャネル領域、
１１は消去用ゲートを指示する。図２（Ｂ）において、
参照番号１３はコントロールゲート、１４はフローティ
ングゲート、１５はソース、１６はドレイン、１７はチ
ャネル領域、１８は消去用ゲートを指示する。図２
（Ａ）と図２（Ｂ）によると、プログラム動作時には消
去ゲート１１、１８は不必要なゲートであるため、図２
（Ａ）と図２（Ｂ）の従来のセルはプログラム動作時に
は実質的に２重ポリゲート構造と同一になる。結局、今
までの先行技術においては、全てプログラム動作時、コ
ントロールゲート、ソース、ドレインの電極だけでプロ
グラムを行ったので、メモリセルの内部でプログラム電
流経路と検証（又はセンシング）電流経路を分離し難
い。したがって、直接的、且つ効果的にマルチレベルを
コントロールし難いという短所があった。
【００１１】上記のチャネル分離型セルは、ホットエレ
クトロン注入メカニズムをプログラム方式として使用し
ている。特に、上記の併合ゲート分離型セルはドレイン
側からのホットエレクトロンの注入を利用し、ゲート分
離型セルはソース側からのホットエレクトロン注入を利
用する。又、消去は他のＥＥＰＲＯＭと同様にＦＮ−ト
ンネリングを利用する。ところが、前記チャネル分離型
セルはホットエレクトロン注入メカニズムを用いるので
プログラム動作電流による電力消耗がトンネリングの場
合より大きい。又、前記併合ゲート分離型セルはホット
キャリヤ注入効率を高めるためにドレイン領域に二重の
２種のイオン注入を行うべきであり、分離型ゲートセル
はホットキャリヤ注入効率を高めると共に初期の読み出
し電流を適切に合わせ、又、酸化膜の劣化による読み出
し電流の劣化を防止できるように選択トランジスタとフ
ローティングゲートトランジスタとの間の酸化膜の厚さ
を最適化すべきであるという困難さがある。
クトロン注入メカニズムをプログラム方式として使用し
ている。特に、上記の併合ゲート分離型セルはドレイン
側からのホットエレクトロンの注入を利用し、ゲート分
離型セルはソース側からのホットエレクトロン注入を利
用する。又、消去は他のＥＥＰＲＯＭと同様にＦＮ−ト
ンネリングを利用する。ところが、前記チャネル分離型
セルはホットエレクトロン注入メカニズムを用いるので
プログラム動作電流による電力消耗がトンネリングの場
合より大きい。又、前記併合ゲート分離型セルはホット
キャリヤ注入効率を高めるためにドレイン領域に二重の
２種のイオン注入を行うべきであり、分離型ゲートセル
はホットキャリヤ注入効率を高めると共に初期の読み出
し電流を適切に合わせ、又、酸化膜の劣化による読み出
し電流の劣化を防止できるように選択トランジスタとフ
ローティングゲートトランジスタとの間の酸化膜の厚さ
を最適化すべきであるという困難さがある。
【００１２】又、従来の前記チャネル分離型セルは電子
の注入（プログラム＝データ書き込み）は、チャネルに
隣接するゲート酸化膜を介して前記のホットキャリヤ注
入を行い、電子の消去（データ削除）は、選択ゲートや
コントロールゲートでない第３のゲートを介して行う、
又はチャネルに隣接するゲート酸化膜を介して行う、又
はコントロールゲートを介して行った。又、本発明人が
既出願した非揮発性メモリセルとプログラム方法（米国
出願番号：０８／５４２，６５１）は、前記電圧制御方
式のプログラム方法を適用することに適切なセルである
が、やはりプログラム電流消耗が伴われるという短所が
残っている。
の注入（プログラム＝データ書き込み）は、チャネルに
隣接するゲート酸化膜を介して前記のホットキャリヤ注
入を行い、電子の消去（データ削除）は、選択ゲートや
コントロールゲートでない第３のゲートを介して行う、
又はチャネルに隣接するゲート酸化膜を介して行う、又
はコントロールゲートを介して行った。又、本発明人が
既出願した非揮発性メモリセルとプログラム方法（米国
出願番号：０８／５４２，６５１）は、前記電圧制御方
式のプログラム方法を適用することに適切なセルである
が、やはりプログラム電流消耗が伴われるという短所が
残っている。
【００１３】又、上述したようなチャネル分離型セル
は、消去時、ゲート絶縁膜を介するトンネリング方式を
利用するため、トンネリングに必要な約１００Å以下の
薄い絶縁膜を形成させなければならないが、その薄い絶
縁膜は信頼性を確保し難く、更に酸化膜の厚さが薄いこ
とによりコントロールゲートのカップリングを悪くす
る。すなわち、カップリングが小さくなる。よって、低
電圧／高速動作の実現に不利である。更に、セルのサイ
ズをより一層縮小させる場合には上記の問題点がより一
層深刻に浮かびあげる。
は、消去時、ゲート絶縁膜を介するトンネリング方式を
利用するため、トンネリングに必要な約１００Å以下の
薄い絶縁膜を形成させなければならないが、その薄い絶
縁膜は信頼性を確保し難く、更に酸化膜の厚さが薄いこ
とによりコントロールゲートのカップリングを悪くす
る。すなわち、カップリングが小さくなる。よって、低
電圧／高速動作の実現に不利である。更に、セルのサイ
ズをより一層縮小させる場合には上記の問題点がより一
層深刻に浮かびあげる。
【００１４】
【発明が解決しようとする課題】本発明は、上記の問題
点を解決するためのもので、単一レベル又はマルチレベ
ルのプログラム中に同時検証が容易であるばかりでな
く、プログラムのための領域と検証のための領域が完全
に互いに分離される非揮発性メモリ及びその非揮発性メ
モリをプログラムする方法を提供することが目的であ
る。本発明の他の目的は、マルチレベルのプログラム時
に各しきい値レベルをコントロールゲートに印加される
電圧で調節し、各しきい値レベルとそれに相応するコン
トロールゲートの印加電圧は互いに線形的な関係にある
非揮発性メモリ及びそれをプログラムする方法を提供す
ることにある。本発明の他の目的は、単一レベル又はマ
ルチレベルのプログラム中に同時検証の可能な、且つ特
にプログラムの初期にセルがオフであり、プログラムが
進行される間にセルのチャネル状態をモニタリングし
て、セルがオンとなったときに決められたチャネル状態
でプログラムを強制的に中止させる非揮発性メモリ及び
その非揮発性メモリをプログラムする方法を提供するこ
とにある。本発明の他の目的は、プログラムはトンネリ
ングを利用し、消去動作はホットキャリヤ注入又はトン
ネリングを利用するチャネル分離型セルを提供すること
にある。本発明の他の目的は、プログラム動作中の電流
の消耗を最小化しながら同時にプログラムとしきい値電
圧状態をモニタリングできる非揮発性メモリ及びその非
揮発性メモリをプログラムする方法を提供することにあ
る。本発明の他の目的は、ゲート誘電体膜の信頼性の確
保が容易であり、カップリング定数を改善させ得るチャ
ネル分離型セルを提供することにある。
点を解決するためのもので、単一レベル又はマルチレベ
ルのプログラム中に同時検証が容易であるばかりでな
く、プログラムのための領域と検証のための領域が完全
に互いに分離される非揮発性メモリ及びその非揮発性メ
モリをプログラムする方法を提供することが目的であ
る。本発明の他の目的は、マルチレベルのプログラム時
に各しきい値レベルをコントロールゲートに印加される
電圧で調節し、各しきい値レベルとそれに相応するコン
トロールゲートの印加電圧は互いに線形的な関係にある
非揮発性メモリ及びそれをプログラムする方法を提供す
ることにある。本発明の他の目的は、単一レベル又はマ
ルチレベルのプログラム中に同時検証の可能な、且つ特
にプログラムの初期にセルがオフであり、プログラムが
進行される間にセルのチャネル状態をモニタリングし
て、セルがオンとなったときに決められたチャネル状態
でプログラムを強制的に中止させる非揮発性メモリ及び
その非揮発性メモリをプログラムする方法を提供するこ
とにある。本発明の他の目的は、プログラムはトンネリ
ングを利用し、消去動作はホットキャリヤ注入又はトン
ネリングを利用するチャネル分離型セルを提供すること
にある。本発明の他の目的は、プログラム動作中の電流
の消耗を最小化しながら同時にプログラムとしきい値電
圧状態をモニタリングできる非揮発性メモリ及びその非
揮発性メモリをプログラムする方法を提供することにあ
る。本発明の他の目的は、ゲート誘電体膜の信頼性の確
保が容易であり、カップリング定数を改善させ得るチャ
ネル分離型セルを提供することにある。
【００１５】
【課題を解決するための手段】上記の目的を達するため
に、本発明は、ソース、ドレインおよびその間のチャネ
ルと、プログラム、読み出し、及び消去のときの少なく
ともいずれかのときにメモリセルを選択するプログラム
・選択ゲートと、電荷をデータとして蓄積し、プログラ
ム時に前記プログラム・選択ゲートに電荷を転送するフ
ローティングゲートと、プログラム時にフローティング
ゲートに電圧を誘起させ、フローティングゲートから前
記プログラム・選択ゲートに転送する電荷の量を制御す
るコントロールゲートと、を有することを特徴とする。
又、上記の目的を達するために、本発明は、コントロー
ルゲート、フローティングゲート、プログラム・選択ゲ
ート、ソース、ドレイン、ソースとドレインとの間のチ
ャネル領域で構成される非揮発性メモリセルであって、
単一レベルのプログラムの初期に前記チャネル領域がタ
ーンオフされており、その単一プログラムのために前記
チャネル領域がターンオンされるようにフローティング
ゲートの電荷量を変化させるためにコントロールゲート
には第１電圧を、プログラム・選択ゲートには第２電圧
を、ドレインには第３電圧を、そしてソースには第４電
圧を供給するステップと、そして、プログラム中に前記
チャネル領域の導電度をモニタリングし、その導電度が
設定された基準値と同じと測定されると前記コントロー
ルゲートとプログラム・選択ゲートにそれぞれ印加され
る第１電圧と第２電圧の中の少なくとも１つの供給を中
断するステップと、を備える。
に、本発明は、ソース、ドレインおよびその間のチャネ
ルと、プログラム、読み出し、及び消去のときの少なく
ともいずれかのときにメモリセルを選択するプログラム
・選択ゲートと、電荷をデータとして蓄積し、プログラ
ム時に前記プログラム・選択ゲートに電荷を転送するフ
ローティングゲートと、プログラム時にフローティング
ゲートに電圧を誘起させ、フローティングゲートから前
記プログラム・選択ゲートに転送する電荷の量を制御す
るコントロールゲートと、を有することを特徴とする。
又、上記の目的を達するために、本発明は、コントロー
ルゲート、フローティングゲート、プログラム・選択ゲ
ート、ソース、ドレイン、ソースとドレインとの間のチ
ャネル領域で構成される非揮発性メモリセルであって、
単一レベルのプログラムの初期に前記チャネル領域がタ
ーンオフされており、その単一プログラムのために前記
チャネル領域がターンオンされるようにフローティング
ゲートの電荷量を変化させるためにコントロールゲート
には第１電圧を、プログラム・選択ゲートには第２電圧
を、ドレインには第３電圧を、そしてソースには第４電
圧を供給するステップと、そして、プログラム中に前記
チャネル領域の導電度をモニタリングし、その導電度が
設定された基準値と同じと測定されると前記コントロー
ルゲートとプログラム・選択ゲートにそれぞれ印加され
る第１電圧と第２電圧の中の少なくとも１つの供給を中
断するステップと、を備える。
【００１６】
【発明の実施の形態】本発明の説明において、プログラ
ムはデータを書き込む動作を意味し、消去は消去ブロッ
ク内の全てのデータを同一の状態にする動作と定義す
る。よって、消去は少なくとも２ビット以上のデータブ
ロックで定義される用語である。したがって、データの
消去状態とは非揮発性メモリセルのしきい値電圧が低い
状態の可能性もあり、高い状態の可能性もある。言い換
えれば、フローティングゲートへの電子の注入が消去と
定義されることもあり、フローティングゲートから電子
の抽出が消去とも定義され得る。本発明の実施形態にお
いては、ｎ型チャネルのＦＥＴでしきい値電圧値の一番
高い状態を消去と定義する。
ムはデータを書き込む動作を意味し、消去は消去ブロッ
ク内の全てのデータを同一の状態にする動作と定義す
る。よって、消去は少なくとも２ビット以上のデータブ
ロックで定義される用語である。したがって、データの
消去状態とは非揮発性メモリセルのしきい値電圧が低い
状態の可能性もあり、高い状態の可能性もある。言い換
えれば、フローティングゲートへの電子の注入が消去と
定義されることもあり、フローティングゲートから電子
の抽出が消去とも定義され得る。本発明の実施形態にお
いては、ｎ型チャネルのＦＥＴでしきい値電圧値の一番
高い状態を消去と定義する。
【００１７】図３（Ａ）は、本発明の１実施形態の非揮
発性メモリセルのシンボルを示す図である。この非揮発
性メモリセルは、プログラム、読み出し、又は消去動作
時のセルの選択のため及びプログラム時にはプログラム
のための一端子と働くプログラム・選択ゲート３１と、
データの蓄積のために電荷を蓄積し、プログラム時にプ
ログラム・選択ゲート３１にその電荷を抽出するフロー
ティングゲート３２と、静電結合によって前記フローテ
ィングゲート３２に電圧を誘起させてフローティングゲ
ート３２からプログラム・選択ゲート３１に抽出する電
荷の量を制御するコントロールゲート３３とを備えてい
る。さらに、前記プログラム・選択ゲート３１、フロー
ティングゲート３２、チャネル領域３８、ソース３６、
及びドレイン３７で構成されるトランジスタ部が構成さ
れている。
発性メモリセルのシンボルを示す図である。この非揮発
性メモリセルは、プログラム、読み出し、又は消去動作
時のセルの選択のため及びプログラム時にはプログラム
のための一端子と働くプログラム・選択ゲート３１と、
データの蓄積のために電荷を蓄積し、プログラム時にプ
ログラム・選択ゲート３１にその電荷を抽出するフロー
ティングゲート３２と、静電結合によって前記フローテ
ィングゲート３２に電圧を誘起させてフローティングゲ
ート３２からプログラム・選択ゲート３１に抽出する電
荷の量を制御するコントロールゲート３３とを備えてい
る。さらに、前記プログラム・選択ゲート３１、フロー
ティングゲート３２、チャネル領域３８、ソース３６、
及びドレイン３７で構成されるトランジスタ部が構成さ
れている。
【００１８】図３（Ｂ）は、（Ａ）の非揮発性メモリセ
ルを機能的に示す回路図である。コントロールゲート３
３、フローティングゲート３２、及びフローティングゲ
ート３２の下部に位置するチャネル領域３８ｂとドレイ
ン３７とで蓄積トランジスタ３４を構成している。この
蓄積トランジスタはフローティングゲートにデータを蓄
積する機能を備える。一方、選択・プログラムゲート３
１と、選択・プログラムゲート３１の下部に位置するチ
ャネル領域３８ａと、ソース３６とで選択トランジスタ
３５を構成している。この選択トランジスタ３５は、蓄
積トランジスタ３４のしきい値電圧状態に係わらずドレ
イン３７とソース３６との間の電流をオン又はオフする
スイッチの機能を有し、セルに選択性を付与する。ここ
で、選択トランジスタ３５と蓄積トランジスタ３４のそ
れぞれのチャネル領域の間の領域３８ｃは選択トランジ
スタ３５のドレインと蓄積トランジスタ３４のソースの
機能果たす。よく知られているように、Ｎ型トランジス
タでソースサイドからの電子注入動作時に、ホットエレ
クトロンは選択トランジスタ３５と蓄積トランジスタ３
４との間のチャネル領域３８ｃから発生してフローティ
ングゲート３２に注入される。この蓄積トランジスタ３
４と選択トランジスタ３５の構造と機能上の特徴に加え
て、本実施形態の非揮発性メモリセルの選択・プログラ
ムゲート３１とフローティングゲート３２との間は図３
（Ｂ）のように１つのトンネルダイオードを形成してい
ることを特徴とする。Ｎ型トランジスタの場合にこのト
ンネルダイオードを介してフローティングゲート３２か
ら選択・プログラムゲート３１へ電子を抽出することに
よりプログラムを行う。このとき、前記プログラム・選
択ゲート３１はプログラムのための一端子の役割を行
う。言い換えれば、Ｎ型トランジスタでフローティング
ゲート３２から電子を抽出するプログラム時に電子は前
記フローティングゲート３１に抽出される。このような
トンネルダイオードが形成された構造的な要素とセルト
ランジスタと各端子の機能と動作において、本実施形態
の非揮発性メモリセルは従来のチャネル分離型の非揮発
性メモリと差別化される。又、本実施形態の非揮発性メ
モリセルで構成されるメモリデバイスでプログラム時に
セルにプログラムの選択性を向上させるために、前記プ
ログラム・選択ゲート３１とコントロールゲート３３に
印加する電圧を適切に配分することもできる。
ルを機能的に示す回路図である。コントロールゲート３
３、フローティングゲート３２、及びフローティングゲ
ート３２の下部に位置するチャネル領域３８ｂとドレイ
ン３７とで蓄積トランジスタ３４を構成している。この
蓄積トランジスタはフローティングゲートにデータを蓄
積する機能を備える。一方、選択・プログラムゲート３
１と、選択・プログラムゲート３１の下部に位置するチ
ャネル領域３８ａと、ソース３６とで選択トランジスタ
３５を構成している。この選択トランジスタ３５は、蓄
積トランジスタ３４のしきい値電圧状態に係わらずドレ
イン３７とソース３６との間の電流をオン又はオフする
スイッチの機能を有し、セルに選択性を付与する。ここ
で、選択トランジスタ３５と蓄積トランジスタ３４のそ
れぞれのチャネル領域の間の領域３８ｃは選択トランジ
スタ３５のドレインと蓄積トランジスタ３４のソースの
機能果たす。よく知られているように、Ｎ型トランジス
タでソースサイドからの電子注入動作時に、ホットエレ
クトロンは選択トランジスタ３５と蓄積トランジスタ３
４との間のチャネル領域３８ｃから発生してフローティ
ングゲート３２に注入される。この蓄積トランジスタ３
４と選択トランジスタ３５の構造と機能上の特徴に加え
て、本実施形態の非揮発性メモリセルの選択・プログラ
ムゲート３１とフローティングゲート３２との間は図３
（Ｂ）のように１つのトンネルダイオードを形成してい
ることを特徴とする。Ｎ型トランジスタの場合にこのト
ンネルダイオードを介してフローティングゲート３２か
ら選択・プログラムゲート３１へ電子を抽出することに
よりプログラムを行う。このとき、前記プログラム・選
択ゲート３１はプログラムのための一端子の役割を行
う。言い換えれば、Ｎ型トランジスタでフローティング
ゲート３２から電子を抽出するプログラム時に電子は前
記フローティングゲート３１に抽出される。このような
トンネルダイオードが形成された構造的な要素とセルト
ランジスタと各端子の機能と動作において、本実施形態
の非揮発性メモリセルは従来のチャネル分離型の非揮発
性メモリと差別化される。又、本実施形態の非揮発性メ
モリセルで構成されるメモリデバイスでプログラム時に
セルにプログラムの選択性を向上させるために、前記プ
ログラム・選択ゲート３１とコントロールゲート３３に
印加する電圧を適切に配分することもできる。
【００１９】図３（Ｃ）に示すように、本実施形態によ
るチャネル分離型の非揮発性メモリセルの他の特徴は、
プログラム時にプログラム動作領域をセルのチャネル領
域と完全に分離させ得るという点である。言い換えれ
ば、プログラム時にプログラムの電流経路とチャネル領
域が分離されているということである。したがって、プ
ログラム中にそのプログラムと独立にフローティングゲ
ート３２の電荷量の変化に相応するチャネル領域３８の
導電状態の変化をプログラムと共にモニタリングでき
る。言い換えれば、前記モニタリングはフローティング
ゲート３２、選択・プログラムゲート３１、及びチャネ
ル領域３８で構成される電界効果トランジスタ（ＦＥ
Ｔ）により行われる。このときのモニタリングは通常の
センスアンプ（図示せず）を用いてセルのドレイン３７
又はソース３６の電流をモニタリングすればいい。した
がって、本実施形態の非揮発性メモリセルは、プログラ
ム時にプログラム電流経路とモニタリング電流経路とが
完全に分離される構造である。言い換えれば、本実施形
態のメモリセルはプログラム動作中に、コントロールゲ
ート３３、ソース３６、ドレイン３７、及び選択・プロ
グラムゲート３１で構成される４端子ＦＥＴである。こ
れは３端子ＦＥＴの従来の非揮発性メモリセル、又は既
存のＦＥＴと区分され得る点である。したがって、本実
施形態による非揮発性メモリセルは、プログラムと同時
検証が容易な構造である、勿論、このような同時検証方
式を使用せず既存のプログラム／検証の繰り返し行う方
式を使用することもできる。
るチャネル分離型の非揮発性メモリセルの他の特徴は、
プログラム時にプログラム動作領域をセルのチャネル領
域と完全に分離させ得るという点である。言い換えれ
ば、プログラム時にプログラムの電流経路とチャネル領
域が分離されているということである。したがって、プ
ログラム中にそのプログラムと独立にフローティングゲ
ート３２の電荷量の変化に相応するチャネル領域３８の
導電状態の変化をプログラムと共にモニタリングでき
る。言い換えれば、前記モニタリングはフローティング
ゲート３２、選択・プログラムゲート３１、及びチャネ
ル領域３８で構成される電界効果トランジスタ（ＦＥ
Ｔ）により行われる。このときのモニタリングは通常の
センスアンプ（図示せず）を用いてセルのドレイン３７
又はソース３６の電流をモニタリングすればいい。した
がって、本実施形態の非揮発性メモリセルは、プログラ
ム時にプログラム電流経路とモニタリング電流経路とが
完全に分離される構造である。言い換えれば、本実施形
態のメモリセルはプログラム動作中に、コントロールゲ
ート３３、ソース３６、ドレイン３７、及び選択・プロ
グラムゲート３１で構成される４端子ＦＥＴである。こ
れは３端子ＦＥＴの従来の非揮発性メモリセル、又は既
存のＦＥＴと区分され得る点である。したがって、本実
施形態による非揮発性メモリセルは、プログラムと同時
検証が容易な構造である、勿論、このような同時検証方
式を使用せず既存のプログラム／検証の繰り返し行う方
式を使用することもできる。
【００２０】ここで、本実施形態の非揮発性メモリセル
の動作について説明する。本実施形態の非揮発性メモリ
セルにおいて、消去動作はＮ型トランジスタの場合には
電子をフローティングゲート３２に注入することであ
る。よって、消去動作は、チャネル３８又はドレイン３
７領域からのトンネリングにより行うこともでき、又は
ソース側からのホットエレクトロン注入により行うこと
もできる。ここで、消去時にホットキャリヤ注入方式を
用いる場合、チャネル領域３８又はドレイン３７領域と
フローティングゲート３２との間に位置するゲート誘電
体の厚さはトンネリングに必要な程度に薄くする必要が
ないため既存のトンネリングゲート誘電体よりゲート誘
電体の工程及び信頼性の確保がずっと容易になり、且つ
既存のトンネリングゲート誘電体に比べてずっと改善さ
れたカップリング定数を確保できるので、低電圧、高速
動作ができる。この点は、おおかたの従来の非揮発性メ
モリセルが有する問題点を解決する大事な意味があり、
特に、将来非揮発性メモリセルのサイズがより小さくな
る時に発生するトンネリングのためのゲート酸化膜の低
電界漏洩電流のような問題と劣化のような問題を回避で
きる。したがって、本実施形態の非揮発性メモリセルは
セルの縮小が容易である。
の動作について説明する。本実施形態の非揮発性メモリ
セルにおいて、消去動作はＮ型トランジスタの場合には
電子をフローティングゲート３２に注入することであ
る。よって、消去動作は、チャネル３８又はドレイン３
７領域からのトンネリングにより行うこともでき、又は
ソース側からのホットエレクトロン注入により行うこと
もできる。ここで、消去時にホットキャリヤ注入方式を
用いる場合、チャネル領域３８又はドレイン３７領域と
フローティングゲート３２との間に位置するゲート誘電
体の厚さはトンネリングに必要な程度に薄くする必要が
ないため既存のトンネリングゲート誘電体よりゲート誘
電体の工程及び信頼性の確保がずっと容易になり、且つ
既存のトンネリングゲート誘電体に比べてずっと改善さ
れたカップリング定数を確保できるので、低電圧、高速
動作ができる。この点は、おおかたの従来の非揮発性メ
モリセルが有する問題点を解決する大事な意味があり、
特に、将来非揮発性メモリセルのサイズがより小さくな
る時に発生するトンネリングのためのゲート酸化膜の低
電界漏洩電流のような問題と劣化のような問題を回避で
きる。したがって、本実施形態の非揮発性メモリセルは
セルの縮小が容易である。
【００２１】今までの説明により、本実施形態の非揮発
性メモリセルは、セルのアレイ上で信頼性に関する特別
な問題無しにプログラムと消去のどの場合にも１つのセ
ルを独立的に選択してプログラム、又は消去させること
ができる独特な構造であることが分かる。すなわち、プ
ログラム時には上述したように、コントロールゲート３
３、及びドレイン３７で構成されるトランジスタにより
選択性が付与される。例えば、Ｎ型トランジスタでプロ
グラムは前記ダイオードを介するトンネリングで、消去
はソース側からのホットエレクトロン注入で行うことが
できる。言い換えれば、本実施形態のメモリセルはＥＥ
ＰＲＯＭ、又はＦｌａｓｈ ＥＥＰＲＯＭのどの用途に
も適する。
性メモリセルは、セルのアレイ上で信頼性に関する特別
な問題無しにプログラムと消去のどの場合にも１つのセ
ルを独立的に選択してプログラム、又は消去させること
ができる独特な構造であることが分かる。すなわち、プ
ログラム時には上述したように、コントロールゲート３
３、及びドレイン３７で構成されるトランジスタにより
選択性が付与される。例えば、Ｎ型トランジスタでプロ
グラムは前記ダイオードを介するトンネリングで、消去
はソース側からのホットエレクトロン注入で行うことが
できる。言い換えれば、本実施形態のメモリセルはＥＥ
ＰＲＯＭ、又はＦｌａｓｈ ＥＥＰＲＯＭのどの用途に
も適する。
【００２２】以下で、図３（Ａ）ないし（Ｃ）に示した
非揮発性メモリセルを利用して２段レベル又はマルチレ
ベルをプログラムする方法を説明する。本実施形態によ
るプログラム方法としては電圧検出方法と電流検出方法
がある。まず、電流検出方法について説明する。図４
は、電流検出を利用したプログラム方法を説明するため
のダイヤグラムである。図４のダイヤグラムは、第１電
圧源３９、第２電圧源４０、第３電圧源４１、第４電圧
源４２、電流検出部４３、及び図３に示した非揮発性メ
モリ１００で構成されている。符号ＰS は、外部から供
給されるｉ番目のレベルのプログラムのスタート信号を
指示し、ＶSTは、プログラムの停止信号を示す。第１電
圧源３９は、マルチレベルのプログラム中、ｉ番目のし
きい値レベルのプログラムのために非揮発性メモリ１０
０のコントロールゲート３３に電圧ＶC,i （ｉ＝０、
１、２、・・・、ｎ−１）を与える。したがって、マル
チレベルのプログラム時の電圧ＶC,i はプログラムの各
しきい値レベル毎に変化される値を有する。第２電圧源
４０は、単一レベル又はマルチレベルのプログラムのた
めにプログラム・選択ゲート３１に電圧ＶPSを加える。
このとき、電圧ＶPSは変化する値でもよいが、プログラ
ムの中止時点では常に一定の正の電圧値を有する。第３
電圧源４１は、２段レベル又はマルチレベルのプログラ
ム中にプログラムの状況を、つまりドレイン３７での電
流ＩD,i （ｔ）をモニタリングするためにドレイン３７
に電圧ＶD を誘起させる。第４電圧源４２はソース３６
に電圧ＶS を供給する。ここで、ＶS はグラウンド電
圧、或いはＶD より低い電圧である。ここで、符号のＩ
D,i（ｔ） はドレイン３７に流れる電流を指示する。
非揮発性メモリセルを利用して２段レベル又はマルチレ
ベルをプログラムする方法を説明する。本実施形態によ
るプログラム方法としては電圧検出方法と電流検出方法
がある。まず、電流検出方法について説明する。図４
は、電流検出を利用したプログラム方法を説明するため
のダイヤグラムである。図４のダイヤグラムは、第１電
圧源３９、第２電圧源４０、第３電圧源４１、第４電圧
源４２、電流検出部４３、及び図３に示した非揮発性メ
モリ１００で構成されている。符号ＰS は、外部から供
給されるｉ番目のレベルのプログラムのスタート信号を
指示し、ＶSTは、プログラムの停止信号を示す。第１電
圧源３９は、マルチレベルのプログラム中、ｉ番目のし
きい値レベルのプログラムのために非揮発性メモリ１０
０のコントロールゲート３３に電圧ＶC,i （ｉ＝０、
１、２、・・・、ｎ−１）を与える。したがって、マル
チレベルのプログラム時の電圧ＶC,i はプログラムの各
しきい値レベル毎に変化される値を有する。第２電圧源
４０は、単一レベル又はマルチレベルのプログラムのた
めにプログラム・選択ゲート３１に電圧ＶPSを加える。
このとき、電圧ＶPSは変化する値でもよいが、プログラ
ムの中止時点では常に一定の正の電圧値を有する。第３
電圧源４１は、２段レベル又はマルチレベルのプログラ
ム中にプログラムの状況を、つまりドレイン３７での電
流ＩD,i （ｔ）をモニタリングするためにドレイン３７
に電圧ＶD を誘起させる。第４電圧源４２はソース３６
に電圧ＶS を供給する。ここで、ＶS はグラウンド電
圧、或いはＶD より低い電圧である。ここで、符号のＩ
D,i（ｔ） はドレイン３７に流れる電流を指示する。
【００２３】電流検出部４３は、ｉ番目のしきい値レベ
ルのプログラム中、ドレイン３７に流れる電流Ｉ
D,i（ｔ）が基準電流値ＩREF（例えば、しきい値電流Ｉ
th）に到達したとき、プログラムの停止信号ＶSTを発生
させる。その発生したときまでの時間ｔpiは、ｉ番目の
しきい値レベルのプログラムが完了された時間を意味す
る。ここで、電流検出部４３の基準電流ＩREF は非揮発
性メモリセルの電気的な特性によって決定される。この
基準電流ＩREF はしきい値電流Ｉthと定義され得る。ド
レイン３７での電流ＩD,i（ｔ）を再度定義すると、ド
レイン電流ＩD,i（ｔ）は時間に従属的な電流値であ
る。この電流値ＩD,i（ｔ） はｉ番目のレベルのプログ
ラム中にフローティングゲート３２での電圧Ｖ
F,i（ｔ） によって決定されるドレイン３７での電流値
を意味し、プログラムの初期にはチャネルのターンオフ
状態に当該する非常に小さい漏洩電流値を有し、プログ
ラムが進行される間、オフ状態を維持し、チャネルがタ
ーンオンした後に電流値が大きく増加する。そして、そ
の増加された値が電流検出部４３の基準電流ＩREF に到
達した時点で電流検出部４３はプログラムの停止信号Ｖ
TSを発生する。
ルのプログラム中、ドレイン３７に流れる電流Ｉ
D,i（ｔ）が基準電流値ＩREF（例えば、しきい値電流Ｉ
th）に到達したとき、プログラムの停止信号ＶSTを発生
させる。その発生したときまでの時間ｔpiは、ｉ番目の
しきい値レベルのプログラムが完了された時間を意味す
る。ここで、電流検出部４３の基準電流ＩREF は非揮発
性メモリセルの電気的な特性によって決定される。この
基準電流ＩREF はしきい値電流Ｉthと定義され得る。ド
レイン３７での電流ＩD,i（ｔ）を再度定義すると、ド
レイン電流ＩD,i（ｔ）は時間に従属的な電流値であ
る。この電流値ＩD,i（ｔ） はｉ番目のレベルのプログ
ラム中にフローティングゲート３２での電圧Ｖ
F,i（ｔ） によって決定されるドレイン３７での電流値
を意味し、プログラムの初期にはチャネルのターンオフ
状態に当該する非常に小さい漏洩電流値を有し、プログ
ラムが進行される間、オフ状態を維持し、チャネルがタ
ーンオンした後に電流値が大きく増加する。そして、そ
の増加された値が電流検出部４３の基準電流ＩREF に到
達した時点で電流検出部４３はプログラムの停止信号Ｖ
TSを発生する。
【００２４】上述したような条件下において、ドレイン
電流の検出を利用した単一レベル又はマルチレベルのプ
ログラムの過程を、図４、図５、及び図６を参照して説
明する。図５は、図４の各ノードにおける波形を示す。
図６は、本実施形態の単一レベル又はマルチレベルのプ
ログラム過程を示すフローチャートである。プログラム
を行う前にそのセルは消去状態にあると仮定する。ここ
で、消去状態とは、最上位レベルを意味する。ここで、
図３（Ａ）、（Ｂ）、（Ｃ）、及び図４に示したセルの
トランジスタはＰ型基板上にｎ型チャネルが形成される
構造を有するＮ型ＦＥＴと仮定する。勿論、ｎ型基板上
にＰ型チャネルが形成される構造のＰ型ＦＥＴと仮定す
ることもできる。この場合には、印加電圧の極性を逆に
決め、ノード電圧としきい値電圧の符号を反対に決めれ
ばよい。動作的には特に異ならない。まず、外部から単
一レベル又はマルチレベルのプログラムのために、図５
（Ａ）に示すように、外部からプログラムのスタート信
号（ＰS ）が供給される。ｉ番目のレベル（ｉレベル）
のプログラムのためにコントロールゲート３３に印加す
るための負の電圧ＶC,iがセッティングされる。この負
の電圧ＶC,iがセッティングされると、これと同時にフ
ローティングゲート３２における電荷量の変化を検証す
るために電流検出部４３がセットアップされる。さら
に、図５（Ａ）のプログラムのスタート信号（ＰS ）が
与えれると共に第１電圧源３９と第２電圧源４０から図
５（Ｂ）に示した正の電圧ＶPSと第５（Ｃ）に示した負
の電圧ＶC、iが、プログラム・選択ゲート３１とコント
ロールゲート３３とにそれぞれ供給される。従って、プ
ログラム・選択ゲート３１とフローティングゲート３２
との間にトンネリング電圧Ｖtun,i（ｔ） がかかり、フ
ローティングゲート３２からプログラム・選択ゲート３
１へはｉ番目のしきい値レベルのプログラムのために負
の電荷が供給される。言い換えれば、トンネリング効果
によりフローティングゲート３２からプログラム・選択
ゲート３１へ電子が転送される。
電流の検出を利用した単一レベル又はマルチレベルのプ
ログラムの過程を、図４、図５、及び図６を参照して説
明する。図５は、図４の各ノードにおける波形を示す。
図６は、本実施形態の単一レベル又はマルチレベルのプ
ログラム過程を示すフローチャートである。プログラム
を行う前にそのセルは消去状態にあると仮定する。ここ
で、消去状態とは、最上位レベルを意味する。ここで、
図３（Ａ）、（Ｂ）、（Ｃ）、及び図４に示したセルの
トランジスタはＰ型基板上にｎ型チャネルが形成される
構造を有するＮ型ＦＥＴと仮定する。勿論、ｎ型基板上
にＰ型チャネルが形成される構造のＰ型ＦＥＴと仮定す
ることもできる。この場合には、印加電圧の極性を逆に
決め、ノード電圧としきい値電圧の符号を反対に決めれ
ばよい。動作的には特に異ならない。まず、外部から単
一レベル又はマルチレベルのプログラムのために、図５
（Ａ）に示すように、外部からプログラムのスタート信
号（ＰS ）が供給される。ｉ番目のレベル（ｉレベル）
のプログラムのためにコントロールゲート３３に印加す
るための負の電圧ＶC,iがセッティングされる。この負
の電圧ＶC,iがセッティングされると、これと同時にフ
ローティングゲート３２における電荷量の変化を検証す
るために電流検出部４３がセットアップされる。さら
に、図５（Ａ）のプログラムのスタート信号（ＰS ）が
与えれると共に第１電圧源３９と第２電圧源４０から図
５（Ｂ）に示した正の電圧ＶPSと第５（Ｃ）に示した負
の電圧ＶC、iが、プログラム・選択ゲート３１とコント
ロールゲート３３とにそれぞれ供給される。従って、プ
ログラム・選択ゲート３１とフローティングゲート３２
との間にトンネリング電圧Ｖtun,i（ｔ） がかかり、フ
ローティングゲート３２からプログラム・選択ゲート３
１へはｉ番目のしきい値レベルのプログラムのために負
の電荷が供給される。言い換えれば、トンネリング効果
によりフローティングゲート３２からプログラム・選択
ゲート３１へ電子が転送される。
【００２５】電圧ＶC、i とＶPSがコントロールゲート３
３、及びプログラム・選択ゲート３１に印加された後、
又は同時に第３電圧源４１と第４電圧源４２からはドレ
イン電圧ＶD とソース電圧ＶS がドレイン３７とソース
３６にそれぞれ加えられる。同時に、電流検出部４３が
作動する。また、電圧ＶC、i、ＶPS及びＶDがコントロー
ルゲート３３、プログラム・選択ゲート３１、及びドレ
イン３７に印加されると、フローティングゲート３２に
は図５（Ｄ）に示すようにｉ番目のしきい値レベルのプ
ログラムのための電圧ＶF、i（ｔ） がかかることにな
る。このとき、初期のフローティングゲート電圧ＶF、i
はＦＥＴチャネル領域３８がターンオフされるように、
すなわちそれがフローティングゲート３２におけるしき
い値電圧ＶF THより小さくなるようにＶC、iとＶPSを印加
する。したがって、初期にはドレイン３７での電流の流
れがない。プログラムが進行されるに従って電子がフロ
ーティングゲート３２から転送されてフローティングゲ
ート電圧ＶF、i（ｔ） が増加することになる。
３、及びプログラム・選択ゲート３１に印加された後、
又は同時に第３電圧源４１と第４電圧源４２からはドレ
イン電圧ＶD とソース電圧ＶS がドレイン３７とソース
３６にそれぞれ加えられる。同時に、電流検出部４３が
作動する。また、電圧ＶC、i、ＶPS及びＶDがコントロー
ルゲート３３、プログラム・選択ゲート３１、及びドレ
イン３７に印加されると、フローティングゲート３２に
は図５（Ｄ）に示すようにｉ番目のしきい値レベルのプ
ログラムのための電圧ＶF、i（ｔ） がかかることにな
る。このとき、初期のフローティングゲート電圧ＶF、i
はＦＥＴチャネル領域３８がターンオフされるように、
すなわちそれがフローティングゲート３２におけるしき
い値電圧ＶF THより小さくなるようにＶC、iとＶPSを印加
する。したがって、初期にはドレイン３７での電流の流
れがない。プログラムが進行されるに従って電子がフロ
ーティングゲート３２から転送されてフローティングゲ
ート電圧ＶF、i（ｔ） が増加することになる。
【００２６】フローティングゲート電圧が図５のように
しきい値電圧ＶF TH に達すると、ドレイン３７には図５
（Ｅ）に示すように電流ＩD,i（ｔ） が流れるようにな
る。この電流ＩD,i（ｔ） は、初期には小さい値で、プ
ログラムが進行されるに従って、電子がフローティング
ゲート３２からプログラム・選択ゲート３１に移動する
ので、フローティングゲート電圧が増加し、Ｉ
D、i（ｔ） も増加することになる。このように、ｉ番目
のしきい値レベルのプログラム中に電流検出部４３はこ
のドレイン電流ＩD、i（ｔ） をモニタリングする。そし
て、この値が図５（Ｅ）に示すように、所定の基準値
ＩREF（例えば、しきい値電流Ｉth）に到達すると、ｉ
番目のしきい値レベルのプログラムが完了されたと見な
して、図５（Ｆ）に示すように、プログラムの停止信号
（ＶST）を出力する。ここで、電流検出部４３はドレイ
ンでの電流ＩD、i（ｔ） をモニタリングすると説明した
が、実質的に、図５（Ｄ）に示すプログラム中にフロー
ティングゲート３２での電圧、又は電荷量の変化をモニ
タリングするとも説明することができる。また、電流Ｉ
D、i （ｔ）のモニタリングはチャネル領域３８における
導電度をモニタリングするとも説明することもできる。
しきい値電圧ＶF TH に達すると、ドレイン３７には図５
（Ｅ）に示すように電流ＩD,i（ｔ） が流れるようにな
る。この電流ＩD,i（ｔ） は、初期には小さい値で、プ
ログラムが進行されるに従って、電子がフローティング
ゲート３２からプログラム・選択ゲート３１に移動する
ので、フローティングゲート電圧が増加し、Ｉ
D、i（ｔ） も増加することになる。このように、ｉ番目
のしきい値レベルのプログラム中に電流検出部４３はこ
のドレイン電流ＩD、i（ｔ） をモニタリングする。そし
て、この値が図５（Ｅ）に示すように、所定の基準値
ＩREF（例えば、しきい値電流Ｉth）に到達すると、ｉ
番目のしきい値レベルのプログラムが完了されたと見な
して、図５（Ｆ）に示すように、プログラムの停止信号
（ＶST）を出力する。ここで、電流検出部４３はドレイ
ンでの電流ＩD、i（ｔ） をモニタリングすると説明した
が、実質的に、図５（Ｄ）に示すプログラム中にフロー
ティングゲート３２での電圧、又は電荷量の変化をモニ
タリングするとも説明することができる。また、電流Ｉ
D、i （ｔ）のモニタリングはチャネル領域３８における
導電度をモニタリングするとも説明することもできる。
【００２７】図４において、プログラムの停止信号ＶST
は第１電圧源３９と第２電圧源４０に印加され、第１電
圧源３９及び／又は第２電圧源４０はこのプログラムの
停止信号ＶSTに応じて、図５（Ｂ）と図５（Ｃ）に示す
ように、負の電圧ＶC、i と正の電圧ＶPSをそれぞれコン
トロールゲート３３とプログラム・選択ゲート３１に供
給しているのを中断する。すなわち、ｔ＝ｔp、iの地点
で電流ＩD、i（ｔ）がしきい値電流Ｉth以上であると検
出されると、ｉ番目のしきい値レベルのプログラムが完
了する。すなわち、時間ｔp、i はｉ番目のしきい値レベ
ルがプログラムされた時間を意味する。ここで、図５
（Ｅ）に示すように、ドレイン電流ＩD、i（ｔ）が基準
電流ＩREFに到達するとき、フローティングゲート電圧
は基準電流ＩREF に相応する基準電圧ＶF REFに到達す
る。したがって、基準電流値Ｉthは実質的にフローティ
ングゲート３２におけるしきい値電圧ＶF TH に相応する
値にあらかじめ設定される。このフローティングゲート
３２のしきい値電圧ＶF TH は非揮発性メモリの製造時に
決定される値である。
は第１電圧源３９と第２電圧源４０に印加され、第１電
圧源３９及び／又は第２電圧源４０はこのプログラムの
停止信号ＶSTに応じて、図５（Ｂ）と図５（Ｃ）に示す
ように、負の電圧ＶC、i と正の電圧ＶPSをそれぞれコン
トロールゲート３３とプログラム・選択ゲート３１に供
給しているのを中断する。すなわち、ｔ＝ｔp、iの地点
で電流ＩD、i（ｔ）がしきい値電流Ｉth以上であると検
出されると、ｉ番目のしきい値レベルのプログラムが完
了する。すなわち、時間ｔp、i はｉ番目のしきい値レベ
ルがプログラムされた時間を意味する。ここで、図５
（Ｅ）に示すように、ドレイン電流ＩD、i（ｔ）が基準
電流ＩREFに到達するとき、フローティングゲート電圧
は基準電流ＩREF に相応する基準電圧ＶF REFに到達す
る。したがって、基準電流値Ｉthは実質的にフローティ
ングゲート３２におけるしきい値電圧ＶF TH に相応する
値にあらかじめ設定される。このフローティングゲート
３２のしきい値電圧ＶF TH は非揮発性メモリの製造時に
決定される値である。
【００２８】図３において、検証機能のための蓄積電界
効果トランジスタ３４は、フローティングゲート３２、
ソース３６、及びドレイン３７で構成されるので、この
しきい値電圧ＶF TH は実質的にチャネル領域３８のしき
い値電圧に当該する。
効果トランジスタ３４は、フローティングゲート３２、
ソース３６、及びドレイン３７で構成されるので、この
しきい値電圧ＶF TH は実質的にチャネル領域３８のしき
い値電圧に当該する。
【００２９】図５（Ｈ）は、ｉ番目のしきい値レベルの
プログラムがｉ＝１、２の場合において、コントロール
ゲート３３でのしきい値電圧ＶC TH,1、ＶC TH,2を示すグ
ラフである。図５（Ｈ）は、マルチレベルのプログラム
中にレベルの次数が増加することによりコントロールゲ
ート３３でのしきい値電圧ＶC TH、i が減少することを示
している。これはコントロールゲート電圧ＶC、i を減少
させてプログラムすればよいことを意味する。ここで、
ｉ＝１のレベルとｉ＝２のレベルとで、そのプログラム
時間（それぞれ、ｔP、1、ｔP、2）が互いに異なるのは、
各レベルでのコントロールゲート電圧ＶC,i としきい値
電圧ＶC TH,i が異なるからである。一方、図５（Ｇ）
は、ｉ＝１、２のしきい値レベルが、初期のフローティ
ングゲート３２の電荷量ＱF、O（０） からｉ＝１のしき
い値レベルのプログラムが完了したときまでの電荷量Ｑ
F、1（ｔP、1）と、ｉ＝２のしきい値レベルのプログラム
が完了したときの電荷量ＱF、2（ｔP、2）までのフローテ
ィングゲート３２での電荷の変化量を示すグラフであ
る。フローティングゲート３２における電荷量は初期に
は共に値 ＱF、0（０）で、フローティングゲート３２の
電圧 ＶF、1（ｔ）と ＶF、2（ｔ）とがしきい値電圧ＶF
TH に到達する際（ｔ＝ｔP、1、ｔ＝ｔP、2）にはそれぞ
れＱF、1（ｔP、1）とＱF、2（ｔP、2）とのように、ｉ＝２
の方が減少していることが分かる。プログラムが終わる
とそれぞれの電荷ＱF、1（ｔP、1）とＱF、2 （ｔP、2）の
値を維持する。
プログラムがｉ＝１、２の場合において、コントロール
ゲート３３でのしきい値電圧ＶC TH,1、ＶC TH,2を示すグ
ラフである。図５（Ｈ）は、マルチレベルのプログラム
中にレベルの次数が増加することによりコントロールゲ
ート３３でのしきい値電圧ＶC TH、i が減少することを示
している。これはコントロールゲート電圧ＶC、i を減少
させてプログラムすればよいことを意味する。ここで、
ｉ＝１のレベルとｉ＝２のレベルとで、そのプログラム
時間（それぞれ、ｔP、1、ｔP、2）が互いに異なるのは、
各レベルでのコントロールゲート電圧ＶC,i としきい値
電圧ＶC TH,i が異なるからである。一方、図５（Ｇ）
は、ｉ＝１、２のしきい値レベルが、初期のフローティ
ングゲート３２の電荷量ＱF、O（０） からｉ＝１のしき
い値レベルのプログラムが完了したときまでの電荷量Ｑ
F、1（ｔP、1）と、ｉ＝２のしきい値レベルのプログラム
が完了したときの電荷量ＱF、2（ｔP、2）までのフローテ
ィングゲート３２での電荷の変化量を示すグラフであ
る。フローティングゲート３２における電荷量は初期に
は共に値 ＱF、0（０）で、フローティングゲート３２の
電圧 ＶF、1（ｔ）と ＶF、2（ｔ）とがしきい値電圧ＶF
TH に到達する際（ｔ＝ｔP、1、ｔ＝ｔP、2）にはそれぞ
れＱF、1（ｔP、1）とＱF、2（ｔP、2）とのように、ｉ＝２
の方が減少していることが分かる。プログラムが終わる
とそれぞれの電荷ＱF、1（ｔP、1）とＱF、2 （ｔP、2）の
値を維持する。
【００３０】図７（Ａ）を参照して、本実施形態の重要
な結果である第１電圧源３９からコントロールゲート３
３に印加される電圧ＶC、iと該レベルのしきい値電圧と
の関係について説明する。図７（Ａ）は、図３の非揮発
性メモリのキャパシタンス等価回路図である。図７
（Ａ）において、ＣC はコントロールゲート３３対フロ
ーティングゲート３２のキャパシタンスを、ＣPSはプロ
グラム・選択ゲート３１対フローティングゲート３２の
キャパシタンスを、ＣD はドレイン３７対フローティン
グゲートのキャパシタンスを、ＣS はソース３６対フロ
ーティングゲート３２のキャパシタンスを、ＣB は基板
対フローティングゲート３２のキャパシタンスを示す。
これらのキャパシタンスの合計ＣT は、下記の式（１）
のように表現できる。 ＣT＝ＣC＋ＣPS＋ＣD＋ＣS＋ＣB ・・・（１） 又、上記の各キャパシタンスのカップリング係数は、下
記の式（２）に定義される。 αC＝ＣC／ＣT、αPS＝ＣPS／ＣT、αD＝ＣD／ＣT、αS＝ＣS／ＣT、 αB＝ＣB／ＣT ・・・（２） ここで、基板とソース電圧は便宜上グラウンド電圧と見
なす。又、図７（Ａ）において、プログラム中のフロー
ティングゲート３２での電圧は、一般に、下記の式３の
ように表現できる。 ＶF （ｔ）＝αCＶC＋αPSＶPS＋αDＶD（ｔ）＋ＱF（ｔ）／ＣT ＝αC［ＶC−ＶC TH（ｔ）］＋αPＶP＋αDＶD（ｔ）・・・（３） 式（３）において、ＱF（ｔ） は、フローティングゲー
ト３２における電荷量を指示する。プログラム時のコン
トロールゲート３３におけるしきい値電圧ＶC TH（ｔ）
は、下記の式４に定義される。 ＶC TH（ｔ）＝ −ＱF（ｔ）／ＣC ・・・（４） すなわち、式（４）のＶC TH（ｔ）は、時間ｔにおける
コントロールゲート３３で測定されたしきい値電圧シフ
トを指示する。しきい値電圧シフトとは、フローティン
グゲートに蓄積された電荷によって引き起こされるコン
トロールゲートで測定されたしきい値電圧をいう。
な結果である第１電圧源３９からコントロールゲート３
３に印加される電圧ＶC、iと該レベルのしきい値電圧と
の関係について説明する。図７（Ａ）は、図３の非揮発
性メモリのキャパシタンス等価回路図である。図７
（Ａ）において、ＣC はコントロールゲート３３対フロ
ーティングゲート３２のキャパシタンスを、ＣPSはプロ
グラム・選択ゲート３１対フローティングゲート３２の
キャパシタンスを、ＣD はドレイン３７対フローティン
グゲートのキャパシタンスを、ＣS はソース３６対フロ
ーティングゲート３２のキャパシタンスを、ＣB は基板
対フローティングゲート３２のキャパシタンスを示す。
これらのキャパシタンスの合計ＣT は、下記の式（１）
のように表現できる。 ＣT＝ＣC＋ＣPS＋ＣD＋ＣS＋ＣB ・・・（１） 又、上記の各キャパシタンスのカップリング係数は、下
記の式（２）に定義される。 αC＝ＣC／ＣT、αPS＝ＣPS／ＣT、αD＝ＣD／ＣT、αS＝ＣS／ＣT、 αB＝ＣB／ＣT ・・・（２） ここで、基板とソース電圧は便宜上グラウンド電圧と見
なす。又、図７（Ａ）において、プログラム中のフロー
ティングゲート３２での電圧は、一般に、下記の式３の
ように表現できる。 ＶF （ｔ）＝αCＶC＋αPSＶPS＋αDＶD（ｔ）＋ＱF（ｔ）／ＣT ＝αC［ＶC−ＶC TH（ｔ）］＋αPＶP＋αDＶD（ｔ）・・・（３） 式（３）において、ＱF（ｔ） は、フローティングゲー
ト３２における電荷量を指示する。プログラム時のコン
トロールゲート３３におけるしきい値電圧ＶC TH（ｔ）
は、下記の式４に定義される。 ＶC TH（ｔ）＝ −ＱF（ｔ）／ＣC ・・・（４） すなわち、式（４）のＶC TH（ｔ）は、時間ｔにおける
コントロールゲート３３で測定されたしきい値電圧シフ
トを指示する。しきい値電圧シフトとは、フローティン
グゲートに蓄積された電荷によって引き起こされるコン
トロールゲートで測定されたしきい値電圧をいう。
【００３１】コントロールゲート３３で測定されたＶC
TH（ｔ）はドレイン電流ＩD（ｔ）が電流検出部４３の
基準電流ＩREF （例えば、しきい値電流Ｉth）に到達す
る際のコントロールゲート３３の電圧と定義される。し
きい値電流Ｉthは上述したように任意に定義され得る
（例えば、Ｉth＝１μＡ）。又、フローティングゲート
３２でのしきい値電圧ＶF TH は、図３のフローティング
ゲート３２、ソース３６、及びドレイン３７で構成され
た蓄積ＦＥＴの固有のしきい値電圧として、それは、図
３に示した非揮発性メモリセルの製造時、チャネルイオ
ン注入とゲート絶縁膜の厚さのような製造工程の条件に
よって決定される。したがって、フローティングゲート
３２のしきい値電圧ＶF TH は常に一定である。しかし、
コントロールゲート３３のしきい値電圧ＶC TH はフロー
ティングゲート３２での電荷ＱF の量によって決定され
る。既に説明したように、各しきい値レベルのプログラ
ムはフローティングゲート３２での 電圧ＶF（ｔ）がフ
ローティングゲートでの基準電圧ＶF REF（例えば、しき
い値電圧ＶF TH ）まで減少したとき停止される。又、ド
レイン電流ＩD（ｔ）は、ドレイン電圧ＶDが一定である
場合、フローティング電圧により決定され、ドレイン電
流はフローティングゲート電圧と一対一の対応関係にあ
るので、上記のプログラムの中止時点はドレイン３７の
電流ＩD（ｔ） がしきい値電流Ｉthに到達する時点に当
該し、又、プログラムが完了される時点ｔP に当該す
る。
TH（ｔ）はドレイン電流ＩD（ｔ）が電流検出部４３の
基準電流ＩREF （例えば、しきい値電流Ｉth）に到達す
る際のコントロールゲート３３の電圧と定義される。し
きい値電流Ｉthは上述したように任意に定義され得る
（例えば、Ｉth＝１μＡ）。又、フローティングゲート
３２でのしきい値電圧ＶF TH は、図３のフローティング
ゲート３２、ソース３６、及びドレイン３７で構成され
た蓄積ＦＥＴの固有のしきい値電圧として、それは、図
３に示した非揮発性メモリセルの製造時、チャネルイオ
ン注入とゲート絶縁膜の厚さのような製造工程の条件に
よって決定される。したがって、フローティングゲート
３２のしきい値電圧ＶF TH は常に一定である。しかし、
コントロールゲート３３のしきい値電圧ＶC TH はフロー
ティングゲート３２での電荷ＱF の量によって決定され
る。既に説明したように、各しきい値レベルのプログラ
ムはフローティングゲート３２での 電圧ＶF（ｔ）がフ
ローティングゲートでの基準電圧ＶF REF（例えば、しき
い値電圧ＶF TH ）まで減少したとき停止される。又、ド
レイン電流ＩD（ｔ）は、ドレイン電圧ＶDが一定である
場合、フローティング電圧により決定され、ドレイン電
流はフローティングゲート電圧と一対一の対応関係にあ
るので、上記のプログラムの中止時点はドレイン３７の
電流ＩD（ｔ） がしきい値電流Ｉthに到達する時点に当
該し、又、プログラムが完了される時点ｔP に当該す
る。
【００３２】それで、各しきい値レベルのプログラム
時、プログラムの終了時のフローティングゲート３２の
電圧ＶF（ｔP） は下記の式（５）のように表現でき
る。 ＶF（ｔP）＝ＶF TH＝αC［ＶC−ＶC TH（ｔP）］＋αPSＶPS＋αDＶD（ｔP） ・・・（５） 上記の式（５）を第１電圧源３９からコントロールゲー
ト３３に印加される電圧ＶC により再整理すれば、下記
の式（６）のように表現できる。 ＶC TH（ｔP）＝ ＶC＋（αPSＶPS＋αDＶD−ＶF REF）／αC ＝ ＶC＋Ｖ1 ・・・（６） ここで、Ｖ1 は下記の式（７）で定義される。 Ｖ1＝ （αPSＶPS＋αDＶD−ＶF REF）／αC ・・・（７） ここで、各レベルのプログラムの終了時点でＶ1 が固定
された定数値になるようにプログラム・選択ゲート電圧
ＶPSとドレイン電圧ＶD と基準電圧ＶF REFの３つのパラ
メータを調節すれば、コントロールゲート電圧ＶC とし
きい値電圧シフトＶC THは互いに線形的な関係にあるよ
うになる。Ｖ1が固定定数値になるようにする一番簡単
な方法は、それぞれの選択・プログラムゲート電圧ＶPS
とドレイン電圧ＶD を各レベルのプログラムに対して固
定された定数値に設定し、又、基準電圧ＶF REFを各レベ
ルのプログラムに対して固定された定数値になるように
することである。
時、プログラムの終了時のフローティングゲート３２の
電圧ＶF（ｔP） は下記の式（５）のように表現でき
る。 ＶF（ｔP）＝ＶF TH＝αC［ＶC−ＶC TH（ｔP）］＋αPSＶPS＋αDＶD（ｔP） ・・・（５） 上記の式（５）を第１電圧源３９からコントロールゲー
ト３３に印加される電圧ＶC により再整理すれば、下記
の式（６）のように表現できる。 ＶC TH（ｔP）＝ ＶC＋（αPSＶPS＋αDＶD−ＶF REF）／αC ＝ ＶC＋Ｖ1 ・・・（６） ここで、Ｖ1 は下記の式（７）で定義される。 Ｖ1＝ （αPSＶPS＋αDＶD−ＶF REF）／αC ・・・（７） ここで、各レベルのプログラムの終了時点でＶ1 が固定
された定数値になるようにプログラム・選択ゲート電圧
ＶPSとドレイン電圧ＶD と基準電圧ＶF REFの３つのパラ
メータを調節すれば、コントロールゲート電圧ＶC とし
きい値電圧シフトＶC THは互いに線形的な関係にあるよ
うになる。Ｖ1が固定定数値になるようにする一番簡単
な方法は、それぞれの選択・プログラムゲート電圧ＶPS
とドレイン電圧ＶD を各レベルのプログラムに対して固
定された定数値に設定し、又、基準電圧ＶF REFを各レベ
ルのプログラムに対して固定された定数値になるように
することである。
【００３３】ここで、基準電圧ＶF REFを定数値にするこ
とは、基準電流ＩREF を定数値にすることと同一であ
る。又、式（５）から見られるように、プログラム・選
択ゲート電圧ＶPSとドレイン電圧ＶD は各レベルのプロ
グラムの終了時点における値のみ同じであればよいこと
が分かる。言い換えれば、選択・プログラムゲート電圧
ＶPSとドレイン電圧ＶD はプログラム中に時間に応じて
変化する変数でもよいが、単に各レベルのプログラムの
終了時点における値が同一でありさえすればよいという
ことである。又、式（５）において、各レベルのコント
ロールゲート電圧ＶC も時間に応じて変化する値でもよ
い。この場合には、式（５）のＶC 値は各レベルのプロ
グラムの終了時点の値となる。
とは、基準電流ＩREF を定数値にすることと同一であ
る。又、式（５）から見られるように、プログラム・選
択ゲート電圧ＶPSとドレイン電圧ＶD は各レベルのプロ
グラムの終了時点における値のみ同じであればよいこと
が分かる。言い換えれば、選択・プログラムゲート電圧
ＶPSとドレイン電圧ＶD はプログラム中に時間に応じて
変化する変数でもよいが、単に各レベルのプログラムの
終了時点における値が同一でありさえすればよいという
ことである。又、式（５）において、各レベルのコント
ロールゲート電圧ＶC も時間に応じて変化する値でもよ
い。この場合には、式（５）のＶC 値は各レベルのプロ
グラムの終了時点の値となる。
【００３４】上述したように、各レベルのプログラムに
対してＶ1 が一定値になるようにすることにより、ｉ番
目のしきい値レベルのプログラムのために要求されるコ
ントロールゲートの電圧ＶC、i は、式（６）によって、
下記の式（８）のように表現できる。 ＶC TH、i＝ＶC、i ＋Ｖ1（ｉ＝０、１、２、３、・・・、ｎ−１）・・・（８） この式（８）から、プログラムしようとするしきい値レ
ベルとそれに相応して印加されるコントロールゲート電
圧は勾配が１の線形的な関係にあることが分かる。ここ
で、式（４）によって、フローティングゲートの電荷量
も同様にコントロールゲート電圧と線形的な関係にある
ことが分かる。又、上述したようにＶ1 は一定値である
ので、マルチレベルのプログラム時のコントロールゲー
ト３３に印加される電圧のｉ番目のシフト値のΔＶC、i
は、下記の式（９）のように表現できる。 ΔＶC、i＝ΔＶC TH、i ・・・（９） 式（８）と式（９）から、２段レベル又はマルチレベル
のプログラム時、しきい値電圧のシフト値はコントロー
ルゲート電圧のシフト値に正確に調節できることが分か
る。ここで、式（７）の定数値をゼロにすると、コント
ロールゲート電圧は直ちにしきい値電圧になるというこ
とも分かる。
対してＶ1 が一定値になるようにすることにより、ｉ番
目のしきい値レベルのプログラムのために要求されるコ
ントロールゲートの電圧ＶC、i は、式（６）によって、
下記の式（８）のように表現できる。 ＶC TH、i＝ＶC、i ＋Ｖ1（ｉ＝０、１、２、３、・・・、ｎ−１）・・・（８） この式（８）から、プログラムしようとするしきい値レ
ベルとそれに相応して印加されるコントロールゲート電
圧は勾配が１の線形的な関係にあることが分かる。ここ
で、式（４）によって、フローティングゲートの電荷量
も同様にコントロールゲート電圧と線形的な関係にある
ことが分かる。又、上述したようにＶ1 は一定値である
ので、マルチレベルのプログラム時のコントロールゲー
ト３３に印加される電圧のｉ番目のシフト値のΔＶC、i
は、下記の式（９）のように表現できる。 ΔＶC、i＝ΔＶC TH、i ・・・（９） 式（８）と式（９）から、２段レベル又はマルチレベル
のプログラム時、しきい値電圧のシフト値はコントロー
ルゲート電圧のシフト値に正確に調節できることが分か
る。ここで、式（７）の定数値をゼロにすると、コント
ロールゲート電圧は直ちにしきい値電圧になるというこ
とも分かる。
【００３５】ここで、上記の結論を非揮発性メモリのプ
ログラムに適用する際のモニタリングの方法は、次の２
つがあり得る。第１は、プログラムの初期にチャネル領
域がオンとなって最高値のドレイン電流が流れ、プログ
ラムが進行するとフローティングゲートに電子が流入し
てフローティングゲート電圧が減少し、これによりドレ
イン電流が減少し、そのドレイン電流が予め定められた
基準電流値に達したときにプログラムを中止させるチャ
ネルＯＮ-ＴＯ-ＯＦＦ方式である。第２は、前記ＯＮ-
ＴＯ-ＯＦＦ方式の逆のＯＦＦ-ＴＯ-ＯＮ方式である。
この場合には、プログラムの初期にチャネルがオフされ
るように、即ちフローティングゲート電圧をフローティ
ングゲートしきい値電圧ＶF TH より低くするだけでな
く、フローティングゲートから電子が流れ出るように各
電極に電圧を印加する。この場合、プログラムが進行さ
れるに従ってフローティングゲート電圧は増加するよう
になり、フローティングゲートしきい値電圧ＶF TH より
大きくなるとチャネルがオンとなる。プログラムの中止
時点はオンされる瞬間にもでき、オンされた後の任意の
時点にもできる。言い換えれば、基準電流はしきい値電
圧とすることもでき、しきい値電流より大きい任意の値
にもできる。又、２段レベル以上のマルチレベルのプロ
グラムの場合に各レベルに相応してコントロールゲート
電圧を変化させるので、各レベルのプログラムの初期の
フローティングゲート電圧も変化する。このような過程
は、図７（Ｂ）によく示されている。
ログラムに適用する際のモニタリングの方法は、次の２
つがあり得る。第１は、プログラムの初期にチャネル領
域がオンとなって最高値のドレイン電流が流れ、プログ
ラムが進行するとフローティングゲートに電子が流入し
てフローティングゲート電圧が減少し、これによりドレ
イン電流が減少し、そのドレイン電流が予め定められた
基準電流値に達したときにプログラムを中止させるチャ
ネルＯＮ-ＴＯ-ＯＦＦ方式である。第２は、前記ＯＮ-
ＴＯ-ＯＦＦ方式の逆のＯＦＦ-ＴＯ-ＯＮ方式である。
この場合には、プログラムの初期にチャネルがオフされ
るように、即ちフローティングゲート電圧をフローティ
ングゲートしきい値電圧ＶF TH より低くするだけでな
く、フローティングゲートから電子が流れ出るように各
電極に電圧を印加する。この場合、プログラムが進行さ
れるに従ってフローティングゲート電圧は増加するよう
になり、フローティングゲートしきい値電圧ＶF TH より
大きくなるとチャネルがオンとなる。プログラムの中止
時点はオンされる瞬間にもでき、オンされた後の任意の
時点にもできる。言い換えれば、基準電流はしきい値電
圧とすることもでき、しきい値電流より大きい任意の値
にもできる。又、２段レベル以上のマルチレベルのプロ
グラムの場合に各レベルに相応してコントロールゲート
電圧を変化させるので、各レベルのプログラムの初期の
フローティングゲート電圧も変化する。このような過程
は、図７（Ｂ）によく示されている。
【００３６】ここで、各レベルのプログラムに対して、
ＶF REF（又は、ＩREF ）は一定値であり、ＶC、i は下位
レベルに行けば行くほど減少する。又、ターンオン以前
のドレイン電流値はゼロであり、ターンオンされる時点
とプログラムの終了時点はトランジスタの特性によって
変わることができる。このような過程は、図７（Ｃ）に
よく示されている。
ＶF REF（又は、ＩREF ）は一定値であり、ＶC、i は下位
レベルに行けば行くほど減少する。又、ターンオン以前
のドレイン電流値はゼロであり、ターンオンされる時点
とプログラムの終了時点はトランジスタの特性によって
変わることができる。このような過程は、図７（Ｃ）に
よく示されている。
【００３７】本実施形態は、上記のＯＦＦ-ＴＯ-ＯＮ方
式とそれを適用しやすい新たな非揮発性メモリセル、デ
バイス、メモリアレイに係る。ＯＮ-ＴＯ-ＯＦＦ方式に
比べてＯＦＦ-ＴＯ-ＯＮ方式は電流消耗を遥かに減少さ
せることができることが分かる。又、しきい値電圧に当
たるＯＮの瞬間をプログラムの中止時点として検出する
場合にはセンスアンプも非常に簡単に実現できる。上記
の理論的な結果から言い換えれば、ＯＦＦ-ＴＯ-ＯＮ方
式のプログラムにおいては、最上位レベルの消去状態か
ら各しきい値レベルまでのシフト値のΔＶC TH、i が決定
されると、そのレベルのプログラムは既に知っている最
上位レベルのプログラムに使ったＶC、0 値から所望する
しきい値レベルシフト値のΔＶC TH、 i を減算した値をコ
ントロールゲート電圧として印加する。そして、検出回
路（本実施形態において、電流検出部４３）によってプ
ログラムが自動的に完了するのを待てばよい。もし、ト
ンネリングメカニズムを利用してプログラムする場合に
は、選択・プログラムゲート３１に正の電圧を印加し、
コントロールゲート３３には負の電圧を印加し、ドレイ
ン３７とソース３６との間には電流のモニタリング（セ
ンシング）のための最小限の電圧（例えば、１Ｖ）を印
加すると、選択トランジスタ３５がターンオンされ、フ
ローティングゲート３２とプログラム・選択ゲート３１
との間にトンネリングが生じ得るほど充分な電界がかか
ることになる。選択トランジスタ３４がターンオンされ
なければならない理由は、プログラム中にチャネルの状
態（導電度）、言い換えればレイン電流をモニタリング
するからである。
式とそれを適用しやすい新たな非揮発性メモリセル、デ
バイス、メモリアレイに係る。ＯＮ-ＴＯ-ＯＦＦ方式に
比べてＯＦＦ-ＴＯ-ＯＮ方式は電流消耗を遥かに減少さ
せることができることが分かる。又、しきい値電圧に当
たるＯＮの瞬間をプログラムの中止時点として検出する
場合にはセンスアンプも非常に簡単に実現できる。上記
の理論的な結果から言い換えれば、ＯＦＦ-ＴＯ-ＯＮ方
式のプログラムにおいては、最上位レベルの消去状態か
ら各しきい値レベルまでのシフト値のΔＶC TH、i が決定
されると、そのレベルのプログラムは既に知っている最
上位レベルのプログラムに使ったＶC、0 値から所望する
しきい値レベルシフト値のΔＶC TH、 i を減算した値をコ
ントロールゲート電圧として印加する。そして、検出回
路（本実施形態において、電流検出部４３）によってプ
ログラムが自動的に完了するのを待てばよい。もし、ト
ンネリングメカニズムを利用してプログラムする場合に
は、選択・プログラムゲート３１に正の電圧を印加し、
コントロールゲート３３には負の電圧を印加し、ドレイ
ン３７とソース３６との間には電流のモニタリング（セ
ンシング）のための最小限の電圧（例えば、１Ｖ）を印
加すると、選択トランジスタ３５がターンオンされ、フ
ローティングゲート３２とプログラム・選択ゲート３１
との間にトンネリングが生じ得るほど充分な電界がかか
ることになる。選択トランジスタ３４がターンオンされ
なければならない理由は、プログラム中にチャネルの状
態（導電度）、言い換えればレイン電流をモニタリング
するからである。
【００３８】ここで、最上位レベルのプログラムのため
のコントロールゲート電圧ＶC、0 と基準電流値ＩREF を
決定する方法について説明する。まず、所与のメモリセ
ルの所望の最上位しきい値レベルＶC TH、0 と選択・プロ
グラムゲート電圧ＶPS、ドレイン電圧ＶD、ソース電圧
ＶS、及び基板電圧ＶB が決定されると、式（７）と
（８）から、ＶC、0 と、フローティングゲートでの基準
電圧ＶF REFとの２つのパラメータが残る。ここで、プロ
グラム・選択ゲート電圧ＶPS、ドレイン電圧ＶD、及び
ソース電圧ＶSは固定された値であるので、ＶF R EFは基
準電流値ＩREF に一対一に対応する。次に、メモリセル
を所望する最上位しきい値レベル値ＶC TH、0 に調節した
後、ＶC、0、ＶPS、ＶD、ＶS、及びＶBをメモリセルに印
加して、初期のドレイン電流値のＩD、0（０）を測定す
る。このときのＩD、0（０）値が直にＩREF 値となる。
ＶC、0はプログラムの時間を顧慮して決定する。ＶC、0が
決定されると、上述した方法で、ＩREF値が求められ
る。ＩREF値はその以外にもいろいろの方法で決定でき
る。
のコントロールゲート電圧ＶC、0 と基準電流値ＩREF を
決定する方法について説明する。まず、所与のメモリセ
ルの所望の最上位しきい値レベルＶC TH、0 と選択・プロ
グラムゲート電圧ＶPS、ドレイン電圧ＶD、ソース電圧
ＶS、及び基板電圧ＶB が決定されると、式（７）と
（８）から、ＶC、0 と、フローティングゲートでの基準
電圧ＶF REFとの２つのパラメータが残る。ここで、プロ
グラム・選択ゲート電圧ＶPS、ドレイン電圧ＶD、及び
ソース電圧ＶSは固定された値であるので、ＶF R EFは基
準電流値ＩREF に一対一に対応する。次に、メモリセル
を所望する最上位しきい値レベル値ＶC TH、0 に調節した
後、ＶC、0、ＶPS、ＶD、ＶS、及びＶBをメモリセルに印
加して、初期のドレイン電流値のＩD、0（０）を測定す
る。このときのＩD、0（０）値が直にＩREF 値となる。
ＶC、0はプログラムの時間を顧慮して決定する。ＶC、0が
決定されると、上述した方法で、ＩREF値が求められ
る。ＩREF値はその以外にもいろいろの方法で決定でき
る。
【００３９】今までの説明においては、式（７）に表現
されるＶ1 値を各レベルのプログラムに対して固定され
た定数値とする場合について説明した。もし、Ｖ1 値が
各レベルのプログラム毎変わるように式（７）のパラメ
ータを調節すると、式（８）から分かるように、コント
ロールゲート電圧ＶC、i とそれに相応するしきい値電圧
ＶC TH、i は非線形的な関係を有することになる。すなわ
ち、コントロールゲート電圧のシフト値とそれに相応す
るしきい値電圧のシフト値は互いに異なる値になる。こ
の場合には、各レベル毎に基準電流ＩREF 値を適切に調
節して各レベルに当たるしきい値電圧を所望する値にプ
ログラムできる。ただ、この場合には、コントロールゲ
ート電圧ＶC、iとそれに相応するしきい値電圧ＶC TH、iは
非線形的な関係にあるため、これらの間の関係を実験的
に見出すべきである。今までは単一レベル又はマルチレ
ベルのプログラム方法を説明した。
されるＶ1 値を各レベルのプログラムに対して固定され
た定数値とする場合について説明した。もし、Ｖ1 値が
各レベルのプログラム毎変わるように式（７）のパラメ
ータを調節すると、式（８）から分かるように、コント
ロールゲート電圧ＶC、i とそれに相応するしきい値電圧
ＶC TH、i は非線形的な関係を有することになる。すなわ
ち、コントロールゲート電圧のシフト値とそれに相応す
るしきい値電圧のシフト値は互いに異なる値になる。こ
の場合には、各レベル毎に基準電流ＩREF 値を適切に調
節して各レベルに当たるしきい値電圧を所望する値にプ
ログラムできる。ただ、この場合には、コントロールゲ
ート電圧ＶC、iとそれに相応するしきい値電圧ＶC TH、iは
非線形的な関係にあるため、これらの間の関係を実験的
に見出すべきである。今までは単一レベル又はマルチレ
ベルのプログラム方法を説明した。
【００４０】以下で、上記のプログラム方法を用いた消
去方法について説明する。上記の説明と同様に、Ｎ型ト
ランジスタを例にとって説明する。あらかじめ定義した
ように、本実施形態の説明において消去とは電子をフロ
ーティングゲートに注入することを意味する。よって、
消去はホットキャリヤ注入方式、又はトンネリング方式
のどの方式でも可能である。本実施形態によれば、消去
状態とは、最上位しきい値レベル、即ちＶC TH、0 の場合
を意味する。すなわち、所与の消去のブロック内の全て
の非揮発性メモリセルは、一番高いレベルでプログラム
される。
去方法について説明する。上記の説明と同様に、Ｎ型ト
ランジスタを例にとって説明する。あらかじめ定義した
ように、本実施形態の説明において消去とは電子をフロ
ーティングゲートに注入することを意味する。よって、
消去はホットキャリヤ注入方式、又はトンネリング方式
のどの方式でも可能である。本実施形態によれば、消去
状態とは、最上位しきい値レベル、即ちＶC TH、0 の場合
を意味する。すなわち、所与の消去のブロック内の全て
の非揮発性メモリセルは、一番高いレベルでプログラム
される。
【００４１】したがって、消去過程は、下記のステップ
により容易に得られる。まず、選択されたブロック内の
全てのセルのしきい値レベルをレベルゼロ、すなわちＶ
C TH、 0 以上になるように電子を注入する。次いで、コン
トロールゲート電圧がＶC、0のレベルゼロ値を有し、そ
の選択された全てのセルが消去される。ここで、ＶC、 0
値は、既に説明したように、適切な値に決めることがで
きる。
により容易に得られる。まず、選択されたブロック内の
全てのセルのしきい値レベルをレベルゼロ、すなわちＶ
C TH、 0 以上になるように電子を注入する。次いで、コン
トロールゲート電圧がＶC、0のレベルゼロ値を有し、そ
の選択された全てのセルが消去される。ここで、ＶC、 0
値は、既に説明したように、適切な値に決めることがで
きる。
【００４２】今までの実施形態はＮ型トランジスタを例
に取ったが、Ｐ型トランジスタも電圧の電極を変えると
同一な結果が得られる。特に、この場合には、電子が注
入されてフローティングゲート電圧が減少することがト
ランジスタがＯＦＦ状態からＯＮ状態に行く方向にな
る。したがって、Ｐ型トランジスタの場合には、初期に
チャネルがＯＦＦされ、時間が経つにしたがって電子が
フローティングゲートに注入されるように各ゲートと端
子に電圧を印加すべきである。又、今まで説明した本実
施形態の概念はプログラムメカニズムとは無関係に説明
されたので、本実施形態の概念は式（３）に表現される
どの方式のプログラムメカニズムにも適用され得ること
が分かる。今までは、電流検出方法によるプログラム過
程を説明した。
に取ったが、Ｐ型トランジスタも電圧の電極を変えると
同一な結果が得られる。特に、この場合には、電子が注
入されてフローティングゲート電圧が減少することがト
ランジスタがＯＦＦ状態からＯＮ状態に行く方向にな
る。したがって、Ｐ型トランジスタの場合には、初期に
チャネルがＯＦＦされ、時間が経つにしたがって電子が
フローティングゲートに注入されるように各ゲートと端
子に電圧を印加すべきである。又、今まで説明した本実
施形態の概念はプログラムメカニズムとは無関係に説明
されたので、本実施形態の概念は式（３）に表現される
どの方式のプログラムメカニズムにも適用され得ること
が分かる。今までは、電流検出方法によるプログラム過
程を説明した。
【００４３】以下で、電圧検出方法によるプログラム過
程を、図８（Ａ）と（Ｂ）を参照して説明する。実質的
に、電圧検出方法によるプログラム過程は、電流検出方
法によるプログラム過程とことんど同じである。図８
（Ａ）は、電圧検出を用いた本実施形態のプログラム過
程を説明するためのダイヤグラムで、図４の電流検出部
４３の代わりに電圧検出部４４が使用されていることを
除けば、図４と同一である。この電圧検出部４４は簡単
に基準電圧源４５と、この基準電圧源４５とドレイン３
７との間に接続される抵抗４６とで構成され得る。この
電圧検出部４４は、又、基準電圧源と、この基準電圧源
とドレインとの間に接続されるダイオードとで構成する
ことができる。電圧検出部４４はプログラム中にドレイ
ン３７の電圧をモニタリングする。モニタリング中、フ
ローティングゲート３２の電圧ＶF、i が所与のしきい値
電圧ＶF TH に到達したときのドレイン電圧ＶD、THが検出
されると、プログラムの停止信号ＶSTを出力する。Ｖ
D、THは全てのレベルのプログラムに対して一定値であ
る。電流検出と同様に、このプログラムの停止信号ＶST
に応じて第１電圧源３９と第２電圧源４０のいずれか、
又は双方が、コントロールゲート電圧ＶC、iとプログラ
ムゲート電圧ＶPのいずれかの供給を停止してプログラ
ム過程は終了する。この以外の内容も電流検出方法と実
質的に同一であるため、その説明は省略する。
程を、図８（Ａ）と（Ｂ）を参照して説明する。実質的
に、電圧検出方法によるプログラム過程は、電流検出方
法によるプログラム過程とことんど同じである。図８
（Ａ）は、電圧検出を用いた本実施形態のプログラム過
程を説明するためのダイヤグラムで、図４の電流検出部
４３の代わりに電圧検出部４４が使用されていることを
除けば、図４と同一である。この電圧検出部４４は簡単
に基準電圧源４５と、この基準電圧源４５とドレイン３
７との間に接続される抵抗４６とで構成され得る。この
電圧検出部４４は、又、基準電圧源と、この基準電圧源
とドレインとの間に接続されるダイオードとで構成する
ことができる。電圧検出部４４はプログラム中にドレイ
ン３７の電圧をモニタリングする。モニタリング中、フ
ローティングゲート３２の電圧ＶF、i が所与のしきい値
電圧ＶF TH に到達したときのドレイン電圧ＶD、THが検出
されると、プログラムの停止信号ＶSTを出力する。Ｖ
D、THは全てのレベルのプログラムに対して一定値であ
る。電流検出と同様に、このプログラムの停止信号ＶST
に応じて第１電圧源３９と第２電圧源４０のいずれか、
又は双方が、コントロールゲート電圧ＶC、iとプログラ
ムゲート電圧ＶPのいずれかの供給を停止してプログラ
ム過程は終了する。この以外の内容も電流検出方法と実
質的に同一であるため、その説明は省略する。
【００４４】図９、図１０、図１１、図１２は、図３に
示した本実施形態の非揮発性メモリのいろいろの構造例
を示すレイアウト図及び断面図である。図９（Ａ）は、
本実施形態の非揮発性メモリの第１構造形態を示すレイ
アウト図であり、図９（Ｂ）は、図９（Ａ）のＩ−Ｉ′
線による断面図である。まず図９の第１構造による非揮
発性メモリを説明する。第１導電型半導体基板３０は、
その表面部にソース３６、ドレイン３７、及びこれらの
間にチャネル領域３８を有する。チャネル領域３８の上
にゲート絶縁膜を挟んでプログラム・選択ゲート３１と
フローティングゲート３２とが間に絶縁膜を介して並ん
で形成されている。プログラム・選択ゲート３１がソー
ス側に、フローティングゲート３２がドレインからチャ
ネル領域３８の上へ延びている。フローティングゲート
３２の上側にはコントロールゲート３３が絶縁層を挟ん
で形成されている。これらのプログラム・選択ゲート３
１と、フローティングゲート３２と、コントロールゲー
ト３３の間にそれらを分離するように形成された絶縁層
４７のうち、フローティングゲート３２とプログラム・
選択ゲート３１との間はトンネリングが可能のように充
分に薄い厚さとされている。図９によれば、プログラム
・選択ゲート３１はソース３６に、フローティングゲー
ト３２はドレイン３７に近く形成され、電子のトンネリ
ングのためにプログラム・選択ゲート３１の一側面はフ
ローティングゲート３２の一側面と隣接して形成され
る。又、図９によれば、電子はフローティングゲート３
２の一側面と誘電体層４７を介してプログラム・選択ゲ
ート３１の一側面に抽出されることが分かる。又、チャ
ネル領域とフローティングゲート３２との間のゲート絶
縁膜４８は、消去時、チャネル領域３８からフローティ
ングゲート３２に電子のトンネリングが可能のように十
分に薄い厚さとされている。
示した本実施形態の非揮発性メモリのいろいろの構造例
を示すレイアウト図及び断面図である。図９（Ａ）は、
本実施形態の非揮発性メモリの第１構造形態を示すレイ
アウト図であり、図９（Ｂ）は、図９（Ａ）のＩ−Ｉ′
線による断面図である。まず図９の第１構造による非揮
発性メモリを説明する。第１導電型半導体基板３０は、
その表面部にソース３６、ドレイン３７、及びこれらの
間にチャネル領域３８を有する。チャネル領域３８の上
にゲート絶縁膜を挟んでプログラム・選択ゲート３１と
フローティングゲート３２とが間に絶縁膜を介して並ん
で形成されている。プログラム・選択ゲート３１がソー
ス側に、フローティングゲート３２がドレインからチャ
ネル領域３８の上へ延びている。フローティングゲート
３２の上側にはコントロールゲート３３が絶縁層を挟ん
で形成されている。これらのプログラム・選択ゲート３
１と、フローティングゲート３２と、コントロールゲー
ト３３の間にそれらを分離するように形成された絶縁層
４７のうち、フローティングゲート３２とプログラム・
選択ゲート３１との間はトンネリングが可能のように充
分に薄い厚さとされている。図９によれば、プログラム
・選択ゲート３１はソース３６に、フローティングゲー
ト３２はドレイン３７に近く形成され、電子のトンネリ
ングのためにプログラム・選択ゲート３１の一側面はフ
ローティングゲート３２の一側面と隣接して形成され
る。又、図９によれば、電子はフローティングゲート３
２の一側面と誘電体層４７を介してプログラム・選択ゲ
ート３１の一側面に抽出されることが分かる。又、チャ
ネル領域とフローティングゲート３２との間のゲート絶
縁膜４８は、消去時、チャネル領域３８からフローティ
ングゲート３２に電子のトンネリングが可能のように十
分に薄い厚さとされている。
【００４５】図１０（Ａ）は、第２構造形態によるレイ
アウト図であり、図１０（Ｂ）は、図１０（Ａ）のII−
II′線による断面図である。図１０によれば、第２構造
形態は図９に示した第１構造形態と殆ど類似する。図１
０は、プログラム・選択ゲート３１がソース３６側でフ
ローティングゲート３２に沿ってその上側の一部にまで
延びるように形成されている。図１０（Ａ）のようなレ
イアウトは、プログラムの電子がフローティングゲート
３２の曲がったエッジ部分３２ａと誘電体層４７を介し
てプログラム・選択ゲート３１の曲がったエッジ部分３
１ａに抽出されることを意図した図である。このような
エッジ部分を利用することにより電子の伝達特性がより
向上する。よって、誘電体層４７のソース３６側の曲が
ったエッジ部分４７ａは、トンネリングのために他の部
分より薄くなっている。
アウト図であり、図１０（Ｂ）は、図１０（Ａ）のII−
II′線による断面図である。図１０によれば、第２構造
形態は図９に示した第１構造形態と殆ど類似する。図１
０は、プログラム・選択ゲート３１がソース３６側でフ
ローティングゲート３２に沿ってその上側の一部にまで
延びるように形成されている。図１０（Ａ）のようなレ
イアウトは、プログラムの電子がフローティングゲート
３２の曲がったエッジ部分３２ａと誘電体層４７を介し
てプログラム・選択ゲート３１の曲がったエッジ部分３
１ａに抽出されることを意図した図である。このような
エッジ部分を利用することにより電子の伝達特性がより
向上する。よって、誘電体層４７のソース３６側の曲が
ったエッジ部分４７ａは、トンネリングのために他の部
分より薄くなっている。
【００４６】図１１（Ａ）は、第３構造形態によるレイ
アウト図であり、図１１（Ｂ）は、図１１（Ａ）のIII
−III′線による断面図である。図１１による第３構造
形態も図９に示した第１構造形態と似ている。図１１の
ものは、プログラム・選択ゲート３１が、フローティン
グゲート３２とコントロールゲート３３との外側を全て
覆うように形成されている。図１１によれば、第３構造
形態の非揮発性メモリセルは、表面部にソース３６とド
レイン３７、及びそれらの間にチャネル領域３８を有す
る第１導電型半導体基板３０と、半導体基板３０上に形
成されるゲート絶縁層４８と、ドレイン３７側のチャネ
ル領域３８の一部領域上に形成されるフローティングゲ
ート３２と、フローティングゲート３２の上側にドレイ
ン３７側でフローティングゲートより小さい幅で形成さ
れるコントロールゲート３３と、ソース３６側で露出さ
れたチャネル領域３８の表面からフローティングゲート
３２、及びコントロールゲート３３の外側を覆ってドレ
イン３７の表面まで延長して形成されるプログラム・選
択ゲート３１と、そしてプログラム・選択ゲート３１と
フローティングゲート３２、及びコントロールゲート３
３の間に形成され、ドレイン３７側でフローティングゲ
ート３２の一側面とプログラム・選択ゲート３１の一側
面との間で電子のトンネリングが可能のように充分に薄
い厚さを有する誘電体層４７とで構成される。このレイ
アウトはドレイン３７側でプログラム・選択ゲート３１
の側面とフローティングゲート３２の側面との間にある
誘電体層４７を通じる電子のトンネリングをはかった図
である。
アウト図であり、図１１（Ｂ）は、図１１（Ａ）のIII
−III′線による断面図である。図１１による第３構造
形態も図９に示した第１構造形態と似ている。図１１の
ものは、プログラム・選択ゲート３１が、フローティン
グゲート３２とコントロールゲート３３との外側を全て
覆うように形成されている。図１１によれば、第３構造
形態の非揮発性メモリセルは、表面部にソース３６とド
レイン３７、及びそれらの間にチャネル領域３８を有す
る第１導電型半導体基板３０と、半導体基板３０上に形
成されるゲート絶縁層４８と、ドレイン３７側のチャネ
ル領域３８の一部領域上に形成されるフローティングゲ
ート３２と、フローティングゲート３２の上側にドレイ
ン３７側でフローティングゲートより小さい幅で形成さ
れるコントロールゲート３３と、ソース３６側で露出さ
れたチャネル領域３８の表面からフローティングゲート
３２、及びコントロールゲート３３の外側を覆ってドレ
イン３７の表面まで延長して形成されるプログラム・選
択ゲート３１と、そしてプログラム・選択ゲート３１と
フローティングゲート３２、及びコントロールゲート３
３の間に形成され、ドレイン３７側でフローティングゲ
ート３２の一側面とプログラム・選択ゲート３１の一側
面との間で電子のトンネリングが可能のように充分に薄
い厚さを有する誘電体層４７とで構成される。このレイ
アウトはドレイン３７側でプログラム・選択ゲート３１
の側面とフローティングゲート３２の側面との間にある
誘電体層４７を通じる電子のトンネリングをはかった図
である。
【００４７】図１２は、第４構造形態によるレイアウト
図であり、図１２（Ｂ）は、図１２（Ａ）のIV−IV′線
による断面図である。第４構造形態は第３構造形態と殆
ど同一である。ただ、ドレイン３７側でフローティング
ゲート３２、プログラム・選択ゲート３１、及び誘電体
層４７は互いに対応される位置で曲がったエッジ部分３
１ｂ、３２ｂ、４７ｂを有し、このエッジ部分３１ｂ、
３２ｂ、４７ｂを通じて電子のトンネリングが成されよ
うになっている。したがって、誘電体層４７は前記エッ
ジ部分４７ｂでトンネリングが可能のように他の部分よ
り充分により薄い厚さを有する。
図であり、図１２（Ｂ）は、図１２（Ａ）のIV−IV′線
による断面図である。第４構造形態は第３構造形態と殆
ど同一である。ただ、ドレイン３７側でフローティング
ゲート３２、プログラム・選択ゲート３１、及び誘電体
層４７は互いに対応される位置で曲がったエッジ部分３
１ｂ、３２ｂ、４７ｂを有し、このエッジ部分３１ｂ、
３２ｂ、４７ｂを通じて電子のトンネリングが成されよ
うになっている。したがって、誘電体層４７は前記エッ
ジ部分４７ｂでトンネリングが可能のように他の部分よ
り充分により薄い厚さを有する。
【００４８】
【発明の効果】上述したように、本発明によれば、次の
ような利点が得られる。第１に、各しきい値レベルのプ
ログラム毎にコントロールゲートの電圧だけを変えれば
よいので容易に単一レベル又はマルチレベルのプログラ
ムが行われる。第２に、各しきい値電圧レベルとそれに
相応する各コントロールゲート電圧とは互いに線形的な
関係にあり、しきい値電圧のシフト値はコントロールゲ
ート電圧のシフト値と一致するので、各レベルのしきい
値電圧のシフトを正確に調節できる。第３に、非揮発性
メモリセルの自体でプログラムと検証を同時に行うの
で、プログラムされた内容を検証するための回路が別途
に要求されず、プログラムの速度が速くなる。第４に、
セルがターンオフからターンオンされる際にプログラム
を中止させるので電流消耗が遥かに少ない。第５に、消
去する前に前もってプログラムが要求されない。第６
に、本発明によれば、マルチレベルのプログラムの正確
度、すなわち、プログラムされたしきい値電圧のエラー
分布が、ただ非揮発性メモリの製造工程時、固定される
パラメータと印加されるバイアス電圧だけになり、正確
に決定される。従って、本発明による非揮発性メモリの
各レベルのしきい値電圧のエラー分布はプログラム／削
除サイクルに従属的ではない。又、プログラム中でも酸
化膜にでの電荷のトラップ、チャネル移動度、そしてビ
ットライン抵抗等と不安定な、又は予測不可能な電気的
な要素に依存しない。第７に、本発明による非揮発性メ
モリのプログラム方式は、コントロールゲート電圧によ
る電圧制御方式であるので、電流制御方式と比べてはる
かかに容易に、且つ正確にマルチレベルのプログラムが
行われる。第８に、ソースとドレインには読み出しのた
めの低電圧（例えば〜１Ｖ）だけがかかるように動作さ
せ得る。そのためセルサイズ縮小に有利である。
ような利点が得られる。第１に、各しきい値レベルのプ
ログラム毎にコントロールゲートの電圧だけを変えれば
よいので容易に単一レベル又はマルチレベルのプログラ
ムが行われる。第２に、各しきい値電圧レベルとそれに
相応する各コントロールゲート電圧とは互いに線形的な
関係にあり、しきい値電圧のシフト値はコントロールゲ
ート電圧のシフト値と一致するので、各レベルのしきい
値電圧のシフトを正確に調節できる。第３に、非揮発性
メモリセルの自体でプログラムと検証を同時に行うの
で、プログラムされた内容を検証するための回路が別途
に要求されず、プログラムの速度が速くなる。第４に、
セルがターンオフからターンオンされる際にプログラム
を中止させるので電流消耗が遥かに少ない。第５に、消
去する前に前もってプログラムが要求されない。第６
に、本発明によれば、マルチレベルのプログラムの正確
度、すなわち、プログラムされたしきい値電圧のエラー
分布が、ただ非揮発性メモリの製造工程時、固定される
パラメータと印加されるバイアス電圧だけになり、正確
に決定される。従って、本発明による非揮発性メモリの
各レベルのしきい値電圧のエラー分布はプログラム／削
除サイクルに従属的ではない。又、プログラム中でも酸
化膜にでの電荷のトラップ、チャネル移動度、そしてビ
ットライン抵抗等と不安定な、又は予測不可能な電気的
な要素に依存しない。第７に、本発明による非揮発性メ
モリのプログラム方式は、コントロールゲート電圧によ
る電圧制御方式であるので、電流制御方式と比べてはる
かかに容易に、且つ正確にマルチレベルのプログラムが
行われる。第８に、ソースとドレインには読み出しのた
めの低電圧（例えば〜１Ｖ）だけがかかるように動作さ
せ得る。そのためセルサイズ縮小に有利である。
【図１】 （Ａ）は、一般的な非揮発性メモリセルの回
路図、（Ｂ）は、（Ａ）による非揮発性メモリの自動検
証プログラムの原理を説明するためのグラフである。
路図、（Ｂ）は、（Ａ）による非揮発性メモリの自動検
証プログラムの原理を説明するためのグラフである。
【図２】 （Ａ）は、先行技術の単純積層ゲート構造を
有する非揮発性メモリの回路図、 （Ｂ）は、先行技術
のチャネル分離型構造を有する非揮発性メモリの回路図
である。
有する非揮発性メモリの回路図、 （Ｂ）は、先行技術
のチャネル分離型構造を有する非揮発性メモリの回路図
である。
【図３】 （Ａ）は、本実施形態の非揮発性メモリセル
の回路図、（Ｂ）は、（Ａ）の非揮発性メモリセルを機
能的に示す回路図、（Ｃ）は、（Ａ）の非揮発性メモリ
セルのプログラム動作に従う電流経路を示すダイヤグラ
ムである。
の回路図、（Ｂ）は、（Ａ）の非揮発性メモリセルを機
能的に示す回路図、（Ｃ）は、（Ａ）の非揮発性メモリ
セルのプログラム動作に従う電流経路を示すダイヤグラ
ムである。
【図４】 電流検出方法を利用して非揮発性メモリセル
をプログラムする過程を説明するダイヤグラムである。
をプログラムする過程を説明するダイヤグラムである。
【図５】 図４の各ノードにおける波形を示すダイヤグ
ラムである。
ラムである。
【図６】 本実施形態による単一レベル又はマルチレベ
ルのプログラム過程を示すフローチャートである。
ルのプログラム過程を示すフローチャートである。
【図７】 （Ａ）は、図３（Ａ）に示した非揮発性メモ
リセルのキャパシタンス等価回路図、（Ｂ）は、プログ
ラムしようとするしきい値レベルとそれに相応して印加
されるコントロールマルチレベルのプログラム時の各レ
ベルの初期のフローティングゲート電圧と基準電流との
関係を示すグラフ、（Ｃ）は、マルチレベルのプログラ
ム時、トランジスタのターンオン／ターンオフ時点とプ
ログラムの終了時点、及びドレイン電流間の関係を示す
グラフである。
リセルのキャパシタンス等価回路図、（Ｂ）は、プログ
ラムしようとするしきい値レベルとそれに相応して印加
されるコントロールマルチレベルのプログラム時の各レ
ベルの初期のフローティングゲート電圧と基準電流との
関係を示すグラフ、（Ｃ）は、マルチレベルのプログラ
ム時、トランジスタのターンオン／ターンオフ時点とプ
ログラムの終了時点、及びドレイン電流間の関係を示す
グラフである。
【図８】 （Ａ）は、本実施形態の電圧検出方法を利用
して非揮発性メモリセルをプログラムする過程を説明す
るためのダイヤグラム、（Ｂ）は、（Ａ）の電圧検出部
の他の実施形態を示す回路図である。
して非揮発性メモリセルをプログラムする過程を説明す
るためのダイヤグラム、（Ｂ）は、（Ａ）の電圧検出部
の他の実施形態を示す回路図である。
【図９】 （Ａ）は、本実施形態の非揮発性メモリセル
の第１構造形態を示すレイアウト図、（Ｂ）は、（Ａ）
のＩ−Ｉ′線による断面図である。
の第１構造形態を示すレイアウト図、（Ｂ）は、（Ａ）
のＩ−Ｉ′線による断面図である。
【図１０】 （Ａ）は、本実施形態の非揮発性メモリセ
ルの第２構造形態を示すレイアウト図、（Ｂ）は、
（Ａ）のII−II′線による断面図である。
ルの第２構造形態を示すレイアウト図、（Ｂ）は、
（Ａ）のII−II′線による断面図である。
【図１１】 （Ａ）は、本実施形態の非揮発性メモリセ
ルの第３構造形態を示すレイアウト図、（Ｂ）は、
（Ａ）のIII−III′線による断面図である。
ルの第３構造形態を示すレイアウト図、（Ｂ）は、
（Ａ）のIII−III′線による断面図である。
【図１２】 （Ａ）は、本実施形態の非揮発性メモリセ
ルの第３構造形態を示すレイアウト図、（Ｂ）は、
（Ａ）のIV−IV′線による断面図である。
ルの第３構造形態を示すレイアウト図、（Ｂ）は、
（Ａ）のIV−IV′線による断面図である。
３０ 基板 ３１ プログラム・選択ゲート ３２ フローティングゲート ３３ コントロールゲート ３６ ソース ３７ ドレイン ３８ チャネル領域 ４３ 電流検出部 ４４ 電圧検出部 ３９ー４２、４５ 電圧供給源 １００ 非揮発性メモリセル ３４ ストレージトランジスタ ３５ 選択トランジスタ ４７ 誘電体層
Claims (15)
- 【請求項１】 メモリセルであって、 ソース、ドレインおよびその間のチャネルを備えたトラ
ンジスタ部と、 プログラム、読み出し、及び消去の少なくともいずれか
に対してメモリセルを選択するプログラム・選択ゲート
と、 電荷をデータとして蓄積し、プログラム時に前記プログ
ラム・選択ゲートに電荷を転送するフローティングゲー
トと、 プログラム時にフローティングゲートに電圧を誘起さ
せ、フローティングゲートから前記プログラム・選択ゲ
ートに転送する電荷の量を制御するコントロールゲート
と、を有することを特徴とするメモリ素子。 - 【請求項２】 プログラム・選択ゲートとフローティ
ングゲートとの間にはトンネルダイオードが形成される
ことを特徴とする請求項１に記載の非揮発性メモリセ
ル。 - 【請求項３】 前記トランジスタ部は、 プログラム・選択ゲートとフローティングゲートとの間
に位置され、ソース及びドレインとしての機能をする前
記チャネル領域中の第１領域、フローティングゲートの
下側に位置し、チャネル領域としての機能をする前記チ
ャネル領域中の第２領域、前記ドレインフローティング
ゲート及びコントロールゲートで構成され、フローティ
ングゲートにデータを蓄積させる機能をするストレージ
トランジスタ部と、 プログラム・選択ゲート、プログラム・選択ゲートの下
側に位置され、チャネル領域としての機能をする前記チ
ャネル領域中の第３領域、前記ソース及びドレインとし
ての機能をする第１領域で構成され、セルを選択するた
めにドレインとソースとの間に流れる電流を制御する選
択トランジスタと、で構成されることを特徴とする請求
項１に記載の非揮発性メモリセル。 - 【請求項４】 前記コントロールゲートに電圧を供給
する第１電圧源と、 前記プログラム・選択ゲートに電圧を供給する第２電圧
源と、 プログラム中にドレインの電圧をモニタリングし、ドレ
イン電圧が設定された基準電圧に到達する際、プログラ
ムの停止信号を第１電圧源と第２電圧源との中の少なく
とも１つに与えて、それらからの電圧が供給されないよ
うにする電圧検出部と、を更に備えることを特徴とする
請求項１に記載の非揮発性メモリセル。 - 【請求項５】 プログラム、読み出し、及び消去の少な
くともいずれかに対してメモリセルを選択するプログラ
ム・選択ゲートと、 プログラム時に前記プログラム・選択ゲートに転送する
電荷をデータとして蓄積するフローティングゲートと、 プログラム時にフローティングゲートに電圧を誘起さ
せ、フローティングゲートから前記プログラム・選択ゲ
ートに転送する電荷の量を制御するコントロールゲート
と、 前記フローティングゲートとプログラム・選択ゲート、
チャネル領域、ソース、及びドレインで構成されるとと
もに、プログラム中に前記プログラムの電流経路とは完
全に分離されたモニタリングの電流経路を有する、プロ
グラムされる状態をプログラムと同時にモニタリングす
る電界効果トランジスタ、で構成されることを特徴とす
る非揮発性メモリセル。 - 【請求項６】 コントロールゲートと、フローティング
ゲートと、プログラム・選択ゲートと、ソースと、ドレ
インと、ソースとドレインとの間のチャネル領域とを備
えた非揮発性メモリセルをプログラムする方法におい
て、 単一レベルのプログラムの初期に前記チャネル領域がタ
ーンオフされており、その単一プログラムによって前記
チャネル領域がターンオンされるようにフローティング
ゲートの電荷量を変化させるようにコントロールゲート
に第１電圧を、プログラム・選択ゲートに第２電圧を、
ドレインには第３電圧を、そしてソースには第４電圧を
供給するステップと、 プログラム中に前記チャネル領域の導電度をモニタリン
グし、その導電度が設定された基準値に達したときに、
前記コントロールゲートとプログラム・選択ゲートにそ
れぞれ印加される第１電圧と第２電圧との中の少なくと
も１つの供給を中断するステップと、を備えることを特
徴とする非揮発性メモリセルをプログラムする方法。 - 【請求項７】 前記チャネル領域の導電度をモニタリン
グするステップは、ドレインでの電流を検出するステッ
プを含むことを特徴とする請求項６に記載の非揮発性メ
モリセルをプログラムする方法。 - 【請求項８】 前記チャネル領域の導電度をモニタリン
グするステップは、フローティングゲートでの電荷転送
量の変化をモニタリングするステップを含むことを特徴
とする請求項６に記載の非揮発性メモリセルをプログラ
ムする方法。 - 【請求項９】 コントロールゲートと、フローティン
グゲートと、プログラム・選択ゲートと、ソースと、ド
レインと、ソースとドレインとの間のチャネル領域とを
備えた非揮発性メモリセルをプログラムする方法におい
て、 マルチレベルのプログラム時、各レベルのプログラムの
初期には前記チャネル領域がターンオフされており、そ
のレベルのプログラムのために前記チャネル領域がター
ンオンされ、フローティングゲートの電荷量を変化させ
るようにコントロールゲートには各しきい値レベルのプ
ログラムに応じて変化する第１電圧を、プログラム・選
択ゲートには第２電圧を供給するステップと、 各レベルのプログラム中に前記チャネル領域の導電度を
モニタリングし、その導電度が基準値に達したときに、
前記コントロールゲートとプログラム・選択ゲートにそ
れぞれ印加される第１電圧と第２電圧との中の少なくと
も１つの供給を中断するステップと、を備えることを特
徴とする非揮発性メモリセルをプログラムする方法。 - 【請求項１０】 表面内にソースとドレイン、及びこれ
らの間に形成されるチャネル領域を有する半導体基板
と、 前記チャネル領域の表面のソース側に形成されるプログ
ラム・選択ゲートと、前記プログラム・選択ゲートと並
んで前記チャネル領域の表面のドレイン側に形成され、
電子がトンネリングできるように一側面が前記プログラ
ム・選択ゲートの一側面に隣接して形成されるフローテ
ィングゲートと、 前記フローティングゲートの上側に形成されるコントロ
ールゲートと、 前記プログラム・選択ゲート、フローティングゲート、
コントロールゲートの間に形成され、フローティングゲ
ートの前記一側面とプログラム・選択ゲートの前記一側
面との間ではトンネリングが可能のように充分に薄い厚
さを有する絶縁層と、を有することを特徴とする非揮発
性メモリセル。 - 【請求項１１】 表面内にソース、ドレイン、及びこ
れらの間に位置するチャネル領域を有する半導体基板
と、 前記チャネル領域の表面のドレイン側に形成されるフロ
ーティングゲートと、チャネル領域の表面のソース側で
前記フローティングゲートに隣接して配置されると共に
フローティングゲートの表面の一部まで覆うように形成
され、フローティングゲートの角の部分に沿って曲がっ
た部分を有するプログラム・選択ゲートと、 前記フローティングゲートの上側に形成されるコントロ
ールゲート、 前記プログラム・選択ゲート、フローティングゲート、
コントロールゲートの間に形成され、フローティングゲ
ートの曲がったエッジ部分とプログラム・選択ゲートの
曲がったエッジ部分との間で電子のトンネリングが可能
のように充分に薄い厚さを有する絶縁層と、を有するこ
とを特徴とする非揮発性メモリセル。 - 【請求項１２】 前記チャネル領域とフローティング
ゲートとプログラム・選択ゲートとの間の電子のトンネ
リングが可能のように充分に薄い厚さを有するゲート絶
縁層を更に備えることを特徴とする請求項１２に記載の
非揮発性メモリセル。 - 【請求項１３】 表面内にソース、ドレイン、及びこ
れらの間に位置するチャネル領域を有する半導体基板
と、 前記チャネル領域の表面のドレイン側に形成されるフロ
ーティングゲートと、 前記フローティングゲートの上側に形成されるコントロ
ールゲートと、 チャネル領域の表面のソース側からフローティングゲー
トとコントロールゲートとを覆って電子のトンネリング
のためにドレインへ延び、フローティングゲートの一側
面と隣接しているプログラム・選択ゲートと、 前記プログラム・選択ゲート、フローティングゲート、
コントロールゲートの間に形成され、フローティングゲ
ートの前記一側面とプログラム・選択ゲートの前記一側
面との間では電子のトンネリングが可能のように充分に
薄い厚さを有する絶縁層、を有することを特徴とする非
揮発性メモリセル。 - 【請求項１４】 表面内にソース、ドレイン、及びこれ
らの間に位置するチャネル領域を有する半導体基板と、 前記チャネル領域の表面のドレイン側に形成されるフロ
ーティングゲートと、 前記フローティングゲートの上側に形成されるコントロ
ールゲート、 前記ソース側に位置するチャネル領域の表面からフロー
ティングゲートとコントロールゲートとを覆ってドレイ
ンの上側部分まで延びるように形成され、ドレイン側に
フローティングゲートの角の部分に対応して曲がったエ
ッジ部分を有するプログラム・選択ゲートと、 前記プログラム・選択ゲート、フローティングゲート、
コントロールゲートの間に形成され、フローティングゲ
ートの曲がったエッジ部分とプログラム・選択ゲートの
曲がったエッジ部分との間では電子のトンネリングが可
能のように充分に薄い厚さを有する絶縁層と、を有する
ことを特徴とする非揮発性メモリセル。 - 【請求項１５】 前記チャネル領域とフローティングゲ
ートとプログラム・選択ゲートとの間に電子のトンネリ
ングが可能なように充分に薄い厚さを有するゲート絶縁
層を更に備えることを特徴とする請求項１０〜１４に記
載のいずれかの非揮発性メモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029695A KR100205309B1 (ko) | 1996-07-23 | 1996-07-23 | 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 |
| KR29695/1996 | 1996-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070205A true JPH1070205A (ja) | 1998-03-10 |
| JP2929434B2 JP2929434B2 (ja) | 1999-08-03 |
Family
ID=19467092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192260A Expired - Fee Related JP2929434B2 (ja) | 1996-07-23 | 1997-07-17 | 非揮発性メモリセル及びこの非揮発性メモリセルをプログラムする方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US6034892A (ja) |
| JP (1) | JP2929434B2 (ja) |
| KR (1) | KR100205309B1 (ja) |
| CN (1) | CN1128450C (ja) |
| DE (1) | DE19649410C2 (ja) |
| TW (1) | TW355839B (ja) |
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