JPH1070248A - 強誘電体メモリと信号処理システム - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で安定で高速読み出しを実現した
強誘電体メモリとそれを用いた信号処理システムを提供
する。 【解決手段】 折り返しビット線方式のダイナミック型
ＲＡＭと同様に、複数のワード線と、一対の平行に配置
されてなる複数の相補ビット線との一方との交点にアド
レス選択用ＭＯＳＦＥＴと強誘電体キャパシタからなる
メモリセルを配置し、上記相補ビット線の一方と第１と
第２のダミーワード線との交点にそれぞれ上記メモリセ
ルと同一のアドレス選択用ＭＯＳＦＥＴと強誘電体キャ
パシタからなる第１と第２のダミーセルを配置し、かか
る第１と第２のダミーセルの上記アドレス選択用ＭＯＳ
ＦＥＴの他方のソース，ドレインを共通接続させて用い
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体メモリ
と信号処理システムに関し、特にアドレス選択用ＭＯＳ
ＦＥＴと強誘電体キャパシタとかなるメモリセルからの
読み出し基準電圧を形成するダミーセル形成技術に利用
して有効な技術に関するものである。

【０００２】

【従来の技術】強誘電体キャパシタを用いた不揮発性記
憶装置の例として、特開平６−２４３６９０号公報等が
ある。この不揮発性記憶装置では、ビット線（又はデー
タ線）をプレート電位と同電位にプリチャージし、ビッ
ト選択タイミングまで待って、選択ビット線を読み出し
用のプリチャージを行った後にワード線の選択動作を行
い、強誘電体キャパシタの記憶情報に対応して変化した
ビット線の電位変化を読み出す方式である。

【０００３】

【発明が解決しようとする課題】上記特開平６−２４３
６９０号公報の不揮発性記憶装置においては、上記のよ
うに読み出しのためのタイミングが複雑であり、そのた
めに高速読み出しができない。そこで、従来のダイナミ
ック型ＲＡＭと同様に、ワード線の選択動作により、そ
れに接続されている複数のメモリセルの記憶情報を複数
のビット線に破壊的に読み出すことが考えられるが、こ
の場合には、ダイナミック型ＲＡＭのように読み出し基
準電圧としてビット線のプリチャージ電圧をそのまま利
用できず、強誘電体の分極方向の違いに対応した微小な
信号電圧をセンスするための高精度に設定された基準電
圧を形成することが必要になる。本願発明者等は、簡単
な構成でしかも高い精度で上記基準電圧を形成すること
を考えた。

【０００４】この発明の目的は、簡単な構成で安定で高
速読み出しを実現した強誘電体メモリとそれを用いた信
号処理システムを提供する。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、折り返しビット線方式のダ
イナミック型ＲＡＭと同様に、複数のワード線と、一対
の平行に配置されてなる複数の相補ビット線との一方と
の交点にアドレス選択用ＭＯＳＦＥＴと強誘電体キャパ
シタからなるメモリセルを配置し、上記相補ビット線の
一方と第１と第２のダミーワード線との交点にそれぞれ
上記メモリセルと同一のアドレス選択用ＭＯＳＦＥＴと
強誘電体キャパシタからなる第１と第２のダミーセルを
配置し、かかる第１と第２のダミーセルの上記アドレス
選択用ＭＯＳＦＥＴの他方のソース，ドレインを共通接
続させて用いる。

【０００６】

【発明の実施の形態】図１には、この発明に係る強誘電
体メモリの要部一実施例の回路図が示されている。同図
においては、１対の相補ビット線Ｄ０ＴとＤ０Ｂと、ワ
ード線ＷＬ０及び上記ワード線と上記相補ビット線のう
ち一方のビット線Ｄ０Ｔとの交点に設けられたメモリセ
ル、上記相補ビット線Ｄ０ＴとＤ０Ｂに接続されたメモ
リセルからの読み出し基準電圧を形成するダミーセル、
及びブラックボックスで示されたセンスアンプが代表と
して例示的に示されている。これらの回路は、図示しな
い以下に説明する他の回路とともに公知の半導体集積回
路の製造技術により、単結晶シリコンのような１個の半
導体基板上において形成される。

【０００７】上記メモリセルは、アドレス選択用ＭＯＳ
ＦＥＴＱｍと、そのソース−ドレイン経路と直列に接続
されてなる強誘電体キャパシタＣｓから構成される。上
記アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード
線ＷＬ０に接続される。上記ＭＯＳＦＥＴＱｍの一方の
ソース，ドレインは、上記ビット線Ｄ０Ｔに接続され、
他方のソース，ドレインは、上記強誘電体キャパシタＣ
ｓの一方の電極（蓄積ノード）に接続される。上記キャ
パシタＣｓの他方の電極は、図示しない他の同様なキャ
パシタと電極と共通化されてなるプレート電極に接続さ
れる。このプレート電極には、電源電圧Ｖccの１／２に
設定されたプレート電圧Ｖcc／２が供給される。

【０００８】プレート電圧Ｖcc／２は、接地電位を基準
にして上記強誘電体キャパシタＣｓの強誘電体膜の分極
の向きの反転に必要な電圧になるように設定される。こ
の実施例では、電源電圧Ｖccを１／２に分圧して上記プ
レート電圧を得るものであるために、上記電源電圧Ｖcc
は、上記強誘電体キャパシタＣｓの強誘電体膜の分極の
向きの反転に必要な電圧の２倍に設定される。これによ
り、強誘電体キャパシタＣｓは、上記蓄積ノード側の電
極に電源電圧Ｖccを印加すると例えば＋Ｑのような分極
の向きに設定され、上記蓄積ノード側に回路の接地電位
Ｖssを印加すると、例えば−Ｑのような分極の向きに反
転させられる。

【０００９】この実施例では、上記メモリセルからの読
み出し基準電圧を形成するために、ダミーセルが設けら
れる。ダミーセルは、上記メモリセルと同じサイズから
なるアドレス選択用ＭＯＳＦＥＴＱｄと強誘電体キャパ
シタＣｓを２個用いて構成される。上記アドレス選択用
ＭＯＳＦＥＴＱｍは、一方のゲートがダミーワード線Ｄ
ＷＬ０に接続され、他方のゲートがダミーワード線ＤＷ
Ｌ１に接続される。上記ダミーワード線ＤＷＬ０にゲー
トが接続された上記アドレス選択用ＭＯＳＦＥＴＱｄの
一方のソース，ドレインは、ビット線Ｄ０Ｂ側に接続さ
れる。上記ダミーワード線ＤＷＬ１にゲートが接続され
た上記アドレス選択用ＭＯＳＦＥＴＱｄの一方のソー
ス，ドレインは、ビット線Ｄ０Ｔ側に接続される。そし
て、これらのＭＯＳＦＥＴＱｄの他方のソース，ドレイ
ン、言い換えるならば、上記２つの強誘電体キャパシタ
Ｃｓの蓄積ノード側が共通に接続される。

【００１０】この結果、上記１つのアドレス選択用ＭＯ
ＳＦＥＴＱｄから見ると、それに直列接続される強誘電
体キャパシタは、並列形態に接続されて２Ｃｓのように
２倍のキャパシタ面積を持つようにされる。上記ダミー
ワード線は、相補ビット線Ｄ０ＴとＤ０Ｂのうち、ワー
ド線の選択によりメモリセルが接続されない片方のビッ
ト線だけに基準電圧（参照電圧）を発生させればよいた
め、メモリセルと同様な２つのダミーセルを相補ビット
線Ｄ０ＴとＤ０Ｂに設け、ダミーセル内部で上記強誘電
体キャパシタの蓄積ノード側を共通化するという極めて
簡単な構成により、上記相補ビット線対に共有できるダ
ミーセルが形成でき、ダミーセルの専有面積を１／２に
低減できるものとなる。

【００１１】上記のような構成は、次のような利点をも
もたらすものである。上記ダミーセルのキャパシタＣｓ
とメモリセルのキャパシタＣｓとは同じサイズのものを
用いているために、メモリセルとダミーセルとの相対比
がプロセスバラツキや温度変化等の影響を受けにくく精
度よく形成できるために、高精度の基準電圧を得ること
ができるものとなる。この結果、読み出しのレベルマー
ジンを大きくでき、読み出し動作の高速化や大記憶容量
化に寄与することができる。

【００１２】図２には、上記メモリセルとダミーセルの
動作原理を説明するためのＶ−Ｑ特性図が示されてい
る。同図において、横軸には電圧Ｖが示され、縦軸には
電荷量Ｑが示されている。ダミーセルの強誘電体キャパ
シタ２Ｃｓは、上記メモリセルの強誘電体キャパシタＣ
ｓが２個並列に設けられて２倍の容量を持つために、そ
のヒステリシス（Ｖ−Ｑ）特性は、メモリセルのヒステ
リシス（Ｖ−Ｑ）特性に対して縦方向に２倍に大きくさ
れたものとなる。

【００１３】上記ヒステリシス特性において、Ｑｒと２
Ｑｒは‘１’記憶に対応した自発分極であり、−Ｑｒと
−２Ｑｒは‘０’記憶に対応した自発分極である。上記
図１のビット線の寄生容量をＣＤＬとし、強誘電体キャ
パシタの容量Ｃｓと表し、ビット線の電位をＶＤＬとす
ると、かかるビット線の負荷線はないしのようにな
る。

【００１４】式：Ｑ−Ｑｒ＝−ＣＤＬ・ＶＤＬ 式：Ｑ＋Ｑｒ＝−ＣＤＬ・ＶＤＬ 式：Ｑ＋２Ｑｒ＝−ＣＤＬ・ＶＤＬ

【００１５】メモリセルには記憶情報に応じて、上記電
荷Ｑｒ又は−Ｑｒが存在し、ワード線を選択するとビッ
ト線上に読み出し信号Ｖsig1又はＶsig2が現れる。ダミ
ーセルは、容量値が２倍であるためにビット線の電圧変
化が大きく、上記読み出し信号Ｖsig1とＶsig2のほぼ中
間の電圧Ｖref を得ることができる。つまり、後述する
ように、プリチャージ期間にビット線の寄生容量ＣＤＬ
には０Ｖ（Ｖss）がプリチャージされている。ワード線
の選択によりアドレス選択用ＭＯＳＦＥＴＱｍがオン状
態にされると、上記−Ｖcc／２の電圧が強誘電体膜に印
加されて上記自発分極Ｑｒ又は−Ｑｒの状態からヒステ
リシス特性上を変化して、式又は式との交点で求め
られる読み出し信号Ｖsig1又はＶsig2となる。同様に、
ダミーワード線の選択によりアドレス選択用ＭＯＳＦＥ
ＴＱｄがオン状態にされると、上記−Ｖcc／２の電圧が
強誘電体膜に印加されて上記自発分極−２Ｑｒ（＋２Ｑ
ｒ）の状態からヒステリシス特性上を変化して上記式
との交点で求められる基準電圧Ｖref になる。

【００１６】図３には、この発明に係る強誘電体メモリ
の一実施例の回路図が示されている。同図においては、
３対の相補ビット線Ｄ０Ｔ，Ｄ０Ｂ〜Ｄ２Ｔ，Ｄ２Ｂ
と、２本のワード線ＷＬ０，ＷＬ１及び２本のダミーワ
ード線ＤＷＬ０，ＤＷＬ１及びそれらに関連したメモリ
セル、ダミーセル及びセンスアンプ、プリチャージ回路
及びカラムスイッチと、共通入出力線ＩＯＴ，ＩＯＢが
代表として例示的に示されている。

【００１７】同図において、メモリセルは黒い丸で示さ
れている。例えばワード線ＷＬ１においては、上記相補
ビット線のうちの一方のビット線（非反転側）Ｄ０Ｔ〜
Ｄ２Ｔとの交点に設けられ、ワード線ＷＬ２において
は、相補ビット線のうちの他方のビット線（反転側）Ｄ
０Ｂ〜Ｄ２Ｂとの交点に設けられる。以下、同様な繰り
返しによりメモリセルが配置される。このメモリセルの
配置は、ダイナミック型ＲＡＭのそれと同じくしてもよ
い。例えば、後述するように相補ビット線に対して２個
ずつのメモリセルを交互に配置するようにすれば、２の
メモリセルにおいて、アドレス選択用ＭＯＳＦＥＴＱｍ
の一方のソース，ドレインを共通にでき、かつビット線
とのコンタクト部を１個で済むために、メモリセルアレ
イの高集積化が可能になる。

【００１８】ダミーセルは、２個のメモリセルからな
り、アドレス選択用ＭＯＳＦＥＴのゲートは、２つのダ
ミーワード線ＤＷＬ０とＤＷＬ１に接続されるのに対し
て、強誘電体キャパシタＣｓは、２個が並列に接続され
る。つまり、強誘電体キャパシタＣｓのプレー電極側は
必然的にプレート電圧Ｖcc／２が与えられることにより
共通接続されているので、蓄積ノード側の電極が互いに
接続される。この蓄積ノード側の電極接続は、特に制限
されないが、アドレス選択用ＭＯＳＦＥＴの他方のソー
ス，ドレイン拡散層を共通に形成することにより実現で
きる。

【００１９】センスアンプは、上記相補ビット線Ｄ０Ｔ
とＤ０Ｂに接続される単位回路について説明すると、ゲ
ートとドレインとが互いに交差接続されてなるＮチャン
ネル型ＭＯＳＦＥＴＱ１，Ｑ２と、ゲートとドレインと
が互いに交差接続されてなるＰチャンネル型ＭＯＳＦＥ
ＴＱ３とＱ４から構成される。上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１とＱ２のソースは、ソース線ＳＮに共通に
接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ３とＱ４の
ソースは、ソース線ＳＰに接続される。他の相補ビット
線Ｄ１Ｔ，Ｄ１Ｂ及びＤ２Ｔ，Ｄ２Ｂに設けられる同様
な単位回路も上記同様に構成され、Ｎチャンネル型ＭＯ
ＳＦＥＴのソースは対応する上記ソース線ＳＮに接続さ
れ、Ｐチャンネル型ＭＯＳＦＥＴのソースは対応する上
記ソース線ＳＰに接続される。

【００２０】上記ソース線ＳＮとＳＰには、センスアン
プが活性されるタイミングで回路の接地電位Ｖssと電源
電圧Ｖccがそれぞれに供給される。これらの動作電圧Ｖ
ssとＶccは、Ｎチャンネル型とＰチャンネル型からなる
パワースイッチＭＯＳＦＥＴを介してそれぞれ供給され
る。つまり、上記センスアンプが活性化されるタイミン
グで、これらのパワースイッチＭＯＳＦＥＴがオン状態
にされて、上記ソース線ＳＮには接地電位Ｖssを与え、
上記ソース線ＳＰには電源電圧Ｖccが与えられる。これ
らの動作電圧により、上記ラッチ形態のＮチャンネル型
ＭＯＳＦＥＴＱ１とＱ２及びＰチャンネル型ＭＯＳＦＥ
ＴＱ３とＱ４は、相補ビット線Ｄ０ＴとＤ０Ｂの電位差
を増幅して電源電圧Ｖccと接地電位Ｖssを形成し、上記
相補ビット線Ｄ０ＴとＤ０Ｂに伝えるものである。上記
読み出し信号Ｖsig1又はＶsig2と基準電圧Ｖref が上記
のように形成されることを除き、センスアンプの増幅動
作そのものはダイナミック型ＲＡＭと同様である。

【００２１】プリチャージ回路は、相補ビット線Ｄ０Ｔ
とＤ０Ｂを短絡するＮチャンネル型のスイッチＭＯＳＦ
ＥＴＱ５と、上記相補ビット線Ｄ０ＴとＤ０Ｂにそれぞ
れプリチャージ電圧ＶＰＣを供給するＮチャンネル型の
スイッチＭＯＳＦＥＴＱ６、Ｑ７から構成される。他の
相補ビット線Ｄ１Ｔ，Ｄ１Ｂ及びＤ２Ｔ，Ｄ２Ｂにも上
記同様なプリチャージ用のスイッチＭＯＳＦＥＴが設け
られ、これらのＭＯＳＦＥＴＱ５〜Ｑ７等のゲートには
プリチャージ信号ＰＣが供給される。

【００２２】上記相補ビット線Ｄ０Ｔ，Ｄ０Ｂと共通入
出力線ＩＯＴ，ＩＯＢとの間には、カラム選択用のスイ
ッチＭＯＳＦＥＴＱ８，Ｑ９が設けられる。これらのス
イッチＭＯＳＦＥＴＱ８とＱ９のゲートには、カラム選
択信号ＹＳ０が供給される。他の相補ビット線Ｄ１Ｔ，
Ｄ１Ｂ及びＤ２Ｔ，Ｄ２Ｂにも同様なカラムスイッチＭ
ＯＳＦＥＴが設けられ、それぞれのゲートにはカラム選
択信号ＹＳ１及びＹＳ２が供給される。

【００２３】この実施例において、ワード線ＷＬ０が選
択されて、相補ビット線のうちの非反転側のビット線Ｄ
０Ｔ〜Ｄ２Ｔに接続されたメモリセルが選択されたとき
には、ダミーワード線ＤＷＬ０が選択されて、上記ダミ
ーセルの２つのキャパシタ２Ｃｓは、反転側のビット線
Ｄ０Ｂ〜Ｄ２Ｂに接続されて上記基準電圧Ｖref を形成
する。ワード線ＷＬ１が選択されて、相補ビット線のう
ちの反転側のビット線Ｄ０Ｂ〜Ｄ２Ｂに接続されたメモ
リセルが選択されたときには、ダミーワード線ＤＷＬ１
が選択されて、上記ダミーセルの２つのキャパシタ２Ｃ
ｓは、非反転側のビット線Ｄ０Ｔ〜Ｄ２Ｔに接続されて
上記基準電圧Ｖref を形成する。

【００２４】つまり、ダミーワード線ＷＤＬ０とダミー
ワード線ＤＷＬ１は、上記のようにワード線の配列に対
して交互に設けられる構成では、０を含む偶数のワード
線ＷＬ０，ＷＬ２，ＷＬ４…が選択されたときには、ダ
ミーワード線ＤＷＬ０が選択され、偶数のワード線ＷＬ
１，ＷＬ３，ＷＬ５…が選択されたときには、ダミーワ
ード線ＤＷＬ１が選択される。

【００２５】図４には、この発明に係る強誘電体メモリ
の読み出し動作の一例を説明するためのタイミング図が
示されている。メモリが非選択状態のときには、プリチ
ャージ信号ＰＣがハイレベルにされ、上記ＭＯＳＦＥＴ
Ｑ５〜Ｑ７がオン状態にされて、相補ビット線Ｄ０Ｔ，
Ｄ０Ｂ等には回路の接地電位Ｖssにされたプリチャージ
電圧ＶＰＣが与えられている。図示しないアドレス信号
の確定後にプリチャージ信号ＰＣがハイレベルからロウ
レベルに変化し、プリチャージＭＯＳＦＥＴＱ５〜Ｑ７
等はオフ状態にされる。これにより、相補ビット線Ｄ０
Ｔ，Ｄ０Ｂ等は上記寄生容量ＣＤＬに接地電位Ｖssを保
持している。

【００２６】デコーダにおいて、上記アドレス信号を解
読してワード線ＷＬ０とダミーワード線ＤＷＬ０を選択
する。これにより、相補ビット線Ｄ０ＴとＤ０Ｂには、
上記読み出し信号Ｖsig0又はＶsig1と基準電圧Ｖref と
の電位差が現れる。特に制限されないが、ダミーセルの
強誘電体キャパシタ２Ｃｓに対して、分極の反転を伴う
ような書き換えが生じないようにダミーワード線ＤＷＬ
０がロウレベルにされる。動作そのものには影響はない
が、強誘電体膜は、上記の分極の反転を繰り返すと特性
が劣化するので、センスアンプにより増幅した信号によ
りダミーセルに分極の反転を伴うような書き込みがなさ
れないようにするものである。

【００２７】上記ダミーワード線ＤＷＬ０をロウレベル
にした後に、センスアンプのソース線ＳＮがロウレベル
（Ｖss）に、ソース線ＳＰがハイレベル（Ｖcc）にされ
る。これにより、センスアンプの上記ラッチ形態の増幅
ＭＯＳＦＥＴＱ１〜Ｑ４が動作状態になり、上記相補ビ
ット線Ｄ０Ｔ，Ｄ０Ｂの電位差を増幅し、かかる相補ビ
ット線Ｄ０Ｔ，Ｄ０Ｂをハイレベル（Ｖcc）とロウレベ
ル（Ｖss）にする。

【００２８】ワード線ＷＬ０は、電源電圧Ｖccに対して
アドレス選択用ＭＯＳＦＥＴＱｍのしきい値電圧以上に
昇圧された電圧Ｖchにされており、上記ビット線Ｄ０Ｔ
がハイレベル（Ｖcc）にされたなら、それがそのままキ
ャパシタＣｓの蓄積ノードに伝えられる。これにより、
例えばビット線Ｄ０Ｔのプリチャージ電圧（Ｖss) の印
加により、負側−Ｑｒに分極が反転させられたのもが、
もとの記憶状態＋Ｑｒに回復させられる。もっとも、こ
の状態では上記電圧Ｖccが印加された状態であるので保
持電荷はそれに対応した電荷になっている。

【００２９】センスアンプが非動作状態にされ、引き続
いてプリチャージ信号ＰＣがハイレベルにされる。これ
により、相補ビット線Ｄ０ＴとＤ０Ｂのハイレベルとロ
ウレベルを短絡してＶcc／２のプリチャージ電圧が形成
される。また、それ以前にプリチャージ電圧がＶcc／２
に変化させられているので相補ビット線Ｄ０ＴとＤ０Ｂ
の電位も上記Ｖcc／２にされる。この結果、メモリセル
の蓄積ノードの電位がプレート電圧と同じＶcc／２にな
り、メモリセルの保持電荷は自発分極Ｑｒ（又は−Ｑ
ｒ）にされる。これに同期して、ダミーワード線ＤＷＬ
０が再びハイレベルにされ、ダミーセルの蓄積ノードも
上記プレート電圧と同じＶcc／２になり、例えば−２Ｑ
ｒのような自発分極の状態にされる。この後に、ワード
線ＷＬ０及びダミーワード線ＤＷＬ０がロウレベルの非
選択状態にされる。プリチャージ電圧ＶＰＣも回路の接
地電位Ｖssにもどされて次のメモリアクセスに備える。

【００３０】メモリセル及びダミーセルは、非選択状態
において上記のように蓄積ノードにプレート電圧と同じ
電圧に設定するものであるので、キャパシタの強誘電体
膜に電圧がかからず、それによるストレスの発生を防止
するものである。これにより、強誘電体膜の劣化を最小
に抑えることができるものとなる。書き込み動作は、上
記のように一度読み出してからビット線を入力データ線
に対応した電位にすることにより行われる。

【００３１】図５には、この発明に係る強誘電体メモリ
におけるメモリセル（ダミーセル）の一実施例の概略素
子構造断面図が示されている。この実施例のメモリセル
は、キャパシタが強誘電体キャパシタであることを除い
て基本的には、ダイナミック型メモリセルと類似の構成
とされる。ゲート絶縁膜とその上に形成された第１層目
のポリシリコン層によりワード線が構成されて、アドレ
ス選択用ＭＯＳＦＥＴＱｍが形成される。このアドレス
選択用ＭＯＳＦＥＴＱｍの一方のソース，ドレイン拡散
層は、２つのＭＯＳＦＥＴにおいて共通化され、コンタ
クトホール（ｐｌｕｇ）を介して２層目ポリシリコン層
からなるビット線に接続される。

【００３２】この実施例では、集積密度を高くするため
に、上記アドレス選択用ＭＯＳＦＥＴＱｍの上部に強誘
電体キャパシタが形成される。つまり、アドレス選択用
ＭＯＳＦＥＴＱｍの他方のソース，ドレインは、コンタ
トホールを対して強誘電体キャパシタＣｓの一方の電極
である蓄積電極に接続される。キャパシタＣｓは、蓄積
電極と強誘電体膜及び他方の電極から構成され、かかる
他方の電極に所望の電圧を供給するための共通プレート
線（プレート電極）に接続される。

【００３３】上記素子形成領域上には、第１層目のアル
ミニュウム層Ｍ１や第２層目アルミニュウム層Ｍ２が形
成される。上記第１層目のアルミニュウム層Ｍ１は、特
に制限されないが、ワード線の抵抗値を減らすためにワ
ード線と所定の簡単で接続されるというワードシャント
として用いられる。第２層目のアルミニュウム層Ｍ２
は、特に制限されないが、Ｙ選択信号線、電源電圧線等
に用いられる。なお、必要ならその上に第３層目のアル
ミュウム層Ｍ３が形成される。

【００３４】上記強誘電体膜は、ＰＺＴが用いられ、両
側の電極は、Ｐｔ等合金が用いられる。この他、強誘電
体膜としてはＢａＭｇＦ₄ 等を用いることができ、強誘
電体キャパシタの形成方法に関しては、例えば、雑誌
『セミコンダクタ・ワールド』１９９１年１２月号、Ｐ
Ｐ．１２２−１２５に詳しく述べられている。

【００３５】図６には、この発明に係る強誘電体メモリ
のメモリセルとダミーセルの一実施例のレイアウト図が
示されている。同図には、一対の相補ビット線Ｄ０Ｔ，
Ｄ０Ｂの他に、参考のために次の列のビット線Ｄ１Ｔが
例示的に示され、ワード線は７本が示されているが、そ
のうちの２本がダミーワード線として用いられる。つま
り、同図においては、メモリアレイの中間部に２本のダ
ミーワード線が配置される例が示されている。

【００３６】従来のダイナミック型ＲＡＭのメモリアレ
イと同様に横方向に延長される対とされるビット線とワ
ード線の交点のうち、上記ビット線側からみれば１つの
置きのワード線との交点にメモリセルが配置される。こ
のため、ビット線とコンタクト部を中心にして２つのア
ドレス選択ＭＯＳＦＥＴが形成されので、対とされるビ
ット線ではコンタクト部が交互にずれて設けられる。

【００３７】上記のようにコンタト部を中心にして２個
ずつ設けられるメモリセルのうち、片方ずつを利用し、
蓄積ノード側に下に設けられるアドレス選択用ＭＯＳＦ
ＥＴのソース，ドレイン拡散層を互いに延ばして、相互
に接続するという簡単な構成により、相補のビット線Ｄ
０ＴとＤ０Ｂに共用できるダミーセルを形成することが
できる。この構成では、メモリセルと繰り返しパターン
の中にダミーセルを合理的に嵌め込むことができるので
メモリセルアレイの高集積化が可能になる。

【００３８】図７には、この発明に係る強誘電体メモリ
の一実施例のブロック図が示されている。この実施例の
強誘電体メモリの入出力インターフェイスは、ダイナミ
ック型ＲＡＭの入出力インターフェイスに対応されたも
のとされる。つまり、Ｘアドレス信号とＹアドレス信号
は、共通のアドレス端子からロウアドレスストローブ信
号／ＲＡＳとカラムアドレスストローブ信号／ＣＡＳに
同期して時系列的に入力される。

【００３９】アドレスバッファを通して入力されたＸア
ドレス信号とＹアドレス信号とは、ラッチ回路にそれぞ
れ取り込まれる。ラッチ回路に取り込まれたＸアドレス
信号は、行デコーダにより解読されてワード線ＷＬとダ
ミーワード線ＤＷＬの選択信号が形成される。ワード線
の選択動作により、メモリアレイの相補ビット線には上
記のような読み出し信号が現れ、それをダミーワード線
の選択により形成された基準電圧を参照して、センスア
ンプにより増幅動作が行われる。ラッチ回路に取り込ま
れたＹアドレス信号は、列デコーダにより解読されてビ
ット線ＢＬの選択信号が形成される。

【００４０】ビット線ＢＬは、Ｙスイッチ回路（カラム
スイッチ回路）を介して、共通入出力線に接続されてメ
インアンプと接続される。このメインアンプは、特に制
限されないが、書き込み回路も兼ねたアンプとされる。
つまり、読み出し動作のときには、Ｙスイッチ回路を通
して読み出された読み出し信号を増幅して、出力バッフ
ァを通して外部端子Ｉ／Ｏから出力させる。書き込み動
作のときには、外部端子Ｉ／Ｏから入力された書き込み
信号が入力バッファを介して取り込まれ、メインアンプ
を介して共通入出力線及び選択ビット線に伝えられ、選
択ビット線では上記センスアンプの増幅動作により選択
ビット線が電圧Ｖcc又はＶssにされて、メモリセルの強
誘電体キャパシタの分極の向きが決定される。

【００４１】クロック発生回路は、上記Ｘアドレス信号
とＹアドレス信号のラッチに必要なタイミング信号、言
い換えるならば、上記信号／ＲＡＳと／ＣＡＳに同期し
て入力されたアドレス信号の取り込み制御タイミング信
号や、センスアンプの動作タイミング信号等のように、
強誘電体メモリの動作に必要な各種のタイミング信号を
発生させる。

【００４２】内部電源発生回路は、電源端子から供給さ
れたＶccとＶssのような動作電圧を受け、上記プレート
電圧、Ｖcc／２のようなプリチャージ電圧、ワード線の
選択レベルＶchや必要に応じてマット選択信号の選択レ
ベルに対応した電圧を形成する。これらの電圧は、電源
電圧Ｖccを分圧して形成するもの他、上記電源電圧Ｖcc
又は分圧電圧をチャージポンプ回路により昇圧して形成
するものであってもよい。

【００４３】図８に本発明の強誘電体メモリ（以下、フ
ェロエレクトリックＲＡＭという）を内蔵したマイクロ
プロセッサシステムの概略図を示す。マイクロプロセッ
サＭＰＵは中央処理装置ＣＰＵ、本発明のフェロエレク
トリックＲＡＭ、シリアル・コミュニケーション・イン
ターフェースＳＣＩ、リード・オンリ・メモリＲＯＭ、
ランダム・アクセス・メモリＲＡＭ、その他の入出力回
路Ｉ／Ｏなどの周辺回路、そして制御回路ＣＯＮＴ等に
よって構成される。上記マイクロプロセッサＭＰＵにお
いて上記中央処理装置ＣＰＵが実行すべき書き換え制御
プログラムが本発明のフェロエレクトリックＲＡＭに書
き込まれている。

【００４４】モード信号入力端子ＭＤＰＡＤへのモード
信号ＭＤの制御によって、データバスＤＢＵＳを介し
て、上記中央処理装置ＣＰＵ，上記入出力回路Ｉ／Ｏ，
上記シリアル・コミュニケーション・インターフェース
ＳＣＩ，上記リード・オンリ・メモリＲＯＭ，上記ラン
ダム・アクセス・メモリＲＡＭ，本発明のフェロエレク
トリックＲＡＭとのデータのインターフェースを行い、
上記中央処理装置ＣＰＵにより本発明のフェロエレクト
リックＲＡＭの動作の制御を行う。

【００４５】上記入出力回路Ｉ／Ｏおよび上記シリアル
・コミュニケーション・インターフェースＳＣＩは入出
力装置とのデータのインターフェースを行う。また、本
発明のフェロエレクトリックＲＡＭは、アドレスバスＡ
ＢＵＳを介して、上記入出力回路Ｉ／Ｏ，上記シリアル
・コミュニケーション・インターフェースＳＣＩ，上記
ランダム・アクセス・メモリＲＡＭ，上記リード・オン
リ・メモリＲＯＭとアドレシングを行う。このリード・
オンリ・メモリＲＯＭには書換え不可能な基本システム
プログラムを格納する。

【００４６】このようにして、本発明のフェロエレクト
リックＲＡＭはマイクロプロセッサＭＰＵが入出力装置
を加えたマイクロプロセッサシステムとして実装された
状態で上記中央処理装置ＣＰＵの制御に基づいてその記
憶情報を書き換え可能にする。そして、上記入出力装置
の制御に基づいてその記憶情報を書き換え可能にする。
このように、本発明のフェロエレクトリックＲＡＭをマ
イクロプロセッサシステムに応用することによって、消
費電力を低減できる。さらに大容量の情報を高速に読み
書きでき、マイクロプロセッサの小型化が実現でき、マ
イクロプロセッサシステム全体としての処理能力が向上
する。

【００４７】図９に本発明のフェロエレクトリックＲＡ
Ｍを内蔵したコードレス電話器システムの要部概略図を
示す。以下に、本発明のフェロエレクトリックＲＡＭを
内蔵したコードレス電話器の音声の受信について説明す
る。アンテナによって入力された電波はアナログフロン
トエンド部を介して、ベースバンド部のデジタル変調回
路に入力され、波形等化及びアナログ−デジタル変換さ
れる。そして、上記デジタル変調回路の出力信号は上記
チャンネルコーディング回路へ入力され、誤り訂正及び
フレームの分解が行われる。さらに、上記のチャンネル
コーディング回路の出力信号は音声コーデック回路に入
力され、デジタル−アナログ変換及び音声伸長が行わ
れ、コードレス電話器のスピーカーに伝送される。

【００４８】以下に、本発明のフェロエレクトリックＲ
ＡＭを内蔵したコードレス電話器システムの音声の発信
について説明する。上記コードレス電話器のマイクに入
力された音声は、上記ベースバンド部の音声コーデック
回路に入力され、音声のアナログ−ディジタル変換及び
音声圧縮を行い、上記チャンネルコーディング回路を介
して誤り訂正及びフレーム組立てを行う。そして、上記
デジタル変調回路を介して、波形等化及びデジタル−ア
ナログ変換を行い、上記アナログ・フロントエンド部を
介して、上記アンテナへ転送される。

【００４９】マイクロプロセッサと本発明のフェロエレ
クトリックＲＡＭにより構成された制御部において、上
記マイクロプロセッサと本発明のフェロエレクトリック
ＲＡＭは双方向的に接続されている。そして、上記コー
ドレス電話器に備えられたキーによる信号の入力によっ
て、上記マイクロプロセッサの制御により、本発明のフ
ェロエレクトリックＲＡＭへの短縮ダイヤル番号及びコ
ード等の書き込みを行っている。そしてさらに、本発明
のフェロエレクトリックＲＡＭに記憶された上記短縮ダ
イヤル番号及びコード等の読み出しをも行っている。ま
た、上記マイクロプロセッサにより、デジタル変調回路
及び音声コーデック回路は制御されている。このように
コードレス電話器の制御部に本発明のＦＲＡＭを用いる
ことによって、上記制御部の小型化並びにコードレス電
話器システムの小型化，軽量化、低消費電力化が図れ、
さらに大容量の情報を高速に読み書きできるので、シス
テム全体としての処理能力が向上する。さらに、携帯用
電話器として問題となっている耐衝撃性が向上でき、コ
ードレス電話器システムとしての信頼性が向上する。

【００５０】図１０に本発明のフェロエレクトリックＲ
ＡＭ内蔵ＩＣカードを使用したデジタル・スチル・カメ
ラ・システムの要部概略図を示す。デジタル・スチル・
カメラシステムは光学系，中央処理装置ＣＰＵ，モータ
駆動回路，絞り，シャッター，イメージセンサ，信号処
理回路およびアナログ−デジタル変換回路Ａ／ＤＣ等に
よって構成される。被写体は、光学系に受像され、中央
処理装置ＣＰＵによって制御されたモータ駆動回路によ
って絞り、シャッターが制御され、上記絞り、シャッタ
ーを介して、イメージセンサ上に上記被写体が結像され
る。上記イメージセンサによって結像された画像の信号
が信号処理回路によって形成される。上記信号処理回路
によって形成された信号は、アナログ−デジタル変換回
路Ａ／ＤＣに入力され、入力されたアナログ信号からデ
ジタル信号が形成される。

【００５１】上記デジタル信号は上記中央処理装置ＣＰ
Ｕによって制御された信号処理回路に入力されてデータ
圧縮され、上記データは本発明のフェロエレクトリック
ＲＡＭ内蔵ＩＣカードに記憶される。このようにデジタ
ル・スチル・カメラに本発明のフェロエレクトリックＲ
ＡＭ内蔵ＩＣカードを適用することによって、上記デジ
タル・スチル・カメラ・システムの小型化，軽量化，薄
型化が図れると共に低消費電力化が図れ、さらに大容量
の情報を高速に読み書きできるので、システム全体とし
ての処理能力が向上する。さらに、デジタル・スチル・
カメラ・システムとして問題となっている耐衝撃性が向
上でき、上記デジタル・スチル・カメラのシステムとし
ての信頼性が向上する。

【００５２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 折り返しビット線方式のダイナミック型ＲＡＭ
と同様に、複数のワード線と、一対の平行に配置されて
なる複数の相補ビット線との一方との交点にアドレス選
択用ＭＯＳＦＥＴと強誘電体キャパシタからなるメモリ
セルを配置し、上記相補ビット線の一方と第１と第２の
ダミーワード線との交点にそれぞれ上記メモリセルと同
一のアドレス選択用ＭＯＳＦＥＴと強誘電体キャパシタ
からなる第１と第２のダミーセルを配置し、かかる第１
と第２のダミーセルの上記アドレス選択用ＭＯＳＦＥＴ
の他方のソース，ドレインを共通接続させて両ビット線
に共有して用いることにより、高集積化を図りつつ、安
定した基準電圧を得ることができるという効果が得られ
る。

【００５３】（２） 上記により、メモリセルと同じダ
ミーセルを２個用いているので、製造プロセスバラツキ
に対するメモリセルとの相対比を精度よく維持でき、し
かも温度特性も同等となり、高精度で安定した基準電圧
を得ることができるという効果が得られる。

【００５４】（３） 上記プレート電圧を電源電圧の１
／２の電圧にし、相補ビット線を短絡する第１のＭＯＳ
ＦＥＴと、回路の接地電位と上記プレート電圧に対応さ
れて電圧をメモリセルの選択動作に対応させて変化させ
られる電圧を上記相補ビット線にそれぞれ伝える第２と
第３のＭＯＳＦＥＴによりプリチャージ回路を構成し、
上記のような接地電位によりメモリセルとダミーセルの
読み出しを行い、情報保持のときに上記プレート電圧に
対応させた電圧をメモリセル及びダミーセルに伝えるよ
うにすることにより情報保持状態での強誘電体膜のスト
レスを軽減できるという効果が得られる。

【００５５】（４） 上記第１と第２のダミーセルのア
ドレス選択用ＭＯＳＦＥＴの他方のソース，ドレインと
の相互接続をかかるソース，ドレイン拡散層により行う
ことにより、極めて簡単にしかも高集積にダミーセルを
形成することができるという効果が得られる。

【００５６】（５） 上記の強誘電体メモリをマイクロ
プロセッサや携帯電話機あるいはデジタル・スチル・カ
メラの記録媒体として用いることにより、システムの小
型化，軽量化，薄型化が図れるという効果が得られる。

【００５７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダミ
ーワード線は、ワード線と同様なタイミングで選択／非
選択にするものであってもよい。つまり、ダミーセルに
は、センスアンプの増幅信号を書き込むようにするもの
であってもよい。この場合には、ダミーワード線の選択
タイミングをワード線の選択タイミングと同じくできる
からタイミング制御が簡単となる。ビット線のプリチャ
ージは、接地電位の他、電源電圧Ｖccにするものであっ
てもよい。つまり、メモリセルとダミーセルの読み出し
のときに、ビット線の電位がＶccにされるものであって
もよい。この場合には、図２のＶ−Ｑ特性において、Ｖ
cc／２を基準にして右側（正電圧側）のヒステリス特性
を利用することとなる。このように、読み出し方式は、
メモリセルとダミーセルのキャパシタの面積比が１対２
であることを利用するものであれば何であってもよい。
この発明に強誘電体メモリとそれを用いた信号処理シス
テムに広く利用できる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、折り返しビット線方式のダ
イナミック型ＲＡＭと同様に、複数のワード線と、一対
の平行に配置されてなる複数の相補ビット線との一方と
の交点にアドレス選択用ＭＯＳＦＥＴと強誘電体キャパ
シタからなるメモリセルを配置し、上記相補ビット線の
一方と第１と第２のダミーワード線との交点にそれぞれ
上記メモリセルと同一のアドレス選択用ＭＯＳＦＥＴと
強誘電体キャパシタからなる第１と第２のダミーセルを
配置し、かかる第１と第２のダミーセルの上記アドレス
選択用ＭＯＳＦＥＴの他方のソース，ドレインを共通接
続させて両ビット線に共有して用いることにより、高集
積化を図りつつ、安定した基準電圧を得ることができ
る。

【図面の簡単な説明】

【図１】この発明に係る強誘電体メモリの要部一実施例
を示す回路図である。

【図２】図１のメモリセルとダミーセルの動作原理を説
明するためのＶ−Ｑ特性図である。

【図３】この発明に係る強誘電体メモリの一実施例を示
す回路図である。

【図４】この発明に係る強誘電体メモリの読み出し動作
の一例を説明するためのタイミング図である。

【図５】この発明に係る強誘電体メモリにおけるメモリ
セル（ダミーセル）の一実施例を示す概略素子構造断面
図である。

【図６】この発明に係る強誘電体メモリのメモリセルと
ダミーセルの一実施例を示すレイアウト図である。

【図７】この発明に係る強誘電体メモリの一実施例を示
すブロック図である。

【図８】本発明の強誘電体メモリを内蔵したマイクロプ
ロセッサシステムの概略図である。

【図９】本発明のフェロエレクトリックＲＡＭを内蔵し
たコードレス電話器システムを示す要部概略図である。

【図１０】本発明のフェロエレクトリックＲＡＭ内蔵Ｉ
Ｃカードを使用したデジタル・スチル・カメラ・システ
ムを示す要部概略図である。

【符号の説明】

Ｄ０Ｔ，ＤＯＢ…相補ビット線、ＷＬ０…ワード線、Ｄ
ＷＬ０，ＤＷＬ１…ダミーワード線、ＳＮ，ＳＰ…ソー
ス線、ＩＯＴ，ＩＯＢ…共通入出力線、ＣＰＵ…中央処
理装置、ＳＣＩ…シリアル・コミュニケーション・イン
ターフェース、Ｉ／Ｏ…入出力回路、ＣＯＮＴ…制御回
路、ＭＤＰＡＤ…モード信号入力端子、ＭＤ…モード信
号、ＤＢＵＳ…データバス、ＡＢＵＳ…アドレスバス、
ＲＯＭ…リード・オンリ・メモリ、Ａ／ＤＣ…アナログ
−デジタル変換回路、ＴＲＭ…トランスミッション、Ｋ
ＢＤＣ…キーボードコントローラ、Ｉ／Ｆ…インターフ
ェース回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と、 一対の平行に配置されてなる複数の相補ビット線と、 上記ワード線と上記相補ビット線の一方との交点にそれ
   ぞれ配置され、アドレス選択用ＭＯＳＦＥＴと強誘電体
   キャパシタからなり、上記アドレス選択用ＭＯＳＦＥＴ
   のゲートが対応するワード線に接続され、上記アドレス
   選択用ＭＯＳＦＥＴの一方のソース，ドレインが対応す
   る相補ビット線の一方に接続され、他方のソース，ドレ
   インが強誘電体キャパシタの一方の電極に接続され、上
   記強誘電体キャパシタの他方の電極には接地電位を基準
   にして強誘電体膜の分極の反転に必要な所定のプレート
   電圧が印加されてなる複数のメモリセルと、 上記相補ビット線の一方と第１と第２のダミーワード線
   との交点にそれぞれ配置され、上記メモリセルと同一の
   アドレス選択用ＭＯＳＦＥＴと強誘電体キャパシタから
   なり、上記アドレス選択用ＭＯＳＦＥＴのゲートが上記
   対応する第１又は第２のダミーワード線のいずれか一方
   に接続され、上記アドレス選択用ＭＯＳＦＥＴの一方の
   ソース，ドレインが対応する相補ビット線の一方に接続
   され、他方のソース，ドレインが強誘電体キャパシタの
   一方の電極に接続され、上記強誘電体キャパシタの他方
   の電極には上記プレート電圧が印加され、かつ上記アド
   レス選択用ＭＯＳＦＥＴの他方のソース，ドレインが共
   通接続されてなる第１と第２のダミーセルと、 上記相補ビット線に所定のプリチャージ電圧を与え、か
   かるプリチャージ電圧をワード線及びダミーワード線が
   選択されたメモリセル及びダミーセルに与えて、相補ビ
   ット線に読み出し信号を得るとともに、かかる読み出し
   終了後に上記プレート電圧にほぼ等しい電圧を与え、メ
   モリ選択動作終了後に上記プリチャージ電圧を与えるプ
   リチャージ回路と、 上記ワード線とそれに対応した第１又は第２のダミーワ
   ード線の選択により、相補ビット線に読み出されたメモ
   リセルとダミーセルからの読み出し信号を接地電位のよ
   うなロウレベルと上記プレート電圧のほぼ２倍にされた
   ハイレベルに増幅し、かかる増幅信号を上記相補ビット
   線に伝えるラッチ回路を含むセンスアンプとを備えてな
   ることを特徴とする強誘電体メモリ。
2. 【請求項２】 上記プレート電圧は、電源電圧の１／２
   の電圧にされるものであり、 上記プリチャージ回路は、相補ビット線を短絡する第１
   のＭＯＳＦＥＴと、回路の接地電位と上記プレート電圧
   に対応した電圧とをメモリセルの選択動作に対応させて
   変化させられたプリチャージ電圧を上記相補ビット線に
   それぞれ伝える第２と第３のＭＯＳＦＥＴからなり、そ
   のゲートが共通化されてプリチャージ信号が供給される
   ものであることを特徴とする請求項１の強誘電体メモ
   リ。
3. 【請求項３】 上記第１と第２のダミーセルのアドレス
   選択用ＭＯＳＦＥＴの他方のソース，ドレインは、かか
   るソース，ドレイン拡散層により共通接続されるもので
   あることを特徴とする請求項１又は請求項２の強誘電体
   メモリ。
4. 【請求項４】 複数のワード線と、一対の平行に配置さ
   れてなる複数の相補ビット線と、上記ワード線と上記相
   補ビット線の一方との交点にそれぞれ配置され、アドレ
   ス選択用ＭＯＳＦＥＴと強誘電体キャパシタからなり、
   上記アドレス選択用ＭＯＳＦＥＴのゲートが対応するワ
   ード線に接続され、上記アドレス選択用ＭＯＳＦＥＴの
   一方のソース，ドレインが対応する相補ビット線の一方
   に接続され、他方のソース，ドレインが強誘電体キャパ
   シタの一方の電極に接続され、上記強誘電体キャパシタ
   の他方の電極には接地電位を基準にして強誘電体膜の分
   極の反転に必要な所定のプレート電圧が印加されてなる
   複数のメモリセルと、上記相補ビット線の一方と第１と
   第２のダミーワード線との交点にそれぞれ配置され、上
   記メモリセルと同一のアドレス選択用ＭＯＳＦＥＴと強
   誘電体キャパシタからなり、上記アドレス選択用ＭＯＳ
   ＦＥＴのゲートが上記対応する第１又は第２のダミーワ
   ード線のいずれか一方に接続され、上記アドレス選択用
   ＭＯＳＦＥＴの一方のソース，ドレインが対応する相補
   ビット線の一方に接続され、他方のソース，ドレインが
   強誘電体キャパシタの一方の電極に接続され、上記強誘
   電体キャパシタの他方の電極には上記プレート電圧が印
   加され、かつ上記アドレス選択用ＭＯＳＦＥＴの他方の
   ソース，ドレインが共通接続されてなる第１と第２のダ
   ミーセルと、上記相補ビット線を上記プレート電圧にほ
   ぼ等しい電圧にプリチャージさせるプリチャージ回路
   と、上記ワード線とそれに対応した第１又は第２のダミ
   ーワード線の選択により、相補ビット線に読み出された
   メモリセルとダミーセルからの読み出し信号を増幅し、
   かかる増幅信号を上記相補ビット線に伝えるラッチ回路
   を含むセンスアンプとを備えてなる強誘電体メモリと、
   かかる強誘電体メモリと記憶部として用いてなることを
   特徴とする信号処理システム。