JPH1070271A - 半導体デバイスの改良 - Google Patents
半導体デバイスの改良Info
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- JPH1070271A JPH1070271A JP9168083A JP16808397A JPH1070271A JP H1070271 A JPH1070271 A JP H1070271A JP 9168083 A JP9168083 A JP 9168083A JP 16808397 A JP16808397 A JP 16808397A JP H1070271 A JPH1070271 A JP H1070271A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
- H10D62/107—Buried supplementary regions, e.g. buried guard rings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
- H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/111—Field plates
- H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
Landscapes
- Element Separation (AREA)
- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 トレンチの側壁にＶＭＯＳゲートが配置され
たトレンチをベースとするＩＧＢＴにおいて、デバイス
のエッジにおける高い電界勾配の発生に起因して電圧ブ
レークダウン性能が最適値より低下することを防止す
る。 【解決手段】 デバイスのアクティブ領域を取り囲む導
電性領域がトレンチの底部の深さまで上記デバイスの基
板中に延在する。この導電性領域は上記トレンチの上部
にある領域の導電形とは反対の導電形を有する半導体物
質である。これは電気的ブレークダウンに対して非常に
改善された不感知性を提供する。
たトレンチをベースとするＩＧＢＴにおいて、デバイス
のエッジにおける高い電界勾配の発生に起因して電圧ブ
レークダウン性能が最適値より低下することを防止す
る。 【解決手段】 デバイスのアクティブ領域を取り囲む導
電性領域がトレンチの底部の深さまで上記デバイスの基
板中に延在する。この導電性領域は上記トレンチの上部
にある領域の導電形とは反対の導電形を有する半導体物
質である。これは電気的ブレークダウンに対して非常に
改善された不感知性を提供する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体デバイスに
関し、特定すると、トレンチデバイス、即ち、少なくと
も１つの電極が半導体デバイスの、通常は平らな、上部
表面より低いトレンチ（溝）又は凹部の壁又は底部に配
置されるデバイス、に関する。トレンチの使用は、高電
力レベル及び高電圧レベルで動作することが可能なＩＧ
ＢＴ（絶縁ゲート形バイポーラトランジスタ）のような
デバイスにとって特に有益である。そのようなデバイス
が使用できる電圧の上限値はデバイスのブレークダウン
（降伏）電圧によって決まる。
関し、特定すると、トレンチデバイス、即ち、少なくと
も１つの電極が半導体デバイスの、通常は平らな、上部
表面より低いトレンチ（溝）又は凹部の壁又は底部に配
置されるデバイス、に関する。トレンチの使用は、高電
力レベル及び高電圧レベルで動作することが可能なＩＧ
ＢＴ（絶縁ゲート形バイポーラトランジスタ）のような
デバイスにとって特に有益である。そのようなデバイス
が使用できる電圧の上限値はデバイスのブレークダウン
（降伏）電圧によって決まる。
【０００２】
【従来の技術】トレンチの側壁に配置された、いわゆる
ＶＭＯＳゲートを取り入れたトレンチをベースとするデ
バイスにおいては、トレンチのコーナー（隅）のまわり
に電位線が密集するために、ブレークダウン性能が劣化
する可能性があり、その影響はデバイスのエッジにおい
て最も大きい。高いトレンチ密度のアクティブ領域内に
おいて、隣接するトレンチゲートによって、バルク素
材、相変わらずシリコン、に誘起される電位は、隔絶さ
れたトレンチゲートのコーナーにおいて通常は生じる高
い電界を軽減或いは除去するように相互作用し、よっ
て、ブレークダウン能力を増大させる。それ故、電界の
密集は、外部のアクティブトレンチのコーナーが保護さ
れていないデバイスのエッジにおいて問題を生成する可
能性がより大であるということが認識されている。
ＶＭＯＳゲートを取り入れたトレンチをベースとするデ
バイスにおいては、トレンチのコーナー（隅）のまわり
に電位線が密集するために、ブレークダウン性能が劣化
する可能性があり、その影響はデバイスのエッジにおい
て最も大きい。高いトレンチ密度のアクティブ領域内に
おいて、隣接するトレンチゲートによって、バルク素
材、相変わらずシリコン、に誘起される電位は、隔絶さ
れたトレンチゲートのコーナーにおいて通常は生じる高
い電界を軽減或いは除去するように相互作用し、よっ
て、ブレークダウン能力を増大させる。それ故、電界の
密集は、外部のアクティブトレンチのコーナーが保護さ
れていないデバイスのエッジにおいて問題を生成する可
能性がより大であるということが認識されている。
【０００３】
【発明が解決しようとする課題】代表的なＩＧＢＴトレ
ンチデバイスの一例を図１に示す。右のトレンチはアク
ティブデバイスのエッジを形成する。ここで、反復する
トレンチ構造が左側に続くものとする。ブレークダウン
は、電位及び電界の両シミュレーション（図２及び図
３）で分かるように、最後のトレンチの右コーナーにお
いて生じる。これは、バルク内でトレンチそれ自体は互
いに電界のプレートとして作用し、左の外側の１つだけ
がデバイスのエッジに配置されたトレンチであるという
事実に起因する。代表例においては、バルクのブレーク
ダウンの単に５８％だけを表す単に５５０Ｖのブレーク
ダウン電圧のみが達成される。
ンチデバイスの一例を図１に示す。右のトレンチはアク
ティブデバイスのエッジを形成する。ここで、反復する
トレンチ構造が左側に続くものとする。ブレークダウン
は、電位及び電界の両シミュレーション（図２及び図
３）で分かるように、最後のトレンチの右コーナーにお
いて生じる。これは、バルク内でトレンチそれ自体は互
いに電界のプレートとして作用し、左の外側の１つだけ
がデバイスのエッジに配置されたトレンチであるという
事実に起因する。代表例においては、バルクのブレーク
ダウンの単に５８％だけを表す単に５５０Ｖのブレーク
ダウン電圧のみが達成される。
【０００４】この発明は、トレンチデバイスのエッジの
ブレークダウンが改善され、それによってデバイスの性
能を改善するトレンチデバイスを提供するものである。
ブレークダウンが改善され、それによってデバイスの性
能を改善するトレンチデバイスを提供するものである。
【０００５】
【課題を解決するための手段】この発明によれば、半導
体トレンチデバイスは、この半導体トレンチデバイスの
第１の表面から延びる１つ又はそれ以上のトレンチを有
するアクティブ領域と、このアクティブ領域を取り囲む
導電性領域とを含み、上記トレンチと関連した少なくと
も１つのｐ−ｎ接合を横切る電流の流れが上記トレンチ
の側壁に配置されたゲート電極領域によって制御可能で
あり、上記導電性領域は上記トレンチの底部の深さまで
実質的に延在し、かつ上記トレンチの直ぐ下側にある半
導体領域の導電形と反対の導電形を有する半導体物質よ
り構成されている。
体トレンチデバイスは、この半導体トレンチデバイスの
第１の表面から延びる１つ又はそれ以上のトレンチを有
するアクティブ領域と、このアクティブ領域を取り囲む
導電性領域とを含み、上記トレンチと関連した少なくと
も１つのｐ−ｎ接合を横切る電流の流れが上記トレンチ
の側壁に配置されたゲート電極領域によって制御可能で
あり、上記導電性領域は上記トレンチの底部の深さまで
実質的に延在し、かつ上記トレンチの直ぐ下側にある半
導体領域の導電形と反対の導電形を有する半導体物質よ
り構成されている。
【０００６】上記導電性領域は電気的に浮動の領域であ
ることが好ましい。電気的に浮動の領域とは、予め定め
られた電位に保持されていない、又は予め定められた電
位が供給される上記トレンチデバイスの電極の任意のも
のに、低インピーダンス経路を通じて電気的に接続され
ていない領域を意味する。
ることが好ましい。電気的に浮動の領域とは、予め定め
られた電位に保持されていない、又は予め定められた電
位が供給される上記トレンチデバイスの電極の任意のも
のに、低インピーダンス経路を通じて電気的に接続され
ていない領域を意味する。
【０００７】上記トレンチデバイスは幾つかの個々のト
レンチを含んでいてもよく、代表的には多数の局所に配
されたトレンチを含み得る。そのような場合に、上記電
気的に浮動の領域は、共通のトレンチデバイスの一部を
形成する、その周囲の周りのトレンチの全部を取り囲
み、そして一般には、上記周囲の壁は円形ではなく、ど
のような経路が要求されても、上記トレンチの全部を包
囲する、例えば長方形、六角形となる。
レンチを含んでいてもよく、代表的には多数の局所に配
されたトレンチを含み得る。そのような場合に、上記電
気的に浮動の領域は、共通のトレンチデバイスの一部を
形成する、その周囲の周りのトレンチの全部を取り囲
み、そして一般には、上記周囲の壁は円形ではなく、ど
のような経路が要求されても、上記トレンチの全部を包
囲する、例えば長方形、六角形となる。
【０００８】上記電気的に浮動の領域は埋設されてもよ
く、その場合には、トレンチを取り囲む埋設されたリン
グとみなすことができる。或いは、上記電気的に浮動の
領域はデバイスの表面からトレンチの深さと実質的に同
じである深さまで延びていてもよい。この後者の場合に
は、上記電気的に浮動の領域は、さらに他のトレンチ
（上記アクティブ領域を構成する１つ又はそれ以上のト
レンチの深さと同様の深さの）の底部に必要とされる導
電形の領域を局部的に形成し、その後で上記さらに他の
トレンチを電気絶縁性の１又はそれ以上の物質で満たす
ことによって、形成してもよい。この後者のケースは、
上記導電性領域が適当な導電率変更体の導入によって形
成でき、例えばトレンチの底部表面中に直接拡散によっ
て又はイオン注入（イオン打ち込み）によって形成で
き、それによってその領域の導電率及び物理的寸法を非
常に厳密に制御することができるという点で、好まし
い。
く、その場合には、トレンチを取り囲む埋設されたリン
グとみなすことができる。或いは、上記電気的に浮動の
領域はデバイスの表面からトレンチの深さと実質的に同
じである深さまで延びていてもよい。この後者の場合に
は、上記電気的に浮動の領域は、さらに他のトレンチ
（上記アクティブ領域を構成する１つ又はそれ以上のト
レンチの深さと同様の深さの）の底部に必要とされる導
電形の領域を局部的に形成し、その後で上記さらに他の
トレンチを電気絶縁性の１又はそれ以上の物質で満たす
ことによって、形成してもよい。この後者のケースは、
上記導電性領域が適当な導電率変更体の導入によって形
成でき、例えばトレンチの底部表面中に直接拡散によっ
て又はイオン注入（イオン打ち込み）によって形成で
き、それによってその領域の導電率及び物理的寸法を非
常に厳密に制御することができるという点で、好まし
い。
【０００９】好ましい１つの半導体トレンチデバイスに
おいては、上記アクティブ領域は、ｐ形シリコンの表面
領域を有するシリコンのバルクｎ形領域を含み、上記ト
レンチは上記第１の表面から上記ｐ形の物質を通って上
記ｎ形の物質中に延在している。そのような場合に、上
記電気的に浮動の領域はｐ+ 領域であることが好まし
く、即ち、上記表面まで延びるｐ形領域よりも非常に導
電性である領域であることが好ましく、また、上記ｐ+
領域は上記ｐ形領域と連続していることが好ましい。
おいては、上記アクティブ領域は、ｐ形シリコンの表面
領域を有するシリコンのバルクｎ形領域を含み、上記ト
レンチは上記第１の表面から上記ｐ形の物質を通って上
記ｎ形の物質中に延在している。そのような場合に、上
記電気的に浮動の領域はｐ+ 領域であることが好まし
く、即ち、上記表面まで延びるｐ形領域よりも非常に導
電性である領域であることが好ましく、また、上記ｐ+
領域は上記ｐ形領域と連続していることが好ましい。
【００１０】上記電気的に浮動の領域の効果は、上記ト
レンチの底部の領域における電位線を変更し、電位勾配
を減じることである。電気的ブレークダウンに対する免
疫性（不感知性）を高めるために、第１の電気的に浮動
の領域を取り囲む第２の電気的に浮動の領域を設けても
よい。原則的に、そのような追加の領域は、デバイスの
エッジにおける電位の等値線（輪郭）をさらに変更する
ために、設けることができる。
レンチの底部の領域における電位線を変更し、電位勾配
を減じることである。電気的ブレークダウンに対する免
疫性（不感知性）を高めるために、第１の電気的に浮動
の領域を取り囲む第２の電気的に浮動の領域を設けても
よい。原則的に、そのような追加の領域は、デバイスの
エッジにおける電位の等値線（輪郭）をさらに変更する
ために、設けることができる。
【００１１】デバイスの表面領域は多数のトレンチを収
容できるように大きくてもよい。表面の相互接続トラッ
ク又は同様のものを考慮に入れるため、これらトレンチ
は、隣接するブロック間の空間が与えられたブロック内
の隣接するトレンチ間の空間よりも大きくてよいブロッ
クに配列することができる。そのような場合に、これら
ブロックのエッジにおけるそれらトレンチの電気的ブレ
ークダウンに対する免疫性を改善するように、ブロック
間に１つの上記導電性領域を提供することがやはり望ま
しい。上記導電性領域は電気的に浮動の領域であって
も、或いは上記導電性領域の上部にある主電流電極に電
気的に接続されてもよい。以下、この発明の実施の形態
について添付図面を参照して詳細に説明する。
容できるように大きくてもよい。表面の相互接続トラッ
ク又は同様のものを考慮に入れるため、これらトレンチ
は、隣接するブロック間の空間が与えられたブロック内
の隣接するトレンチ間の空間よりも大きくてよいブロッ
クに配列することができる。そのような場合に、これら
ブロックのエッジにおけるそれらトレンチの電気的ブレ
ークダウンに対する免疫性を改善するように、ブロック
間に１つの上記導電性領域を提供することがやはり望ま
しい。上記導電性領域は電気的に浮動の領域であって
も、或いは上記導電性領域の上部にある主電流電極に電
気的に接続されてもよい。以下、この発明の実施の形態
について添付図面を参照して詳細に説明する。
【００１２】
【発明の実施の形態】図４を参照すると、シリコン本体
の第１の表面２にカソード電極１を有し、その第２の表
面４にアノード電極３を有する半導体トレンチデバイス
の一部分の断面図が示されている。代表的には、シリコ
ン本体はｎ−導電形のシリコンの平らな比較的薄いスラ
イスから形成され、このｎ−導電形のシリコンスライス
に種々の導電率変更物質が導入されて連続した電気的に
異なる領域を形成する。図においてはデバイスのバルク
はｎ- 領域５より構成されており、このｎ- 領域５とア
ノード電極３との間にｎ+ 及びｐ+ 物質の比較的薄い層
６及び７を有する。
の第１の表面２にカソード電極１を有し、その第２の表
面４にアノード電極３を有する半導体トレンチデバイス
の一部分の断面図が示されている。代表的には、シリコ
ン本体はｎ−導電形のシリコンの平らな比較的薄いスラ
イスから形成され、このｎ−導電形のシリコンスライス
に種々の導電率変更物質が導入されて連続した電気的に
異なる領域を形成する。図においてはデバイスのバルク
はｎ- 領域５より構成されており、このｎ- 領域５とア
ノード電極３との間にｎ+ 及びｐ+ 物質の比較的薄い層
６及び７を有する。
【００１３】ｐ形物質の領域８がバルク領域５と第１の
表面２との間に設けられ、このｐ形領域８に複数のトレ
ンチ９が形成される。各アクティブトレンチはゲート電
極を構成するドープされたポリシリコン（多結晶シリコ
ン）の領域であり、このゲート電極はこれとデバイスの
バルク物質との間に位置付けされた薄い外側酸化物層１
０を有する。
表面２との間に設けられ、このｐ形領域８に複数のトレ
ンチ９が形成される。各アクティブトレンチはゲート電
極を構成するドープされたポリシリコン（多結晶シリコ
ン）の領域であり、このゲート電極はこれとデバイスの
バルク物質との間に位置付けされた薄い外側酸化物層１
０を有する。
【００１４】小さなエミッタ領域１１が第１の表面にｎ
+ 物質により形成され、その結果、その一部分は酸化物
層１０と接触状態にあり、また、他の一部分はカソード
電極１と接触状態にある。従って、領域８と１１間にそ
のように形成されたｐ−ｎ接合の一端はカソード電極１
によって短絡される。
+ 物質により形成され、その結果、その一部分は酸化物
層１０と接触状態にあり、また、他の一部分はカソード
電極１と接触状態にある。従って、領域８と１１間にそ
のように形成されたｐ−ｎ接合の一端はカソード電極１
によって短絡される。
【００１５】これまで記載したデバイスは一般にＩＧＢ
Ｔ（絶縁ゲート形バイポーラトランジスタ）として知ら
れている。既知のデバイスは高電圧において大電流を迅
速に切り換えるために使用されており、不所望な電圧ブ
レークダウンがバルク物質のブレークダウン値よりも低
い電圧で生じ得るという欠点がある。これは、図２及び
図３によって表されているように、デバイスの最も外側
のトレンチの下部外側コーナーにおいて発生する局所の
電圧ブレークダウンに起因していると考えられる。
Ｔ（絶縁ゲート形バイポーラトランジスタ）として知ら
れている。既知のデバイスは高電圧において大電流を迅
速に切り換えるために使用されており、不所望な電圧ブ
レークダウンがバルク物質のブレークダウン値よりも低
い電圧で生じ得るという欠点がある。これは、図２及び
図３によって表されているように、デバイスの最も外側
のトレンチの下部外側コーナーにおいて発生する局所の
電圧ブレークダウンに起因していると考えられる。
【００１６】この欠点は、トレンチ９を有するデバイス
のアクティブ領域を完全に取り囲むｐ+ 物質の領域より
なる電気的に浮動の領域１２及び１３の使用により、大
いに軽減される。かくして、領域１２及び１３は、事実
上、デバイスの周囲（周界）を構成し、この周囲の形状
はアクティブ領域の設計レイアウトによって指示され
る。何故ならば、外側のトレンチ９と領域１２間の距
離、及び領域１２と領域１３間の距離を厳密に制御する
ことが望まれるからである。これら距離はバルク領域５
内に存在する電位勾配のプロフィール（輪郭）を制御
し、決定する。代表的には、外側のトレンチ９と浮動の
領域１２間の距離は約１．５〜４μｍ（ミクロン）であ
る。ｐ+ 領域は、十分に高濃度のホウ素のような物質を
注入する（打ち込む）ことによって形成され、その結
果、領域１２及び１３は、比較すると高い抵抗値を呈す
るｐ- 領域８に較べて、高い導電率を有する。
のアクティブ領域を完全に取り囲むｐ+ 物質の領域より
なる電気的に浮動の領域１２及び１３の使用により、大
いに軽減される。かくして、領域１２及び１３は、事実
上、デバイスの周囲（周界）を構成し、この周囲の形状
はアクティブ領域の設計レイアウトによって指示され
る。何故ならば、外側のトレンチ９と領域１２間の距
離、及び領域１２と領域１３間の距離を厳密に制御する
ことが望まれるからである。これら距離はバルク領域５
内に存在する電位勾配のプロフィール（輪郭）を制御
し、決定する。代表的には、外側のトレンチ９と浮動の
領域１２間の距離は約１．５〜４μｍ（ミクロン）であ
る。ｐ+ 領域は、十分に高濃度のホウ素のような物質を
注入する（打ち込む）ことによって形成され、その結
果、領域１２及び１３は、比較すると高い抵抗値を呈す
るｐ- 領域８に較べて、高い導電率を有する。
【００１７】領域８から電気的に隔絶されているが、同
様のｐ形物質よりなる領域１８が設けられ、電界終端の
目的でトレンチ１９、２０の底部に領域１２及び１３を
備えている。これらトレンチ１９、２０は好便に形成さ
れ、アクティブトレンチ９の場合のように、導電性のポ
リシリコンで満たされているか、或いは絶縁物質だけで
満たされていてもよい。
様のｐ形物質よりなる領域１８が設けられ、電界終端の
目的でトレンチ１９、２０の底部に領域１２及び１３を
備えている。これらトレンチ１９、２０は好便に形成さ
れ、アクティブトレンチ９の場合のように、導電性のポ
リシリコンで満たされているか、或いは絶縁物質だけで
満たされていてもよい。
【００１８】図４において、浮動の領域１２及び１３
は、初めに２つの開口したトレンチを形成し、これらト
レンチの底部にｐ+ 物質（代表的にはホウ素）が注入さ
れて拡散され、又は直接拡散によって導入され、次に、
薄い絶縁酸化物層１４がこれらトレンチの壁に形成さ
れ、その後トレンチがシリコンの酸化物又はポリシリコ
ン１５で満たされることによって、生成される。このプ
ロセスは、同様のプロセスがアクティブトレンチ９を形
成するために使用されるので、便利なプロセスである。
これらトレンチの深さはアクティブトレンチ９の場合と
同じである。さらに、これらトレンチの底部に直接ホウ
素を注入して電気的に浮動の領域１２、１３を形成する
ことによって、これら領域の導電率及び物理的な寸法が
非常に正確に制御できる。特に、デバイスの小さな領域
のみを専有する非常に高い導電率の領域を必要とされる
深さで生成することができる。代表的には、トレンチの
深さは約５ミクロン〜１５ミクロンであり、一方、領域
８の深さは約３ミクロン〜４ミクロンである。
は、初めに２つの開口したトレンチを形成し、これらト
レンチの底部にｐ+ 物質（代表的にはホウ素）が注入さ
れて拡散され、又は直接拡散によって導入され、次に、
薄い絶縁酸化物層１４がこれらトレンチの壁に形成さ
れ、その後トレンチがシリコンの酸化物又はポリシリコ
ン１５で満たされることによって、生成される。このプ
ロセスは、同様のプロセスがアクティブトレンチ９を形
成するために使用されるので、便利なプロセスである。
これらトレンチの深さはアクティブトレンチ９の場合と
同じである。さらに、これらトレンチの底部に直接ホウ
素を注入して電気的に浮動の領域１２、１３を形成する
ことによって、これら領域の導電率及び物理的な寸法が
非常に正確に制御できる。特に、デバイスの小さな領域
のみを専有する非常に高い導電率の領域を必要とされる
深さで生成することができる。代表的には、トレンチの
深さは約５ミクロン〜１５ミクロンであり、一方、領域
８の深さは約３ミクロン〜４ミクロンである。
【００１９】浮動の領域１２及び１３の効果は図５に例
示されている。この図５から、電位等値線の形状は臨界
領域１６において実質的に変更されることが理解でき
る。電気的なブレークダウンが９５０ボルトで又は約９
５０ボルトで生じることが分かり、これは使用したパラ
メータでのデバイスのバルク物質の理想のブレークダウ
ン数のほぼ９５％に相当するので、全体のブレークダウ
ンを決定するのはもはやこの臨界領域ではないというこ
とが分かる。
示されている。この図５から、電位等値線の形状は臨界
領域１６において実質的に変更されることが理解でき
る。電気的なブレークダウンが９５０ボルトで又は約９
５０ボルトで生じることが分かり、これは使用したパラ
メータでのデバイスのバルク物質の理想のブレークダウ
ン数のほぼ９５％に相当するので、全体のブレークダウ
ンを決定するのはもはやこの臨界領域ではないというこ
とが分かる。
【００２０】この発明の他の実施の形態が図６に示され
ている。この例では浮動のトレンチがｐ+ シリコンの埋
設された浮動のリング２１、２２と置換されている。浮
動のリングの一方であるリング２１はトレンチ９と接触
した状態に形成される。実際には、最後の（外側の）ト
レンチ９における鋭い電界の影響を最小限にするため
に、埋設されたリングはトレンチの底部の下側へ少し延
びている。これら埋設された浮動のリングは、最初はバ
ルク物質５と層６及び７とよりなるデバイスの製造中に
形成される。ｐ+ 物質が所要の場所において物質５の表
面に注入され、その後上部層８がエピタキシャル成長に
よって形成される。デバイスの引き続く処理中、領域２
１及び２２は自然に拡散によってこのエピタキシャル層
８の領域１８中に延び、従って、より定めにくい領域を
提供する。この領域は若干制御が難しい導電率を有す
る。トレンチの深さが代表的な値より大きい場合には、
領域２１及び２２がトレンチの深さを完全に越えて延び
ることなく、この実施形態を利用することができる。
ている。この例では浮動のトレンチがｐ+ シリコンの埋
設された浮動のリング２１、２２と置換されている。浮
動のリングの一方であるリング２１はトレンチ９と接触
した状態に形成される。実際には、最後の（外側の）ト
レンチ９における鋭い電界の影響を最小限にするため
に、埋設されたリングはトレンチの底部の下側へ少し延
びている。これら埋設された浮動のリングは、最初はバ
ルク物質５と層６及び７とよりなるデバイスの製造中に
形成される。ｐ+ 物質が所要の場所において物質５の表
面に注入され、その後上部層８がエピタキシャル成長に
よって形成される。デバイスの引き続く処理中、領域２
１及び２２は自然に拡散によってこのエピタキシャル層
８の領域１８中に延び、従って、より定めにくい領域を
提供する。この領域は若干制御が難しい導電率を有す
る。トレンチの深さが代表的な値より大きい場合には、
領域２１及び２２がトレンチの深さを完全に越えて延び
ることなく、この実施形態を利用することができる。
【００２１】ｐ+ 拡散層が最後のトレンチのコーナーの
下側に存在することによって電位線はｎ- バルク内へ押
され、従って、高い電界がトレンチのエッジに存在する
ことを防止する。第２の又は引き続くｐ+ 埋設層の目的
はバルク内の空乏領域を徐々に解放することである。電
界は現時点でｐ+ ／ｎのベース接合に沿って一様に成形
され、シミュレーションにおいてブレークダウンは右側
の埋設層リング２２において９２０ボルトの推定値で生
じると予測される。この９２０ボルトの推定値は使用し
たパラメータでのバルク物質の理想のブレークダウン数
のほぼ９２％に相当する。
下側に存在することによって電位線はｎ- バルク内へ押
され、従って、高い電界がトレンチのエッジに存在する
ことを防止する。第２の又は引き続くｐ+ 埋設層の目的
はバルク内の空乏領域を徐々に解放することである。電
界は現時点でｐ+ ／ｎのベース接合に沿って一様に成形
され、シミュレーションにおいてブレークダウンは右側
の埋設層リング２２において９２０ボルトの推定値で生
じると予測される。この９２０ボルトの推定値は使用し
たパラメータでのバルク物質の理想のブレークダウン数
のほぼ９２％に相当する。
【００２２】結果として得られた電位等値線のパターン
を図７に示す。この図７から、リング２１、２２は臨界
領域１６において電位等値線のプロフィールにかなりの
影響を与えることが理解できる。
を図７に示す。この図７から、リング２１、２２は臨界
領域１６において電位等値線のプロフィールにかなりの
影響を与えることが理解できる。
【００２３】図８を参照すると、単一の浮動のトレンチ
のみが最後の、外側のアクティブトレンチ９を保護する
ために示されている図４の実施形態の変形例が例示され
ている。その上、ｐ+ 物質の浮動の導電性リング３０、
３１が、特に領域３２における電圧ブレークダウンに敏
感なｐ形のベース領域を保護するために設けられてい
る。これらリングは、ｐ領域８の深さ、例えば３〜４ミ
クロン、に等しい深さだけシリコンの本体中に延びる本
質的には表面領域である。他の方法として、これらリン
グ３０、３１は領域１３に等しい又はそれより深い深さ
にまで延ばされてもよい。
のみが最後の、外側のアクティブトレンチ９を保護する
ために示されている図４の実施形態の変形例が例示され
ている。その上、ｐ+ 物質の浮動の導電性リング３０、
３１が、特に領域３２における電圧ブレークダウンに敏
感なｐ形のベース領域を保護するために設けられてい
る。これらリングは、ｐ領域８の深さ、例えば３〜４ミ
クロン、に等しい深さだけシリコンの本体中に延びる本
質的には表面領域である。他の方法として、これらリン
グ３０、３１は領域１３に等しい又はそれより深い深さ
にまで延ばされてもよい。
【００２４】図９は、電気的に浮動のｐ+ 領域がトレン
チの下側のリング３５よりなるという、図４の実施形態
のさらに他の変形例を示す。これらｐ+ リング３５は開
口したトレンチを通じて注入することによって形成され
る。ｐ形のベース領域８は、完全にｎ形のバルク物質５
内に形成されているこれら外側のトレンチまでは延びて
いないということを注記しておく。
チの下側のリング３５よりなるという、図４の実施形態
のさらに他の変形例を示す。これらｐ+ リング３５は開
口したトレンチを通じて注入することによって形成され
る。ｐ形のベース領域８は、完全にｎ形のバルク物質５
内に形成されているこれら外側のトレンチまでは延びて
いないということを注記しておく。
【００２５】図１０及び図１１においては、ｐ+ 物質の
導電性領域がデバイスの内部に使用され、トレンチ４
０、４１のブロック間に位置付けされている。これらト
レンチ４０、４１は特定のブロックの内側の２つの隣接
するトレンチよりも長い距離だけ分離されている。領域
４２は電気的に浮動の状態でよく（図１０）、或いは領
域４３はカソードに電気的に接続されてもよく（図１
１）、両ケースとも領域４２又は４３はトレンチ４４の
ベースに位置付けされている。
導電性領域がデバイスの内部に使用され、トレンチ４
０、４１のブロック間に位置付けされている。これらト
レンチ４０、４１は特定のブロックの内側の２つの隣接
するトレンチよりも長い距離だけ分離されている。領域
４２は電気的に浮動の状態でよく（図１０）、或いは領
域４３はカソードに電気的に接続されてもよく（図１
１）、両ケースとも領域４２又は４３はトレンチ４４の
ベースに位置付けされている。
【００２６】図１２には、幾つかの埋設されたｐ+ の浮
動リング４５が示されている。これらは深いリングであ
り、従って、最後のアクティブトレンチの外側のコーナ
ーを保護し、かつ完全にｎ形物質内に形成されている。
動リング４５が示されている。これらは深いリングであ
り、従って、最後のアクティブトレンチの外側のコーナ
ーを保護し、かつ完全にｎ形物質内に形成されている。
【００２７】図１３及び図１４はデバイスの内部に埋設
リング４６及び４７を使用した例をそれぞれ示す。図１
０及び図１１の場合と同様に、それらは隣接するアクテ
ィブトレンチのブロック間に位置付けされている。ｐ+
の埋設リング４６は浮動の状態でよく（図１３）、或い
はリング４７はカソードに電気的に接続されてもよい
（図１４）。
リング４６及び４７を使用した例をそれぞれ示す。図１
０及び図１１の場合と同様に、それらは隣接するアクテ
ィブトレンチのブロック間に位置付けされている。ｐ+
の埋設リング４６は浮動の状態でよく（図１３）、或い
はリング４７はカソードに電気的に接続されてもよい
（図１４）。
【図１】代表的なＩＧＢＴトレンチデバイスの一例を示
す概略断面図である。
す概略断面図である。
【図２】図１のＩＧＢＴトレンチデバイスの電位及び電
界をシミュレーションで示したダイアグラムである。
界をシミュレーションで示したダイアグラムである。
【図３】図１のＩＧＢＴトレンチデバイスの電位及び電
界をシミュレーションで示したダイアグラムである。
界をシミュレーションで示したダイアグラムである。
【図４】この発明によるトレンチデバイスの一実施形態
を示す概略断面図である。
を示す概略断面図である。
【図５】図４のトレンチデバイスの電位及び電界をシミ
ュレーションで示したダイアグラムである。
ュレーションで示したダイアグラムである。
【図６】この発明によるトレンチデバイスの他の実施形
態を示す概略断面図である。
態を示す概略断面図である。
【図７】図６のトレンチデバイスの電位及び電界をシミ
ュレーションで示したダイアグラムである。
ュレーションで示したダイアグラムである。
【図８】図４のトレンチデバイスの第１の変形例を示す
概略断面図である。
概略断面図である。
【図９】図４のトレンチデバイスの第２の変形例を示す
概略断面図である。
概略断面図である。
【図１０】図４のトレンチデバイスの第３の変形例を示
す概略断面図である。
す概略断面図である。
【図１１】図４のトレンチデバイスの第４の変形例を示
す概略断面図である。
す概略断面図である。
【図１２】図４のトレンチデバイスの第５の変形例を示
す概略断面図である。
す概略断面図である。
【図１３】図４のトレンチデバイスの第６の変形例を示
す概略断面図である。
す概略断面図である。
【図１４】図４のトレンチデバイスの第７の変形例を示
す概略断面図である。
す概略断面図である。
１：カソード電極 ２：第１の表面 ３：アノード電極 ４：第２の表面 ５：ｎ形領域 ６：ｎ+ 物質の層 ７：ｐ+ 物質の層 ８：ｐ形物質の領域 ９：トレンチ １０：酸化物層 １１：エミッタ領域 １２、１３：ｐ+ 物質の電気的に浮動の領域 １４：絶縁酸化物層 １５：シリコン酸化物又はポリシリコン １６：臨界領域 １８： １９、２０：トレンチ ２１、２２：埋設された浮動のリング ３０、３１：ｐ+ 物質の浮動の導電性リング ３５：埋設されたｐ+ リング ４０、４１、４４：トレンチ ４２、４３：ｐ+ 物質の領域 ４５、４６、４７：埋設されたｐ+ 物質のリング
Claims (12)
- 【請求項１】 当該半導体トレンチデバイスの第１の表
面から延びる１つ又はそれ以上のトレンチを有するアク
ティブ領域と、該アクティブ領域を取り囲む導電性領域
とを含み、前記トレンチと関連した少なくとも１つのｐ
−ｎ接合を横切る電流の流れが前記トレンチの側壁に配
置されたゲート電極領域によって制御可能であり、前記
導電性領域は前記トレンチの底部の深さまで実質的に延
在し、かつ前記トレンチの直ぐ下側にある半導体領域の
導電形と反対の導電形を有する半導体物質より構成され
ていることを特徴とする半導体トレンチデバイス。 - 【請求項２】 前記導電性領域は電気的に浮動の領域で
あることを特徴とする請求項１に記載の半導体トレンチ
デバイス。 - 【請求項３】 前記電気的に浮動の領域は、共通のトレ
ンチデバイスの一部を形成する、このトレンチデバイス
の周囲の周りのトレンチの全部を取り囲むことを特徴と
する請求項２に記載の半導体トレンチデバイス。 - 【請求項４】 前記電気的に浮動の領域は前記デバイス
の表面から前記トレンチと実質的に同じである深さまで
延びていることを特徴とする請求項２に記載の半導体ト
レンチデバイス。 - 【請求項５】 前記電気的に浮動の領域は、一部分は、
さらに他のトレンチの底部に形成された必要とされる導
電形の局部領域であることを特徴とする請求項４に記載
の半導体トレンチデバイス。 - 【請求項６】 前記さらに他のトレンチは電気絶縁性の
物質より構成されていることを特徴とする請求項５に記
載の半導体トレンチデバイス。 - 【請求項７】 前記アクティブ領域は、ｐ形シリコンの
表面領域を有するシリコンのバルクｎ形領域を含み、前
記トレンチは前記第１の表面から前記ｐ形の物質を通っ
て前記ｎ形の物質中に延在していることを特徴とする請
求項２に記載の半導体トレンチデバイス。 - 【請求項８】 前記電気的に浮動の領域はｐ+ 領域であ
ることを特徴とする請求項７に記載の半導体トレンチデ
バイス。 - 【請求項９】 前記ｐ+ 領域は前記ｐ領域と連続してい
ることを特徴とする請求項８に記載の半導体トレンチデ
バイス。 - 【請求項１０】 前記電気的に浮動の領域は前記必要と
される導電形の埋設されたリングであることを特徴とす
る請求項２に記載の半導体トレンチデバイス。 - 【請求項１１】 前記第１の導電性領域を取り囲む第２
の導電性領域が設けられていることを特徴とする請求項
２に記載の半導体トレンチデバイス。 - 【請求項１２】 追加の導電性領域が隣接するトレンチ
のブロック間に位置付けされていることを特徴とする請
求項２に記載の半導体トレンチデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9612397.1 | 1996-06-13 | ||
| GB9612397A GB2314206A (en) | 1996-06-13 | 1996-06-13 | Preventing voltage breakdown in semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070271A true JPH1070271A (ja) | 1998-03-10 |
Family
ID=10795248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9168083A Pending JPH1070271A (ja) | 1996-06-13 | 1997-06-10 | 半導体デバイスの改良 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0813250A3 (ja) |
| JP (1) | JPH1070271A (ja) |
| GB (1) | GB2314206A (ja) |
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