JPH0878668A - 電力用半導体装置 - Google Patents
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Abstract
(57)【要約】
【目的】耐圧が十分に高く、しかも、コストの増加を招
かない電力用半導体装置を提供すること。 【構成】ｎ- 型半導体基板１に形成され、ＩＧＢＴを有
する電力用半導体素子領域と、ｎ- 型半導体基板１に形
成されたリサーフ構造１６とを備え、電力用半導体素子
領域のｎ- 型半導体基板１の表面には、第１のトレンチ
溝ならびにｎ- 型半導体基板１と伴に接合終端を構成す
るｐ型ベース層２が形成され、リサーフ構造１６は、ｎ
- 型半導体基板１の表面に形成され、ｐ型ベース層２と
接するｐ-型リサーフ層３と、このｐ- 型リサーフ層３
の表面に形成された第２のトレンチ溝とからなることを
特徴とする。
かない電力用半導体装置を提供すること。 【構成】ｎ- 型半導体基板１に形成され、ＩＧＢＴを有
する電力用半導体素子領域と、ｎ- 型半導体基板１に形
成されたリサーフ構造１６とを備え、電力用半導体素子
領域のｎ- 型半導体基板１の表面には、第１のトレンチ
溝ならびにｎ- 型半導体基板１と伴に接合終端を構成す
るｐ型ベース層２が形成され、リサーフ構造１６は、ｎ
- 型半導体基板１の表面に形成され、ｐ型ベース層２と
接するｐ-型リサーフ層３と、このｐ- 型リサーフ層３
の表面に形成された第２のトレンチ溝とからなることを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、リサーフ構造を有する
電力用半導体装置に関する。
電力用半導体装置に関する。
【０００２】
【従来の技術】図１０には電力用半導体素子の一つであ
るトレンチゲート型ＩＧＢＴの素子断面図が示されてい
る。図中、１０１は高抵抗のｎ- 型半導体基板（ｎ- 型
ベース層）を示しており、このｎ- 型半導体基板１０１
の表面には複数のトレンチ溝が選択的に形成されてい
る。このトレンチ溝はゲート絶縁膜１０５を介してゲー
ト電極１０４により充填されている。
るトレンチゲート型ＩＧＢＴの素子断面図が示されてい
る。図中、１０１は高抵抗のｎ- 型半導体基板（ｎ- 型
ベース層）を示しており、このｎ- 型半導体基板１０１
の表面には複数のトレンチ溝が選択的に形成されてい
る。このトレンチ溝はゲート絶縁膜１０５を介してゲー
ト電極１０４により充填されている。
【０００３】また、トレンチ溝間のｎ- 型半導体基板１
０１の表面にはｐ型ベース層１０２が形成され、このｐ
型ベース層１０２の表面にｎ型ソース層１０７が選択的
に形成されている。
０１の表面にはｐ型ベース層１０２が形成され、このｐ
型ベース層１０２の表面にｎ型ソース層１０７が選択的
に形成されている。
【０００４】このｎ型ソース層１０７およびｐ型ベース
層１０２の表面にはカソード電極１０６が設けられてい
る。また、ｎ- 型半導体基板１０１の表面に形成された
ｎ+型ストッパ層１１２の表面にはストッパ電極１１３
が設けられている。
層１０２の表面にはカソード電極１０６が設けられてい
る。また、ｎ- 型半導体基板１０１の表面に形成された
ｎ+型ストッパ層１１２の表面にはストッパ電極１１３
が設けられている。
【０００５】一方、ｎ- 型半導体基板１０１の裏面には
ｐ+ 型ドレイン層１０８が形成されており、このｐ+ 型
ドレイン層１０８の表面にはドレイン電極１０９が設け
られている。
ｐ+ 型ドレイン層１０８が形成されており、このｐ+ 型
ドレイン層１０８の表面にはドレイン電極１０９が設け
られている。
【０００６】トレンチゲート型ＩＧＢＴは電力用半導体
素子であるので、ｎ- 型半導体基板１０１には高耐圧化
のための特別の構造が形成されている。すなわち、トレ
ンチゲート型ＩＧＢＴの接合終端（ｎ- 型半導体基板１
０１とストッパ電極１１３に最も近いｐ型ベース層１０
２との接合面）の周囲には、第１のｐ- 型リサーフ層１
０３、第２のｐ- - 型リサーフ層１１５からなる２段リ
サーフ構造１１６が形成されている。
素子であるので、ｎ- 型半導体基板１０１には高耐圧化
のための特別の構造が形成されている。すなわち、トレ
ンチゲート型ＩＧＢＴの接合終端（ｎ- 型半導体基板１
０１とストッパ電極１１３に最も近いｐ型ベース層１０
２との接合面）の周囲には、第１のｐ- 型リサーフ層１
０３、第２のｐ- - 型リサーフ層１１５からなる２段リ
サーフ構造１１６が形成されている。
【０００７】リサーフ構造の電界を緩和する効果は、リ
サーフ層のドーズ量、幅、深さにより調整できるが、図
１０の場合のように、場所によってドーズ量、幅、深さ
を変えるという多段リサーフ構造は、単段リサーフ構造
に比べて、より効果的に電界を緩和することができる。
サーフ層のドーズ量、幅、深さにより調整できるが、図
１０の場合のように、場所によってドーズ量、幅、深さ
を変えるという多段リサーフ構造は、単段リサーフ構造
に比べて、より効果的に電界を緩和することができる。
【０００８】しかしながら、多段リサーフ構造を形成す
るためには、単段リサーフ構造の場合に比べて、リサー
フ層の作成に必要なマスク数や、製造プロセス数が増加
するため、コストが上昇するという問題がある。
るためには、単段リサーフ構造の場合に比べて、リサー
フ層の作成に必要なマスク数や、製造プロセス数が増加
するため、コストが上昇するという問題がある。
【０００９】図１１には従来の他のＩＧＢＴの素子断面
図が示されている。図中、２０１は高抵抗のｎ- 型半導
体基板（ｎ- 型ベース層）を示しており、このｎ- 型半
導体基板２０１の表面にはｐ型ベース層２０２が選択的
に形成されている。
図が示されている。図中、２０１は高抵抗のｎ- 型半導
体基板（ｎ- 型ベース層）を示しており、このｎ- 型半
導体基板２０１の表面にはｐ型ベース層２０２が選択的
に形成されている。
【００１０】このｐ型ベース層２０２の表面にはｎ+ 型
ソース層２０７が選択的に形成されており、このｎ+ 型
ソース層２０７およびｐ型ベース層２０２の表面にはソ
ース電極２０６が設けられている。また、ｎ- 型半導体
基板２０１の表面に形成されたｎ+ 型ストッパ層２１２
の表面にはストッパ電極２１３が設けられている。
ソース層２０７が選択的に形成されており、このｎ+ 型
ソース層２０７およびｐ型ベース層２０２の表面にはソ
ース電極２０６が設けられている。また、ｎ- 型半導体
基板２０１の表面に形成されたｎ+ 型ストッパ層２１２
の表面にはストッパ電極２１３が設けられている。
【００１１】ｎ+ 型ソース層２０７とｎ- 型半導体基板
２０１とで挟まれたｐ型ベース層２０２上にはゲート絶
縁膜２０５を介してゲート電極２０４が配設されてい
る。一方、ｎ- 型半導体基板２０１の裏面にはｐ+ 型ド
レイン層２０８が形成されており、このｐ+ 型ドレイン
層２０８の表面にはドレイン電極２０９が設けられてい
る。
２０１とで挟まれたｐ型ベース層２０２上にはゲート絶
縁膜２０５を介してゲート電極２０４が配設されてい
る。一方、ｎ- 型半導体基板２０１の裏面にはｐ+ 型ド
レイン層２０８が形成されており、このｐ+ 型ドレイン
層２０８の表面にはドレイン電極２０９が設けられてい
る。
【００１２】そして、ＩＧＢＴの接合終端（ｎ- 型半導
体基板２０１とｐ型ベース層２０２との接合面）の周囲
には、一つのｐ- 型リサーフ層２０３が形成されてい
る。図１２は、ソース電極２０６とドレイン電極２０９
との間、およびソース電極２０６とストッパ電極２１３
との間に逆電圧を印加した場合のソース電極２０６とス
トッパ電極２１３との間の基板表面の電界分布を示す図
である。なお、縦軸は電界の大きさ（電界の絶対値）を
示している。
体基板２０１とｐ型ベース層２０２との接合面）の周囲
には、一つのｐ- 型リサーフ層２０３が形成されてい
る。図１２は、ソース電極２０６とドレイン電極２０９
との間、およびソース電極２０６とストッパ電極２１３
との間に逆電圧を印加した場合のソース電極２０６とス
トッパ電極２１３との間の基板表面の電界分布を示す図
である。なお、縦軸は電界の大きさ（電界の絶対値）を
示している。
【００１３】このような逆電圧が印加されるとｐ- 型リ
サーフ層２０３は空乏化し、図１２に示すように、ｐ-
型リサーフ層２０３の両端側にはそれぞれ強い電界Ｅ
１，Ｅ２が発生する。
サーフ層２０３は空乏化し、図１２に示すように、ｐ-
型リサーフ層２０３の両端側にはそれぞれ強い電界Ｅ
１，Ｅ２が発生する。
【００１４】ｐ- 型リサーフ層２０３のドーズ量、幅、
深さを変えると、電界Ｅ１，Ｅ２の値は変化し、そし
て、これら電界Ｅ１，Ｅ２のどちらかが臨界値（約２×
１０5Ｖ／ｃｍ）を少しでも越えると、ブレークダウン
電流が流れ、耐圧が急激に低下してしまう。
深さを変えると、電界Ｅ１，Ｅ２の値は変化し、そし
て、これら電界Ｅ１，Ｅ２のどちらかが臨界値（約２×
１０5Ｖ／ｃｍ）を少しでも越えると、ブレークダウン
電流が流れ、耐圧が急激に低下してしまう。
【００１５】したがって、単段リサーフ構造において高
い耐圧を確保するには、電界Ｅ１，Ｅ２のバランスが崩
れないように、つまり、逆電圧が増加してもＥ１＝Ｅ２
を維持できるように、ｐ- 型リサーフ層２０３のドーズ
量（不純物の濃度プロファイル）を設定しなければなら
ない。
い耐圧を確保するには、電界Ｅ１，Ｅ２のバランスが崩
れないように、つまり、逆電圧が増加してもＥ１＝Ｅ２
を維持できるように、ｐ- 型リサーフ層２０３のドーズ
量（不純物の濃度プロファイル）を設定しなければなら
ない。
【００１６】しかしながら、最適なドーズ量を見出すの
は困難であり、しかも、ドーズ量を最適化できたとして
も、理想耐圧の約８０％しか実際には実現できない。よ
って、単段リサーフ構造では、多段リサーフ構造の場合
のように高耐圧を実現するのは困難である。
は困難であり、しかも、ドーズ量を最適化できたとして
も、理想耐圧の約８０％しか実際には実現できない。よ
って、単段リサーフ構造では、多段リサーフ構造の場合
のように高耐圧を実現するのは困難である。
【００１７】
【発明が解決しようとする課題】上述の如く、従来の多
段リサーフ構造を有する電力用半導体装置では、コスト
が増加するという問題があった。また、単段リサーフ構
造を有する電力用半導体装置では、十分に高い耐圧を得
ることができないという問題があった。
段リサーフ構造を有する電力用半導体装置では、コスト
が増加するという問題があった。また、単段リサーフ構
造を有する電力用半導体装置では、十分に高い耐圧を得
ることができないという問題があった。
【００１８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、耐圧が十分に高く、し
かも、コストの増加を招かない電力用半導体装置を提供
することにある。
ので、その目的とするところは、耐圧が十分に高く、し
かも、コストの増加を招かない電力用半導体装置を提供
することにある。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電力用半導体装置（請求項１）は、第１
導電型半導体基板に形成された電力用半導体素子領域
と、前記第１導電型半導体基板に形成されたリサーフ構
造とを備え、前記電力用半導体素子領域の前記第１導電
型半導体基板の表面には、第１のトレンチ溝ならびに前
記第１導電型半導体基板と伴に接合終端を構成する第１
の第２導電型半導体層が形成され、前記リサーフ構造
は、前記第１導電型半導体基板の表面に形成され、前記
第１の第２導電型半導体層と接する低濃度の第２の第２
導電型半導体層と、この第２の第２導電型半導体層の表
面に形成されたトレンチ溝とからなることを特徴とす
る。
めに、本発明の電力用半導体装置（請求項１）は、第１
導電型半導体基板に形成された電力用半導体素子領域
と、前記第１導電型半導体基板に形成されたリサーフ構
造とを備え、前記電力用半導体素子領域の前記第１導電
型半導体基板の表面には、第１のトレンチ溝ならびに前
記第１導電型半導体基板と伴に接合終端を構成する第１
の第２導電型半導体層が形成され、前記リサーフ構造
は、前記第１導電型半導体基板の表面に形成され、前記
第１の第２導電型半導体層と接する低濃度の第２の第２
導電型半導体層と、この第２の第２導電型半導体層の表
面に形成されたトレンチ溝とからなることを特徴とす
る。
【００２０】また、本発明の他の電力用半導体装置（請
求項２）は、第１導電型半導体基板に形成された電力用
半導体素子領域と、前記第１導電型半導体基板に形成さ
れたリサーフ構造とを備え、前記電力用半導体素子領域
の前記第１導電型半導体基板の表面には、第１の第１導
電型半導体層ならびに前記第１の第１導電型半導体基板
と伴に接合終端を構成する第１の第２導電型半導体層が
形成され、前記リサーフ構造は、前記第１導電型半導体
基板の表面に形成され、前記第１の第２導電型半導体層
と接する低濃度の第２の第２導電型半導体層と、この第
２の第２導電型半導体層の表面に形成された第２の第１
導電型半導体層とからなることを特徴とする。
求項２）は、第１導電型半導体基板に形成された電力用
半導体素子領域と、前記第１導電型半導体基板に形成さ
れたリサーフ構造とを備え、前記電力用半導体素子領域
の前記第１導電型半導体基板の表面には、第１の第１導
電型半導体層ならびに前記第１の第１導電型半導体基板
と伴に接合終端を構成する第１の第２導電型半導体層が
形成され、前記リサーフ構造は、前記第１導電型半導体
基板の表面に形成され、前記第１の第２導電型半導体層
と接する低濃度の第２の第２導電型半導体層と、この第
２の第２導電型半導体層の表面に形成された第２の第１
導電型半導体層とからなることを特徴とする。
【００２１】
【作用】本発明（請求項１）によれば、低濃度の第２の
第２導電型半導体層表面にトレンチ溝が形成されている
ので、このトレンチ溝が存在する部分の第２の第２導電
型半導体層の不純物濃度は他の部分よりも低くなり、こ
れにより、実効的（等価的）に多段リサーフ構造が形成
されたことになる。したがって、単段リサーフ構造でも
多段リサーフ構造と同様に高耐圧を実現できるようにな
る。
第２導電型半導体層表面にトレンチ溝が形成されている
ので、このトレンチ溝が存在する部分の第２の第２導電
型半導体層の不純物濃度は他の部分よりも低くなり、こ
れにより、実効的（等価的）に多段リサーフ構造が形成
されたことになる。したがって、単段リサーフ構造でも
多段リサーフ構造と同様に高耐圧を実現できるようにな
る。
【００２２】また、前記トレンチ溝は、電力半導体素子
領域のトレンチ溝を形成する際に同時に形成すれば、製
造プロセスが増加したり、複雑化することはない。本発
明（請求項２）によれば、低濃度の第２の第２導電型半
導体層表面に第２の第１導電型半導体層が形成されてい
るので、この第２の第１導電型半導体層が存在する部分
の第２の第２導電型半導体層の不純物濃度は他の部分よ
りも低くなり、これにより、実効的（等価的）に多段リ
サーフ構造が形成されたことになる。したがって、単段
リサーフ構造でも多段リサーフ構造と同様に高耐圧を実
現できるようになる。
領域のトレンチ溝を形成する際に同時に形成すれば、製
造プロセスが増加したり、複雑化することはない。本発
明（請求項２）によれば、低濃度の第２の第２導電型半
導体層表面に第２の第１導電型半導体層が形成されてい
るので、この第２の第１導電型半導体層が存在する部分
の第２の第２導電型半導体層の不純物濃度は他の部分よ
りも低くなり、これにより、実効的（等価的）に多段リ
サーフ構造が形成されたことになる。したがって、単段
リサーフ構造でも多段リサーフ構造と同様に高耐圧を実
現できるようになる。
【００２３】また、前記第２の第１導電型半導体層は、
電力半導体素子領域の第１の第１導電型半導体層を形成
する際に同時に形成すれば、製造プロセスが増加した
り、複雑化することはない。
電力半導体素子領域の第１の第１導電型半導体層を形成
する際に同時に形成すれば、製造プロセスが増加した
り、複雑化することはない。
【００２４】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係る電力用半導体
装置のトレンチゲート型ＩＧＢＴ部の断面図である。
る。図１は、本発明の第１の実施例に係る電力用半導体
装置のトレンチゲート型ＩＧＢＴ部の断面図である。
【００２５】図中、１は高抵抗のｎ- 型半導体基板（ｎ
- 型ベース層）を示しており、このｎ- 型半導体基板１
の表面には複数のトレンチ溝（第１のトレンチ溝）が選
択的に形成されている。このトレンチ溝はゲート絶縁膜
５を介してゲート電極４により充填されている。
- 型ベース層）を示しており、このｎ- 型半導体基板１
の表面には複数のトレンチ溝（第１のトレンチ溝）が選
択的に形成されている。このトレンチ溝はゲート絶縁膜
５を介してゲート電極４により充填されている。
【００２６】また、トレンチ溝間のｎ- 型半導体基板１
の表面にはｐ型ベース層２が形成され、このｐ型ベース
層２の表面にｎ型ソース層７が選択的に形成されてい
る。このｎ型ソース層７およびｐ型ベース層２の表面に
はカソード電極６が設けられている。また、ｎ- 型半導
体基板１１の表面に形成されたｎ+ 型ストッパ層１２に
はストッパ電極１３が設けられている。
の表面にはｐ型ベース層２が形成され、このｐ型ベース
層２の表面にｎ型ソース層７が選択的に形成されてい
る。このｎ型ソース層７およびｐ型ベース層２の表面に
はカソード電極６が設けられている。また、ｎ- 型半導
体基板１１の表面に形成されたｎ+ 型ストッパ層１２に
はストッパ電極１３が設けられている。
【００２７】一方、ｎ- 型半導体基板１の裏面にはｐ+
型ドレイン層８が形成されており、このｐ+ 型ドレイン
層８の表面にはドレイン電極９が設けられている。トレ
ンチゲート型ＩＧＢＴは電力用半導体素子であるので、
ｎ- 型半導体基板１には高耐圧化のためのリサーフ構造
が形成されている。
型ドレイン層８が形成されており、このｐ+ 型ドレイン
層８の表面にはドレイン電極９が設けられている。トレ
ンチゲート型ＩＧＢＴは電力用半導体素子であるので、
ｎ- 型半導体基板１には高耐圧化のためのリサーフ構造
が形成されている。
【００２８】すなわち、トレンチゲート型ＩＧＢＴの接
合終端（ｎ- 型半導体基板１とストッパ電極１３に最も
近いｐ型ベース層２との接合面）の周囲には、ｐ- 型リ
サーフ層３が形成されており、このｐ- 型リサーフ層３
のストッパ側の表面には、選択的に三つのトレンチ溝１
１1 ，１１2 ，１１3 （第２のトレンチ溝）が形成され
ている。
合終端（ｎ- 型半導体基板１とストッパ電極１３に最も
近いｐ型ベース層２との接合面）の周囲には、ｐ- 型リ
サーフ層３が形成されており、このｐ- 型リサーフ層３
のストッパ側の表面には、選択的に三つのトレンチ溝１
１1 ，１１2 ，１１3 （第２のトレンチ溝）が形成され
ている。
【００２９】各トレンチ溝１１1 ，１１2 ，１１3 の内
面は、それぞれ、絶縁膜１４1 ，１４2 ，１４3 により
覆われ、また、各トレンチ溝１１1 ，１１2 ，１１3 の
上面は絶縁膜１０により覆われている。
面は、それぞれ、絶縁膜１４1 ，１４2 ，１４3 により
覆われ、また、各トレンチ溝１１1 ，１１2 ，１１3 の
上面は絶縁膜１０により覆われている。
【００３０】ストッパ側のｐ- 型リサーフ層３は、トレ
ンチ溝１１1 ，１１2 ，１１3 の分だけ、ｐ- 型リサー
フ層３を構成するｐ- 型の半導体層が減っているので、
ストッパ側のｐ- 型リサーフ層３のドーズ量（不純物濃
度）は、カソード側のそれよりも低くなっている。
ンチ溝１１1 ，１１2 ，１１3 の分だけ、ｐ- 型リサー
フ層３を構成するｐ- 型の半導体層が減っているので、
ストッパ側のｐ- 型リサーフ層３のドーズ量（不純物濃
度）は、カソード側のそれよりも低くなっている。
【００３１】したがって、本実施例のリサーフ構造１６
は、低不純物濃度の拡散層はｐ- 型リサーフ層３の一つ
だけであるが、等価的には図１０の多段リサーフ構造１
１６と同じものである。
は、低不純物濃度の拡散層はｐ- 型リサーフ層３の一つ
だけであるが、等価的には図１０の多段リサーフ構造１
１６と同じものである。
【００３２】また、ｐ- 型リサーフ層３はＩＧＢＴの製
造工程の前に形成されるので、ＩＧＢＴのトレンチ溝、
ゲート絶縁膜５を形成するときに、ｐ- 型リサーフ層３
のトレンチ溝１１1 ，１１2 ，１１3 および絶縁膜１４
1 ，１４2 ，１４3 を同時に形成すれば、製造工程が増
えたり、複雑化するという問題は生じない。
造工程の前に形成されるので、ＩＧＢＴのトレンチ溝、
ゲート絶縁膜５を形成するときに、ｐ- 型リサーフ層３
のトレンチ溝１１1 ，１１2 ，１１3 および絶縁膜１４
1 ，１４2 ，１４3 を同時に形成すれば、製造工程が増
えたり、複雑化するという問題は生じない。
【００３３】したがって、本実施例によれば、多段リサ
ーフ構造を用いた場合と同様に高い耐圧が得られ、しか
も、多段リサーフ構造を用いた場合とは異なりコストの
増加を招かない電力用半導体装置を実現できるようにな
る。
ーフ構造を用いた場合と同様に高い耐圧が得られ、しか
も、多段リサーフ構造を用いた場合とは異なりコストの
増加を招かない電力用半導体装置を実現できるようにな
る。
【００３４】図２は、ｐ- 型リサーフ層３のトレンチ溝
パターンを示す平面図である。これは素子領域の周りを
囲むトレンチ溝１１1 ，１１2 ，１１3 を示している。
図３は、ｐ- 型リサーフ層３の他のトレンチ溝パターン
を示す平面図である。これも素子領域の周りを囲むトレ
ンチ溝１１1 ，１１2 ，１１3 を示しているが、図２の
場合とは異なり、トレンチ溝１１1 ，１１2 ，１１3 は
部分的に切断されている。
パターンを示す平面図である。これは素子領域の周りを
囲むトレンチ溝１１1 ，１１2 ，１１3 を示している。
図３は、ｐ- 型リサーフ層３の他のトレンチ溝パターン
を示す平面図である。これも素子領域の周りを囲むトレ
ンチ溝１１1 ，１１2 ，１１3 を示しているが、図２の
場合とは異なり、トレンチ溝１１1 ，１１2 ，１１3 は
部分的に切断されている。
【００３５】図４は、本発明の第２の実施例に係る電力
用半導体装置のトレンチゲート型ＩＧＢＴ部の断面図で
ある。なお、図１の電力用半導体装置と対応する部分に
は図１と同一符号を付してあり、詳細な説明は省略す
る。
用半導体装置のトレンチゲート型ＩＧＢＴ部の断面図で
ある。なお、図１の電力用半導体装置と対応する部分に
は図１と同一符号を付してあり、詳細な説明は省略す
る。
【００３６】本実施例の電力用半導体装置が第１の実施
例のそれと異なる点は、トレンチ溝１１1 ，１１2 ，１
１3 の深さがこの順でより深くなっていることにある。
これにより、実効的に三つのリサーフ層からなる３段リ
サーフ構造が形成されることになる。
例のそれと異なる点は、トレンチ溝１１1 ，１１2 ，１
１3 の深さがこの順でより深くなっていることにある。
これにより、実効的に三つのリサーフ層からなる３段リ
サーフ構造が形成されることになる。
【００３７】本発明者の研究によれば、このように構成
された多段リサーフ構造１６によれば、表１に示すよう
に、効果的に耐圧を高くできることが分かった。すなわ
ち、実効的なリサーフ層の数と、リサーフ層の個数が１
個の場合の耐圧を基準とした耐圧向上率を調べたとこ
ろ、実効的なリサーフ層の数を多くすることにより、効
果的に耐圧を向上できることが分かった。
された多段リサーフ構造１６によれば、表１に示すよう
に、効果的に耐圧を高くできることが分かった。すなわ
ち、実効的なリサーフ層の数と、リサーフ層の個数が１
個の場合の耐圧を基準とした耐圧向上率を調べたとこ
ろ、実効的なリサーフ層の数を多くすることにより、効
果的に耐圧を向上できることが分かった。
【００３８】
【表１】
【００３９】図５は、本発明の第３の実施例に係る電力
用半導体装置のＩＧＢＴ部の断面図である。図中、２１
は高抵抗のｎ- 型半導体基板（ｎ- 型ベース層）を示
し、このｎ-型半導体基板２１の表面にはｐ型ベース層
２２が選択的に形成されている。
用半導体装置のＩＧＢＴ部の断面図である。図中、２１
は高抵抗のｎ- 型半導体基板（ｎ- 型ベース層）を示
し、このｎ-型半導体基板２１の表面にはｐ型ベース層
２２が選択的に形成されている。
【００４０】このｐ型ベース層２２の表面にはｎ+ 型ソ
ース層２７が選択的に形成されており、このｎ+ 型ソー
ス層２７およびｐ型ベース層２２の表面にはソース電極
２６が設けられている。また、ｎ- 型半導体基板２１の
表面に形成されたｎ+ 型ストッパ層３２の表面にはスト
ッパ電極３３が設けられている。
ース層２７が選択的に形成されており、このｎ+ 型ソー
ス層２７およびｐ型ベース層２２の表面にはソース電極
２６が設けられている。また、ｎ- 型半導体基板２１の
表面に形成されたｎ+ 型ストッパ層３２の表面にはスト
ッパ電極３３が設けられている。
【００４１】ｎ+ 型ソース層２７とｎ- 型半導体基板２
１とで挟まれたｐ型ベース層２２の表面には、ゲート絶
縁膜２５を介して、ゲート電極２４が配設されている。
一方、ｎ- 型半導体基板２１の裏面にはｐ+ 型ドレイン
層２８が形成されており、このｐ+ 型ドレイン層２８の
表面にはドレイン電極２９が設けられている。
１とで挟まれたｐ型ベース層２２の表面には、ゲート絶
縁膜２５を介して、ゲート電極２４が配設されている。
一方、ｎ- 型半導体基板２１の裏面にはｐ+ 型ドレイン
層２８が形成されており、このｐ+ 型ドレイン層２８の
表面にはドレイン電極２９が設けられている。
【００４２】そして、ＩＧＢＴの接合終端（ｎ- 型半導
体基板２１とｐ型ベース層２２との接合面）の周囲に
は、一つのｐ- 型リサーフ層２３が形成されており、こ
のｐ-型リサーフ層２３の表面には選択的にｎ+ 型拡散
層３１1 ，３１2 ，３１3 ，３１4 ，３１5 が形成され
ている。
体基板２１とｐ型ベース層２２との接合面）の周囲に
は、一つのｐ- 型リサーフ層２３が形成されており、こ
のｐ-型リサーフ層２３の表面には選択的にｎ+ 型拡散
層３１1 ，３１2 ，３１3 ，３１4 ，３１5 が形成され
ている。
【００４３】本発明者の研究によれば、このように構成
されたリサーフ構造３４によれば、効果的に耐圧を高く
できることが分かった。図８にはそのことを示すリサー
フ層２３の表面の電界分布である。これはソース電極２
６とドレイン電極２９との間、およびソース電極２６と
ストッパ電極３３との間に逆電圧を印加した場合のリサ
ーフ層２３の表面の電界分布である。なお、縦軸は電界
の大きさ（電界の絶対値）を示している。
されたリサーフ構造３４によれば、効果的に耐圧を高く
できることが分かった。図８にはそのことを示すリサー
フ層２３の表面の電界分布である。これはソース電極２
６とドレイン電極２９との間、およびソース電極２６と
ストッパ電極３３との間に逆電圧を印加した場合のリサ
ーフ層２３の表面の電界分布である。なお、縦軸は電界
の大きさ（電界の絶対値）を示している。
【００４４】図８から、本実施例の場合、リサーフ層２
３の表面に従来よりも電界が高くなる部分の数（ピーク
を示す部分）が多いことが分かる。したがって、印加す
る逆電圧が同じであれば、つまり、電界分布の曲線と縦
軸と横軸とで囲まれる面積が同じであれば、最大電界値
は本実施例の場合の方が従来よりも低くなる。よって、
本実施例の方が耐圧が高くなる。
３の表面に従来よりも電界が高くなる部分の数（ピーク
を示す部分）が多いことが分かる。したがって、印加す
る逆電圧が同じであれば、つまり、電界分布の曲線と縦
軸と横軸とで囲まれる面積が同じであれば、最大電界値
は本実施例の場合の方が従来よりも低くなる。よって、
本実施例の方が耐圧が高くなる。
【００４５】また、ｐ- 型リサーフ層２３はＩＧＢＴの
製造工程の前に形成するので、ＩＧＢＴのｎ+ 型ソース
層２７を形成するときに、同時にｎ+ 型拡散層３１1 〜
３１5 を形成すれば、製造工程が増えたり、複雑化する
という問題は生じない。
製造工程の前に形成するので、ＩＧＢＴのｎ+ 型ソース
層２７を形成するときに、同時にｎ+ 型拡散層３１1 〜
３１5 を形成すれば、製造工程が増えたり、複雑化する
という問題は生じない。
【００４６】かくして本実施例によれば、表面にｎ+ 型
拡散層３１1 〜３１5 が選択的に形成されたｐ- 型リサ
ーフ層２３を用いることにより、耐圧が高く、しかも、
コストの上昇を招かない電力用半導体装置を実現できる
ようになる。
拡散層３１1 〜３１5 が選択的に形成されたｐ- 型リサ
ーフ層２３を用いることにより、耐圧が高く、しかも、
コストの上昇を招かない電力用半導体装置を実現できる
ようになる。
【００４７】図６は、ｐ- 型リサーフ層２３のｎ+ 型拡
散層トレンチ溝パターンを示す平面図である。これは素
子領域の周りを囲むｎ+ 型拡散層３１1 ，３１2 ，３１
3 を示している。
散層トレンチ溝パターンを示す平面図である。これは素
子領域の周りを囲むｎ+ 型拡散層３１1 ，３１2 ，３１
3 を示している。
【００４８】図７は、ｐ- 型リサーフ層２３の他のｎ+
型拡散層パターンを示す平面図である。これも素子領域
の周りを囲むｎ+ 型拡散層３１1 ，３１2 ，３１3 を示
しているが、図６の場合とは異なり、ｎ+ 型拡散層３１
1 ，３１2 ，３１3 は部分的に切断されている。
型拡散層パターンを示す平面図である。これも素子領域
の周りを囲むｎ+ 型拡散層３１1 ，３１2 ，３１3 を示
しているが、図６の場合とは異なり、ｎ+ 型拡散層３１
1 ，３１2 ，３１3 は部分的に切断されている。
【００４９】図９は、本発明の第４の実施例に係る電力
用半導体装置のＩＧＢＴ部の断面図である。なお、図５
の電力用半導体装置と対応する部分には図５と同一符号
を付してあり、詳細な説明は省略する。
用半導体装置のＩＧＢＴ部の断面図である。なお、図５
の電力用半導体装置と対応する部分には図５と同一符号
を付してあり、詳細な説明は省略する。
【００５０】本実施例の電力用半導体装置が第３の実施
例のそれと異なる点は、不純物濃度の異なるｎ型拡散層
がｐ- 型リサーフ層２３の表面に選択的に形成されてい
ることになる。
例のそれと異なる点は、不純物濃度の異なるｎ型拡散層
がｐ- 型リサーフ層２３の表面に選択的に形成されてい
ることになる。
【００５１】すなわち、ソース側には二つの高濃度のｎ
+ 型拡散層３１1 ，３１2 が形成されており、ストッパ
側には三つの更に高濃度のｎ++型拡散層３１3 ´，３１
4 ´，３１5 ´が形成されている。
+ 型拡散層３１1 ，３１2 が形成されており、ストッパ
側には三つの更に高濃度のｎ++型拡散層３１3 ´，３１
4 ´，３１5 ´が形成されている。
【００５２】このように不純物濃度が異なる拡散層の数
を多くし、そして、ストッパ側に向かって不純物濃度が
全体として高くなるように不純物拡散層を配置すれば、
ストッパ側のｐ- 型リサーフ層２３のドーズ量は、カソ
ード側のドーズ料よりも低くなる。
を多くし、そして、ストッパ側に向かって不純物濃度が
全体として高くなるように不純物拡散層を配置すれば、
ストッパ側のｐ- 型リサーフ層２３のドーズ量は、カソ
ード側のドーズ料よりも低くなる。
【００５３】したがって、リサーフ構造３４は、低不純
物濃度の拡散層はｐ- 型リサーフ層２３の一つだけであ
るが、等価的には図１０の多段リサーフ構造１１６と同
じものとなり、多段リサーフ構造の場合と同様に、耐圧
が高くなる。
物濃度の拡散層はｐ- 型リサーフ層２３の一つだけであ
るが、等価的には図１０の多段リサーフ構造１１６と同
じものとなり、多段リサーフ構造の場合と同様に、耐圧
が高くなる。
【００５４】なお、ソース側よりもストッパ側のｐ- 型
リサーフ層２３の表面により多くのｎ+ 型拡散層を形成
しても同様な効果が得られることが分かった。そして、
この手法と本実施例の手法とを組み合わせると、第２の
実施例の場合と同様に、効果的に耐圧を高めることでき
ることが分かった。
リサーフ層２３の表面により多くのｎ+ 型拡散層を形成
しても同様な効果が得られることが分かった。そして、
この手法と本実施例の手法とを組み合わせると、第２の
実施例の場合と同様に、効果的に耐圧を高めることでき
ることが分かった。
【００５５】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、電力用半導
体素子としてＩＧＢＴを用いた場合について説明した
が、他の電力用半導体素子、例えば、ＧＴＯ、ＩＧＢ
Ｔ，ＩＥＧＴ等でも良い。要は接合終端を有する電力用
半導体素子であれば良い。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施できる。
るものではない。例えば、上記実施例では、電力用半導
体素子としてＩＧＢＴを用いた場合について説明した
が、他の電力用半導体素子、例えば、ＧＴＯ、ＩＧＢ
Ｔ，ＩＥＧＴ等でも良い。要は接合終端を有する電力用
半導体素子であれば良い。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施できる。
【００５６】
【発明の効果】以上詳述したように本発明によれば、低
濃度の第２の第２導電型半導体層内に実効的（等価的）
に低不純物濃度構造を設けることにより、耐圧が十分に
高く、しかも、コストの増加を招かない電力用半導体装
置を実現できるようになる。
濃度の第２の第２導電型半導体層内に実効的（等価的）
に低不純物濃度構造を設けることにより、耐圧が十分に
高く、しかも、コストの増加を招かない電力用半導体装
置を実現できるようになる。
【図１】本発明の第１の実施例に係る電力用半導体装置
のトレンチゲート型ＩＧＢＴ部の断面図
のトレンチゲート型ＩＧＢＴ部の断面図
【図２】ｐ- 型リサーフ層のトレンチ溝パターンを示す
平面図
平面図
【図３】ｐ- 型リサーフ層の他のトレンチ溝パターンを
示す平面図
示す平面図
【図４】本発明の第２の実施例に係る電力用半導体装置
のトレンチゲート型ＩＧＢＴ部の断面図
のトレンチゲート型ＩＧＢＴ部の断面図
【図５】本発明の第３の実施例に係る電力用半導体装置
のＩＧＢＴ部の断面図
のＩＧＢＴ部の断面図
【図６】ｐ- 型リサーフ層のｎ+ 拡散層パターンを示す
平面図
平面図
【図７】ｐ- 型リサーフ層の他のｎ+ 拡散層パターンを
示す平面図
示す平面図
【図８】図５の電力用半導体装置のリサーフ層表面の電
界分布を示す図
界分布を示す図
【図９】本発明の第４の実施例に係る電力用半導体装置
のＩＧＢＴ部の断面図
のＩＧＢＴ部の断面図
【図１０】従来の多段リサーフ構造の問題を説明するた
めの断面図
めの断面図
【図１１】従来の単段リサーフ構造の問題を説明するた
めの断面図
めの断面図
【図１２】従来の電力用半導体装置内のリサーフ層表面
の電界分布を示す図
の電界分布を示す図
１…ｎ- 型半導体基板（第１導電型半導体基板） ２…ｐ型ベース層（第１の第２導電型半導体層） ３…ｐ- 型リサーフ層（第２の第２導電型半導体層） ４…ゲート電極 ５…ゲート絶縁膜 ６…カソード電極 ７…ｎ型ソース層 ８…ｐ+ 型ドレイン層 ９…ドレイン電極 １０…絶縁膜 １１1 〜１１3 …第２のトレンチ溝（低不純物濃度構
造） １２…ｎ+ 型ストッパ層 １３…ストッパ電極 １４1 〜１４3 …絶縁膜 １６…リサーフ構造 ２１…ｎ- 型半導体基板（第１導電型半導体基板） ２２…ｐ型ベース層（第１の第２導電型半導体層） ２３…ｐ- 型リサーフ層（第２の第２導電型半導体層） ２４…ゲート電極 ２５…ゲート絶縁膜 ２６…ソース電極 ２７…ｎ+ 型ソース層 ２８…ｐ+ 型ドレイン層 ２９…ドレイン電極 ３１1 〜３１5 …ｎ+ 型拡散層 ３２…ｎ+ 型ストッパ層 ３３…ストッパ電極 ３４…リサーフ構造
造） １２…ｎ+ 型ストッパ層 １３…ストッパ電極 １４1 〜１４3 …絶縁膜 １６…リサーフ構造 ２１…ｎ- 型半導体基板（第１導電型半導体基板） ２２…ｐ型ベース層（第１の第２導電型半導体層） ２３…ｐ- 型リサーフ層（第２の第２導電型半導体層） ２４…ゲート電極 ２５…ゲート絶縁膜 ２６…ソース電極 ２７…ｎ+ 型ソース層 ２８…ｐ+ 型ドレイン層 ２９…ドレイン電極 ３１1 〜３１5 …ｎ+ 型拡散層 ３２…ｎ+ 型ストッパ層 ３３…ストッパ電極 ３４…リサーフ構造
Claims (3)
- 【請求項１】第１導電型半導体基板に形成された電力用
半導体素子領域と、 前記第１導電型半導体基板に形成されたリサーフ構造と
を具備してなり、 前記電力用半導体素子領域の前記第１導電型半導体基板
の表面には、第１のトレンチ溝ならびに前記第１導電型
半導体基板と伴に接合終端を構成する第１の第２導電型
半導体層が形成され、 前記リサーフ構造は、前記第１導電型半導体基板の表面
に形成され、前記第１の第２導電型半導体層と接する低
濃度の第２の第２導電型半導体層と、この第２の第２導
電型半導体層の表面に形成されたトレンチ溝とからなる
ことを特徴とする電力用半導体装置。 - 【請求項２】第１導電型半導体基板に形成された電力用
半導体素子領域と、 前記第１導電型半導体基板に形成されたリサーフ構造と
を具備してなり、 前記電力用半導体素子領域の前記第１導電型半導体基板
の表面には、第１の第１導電型半導体層ならびに前記第
１の第１導電型半導体基板と伴に接合終端を構成する第
１の第２導電型半導体層が形成され、 前記リサーフ構造は、前記第１導電型半導体基板の表面
に形成され、前記第１の第２導電型半導体層と接する低
濃度の第２の第２導電型半導体層と、この第２の第２導
電型半導体層の表面に形成された第２の第１導電型半導
体層とからなることを特徴とする電力用半導体装置。 - 【請求項３】前記第２の第２導電型半導体層の表面に形
成される前記トレンチ溝の深さまたは前記第２の第１の
導電型半導体層の間隔を変えることを特徴とする請求項
１または請求項２に記載の電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206799A JPH0878668A (ja) | 1994-08-31 | 1994-08-31 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206799A JPH0878668A (ja) | 1994-08-31 | 1994-08-31 | 電力用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878668A true JPH0878668A (ja) | 1996-03-22 |
Family
ID=16529295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206799A Pending JPH0878668A (ja) | 1994-08-31 | 1994-08-31 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878668A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0813250A3 (en) * | 1996-06-13 | 1998-10-07 | Mitel Semiconductor Limited | Trench semiconductor device |
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| JP2003529209A (ja) * | 2000-02-29 | 2003-09-30 | ゼネラル セミコンダクター，インク． | トレンチ二重拡散金属酸化膜半導体トランジスタ構造体 |
| US6777780B2 (en) | 2001-08-07 | 2004-08-17 | Koninklijke Philips Electronics N.V. | Trench bipolar transistor |
| JP2004349556A (ja) * | 2003-05-23 | 2004-12-09 | Sanken Electric Co Ltd | 半導体素子 |
| USRE38953E1 (en) | 1996-04-01 | 2006-01-31 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of manufacturing the same |
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| WO2006082618A1 (ja) * | 2005-01-31 | 2006-08-10 | Shindengen Electric Manufacturing Co., Ltd. | 半導体装置およびその製造方法 |
| JP2007266570A (ja) * | 2006-03-02 | 2007-10-11 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2009016618A (ja) * | 2007-07-05 | 2009-01-22 | Denso Corp | 半導体装置およびその製造方法 |
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