JPH1074840A - 自動配置配線装置 - Google Patents
自動配置配線装置Info
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- JPH1074840A JPH1074840A JP8228287A JP22828796A JPH1074840A JP H1074840 A JPH1074840 A JP H1074840A JP 8228287 A JP8228287 A JP 8228287A JP 22828796 A JP22828796 A JP 22828796A JP H1074840 A JPH1074840 A JP H1074840A
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Abstract
(57)【要約】
【課題】 タイミング的問題の解消による回路の高速化
とレイアウトの高集積化を図る自動配置配線装置を提供
する。 【解決手段】 自動配置配線装置１００は、ネットリス
トから所定の論理素子を初段のセルとする繰返しロジッ
クを抽出するための繰返しロジック抽出部１０２と、ネ
ットリスト内の繰返しロジックを、１セル化したセル情
報に書換えるための繰返しロジック書換部１０３と、ネ
ットリスト内のセル情報に基づいて自動配置配線を行な
うための自動配置配線部１０６とを含む。装置１００
は、配線長の増大を防ぐために、繰返しロジックを構成
する各ロジックの間にダミーセルを挿入するためのダミ
ーセル挿入部１０５をさらに含んでもよい。
とレイアウトの高集積化を図る自動配置配線装置を提供
する。 【解決手段】 自動配置配線装置１００は、ネットリス
トから所定の論理素子を初段のセルとする繰返しロジッ
クを抽出するための繰返しロジック抽出部１０２と、ネ
ットリスト内の繰返しロジックを、１セル化したセル情
報に書換えるための繰返しロジック書換部１０３と、ネ
ットリスト内のセル情報に基づいて自動配置配線を行な
うための自動配置配線部１０６とを含む。装置１００
は、配線長の増大を防ぐために、繰返しロジックを構成
する各ロジックの間にダミーセルを挿入するためのダミ
ーセル挿入部１０５をさらに含んでもよい。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理分野に関
し、特に電子回路のレイアウト設計に使用する自動配置
配線装置に関する。
し、特に電子回路のレイアウト設計に使用する自動配置
配線装置に関する。
【０００２】
【従来の技術】以下図面を参照して、従来の自動配置配
線装置について説明する。従来の自動配置配線装置で
は、一律にセル単位で配置配線が行なわれる。図９は、
従来の自動配置配線装置により自動配置配線を行なった
回路における繰返しロジック部の一例を示す概念図であ
る。図９を参照して、回路９００は、ロジックＡ、Ｂ、
Ｃ、およびＤを含む。ロジックＡ、Ｂ、Ｃ、およびＤ
は、それぞれマクロセル１、マクロセル２、マクロセル
３、およびマクロセル４を含む。ロジックＡは、各々の
マクロセルを接続するための配線９、１０、および１１
を含む。同様に、ロジックＢは、各々のマクロセルを接
続するための配線１２、１３、および１４を含み、ロジ
ックＣは、各々のマクロセルを接続するための配線１
５、１６、および１７を含み、ロジックＤは、各々のマ
クロセルを接続するための配線１８、１９、および２０
を含む。
線装置について説明する。従来の自動配置配線装置で
は、一律にセル単位で配置配線が行なわれる。図９は、
従来の自動配置配線装置により自動配置配線を行なった
回路における繰返しロジック部の一例を示す概念図であ
る。図９を参照して、回路９００は、ロジックＡ、Ｂ、
Ｃ、およびＤを含む。ロジックＡ、Ｂ、Ｃ、およびＤ
は、それぞれマクロセル１、マクロセル２、マクロセル
３、およびマクロセル４を含む。ロジックＡは、各々の
マクロセルを接続するための配線９、１０、および１１
を含む。同様に、ロジックＢは、各々のマクロセルを接
続するための配線１２、１３、および１４を含み、ロジ
ックＣは、各々のマクロセルを接続するための配線１
５、１６、および１７を含み、ロジックＤは、各々のマ
クロセルを接続するための配線１８、１９、および２０
を含む。
【０００３】次に回路１００の動作を説明する。ロジッ
クＡ、ロジックＢ、ロジックＣ、およびロジックＤはそ
れぞれマクロセル１→マクロセル２→マクロセル３→マ
クロセル４の順序で信号を伝搬する。
クＡ、ロジックＢ、ロジックＣ、およびロジックＤはそ
れぞれマクロセル１→マクロセル２→マクロセル３→マ
クロセル４の順序で信号を伝搬する。
【０００４】
【発明が解決しようとする課題】上記のような従来の自
動配置配線装置による回路においては、以下のような問
題がある。
動配置配線装置による回路においては、以下のような問
題がある。
【０００５】すなわち、一律にセル単位で配置配線が行
なわれるため、配置された各セル間の間隔が必要以上に
大きくなる場合があり、レイアウトの高集積化を妨げる
原因となっていた。
なわれるため、配置された各セル間の間隔が必要以上に
大きくなる場合があり、レイアウトの高集積化を妨げる
原因となっていた。
【０００６】また、一律にセル単位で配置配線が行なわ
れるため、同一の接続関係を有するセルとセルとの組合
せが複数あっても、それらを接続するための配線の長さ
が一定せず、任意の長さに設定される場合がある。これ
により、回路の動作上必要以上の遅延が生ずる場合があ
り、回路動作上のタイミング的な問題が生じ、回路の高
速化を妨げる原因となっていた。
れるため、同一の接続関係を有するセルとセルとの組合
せが複数あっても、それらを接続するための配線の長さ
が一定せず、任意の長さに設定される場合がある。これ
により、回路の動作上必要以上の遅延が生ずる場合があ
り、回路動作上のタイミング的な問題が生じ、回路の高
速化を妨げる原因となっていた。
【０００７】本願は係る課題を解決するためのものであ
り、請求項１、請求項２、および請求項５にそれぞれ記
載の発明の目的は、回路の高速化およびレイアウトの高
集積化を図ることのできる自動配置配線装置を提供する
ことにある。また、回路レイアウトの高集積化、および
回路の高速化に際し、品種開発期間が長くなってはなら
ず、開発期間を短縮することも重要である。
り、請求項１、請求項２、および請求項５にそれぞれ記
載の発明の目的は、回路の高速化およびレイアウトの高
集積化を図ることのできる自動配置配線装置を提供する
ことにある。また、回路レイアウトの高集積化、および
回路の高速化に際し、品種開発期間が長くなってはなら
ず、開発期間を短縮することも重要である。
【０００８】請求項３に記載の発明の目的は、請求項１
に記載の発明の目的に加え、品種開発期間を短縮するこ
とのできる自動配置配線装置を提供することにある。
に記載の発明の目的に加え、品種開発期間を短縮するこ
とのできる自動配置配線装置を提供することにある。
【０００９】請求項４に記載の発明の目的は、請求項３
に記載の発明の目的に加え、高速化、高集積化された回
路のレイアウト設計期間を短縮することのできる自動配
置配線装置を提供することにある。
に記載の発明の目的に加え、高速化、高集積化された回
路のレイアウト設計期間を短縮することのできる自動配
置配線装置を提供することにある。
【００１０】
【課題を解決するための手段】請求項１に記載の自動配
置配線装置は、ネットリストから所定の論理素子を初段
のセルとする繰返しロジックを抽出するための繰返しロ
ジック抽出手段と、前記ネットリスト内の前記繰返しロ
ジックを、１セル化したセル情報に書換えるための繰返
しロジック書換手段と、前記ネットリスト内の前記セル
情報に基づいて自動配置配線を行なうための自動配置配
線手段とを含むことを特徴とする。
置配線装置は、ネットリストから所定の論理素子を初段
のセルとする繰返しロジックを抽出するための繰返しロ
ジック抽出手段と、前記ネットリスト内の前記繰返しロ
ジックを、１セル化したセル情報に書換えるための繰返
しロジック書換手段と、前記ネットリスト内の前記セル
情報に基づいて自動配置配線を行なうための自動配置配
線手段とを含むことを特徴とする。
【００１１】請求項２に記載の自動配置配線装置は、請
求項１に記載の自動配置配線装置であって、前記繰返し
ロジックを構成する各ロジックの間にダミーセルを挿入
するためのダミーセル挿入手段をさらに含むことを特徴
とする。
求項１に記載の自動配置配線装置であって、前記繰返し
ロジックを構成する各ロジックの間にダミーセルを挿入
するためのダミーセル挿入手段をさらに含むことを特徴
とする。
【００１２】請求項３に記載の自動配置配線装置は、請
求項１に記載の自動配置配線装置であって、前記自動配
置配線装置は、前記繰返しロジックを１セル化した前記
セル情報を蓄積するための繰返しロジックライブラリを
さらに含み、前記繰返しロジック書換手段は、書換えた
前記セル情報を前記繰返しロジックライブラリへ格納す
ることを特徴とする。
求項１に記載の自動配置配線装置であって、前記自動配
置配線装置は、前記繰返しロジックを１セル化した前記
セル情報を蓄積するための繰返しロジックライブラリを
さらに含み、前記繰返しロジック書換手段は、書換えた
前記セル情報を前記繰返しロジックライブラリへ格納す
ることを特徴とする。
【００１３】請求項４に記載の自動配置配線装置は、請
求項３に記載の自動配置配線装置であって、前記自動配
置配線手段は、前記繰返しロジックライブラリから読出
したセル情報に基づいて自動配置配線を行なうことを特
徴とする。
求項３に記載の自動配置配線装置であって、前記自動配
置配線手段は、前記繰返しロジックライブラリから読出
したセル情報に基づいて自動配置配線を行なうことを特
徴とする。
【００１４】請求項５に記載の自動配置配線装置は、請
求項１に記載の自動配置配線装置であって、前記所定の
論理素子は、フリップフロップであることを特徴とす
る。
求項１に記載の自動配置配線装置であって、前記所定の
論理素子は、フリップフロップであることを特徴とす
る。
【００１５】請求項１に記載の発明によれば、繰返しロ
ジック抽出手段により所定の論理素子を初段のセルとす
る繰返しロジックがネットリストから抽出される。繰返
しロジック書換手段により、抽出されたネットリスト内
の繰返しロジックが１セル化したセル情報に書換えられ
る。自動配置配線手段により、ネットリスト内の書換え
られたセル情報に基づいて自動配置配線が行なわれる。
ジック抽出手段により所定の論理素子を初段のセルとす
る繰返しロジックがネットリストから抽出される。繰返
しロジック書換手段により、抽出されたネットリスト内
の繰返しロジックが１セル化したセル情報に書換えられ
る。自動配置配線手段により、ネットリスト内の書換え
られたセル情報に基づいて自動配置配線が行なわれる。
【００１６】したがって、タイミング的な問題が起こり
やすい所定の論理素子を初段に含む繰返しロジックを１
セル化して自動配置配線に使用することができるので、
回路内の動作タイミングの整合性を確保しつつ、回路の
高速化およびレイアウトの高集積化を図ることができ
る。
やすい所定の論理素子を初段に含む繰返しロジックを１
セル化して自動配置配線に使用することができるので、
回路内の動作タイミングの整合性を確保しつつ、回路の
高速化およびレイアウトの高集積化を図ることができ
る。
【００１７】請求項２に記載の発明によれば、請求項１
に記載の発明の作用に加え、ダミーセル挿入手段によ
り、セル情報を構成する繰返しロジックの各ロジックの
間にダミーセルが挿入される。
に記載の発明の作用に加え、ダミーセル挿入手段によ
り、セル情報を構成する繰返しロジックの各ロジックの
間にダミーセルが挿入される。
【００１８】したがって、他の回路の配線は、ダミーセ
ルを通過させればよく、１セル化された繰返しロジック
を迂回する必要がない。このため、改めて余分な配線を
する必要がなくなるので、レイアウトの高集積化を維持
しつつ、回路の動作タイミングの整合性を確保するとと
もに、回路の高速化を図ることができる。
ルを通過させればよく、１セル化された繰返しロジック
を迂回する必要がない。このため、改めて余分な配線を
する必要がなくなるので、レイアウトの高集積化を維持
しつつ、回路の動作タイミングの整合性を確保するとと
もに、回路の高速化を図ることができる。
【００１９】請求項３に記載の発明によれば、請求項１
に記載の発明の作用に加え、繰返しロジック書換手段に
より書換えられたセル情報が、繰返しロジックを１セル
化したセル情報を蓄積するための繰返しロジックライブ
ラリに格納される。
に記載の発明の作用に加え、繰返しロジック書換手段に
より書換えられたセル情報が、繰返しロジックを１セル
化したセル情報を蓄積するための繰返しロジックライブ
ラリに格納される。
【００２０】したがって、繰返しロジックライブラリに
繰返しロジックを１セル化したセル情報が蓄積されるの
で、１セル化された繰返しロジックのセル情報のリスト
を作成することができる。このため、このセル情報のリ
ストを他の品種のレイアウト設計に利用することができ
るので、品種開発期間を短縮することができる。
繰返しロジックを１セル化したセル情報が蓄積されるの
で、１セル化された繰返しロジックのセル情報のリスト
を作成することができる。このため、このセル情報のリ
ストを他の品種のレイアウト設計に利用することができ
るので、品種開発期間を短縮することができる。
【００２１】請求項４に記載の発明によれば、請求項３
に記載の発明の作用に加え、自動配置配線手段により、
繰返しロジックライブラリから読出したセル情報に基づ
いて自動配置配線が行なわれる。
に記載の発明の作用に加え、自動配置配線手段により、
繰返しロジックライブラリから読出したセル情報に基づ
いて自動配置配線が行なわれる。
【００２２】したがって、既に蓄積されたセル情報を利
用することができる。このため、改めて同一の繰返しロ
ジックを抽出することなく、直ちにレイアウト設計に着
手できるので、高速化、高集積化された回路のレイアウ
ト設計期間を短縮することができる。
用することができる。このため、改めて同一の繰返しロ
ジックを抽出することなく、直ちにレイアウト設計に着
手できるので、高速化、高集積化された回路のレイアウ
ト設計期間を短縮することができる。
【００２３】請求項５に記載の発明によれば、請求項１
に記載の発明の作用に加え、繰返しロジック抽出手段に
より、フリップフロップを初段のセルとする繰返しロジ
ックがネットリストから抽出される。
に記載の発明の作用に加え、繰返しロジック抽出手段に
より、フリップフロップを初段のセルとする繰返しロジ
ックがネットリストから抽出される。
【００２４】したがって、タイミング的な問題が起こり
やすいフリップフロップを初段に含む繰返しロジックが
１セル化されて自動配置配線に使用されるので、フリッ
プフロップを含む回路内の動作タイミングの整合性を確
保しつつ、回路の高速化およびレイアウトの高集積化を
図ることができる。
やすいフリップフロップを初段に含む繰返しロジックが
１セル化されて自動配置配線に使用されるので、フリッ
プフロップを含む回路内の動作タイミングの整合性を確
保しつつ、回路の高速化およびレイアウトの高集積化を
図ることができる。
【００２５】
【発明の実施の形態】以下本願の発明の実施の形態につ
いて図面を参照して説明する。図１は、本実施の形態に
係る自動配置配線装置のブロック構成図である。図１を
参照して、自動配置配線装置１００は、回路の接続情報
が蓄積されたネットリスト１０１と、ネットリスト１０
１から所定の論理素子を初段のセルとする繰返しロジッ
クを抽出するための繰返しロジック抽出部１０２と、ネ
ットリスト１０１内の繰返しロジックを、１セル化した
セル情報に書換えるための繰返しロジック書換部１０３
と、繰返しロジックを１セル化したセル情報を蓄積する
ための繰返しロジックライブラリ１０４と、繰返しロジ
ックを構成する各ロジックの間にダミーセルを挿入する
ためのダミーセル挿入部１０５と、ネットリスト１０１
内のセル情報に基づいて自動配置配線を行なうための自
動配置配線部１０６とを含む。
いて図面を参照して説明する。図１は、本実施の形態に
係る自動配置配線装置のブロック構成図である。図１を
参照して、自動配置配線装置１００は、回路の接続情報
が蓄積されたネットリスト１０１と、ネットリスト１０
１から所定の論理素子を初段のセルとする繰返しロジッ
クを抽出するための繰返しロジック抽出部１０２と、ネ
ットリスト１０１内の繰返しロジックを、１セル化した
セル情報に書換えるための繰返しロジック書換部１０３
と、繰返しロジックを１セル化したセル情報を蓄積する
ための繰返しロジックライブラリ１０４と、繰返しロジ
ックを構成する各ロジックの間にダミーセルを挿入する
ためのダミーセル挿入部１０５と、ネットリスト１０１
内のセル情報に基づいて自動配置配線を行なうための自
動配置配線部１０６とを含む。
【００２６】次に本実施の形態に係る自動配置配線装置
の動作を説明する。図２は、本実施の形態に係る自動配
置配線装置の動作を示すフローチャートである。図２を
参照して、まず、自動配置配線に際して、繰返しロジッ
クが１セル化されたセル情報として、予め登録された繰
返しロジックライブラリ１０４を使用するか否かの判断
が行なわれる（Ｓ２０１）。繰返しロジックライブラリ
１０４を使用すると判断された場合には、予め登録され
た、繰返しロジックを１セル化したセル情報が繰返しロ
ジックライブラリ１０４から読出される（Ｓ２０６）。
の動作を説明する。図２は、本実施の形態に係る自動配
置配線装置の動作を示すフローチャートである。図２を
参照して、まず、自動配置配線に際して、繰返しロジッ
クが１セル化されたセル情報として、予め登録された繰
返しロジックライブラリ１０４を使用するか否かの判断
が行なわれる（Ｓ２０１）。繰返しロジックライブラリ
１０４を使用すると判断された場合には、予め登録され
た、繰返しロジックを１セル化したセル情報が繰返しロ
ジックライブラリ１０４から読出される（Ｓ２０６）。
【００２７】一方、繰返しロジックライブラリ１０４を
使用しないと判断された場合には、繰返しロジック抽出
部１０２により繰返しロジックの抽出が行なわれる。次
に、繰返しロジック書換部１０３により、抽出された繰
返しロジックが、１セル化したセル情報に書換えられ、
ネットリスト１０１に記録される（Ｓ２０３）。次に、
繰返しロジックを１セル化したセル情報は繰返しロジッ
クライブラリ１０４に登録される（Ｓ２０４）。次に、
繰返しロジックを１セル化したセル情報がネットリスト
１０１から読出される（Ｓ２０５）。次に、ダミーセル
挿入部１０５により、ネットリスト１０１、または繰返
しロジックライブラリ１０４から読出された、セル情報
を構成する各ロジックの間にダミーセルが挿入される
（Ｓ２０７）。次に、ダミーセルが挿入された、１セル
化したセル情報に基づいて自動配置配線が行なわれる
（Ｓ２０８）。その後自動配置配線装置は動作を終了す
る。
使用しないと判断された場合には、繰返しロジック抽出
部１０２により繰返しロジックの抽出が行なわれる。次
に、繰返しロジック書換部１０３により、抽出された繰
返しロジックが、１セル化したセル情報に書換えられ、
ネットリスト１０１に記録される（Ｓ２０３）。次に、
繰返しロジックを１セル化したセル情報は繰返しロジッ
クライブラリ１０４に登録される（Ｓ２０４）。次に、
繰返しロジックを１セル化したセル情報がネットリスト
１０１から読出される（Ｓ２０５）。次に、ダミーセル
挿入部１０５により、ネットリスト１０１、または繰返
しロジックライブラリ１０４から読出された、セル情報
を構成する各ロジックの間にダミーセルが挿入される
（Ｓ２０７）。次に、ダミーセルが挿入された、１セル
化したセル情報に基づいて自動配置配線が行なわれる
（Ｓ２０８）。その後自動配置配線装置は動作を終了す
る。
【００２８】次に繰返しロジックの抽出についてさらに
詳細に説明する。図３は、本実施の形態に係る繰返しロ
ジックを含む回路の一例を示す回路図である。図３を参
照して、ロジックＡおよびロジックＢは、前述した図９
におけるロジックＡおよびロジックＢと等価である。ロ
ジックＡは、図９と同様に、マクロセル１、２、３、お
よび４を含む。マクロセル１はＯＲ（論理和）素子、マ
クロセル２はＮＡＮＤ（排他的論理積）素子、マクロセ
ル３はＡＮＤ（論理積）素子である。ただしこれに限定
されるものではなく、任意の論理素子についても適用さ
れる。マクロセル４はフリップフロップである。ただ
し、これに限定されるものではなく、タイミング的な問
題を生じやすい任意の論理素子に対して適用される。
詳細に説明する。図３は、本実施の形態に係る繰返しロ
ジックを含む回路の一例を示す回路図である。図３を参
照して、ロジックＡおよびロジックＢは、前述した図９
におけるロジックＡおよびロジックＢと等価である。ロ
ジックＡは、図９と同様に、マクロセル１、２、３、お
よび４を含む。マクロセル１はＯＲ（論理和）素子、マ
クロセル２はＮＡＮＤ（排他的論理積）素子、マクロセ
ル３はＡＮＤ（論理積）素子である。ただしこれに限定
されるものではなく、任意の論理素子についても適用さ
れる。マクロセル４はフリップフロップである。ただ
し、これに限定されるものではなく、タイミング的な問
題を生じやすい任意の論理素子に対して適用される。
【００２９】つまり、フリップフロップ等のようにタイ
ミング的な問題が生じやすい所定の論理素子を初段のセ
ルとした繰返しロジックＡ、Ｂが抽出される例が示され
ている。素子１５および１６は、ロジックＡに接続され
ている他の回路素子である。素子１７、１８は、ロジッ
クＢに接続されている他の回路素子である。ロジックＡ
は、各セル１、２、３、および４の出力側から入力側へ
接続される配線９、１０、および１１を含む。ロジック
Ｂは、各セル１、２、３、および４の出力側から入力側
へ接続される配線１２、１３、および１４を含む。ロジ
ックＡおよびロジックＢは、それぞれマクロセル４を起
点とした、段２０、段２１、段２２、および段２３を含
む。
ミング的な問題が生じやすい所定の論理素子を初段のセ
ルとした繰返しロジックＡ、Ｂが抽出される例が示され
ている。素子１５および１６は、ロジックＡに接続され
ている他の回路素子である。素子１７、１８は、ロジッ
クＢに接続されている他の回路素子である。ロジックＡ
は、各セル１、２、３、および４の出力側から入力側へ
接続される配線９、１０、および１１を含む。ロジック
Ｂは、各セル１、２、３、および４の出力側から入力側
へ接続される配線１２、１３、および１４を含む。ロジ
ックＡおよびロジックＢは、それぞれマクロセル４を起
点とした、段２０、段２１、段２２、および段２３を含
む。
【００３０】ネットリスト１０１から、前述したロジッ
クＡ、およびロジックＢのような繰返しロジックが、以
下のようにして抽出される。まず、回路内に存在する所
定の論理素子、ここでは一例としてフリップフロップ４
が抽出される。次に、抽出したフリップフロップ４のデ
ータ入力側から次段のセルの出力側へ、さらにそのセル
の入力側から次の段のセルの出力側へと、１段ずつセル
の接続情報が任意の段まで検索（トレースバック）され
る。同様の検索が他のフリップフロップに対しても行な
われ、回路全体の検索情報が得られる。この検索情報の
中から、図３に示すロジックＡとロジックＢのように同
一の接続情報を有するロジックが検索され、繰返しロジ
ックとして抽出される。
クＡ、およびロジックＢのような繰返しロジックが、以
下のようにして抽出される。まず、回路内に存在する所
定の論理素子、ここでは一例としてフリップフロップ４
が抽出される。次に、抽出したフリップフロップ４のデ
ータ入力側から次段のセルの出力側へ、さらにそのセル
の入力側から次の段のセルの出力側へと、１段ずつセル
の接続情報が任意の段まで検索（トレースバック）され
る。同様の検索が他のフリップフロップに対しても行な
われ、回路全体の検索情報が得られる。この検索情報の
中から、図３に示すロジックＡとロジックＢのように同
一の接続情報を有するロジックが検索され、繰返しロジ
ックとして抽出される。
【００３１】次に、抽出された繰返しロジックの１セル
化による書換についてさらに詳細に説明する。図４は、
本実施の形態に係る繰返しロジックを１セル化した場合
のセルの接続情報を示す図である。図４を参照して、図
３で前述した要素と同一の要素には同一の参照符号を付
している。これらについての同一の説明はここでは繰返
さない。図３で前述した、マクロセル１、２、３、およ
び４をそれぞれ含む、ロジックＡおよびロジックＢは、
繰返しロジック書換部１０３により、ネットリスト１０
１において、１個のマクロセル４０のみを含むロジック
Ａに書換えられる。すなわち、繰返しロジックが１セル
化される。前述したように１セル化されたセル情報は繰
返しロジックライブラリ１０４にも登録される。
化による書換についてさらに詳細に説明する。図４は、
本実施の形態に係る繰返しロジックを１セル化した場合
のセルの接続情報を示す図である。図４を参照して、図
３で前述した要素と同一の要素には同一の参照符号を付
している。これらについての同一の説明はここでは繰返
さない。図３で前述した、マクロセル１、２、３、およ
び４をそれぞれ含む、ロジックＡおよびロジックＢは、
繰返しロジック書換部１０３により、ネットリスト１０
１において、１個のマクロセル４０のみを含むロジック
Ａに書換えられる。すなわち、繰返しロジックが１セル
化される。前述したように１セル化されたセル情報は繰
返しロジックライブラリ１０４にも登録される。
【００３２】次に、１セル化されたセル情報で構成され
たレイアウトについてさらに詳細に説明する。図５は、
本実施の形態に係る繰返しロジックを１セル化した場合
の概念図である。図５を参照して、図３で前述した要素
と同一の要素には同一の参照符号を付している。これら
についての同一の説明はここでは繰返さない。１セル化
したセル情報に基づいて自動配置配線を行なうと、図５
に示すように、ばらばらに配置配線されていたセルが１
つにまとまる。すなわち、ロジックＡおよびロジックＢ
は、マクロセル４０として同一の配置、同一の配線が行
なわれる。セル１、２、３、および４は、同一のまとま
った配置がなされ、配線９と配線１２、配線１０と配線
１３、配線１１と配線１４とはそれぞれ同一のレイアウ
トで配線が行なわれる。
たレイアウトについてさらに詳細に説明する。図５は、
本実施の形態に係る繰返しロジックを１セル化した場合
の概念図である。図５を参照して、図３で前述した要素
と同一の要素には同一の参照符号を付している。これら
についての同一の説明はここでは繰返さない。１セル化
したセル情報に基づいて自動配置配線を行なうと、図５
に示すように、ばらばらに配置配線されていたセルが１
つにまとまる。すなわち、ロジックＡおよびロジックＢ
は、マクロセル４０として同一の配置、同一の配線が行
なわれる。セル１、２、３、および４は、同一のまとま
った配置がなされ、配線９と配線１２、配線１０と配線
１３、配線１１と配線１４とはそれぞれ同一のレイアウ
トで配線が行なわれる。
【００３３】図６は、本実施の形態に係る自動配置配線
装置により高集積化された回路における、１セル化され
た繰返しロジックの一例を示す概念図である。図６を参
照して、図３で前述した要素と同一の要素には同一の参
照符号を付している。これらについての同一の説明はこ
こでは繰返さない。回路８００はロジックＡ、Ｂ、Ｃ、
およびＤを含む。１セル化された繰返しロジックである
マクロセル４０は、ロジックＡおよびロジックＢとし
て、同一の配置、同一の配線により配置配線が行なわれ
る。ロジックＣおよびロジックＤについても同様であ
る。
装置により高集積化された回路における、１セル化され
た繰返しロジックの一例を示す概念図である。図６を参
照して、図３で前述した要素と同一の要素には同一の参
照符号を付している。これらについての同一の説明はこ
こでは繰返さない。回路８００はロジックＡ、Ｂ、Ｃ、
およびＤを含む。１セル化された繰返しロジックである
マクロセル４０は、ロジックＡおよびロジックＢとし
て、同一の配置、同一の配線により配置配線が行なわれ
る。ロジックＣおよびロジックＤについても同様であ
る。
【００３４】以上のように本実施の形態によれば、所定
の論理素子を初段のセルとする繰返しロジックを１セル
化して配置配線が行なわれる。このため、タイミング的
な問題が起こりやすい論理素子を含む回路の高速化およ
びレイアウトの高集積化を図ることができる。また、こ
の１セル化により、ばらばらであったセルが１つにまと
まるため、配線領域が削減され集積度が向上する。さら
に、配線領域が少なくなり、各繰返しロジック間での信
号伝搬時間は等しくなり、従来同じ接続情報を持つにも
かかわらずまちまちであった各セル間の信号伝搬時間の
遅延時間が統一されるので、タイミング的な問題も解消
する。
の論理素子を初段のセルとする繰返しロジックを１セル
化して配置配線が行なわれる。このため、タイミング的
な問題が起こりやすい論理素子を含む回路の高速化およ
びレイアウトの高集積化を図ることができる。また、こ
の１セル化により、ばらばらであったセルが１つにまと
まるため、配線領域が削減され集積度が向上する。さら
に、配線領域が少なくなり、各繰返しロジック間での信
号伝搬時間は等しくなり、従来同じ接続情報を持つにも
かかわらずまちまちであった各セル間の信号伝搬時間の
遅延時間が統一されるので、タイミング的な問題も解消
する。
【００３５】また、１セル化されたセル情報が繰返しロ
ジックライブラリに格納される。このため、繰返しロジ
ックのセル情報のリストを作成することができる。した
がって、このセル情報のリストを他の品種のレイアウト
設計に利用することができるので、品種開発期間を短縮
することができる。
ジックライブラリに格納される。このため、繰返しロジ
ックのセル情報のリストを作成することができる。した
がって、このセル情報のリストを他の品種のレイアウト
設計に利用することができるので、品種開発期間を短縮
することができる。
【００３６】また、繰返しロジックライブラリから読出
したセル情報に基づいて自動配置配線が行なわれる。こ
のため、繰返しロジックの抽出を行なうことなく、直ち
にレイアウト設計に着手することができるので、高速
化、高集積化された回路のレイアウト設計期間を短縮す
ることができる。
したセル情報に基づいて自動配置配線が行なわれる。こ
のため、繰返しロジックの抽出を行なうことなく、直ち
にレイアウト設計に着手することができるので、高速
化、高集積化された回路のレイアウト設計期間を短縮す
ることができる。
【００３７】さらに、フリップフロップを初段のセルと
する繰返しロジックを１セル化して配置配線が行なわれ
る。このため、タイミング的な問題が起こりやすいフリ
ップフロップを含む回路の高速化およびレイアウトの高
集積化を図ることができる。
する繰返しロジックを１セル化して配置配線が行なわれ
る。このため、タイミング的な問題が起こりやすいフリ
ップフロップを含む回路の高速化およびレイアウトの高
集積化を図ることができる。
【００３８】次にダミーセルの挿入についてさらに詳細
に説明する。図７は、本実施の形態に係る繰返しロジッ
クを１セル化したセルの近辺を通る他の回路の配線例を
示す概念図である。図８は、本実施の形態に係る繰返し
ロジックを１セル化したセルにダミーセルを挿入した場
合の概念図である。図３で前述した要素と同一の要素に
は同一の参照符号を付している。これらについての同一
の説明はここでは繰返さない。図７を参照して、前述し
たようにマクロセル４０による配置配線を行なった場合
には、他の回路の配線２４は、マクロセル４０の外側を
大きく迂回しなければならない。このため、改めて余分
な配線を行なう必要が生ずる。
に説明する。図７は、本実施の形態に係る繰返しロジッ
クを１セル化したセルの近辺を通る他の回路の配線例を
示す概念図である。図８は、本実施の形態に係る繰返し
ロジックを１セル化したセルにダミーセルを挿入した場
合の概念図である。図３で前述した要素と同一の要素に
は同一の参照符号を付している。これらについての同一
の説明はここでは繰返さない。図７を参照して、前述し
たようにマクロセル４０による配置配線を行なった場合
には、他の回路の配線２４は、マクロセル４０の外側を
大きく迂回しなければならない。このため、改めて余分
な配線を行なう必要が生ずる。
【００３９】図８を参照して、本実施の形態において
は、マクロセル４０は、マクロセル４０を構成するマク
ロセル１と２、マクロセル２と３、マクロセル３と４の
各々の間にダミーセル挿入部１０５により挿入されたダ
ミーセル２５を含む。このため、他の回路の配線２４
は、ダミーセル２５の上を通過することができる。な
お、配線２４と配線１０とは交差しているかのように見
えるが、実際には、配線２４と配線１０とは配線層が異
なっているので接触することはない。
は、マクロセル４０は、マクロセル４０を構成するマク
ロセル１と２、マクロセル２と３、マクロセル３と４の
各々の間にダミーセル挿入部１０５により挿入されたダ
ミーセル２５を含む。このため、他の回路の配線２４
は、ダミーセル２５の上を通過することができる。な
お、配線２４と配線１０とは交差しているかのように見
えるが、実際には、配線２４と配線１０とは配線層が異
なっているので接触することはない。
【００４０】以上のように本実施の形態によれば、ダミ
ーセル挿入部により、セル情報を構成する繰返しロジッ
クの各ロジックの間にダミーセルが挿入される。
ーセル挿入部により、セル情報を構成する繰返しロジッ
クの各ロジックの間にダミーセルが挿入される。
【００４１】したがって、他の回路の配線は、ダミーセ
ルを通過すればよく、１セル化された繰返しロジックを
回避することができる。このため、改めて余分な配線を
する必要がなくなるので、レイアウトの高集積化を妨げ
ることなく、回路のタイミング的な問題を解消するとと
もに、回路の高速化を図ることができる。
ルを通過すればよく、１セル化された繰返しロジックを
回避することができる。このため、改めて余分な配線を
する必要がなくなるので、レイアウトの高集積化を妨げ
ることなく、回路のタイミング的な問題を解消するとと
もに、回路の高速化を図ることができる。
【００４２】
【発明の効果】以上のように本願の請求項１に記載の発
明によれば、繰返しロジック抽出手段により、所定の論
理素子を初段のセルとする繰返しロジックがネットリス
トから抽出されるとともに、繰返しロジック書換手段に
より、抽出されたネットリスト内の繰返しロジックが１
セル化したセル情報に書換えられる。
明によれば、繰返しロジック抽出手段により、所定の論
理素子を初段のセルとする繰返しロジックがネットリス
トから抽出されるとともに、繰返しロジック書換手段に
より、抽出されたネットリスト内の繰返しロジックが１
セル化したセル情報に書換えられる。
【００４３】したがって、タイミング的な問題が起こり
やすい所定の論理素子を初段に含む繰返しロジックを１
セル化して自動配置配線に使用することができる。この
ため、回路内の動作タイミングの整合性を確保しつつ、
回路の高速化およびレイアウトの高集積化を図ることが
できる。
やすい所定の論理素子を初段に含む繰返しロジックを１
セル化して自動配置配線に使用することができる。この
ため、回路内の動作タイミングの整合性を確保しつつ、
回路の高速化およびレイアウトの高集積化を図ることが
できる。
【００４４】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加え、ダミーセル挿入手段によ
り、セル情報を構成する繰返しロジックの各ロジック間
にダミーセルが挿入される。
に記載の発明の効果に加え、ダミーセル挿入手段によ
り、セル情報を構成する繰返しロジックの各ロジック間
にダミーセルが挿入される。
【００４５】したがって、他の回路の配線は、ダミーセ
ルを通過すればよく、１セル化された繰返しロジックを
迂回する必要がない。このため、改めて余分な配線をす
る必要がなくなるので、レイアウトの高集積化を維持し
つつ、回路の動作タイミングの整合性を確保するととも
に、回路の高速化を図ることができる。
ルを通過すればよく、１セル化された繰返しロジックを
迂回する必要がない。このため、改めて余分な配線をす
る必要がなくなるので、レイアウトの高集積化を維持し
つつ、回路の動作タイミングの整合性を確保するととも
に、回路の高速化を図ることができる。
【００４６】請求項３に記載の発明によれば、請求項１
に記載の発明の効果に加え、繰返しロジック書換手段に
より書換えられたセル情報が繰返しロジックを１セル化
したセル情報を蓄積するための繰返しロジックライブラ
リに格納される。
に記載の発明の効果に加え、繰返しロジック書換手段に
より書換えられたセル情報が繰返しロジックを１セル化
したセル情報を蓄積するための繰返しロジックライブラ
リに格納される。
【００４７】したがって、繰返しロジックライブラリに
繰返しロジックを１セル化したセル情報が蓄積されるの
で、１セル化された繰返しロジックのセル情報のリスト
を作成することができる。このため、このセル情報のリ
ストを他の品種のレイアウト設計に利用することができ
るので、品種開発期間を短縮することができる。
繰返しロジックを１セル化したセル情報が蓄積されるの
で、１セル化された繰返しロジックのセル情報のリスト
を作成することができる。このため、このセル情報のリ
ストを他の品種のレイアウト設計に利用することができ
るので、品種開発期間を短縮することができる。
【００４８】請求項４に記載の発明によれば、請求項３
に記載の発明の効果に加え、自動配置配線手段により、
繰返しロジックライブラリから読出したセル情報に基づ
いて自動配置配線が行なわれる。
に記載の発明の効果に加え、自動配置配線手段により、
繰返しロジックライブラリから読出したセル情報に基づ
いて自動配置配線が行なわれる。
【００４９】したがって、既に蓄積されたセル情報を利
用することができる。このため、改めて同一の繰返しロ
ジックを抽出することなく、直ちにレイアウト設計に着
手できるので、高速化、高集積化された回路のレイアウ
ト設計期間を短縮することができる。
用することができる。このため、改めて同一の繰返しロ
ジックを抽出することなく、直ちにレイアウト設計に着
手できるので、高速化、高集積化された回路のレイアウ
ト設計期間を短縮することができる。
【００５０】請求項５に記載の発明によれば、請求項１
に記載の発明の効果に加え、繰返しロジック抽出手段に
より、フリップフロップを初段のセルとする繰返しロジ
ックがネットリストから抽出される。
に記載の発明の効果に加え、繰返しロジック抽出手段に
より、フリップフロップを初段のセルとする繰返しロジ
ックがネットリストから抽出される。
【００５１】したがって、タイミングな問題が起こりや
すいフリップフロップを初段に含む繰返しロジックが１
セル化されて自動配置配線に使用されるので、フリップ
フロップを含む回路内の動作タイミングの整合性を確保
しつつ、回路の高速化およびレイアウトの高集積化を図
ることができる。
すいフリップフロップを初段に含む繰返しロジックが１
セル化されて自動配置配線に使用されるので、フリップ
フロップを含む回路内の動作タイミングの整合性を確保
しつつ、回路の高速化およびレイアウトの高集積化を図
ることができる。
【図１】 本実施の形態に係る自動配置配線装置のブロ
ック構成図である。
ック構成図である。
【図２】 本実施の形態に係る自動配置配線装置の動作
を示すフローチャートである。
を示すフローチャートである。
【図３】 本実施の形態に係る繰返しロジックを含む回
路の一例を示す回路図である。
路の一例を示す回路図である。
【図４】 本実施の形態に係る繰返しロジックを１セル
化した場合のセルの接続情報を示す図である。
化した場合のセルの接続情報を示す図である。
【図５】 本実施の形態に係る繰返しロジックを１セル
化した場合の概念図である。
化した場合の概念図である。
【図６】 本実施の形態に係る自動配置配線装置により
高集積化された回路における、１セル化された繰返しロ
ジックの一例を示す概念図である。
高集積化された回路における、１セル化された繰返しロ
ジックの一例を示す概念図である。
【図７】 本実施の形態に係る繰返しロジックを１セル
化したセルの近辺を通る他の回路の配線例を示す概念図
である。
化したセルの近辺を通る他の回路の配線例を示す概念図
である。
【図８】 本実施の形態に係る繰返しロジックを１セル
化したセルにダミーセルを挿入した場合の概念図であ
る。
化したセルにダミーセルを挿入した場合の概念図であ
る。
【図９】 従来の自動配置配線装置により自動配置配線
を行なった回路における繰返しロジック部の一例を示す
概念図である。
を行なった回路における繰返しロジック部の一例を示す
概念図である。
１０１ ネットリスト、１０２ 繰返しロジック抽出
部、１０３ 繰返しロジック書換部、１０４ 繰返しロ
ジックライブラリ、１０５ ダミーセル挿入部、１０６
自動配置配線部。
部、１０３ 繰返しロジック書換部、１０４ 繰返しロ
ジックライブラリ、１０５ ダミーセル挿入部、１０６
自動配置配線部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河本 祐之 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 村上 雅映 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (5)
- 【請求項１】 ネットリストから所定の論理素子を初段
のセルとする繰返しロジックを抽出するための繰返しロ
ジック抽出手段と、 前記ネットリスト内の前記繰返しロジックを、１セル化
したセル情報に書換えるための繰返しロジック書換手段
と、 前記ネットリスト内の前記セル情報に基づいて自動配置
配線を行なうための自動配置配線手段とを含む、自動配
置配線装置。 - 【請求項２】 前記繰返しロジックを構成する各ロジッ
クの間にダミーセルを挿入するためのダミーセル挿入手
段をさらに含む、請求項１に記載の自動配置配線装置。 - 【請求項３】 前記自動配置配線装置は、前記繰返しロ
ジックを１セル化した前記セル情報を蓄積するための繰
返しロジックライブラリをさらに含み、 前記繰返しロジック書換手段は、書換えた前記セル情報
を前記繰返しロジックライブラリへ格納する、請求項１
に記載の自動配置配線装置。 - 【請求項４】 前記自動配置配線手段は、前記繰返しロ
ジックライブラリから読出したセル情報に基づいて自動
配置配線を行なう、請求項３に記載の自動配置配線装
置。 - 【請求項５】 前記所定の論理素子は、フリップフロッ
プである、請求項１に記載の自動配置配線装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228287A JPH1074840A (ja) | 1996-08-29 | 1996-08-29 | 自動配置配線装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228287A JPH1074840A (ja) | 1996-08-29 | 1996-08-29 | 自動配置配線装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074840A true JPH1074840A (ja) | 1998-03-17 |
Family
ID=16874114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8228287A Pending JPH1074840A (ja) | 1996-08-29 | 1996-08-29 | 自動配置配線装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074840A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553553B2 (en) * | 2000-06-14 | 2003-04-22 | Fujitsu Limited | Method of designing layout of semiconductor device |
| US6872601B1 (en) | 1999-08-13 | 2005-03-29 | Xilinx, Inc. | Method and apparatus for timing management in a converted design |
| JP2005229650A (ja) * | 2001-05-06 | 2005-08-25 | Altera Corp | Ｉｐ機能ブロックのフレキシブルな配置のためのｐｌｄアーキテクチャ |
-
1996
- 1996-08-29 JP JP8228287A patent/JPH1074840A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872601B1 (en) | 1999-08-13 | 2005-03-29 | Xilinx, Inc. | Method and apparatus for timing management in a converted design |
| US6553553B2 (en) * | 2000-06-14 | 2003-04-22 | Fujitsu Limited | Method of designing layout of semiconductor device |
| US6996794B2 (en) | 2000-06-14 | 2006-02-07 | Fujitsu Limited | Method of designing layout of semiconductor device |
| JP2005229650A (ja) * | 2001-05-06 | 2005-08-25 | Altera Corp | Ｉｐ機能ブロックのフレキシブルな配置のためのｐｌｄアーキテクチャ |
| US9094014B2 (en) | 2001-05-06 | 2015-07-28 | Altera Corporation | PLD architecture for flexible placement of IP function blocks |
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