JPH1074871A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 パワーＭＭＩＣのような大電流の流れる半導
体装置の放熱を良好にし、素子温度の上昇を抑制する。 【解決手段】 ＧａＡｓ基板１の上面に形成されている
ソース電極２及びドレイン電極３に、金属からなる放熱
フィン５を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関す
る。特に、大電流用途のＦＥＴ及びＭＭＩＣ等の半導体
装置の電極もしくは配線部分の構造に関する。

【０００２】

【従来の技術】近年、マイクロ波帯のパワーＭＭＩＣ
（モノリシックマイクロ波ＩＣ）は、電気移動度の大き
なＧａＡｓ等の化合物半導体を用いたものが実用化され
ている。この種のパワーＭＭＩＣは、化合物半導体基板
に電界効果トランジスタ（以下、ＦＥＴという）を形成
し、基板表面に金属配線や電極、絶縁層などを配置した
ものとして構成されている。

【０００３】

【発明が解決しようとする課題】このようなパワーＭＭ
ＩＣは、その他のＭＭＩＣと異なり、ＦＥＴの表面に形
成されているソース・ドレイン電極間や各配線に流れる
電流が大きいため、基板表面における発熱量が大きく、
熱による素子の破壊等の問題を起こす。この問題を回避
するため、従来にあっては、半導体基板の厚さを極力薄
くしたり、半導体基板の裏面全体に金属層を設けて放熱
性を良好にする工夫がなされている。

【０００４】しかしながら、半導体基板の厚さを薄くす
る方法では、素子の機械的強度が低下し、製造プロセス
において素子を破損しないためには、各工程に特別な工
夫が必要であった。また、裏面に金属層を設ける方法で
は、ダイシングソー等で素子を分割する際にカット面に
金属層のバリが発生したり、金属層の端が剥離したりす
る恐れがあり、素子分割の方法が難しくなるという問題
があった。

【０００５】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、半導体装置
に発生する熱を効率的に放熱することができ、しかも、
素子の強度を低下させたり、製造工程を困難にしたりす
ることのない半導体装置を提供することにある。

【０００６】

【発明の開示】請求項１に記載の半導体装置は、電極も
しくは配線の表面に放熱フィンを設けたことを特徴とし
ている。

【０００７】この半導体装置にあっては、電極もしくは
配線の表面に放熱フィンを設けることによって表面積を
増やし、素子で発生した熱を基板上の電極や配線から効
果的に放熱させることができる。よって、素子の熱抵抗
を低減し、素子温度の上昇を小さくできるため、大電流
で用いることが可能になる。

【０００８】本発明によれば、半導体基板の厚さを薄く
する必要がないので、半導体装置の機械的な強度を低下
させず、信頼性の低下を防止できる。また、半導体基板
の裏面に金属層を設ける必要もないので、素子分割も容
易にできる。

【０００９】請求項２に記載の実施態様は、請求項１記
載の半導体装置において、前記放熱フィンをソース電極
およびドレイン電極のうち、少なくともいずれか一方の
表面に設けたことを特徴としている。

【００１０】半導体装置の素子の温度上昇を防止するた
めには、放熱フィンは、活性層の最も近くに位置してい
る電極に設けることが好ましい。特に、ゲート電極は幅
（ゲート長）が狭くて放熱フィンを設けるのが困難であ
るから、ソース電極やドレイン電極に設けることが好ま
しい。

【００１１】

【発明の実施の形態】

（第１の実施形態）図１は本発明の一実施形態による半
導体装置の電極部分を示す拡大断面図である。図１は、
通常のＦＥＴ製造プロセスによりＧａＡｓ基板１の活性
層の上面に形成された、オーミック接合のソース電極２
及びドレイン電極３と、ショットキー接合のゲート電極
４とを示している。このドレイン電極３とソース電極２
の上面には、スパッタリング法などで成膜された金属膜
からなる翼状の放熱フィン５が形成されている。この各
電極２、３、４や放熱フィン５は絶縁膜等によって覆わ
れていてもよい。また、放熱フィン５の材質は、熱伝導
率の大きな金属が好ましい。

【００１２】通常、ＦＥＴの発熱はＧａＡｓ基板１の活
性層部分が最も大きいので、ＦＥＴで発生した熱は熱伝
導率の高い金属からなる各電極２、３、４に伝わり、そ
の一部は電極２、３、４表面から空中へ放出される。電
極２、３、４の放熱性は電極表面積の広さに依存する
が、上記ソース電極２及びドレイン電極３は、金属製の
放熱フィン５によって表面積を大きく増大させられてい
るので、ＦＥＴで発生した熱は効果的に素子外部へ放熱
される。

【００１３】よって、本発明の半導体装置によれば、素
子の温度上昇を抑制することができる。また、ＦＥＴの
熱抵抗を低減できるので、半導体装置を大電流で用いる
ことができる。

【００１４】なお、ゲート電極４に放熱フィン５を設け
ることも可能であるが、ゲート電極４は幅（ゲート長）
が短いため、製造上、放熱フィン５を形成するのが難し
い。これに対し、ソース電極２やドレイン電極３は比較
的表面積が大きいので、放熱フィン５の形成が容易に行
なえる。また、図１では各電極に２つの放熱フィンを設
けているが、１つあるいはより多数であっても差し支え
ない。

【００１５】（第２の実施形態）図２は本発明の別な実
施形態による半導体装置の配線部分を示す拡大断面図で
ある。このＧａＡｓ基板１の表面に形成された配線６
は、例えばソース電極２、ドレイン電極３もしくはゲー
ト電極４から導かれた配線であって、その全長もしくは
一部に放熱フィン５が設けられている。

【００１６】配線６に放熱フィン５を設けるようにすれ
ば、電極に設ける場合のように、放熱フィン５を設ける
面積が制限されず、広い面積にわたって放熱フィン５を
形成することができる。

【００１７】もちろん、電極２、３と配線６の双方に放
熱フィン５を設けても差し支えない。また、図２では配
線に２つの放熱フィンを設けているが、１つあるいはよ
り多数であっても差し支えない。

【００１８】（放熱フィンの形成方法）上記放熱フィン
５を形成する工程を、図３（ａ）〜（ｅ）の断面図に従
って説明する。図３（ａ）に示すように、通常の製造プ
ロセスによって、ＧａＡｓ基板１の表面に電極２，３あ
るいは配線６が形成された後、電極２，３あるいは配線
６の上面を含むＧａＡｓ基板１の全面にレジスト７を塗
布する。ついで、フォトリソグラフィ技術を用いて、当
該レジスト７の電極２，３あるいは配線６の上面に位置
する部分に開口８をあけ、電極２，３もしくは配線６の
一部を露出させる（図３（ｂ））。さらに、開口８をパ
ターニングされたレジスト７の上から全体に、スパッタ
ー等のステップカバレッジの良好な方法で金属膜９を成
膜する（図３（ｃ））。こうして形成された金属膜９
は、一部が電極２，３あるいは配線６の表面に接合さ
れ、一部がレジスト７の上に堆積する。この後、異方性
エッチング（ドライエッチング）を施すことにより、レ
ジスト７の開口８内壁部以外の領域に付着していた金属
膜９を除去する（図３（ｄ））。すなわち、レジスト７
の開口８内壁部では、金属膜９の上下方向の厚みが大き
くなっているので、異方性エッチングで垂直上方からエ
ッチングすることにより、レジスト７の開口８内壁部に
のみ金属膜９を残すことができる。ついで、レジスト７
をエッチング液で剥離させると、図３（ｅ）に示すよう
に電極２，３もしくは配線６の表面に、翼状に形成され
た金属膜９からなる放熱フィン５が得られる。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体装置の電極部
分を示す部分断面図である。

【図２】本発明の別な実施形態による半導体装置の配線
部分を示す部分断面図である。

【図３】（ａ）〜（ｅ）は放熱フィンを形成する工程の
一例を説明する図である。

【符号の説明】

２ ソース電極 ３ ドレイン電極 ５ 放熱フィン ６ 配線

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電極もしくは配線の表面に放熱フィンを
   設けたことを特徴とする半導体装置。
2. 【請求項２】 前記放熱フィンをソース電極およびドレ
   イン電極のうち、少なくともいずれか一方の表面に設け
   たことを特徴とする、請求項１に記載の半導体装置。