JPS5914906B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS5914906B2 JPS5914906B2 JP54139154A JP13915479A JPS5914906B2 JP S5914906 B2 JPS5914906 B2 JP S5914906B2 JP 54139154 A JP54139154 A JP 54139154A JP 13915479 A JP13915479 A JP 13915479A JP S5914906 B2 JPS5914906 B2 JP S5914906B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- layer
- forming
- concave portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Die Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
この発明は電界効果トランジスタの製造方法に係り、特
にその主電極とヒートシンクが電気的に１０接続した構
造の形成方法に関するものである。
にその主電極とヒートシンクが電気的に１０接続した構
造の形成方法に関するものである。
以下ヒ化ガリウム（ＧａＡｓ）を用いた電極効果トラン
ジスタ（以下「ＧａＡｓＦＥＴ」と略称す匂を例にとつ
て説明する。ＧａＡｓＦＥＴはマイクロ波領域における
低雑音１５増巾器、高出力増巾器、発振器などに利用さ
れている。
ジスタ（以下「ＧａＡｓＦＥＴ」と略称す匂を例にとつ
て説明する。ＧａＡｓＦＥＴはマイクロ波領域における
低雑音１５増巾器、高出力増巾器、発振器などに利用さ
れている。
そしてこの性能は主にゲート長を短くした微細パターン
構造及びソース電極抵抗等の寄生要素の低減により向上
させることができる。ゲート長を短くするために電子ビ
ーム露光、Ｘｘ線リングラフィなどの手法が用いられる
。
構造及びソース電極抵抗等の寄生要素の低減により向上
させることができる。ゲート長を短くするために電子ビ
ーム露光、Ｘｘ線リングラフィなどの手法が用いられる
。
電極抵抗を低減するために電極の金属膜を厚くしたり、
イオン注入法によリソース電極部分にキャリア濃度の高
いＮ形層を設けオージク接触抵抗を低くする方法がある
。ソース電極からパッケージ電極部ク５ へのリード線
のインダクタンスを低減させるためにシートグランドの
方法がある。第１図は従来のＧａＡｓＦＥＴの製造方法
を説明するための各工程段階を示す断面図、第２図は従
来のＧａＡｓＦＥＴのワイヤボンディング方法を示す断
ｎ 面図である。
イオン注入法によリソース電極部分にキャリア濃度の高
いＮ形層を設けオージク接触抵抗を低くする方法がある
。ソース電極からパッケージ電極部ク５ へのリード線
のインダクタンスを低減させるためにシートグランドの
方法がある。第１図は従来のＧａＡｓＦＥＴの製造方法
を説明するための各工程段階を示す断面図、第２図は従
来のＧａＡｓＦＥＴのワイヤボンディング方法を示す断
ｎ 面図である。
まず、第１図ａに示すように、半絶縁性基板１と、その
一主面に形成され不純物濃度が約１〜３×１０７／Ｃｄ
のＮ形層２とからなるＧａＡｓウェハの上記Ｎ形層２の
表面上に写真製版とソフトオフ３５法によつてソース電
極３及びドレイン電極４を形成する。
一主面に形成され不純物濃度が約１〜３×１０７／Ｃｄ
のＮ形層２とからなるＧａＡｓウェハの上記Ｎ形層２の
表面上に写真製版とソフトオフ３５法によつてソース電
極３及びドレイン電極４を形成する。
つづいて１つのウェハ上に形成される複数のチップ（図
には１チップのみ示す。）の各チツプ間の絶縁を寄生容
量低減のために、第１図ｂに示すようにソース電極３、
ドレイン電極４及びゲート形成領域５″を除いた残余の
部分のＮ形層２をエツチング除去する。次にゲート形成
領域５″のうち真にゲート電極を形成する部分を除いて
全ｈ面をレジストで覆つた上で、レジスト膜全面に金属
膜を蒸着させた後、リフトオフ法でグート電極５を形成
すると、第１図Ｃに示すような所望のＧａＡｓＦＥＴが
得られる。第２図ａは第１図の工程を経て得られた小信
号用ＧａＡｓＦＥＴのワイヤボンデイング方法を示した
ので、各電極からワイヤ８でバツケージへの電気的接続
を行つている。
には１チップのみ示す。）の各チツプ間の絶縁を寄生容
量低減のために、第１図ｂに示すようにソース電極３、
ドレイン電極４及びゲート形成領域５″を除いた残余の
部分のＮ形層２をエツチング除去する。次にゲート形成
領域５″のうち真にゲート電極を形成する部分を除いて
全ｈ面をレジストで覆つた上で、レジスト膜全面に金属
膜を蒸着させた後、リフトオフ法でグート電極５を形成
すると、第１図Ｃに示すような所望のＧａＡｓＦＥＴが
得られる。第２図ａは第１図の工程を経て得られた小信
号用ＧａＡｓＦＥＴのワイヤボンデイング方法を示した
ので、各電極からワイヤ８でバツケージへの電気的接続
を行つている。
第２図ｂのものではソース電極はワイヤを使わずシート
グランド方式によつてバツケージ電極７に電気的接続を
行つている。図中、６はダイボンダ用ハンダである。第
２図ｃは第１図と同様な製造工程により作製された高出
力ＧａＡｓＦＥＴのワイヤボンデイング方法を示したも
のである。
グランド方式によつてバツケージ電極７に電気的接続を
行つている。図中、６はダイボンダ用ハンダである。第
２図ｃは第１図と同様な製造工程により作製された高出
力ＧａＡｓＦＥＴのワイヤボンデイング方法を示したも
のである。
ところで、第１図ｃに示したような構造のＦＥＴはソー
ス電極３の電気的接続をワイヤで行うため周波数が高く
なるとリード線のインダクタンスの影響が大きくなり性
能を低下させる。
ス電極３の電気的接続をワイヤで行うため周波数が高く
なるとリード線のインダクタンスの影響が大きくなり性
能を低下させる。
特に高出力ＦＥＴでは多数のワイヤを使用するためイン
ダクタンスの影響は大である。又、この様な構造では半
絶縁性基板１があるため熱放散が悪くなり、入力が大き
い高出力ＦＥＴでは熱抵抗の低減が重要な問題となつて
いる。この発明はこのような点に鑑みてなされたもので
、半導体ウエ・・表面上に凹部を形成し、この凹部を通
して主電極と電気的に接続する様に半導体裏面に金属厚
膜（プレーテツドヒートシンク）を形成することによつ
て、主電極の電気的接続にワイヤを用いる必要がなくな
るとともに金属厚膜により放熱が改善され性能を大巾に
向上できるＧａＡｓＦＥＴ構造の製造力法を提供せんと
するものである。
ダクタンスの影響は大である。又、この様な構造では半
絶縁性基板１があるため熱放散が悪くなり、入力が大き
い高出力ＦＥＴでは熱抵抗の低減が重要な問題となつて
いる。この発明はこのような点に鑑みてなされたもので
、半導体ウエ・・表面上に凹部を形成し、この凹部を通
して主電極と電気的に接続する様に半導体裏面に金属厚
膜（プレーテツドヒートシンク）を形成することによつ
て、主電極の電気的接続にワイヤを用いる必要がなくな
るとともに金属厚膜により放熱が改善され性能を大巾に
向上できるＧａＡｓＦＥＴ構造の製造力法を提供せんと
するものである。
第３図はこの発明の方法の一実施例を説明するための各
工程段階を示し、第４図はこの発明に依り製造されたＧ
ａＡｓＦＥＴのワイヤボンデング方法を示したものであ
る。
工程段階を示し、第４図はこの発明に依り製造されたＧ
ａＡｓＦＥＴのワイヤボンデング方法を示したものであ
る。
まず、第３図ａに示す様に半導体ウエハのＮ形層２側に
所望の深さの凹部ａを形成し、しかる後第１図と同様の
製造工程でソース電極３、トレーノン電極４、及びグー
ト電極５を第３図ｂに示す様に形成する。
所望の深さの凹部ａを形成し、しかる後第１図と同様の
製造工程でソース電極３、トレーノン電極４、及びグー
ト電極５を第３図ｂに示す様に形成する。
それから第３図ｃに示すように半導体ウエハ裏面の半絶
縁性基板１を凹部９の底に到達するまでエツチング除去
した後蒸着により金属膜１０を形成する。上記エツチン
グ除去された部分に金属膜１０を用いて所定部分だけ第
３図ｄのように厚メツキしプレーテツドヒートシンク１
２を形成する。この後第３図ｅに示す様にプレーテツド
ヒートシンク１２、Ｎ形層２を電導路に用いてソース電
極３をメツキし、さらにドレイン電極４を所望の厚さだ
けメツキしてメツキ部１４を形成する。図中、１３はレ
ジストである。そして第３図ｆの様なプレテツドヒート
シンク付きＧａＡｓＦＥＴが得られる。第４図ａはこの
発明より製造された小信号用ＧａＡｓＦＥＴのワイヤポ
ンデング方法を示したもので、ソース電極３の電気的接
続はプレーテイツドヒートシンク１２を通してバツケー
ジ電極７へ行われる。
縁性基板１を凹部９の底に到達するまでエツチング除去
した後蒸着により金属膜１０を形成する。上記エツチン
グ除去された部分に金属膜１０を用いて所定部分だけ第
３図ｄのように厚メツキしプレーテツドヒートシンク１
２を形成する。この後第３図ｅに示す様にプレーテツド
ヒートシンク１２、Ｎ形層２を電導路に用いてソース電
極３をメツキし、さらにドレイン電極４を所望の厚さだ
けメツキしてメツキ部１４を形成する。図中、１３はレ
ジストである。そして第３図ｆの様なプレテツドヒート
シンク付きＧａＡｓＦＥＴが得られる。第４図ａはこの
発明より製造された小信号用ＧａＡｓＦＥＴのワイヤポ
ンデング方法を示したもので、ソース電極３の電気的接
続はプレーテイツドヒートシンク１２を通してバツケー
ジ電極７へ行われる。
第４図ｂはこの発明により製造された高出力ＧａＡｓＦ
ＥＴのワイヤボンデイング方法を示したものでソース電
極３の電気的接続は第４図ａと同様な方法で行われてお
り、従来のソース電極３間をリード線で接続するという
工程が省略されている。
ＥＴのワイヤボンデイング方法を示したものでソース電
極３の電気的接続は第４図ａと同様な方法で行われてお
り、従来のソース電極３間をリード線で接続するという
工程が省略されている。
上記実施例ではＧａＡｓを用いた場合について述べたが
、この発明はＧａＡｓに限定されるものでなく、一般に
半導体に適用できることは自明である。また主電極、即
ちソース電極３とドレイン電極４とを入れ替えて使用し
ても同様の効果がある。以上詳述したように、この発明
の方法ではあらかじめ半導体表面に形成した凹部をブレ
ーテツトヒートシンクとを電気的に接続できるので主電
極のワイヤボンデイング工程が省略され作業時間が大巾
に減少する。更にリード線の配線がなくなつたこと、ブ
レーテイツドヒートシンクにより放熱が改善され、ソー
ス電極及びドレイン電極を厚メツキしたことによりシー
ト抵抗の低減がなされ、高周波領域での特性が大巾に改
善される。
、この発明はＧａＡｓに限定されるものでなく、一般に
半導体に適用できることは自明である。また主電極、即
ちソース電極３とドレイン電極４とを入れ替えて使用し
ても同様の効果がある。以上詳述したように、この発明
の方法ではあらかじめ半導体表面に形成した凹部をブレ
ーテツトヒートシンクとを電気的に接続できるので主電
極のワイヤボンデイング工程が省略され作業時間が大巾
に減少する。更にリード線の配線がなくなつたこと、ブ
レーテイツドヒートシンクにより放熱が改善され、ソー
ス電極及びドレイン電極を厚メツキしたことによりシー
ト抵抗の低減がなされ、高周波領域での特性が大巾に改
善される。
第１図ａ〜第１図ｃは従来の製造方法を説明するための
各工程段階を示す断面図、第２図ａ−ｃは従来の力法で
製造されたＧａＡｓＦＥＴのワイヤボンデイング方法を
示す断面図、第３図ａ−ｆはこの発明の一実施例を説明
するための各工程段階を示す断面図である。 第４図Ａ，ｂはこの発明により製造されたＧａＡｓＦＥ
Ｔのワイヤボンデイング方法を説明するための断面図で
ある。図において、１は半絶縁性基板、２はＮ形層、３
はソース電極、４はドレイン電極、５１はゲート形成領
域、５はゲート電極、６はダイボンダ用・・ンダ、７は
バツケージ電極、８はリード線、９は凹部、１０は電導
路用金属膜、１１，１３はレジスト、１２はブレーテツ
ドヒートシンクである。
各工程段階を示す断面図、第２図ａ−ｃは従来の力法で
製造されたＧａＡｓＦＥＴのワイヤボンデイング方法を
示す断面図、第３図ａ−ｆはこの発明の一実施例を説明
するための各工程段階を示す断面図である。 第４図Ａ，ｂはこの発明により製造されたＧａＡｓＦＥ
Ｔのワイヤボンデイング方法を説明するための断面図で
ある。図において、１は半絶縁性基板、２はＮ形層、３
はソース電極、４はドレイン電極、５１はゲート形成領
域、５はゲート電極、６はダイボンダ用・・ンダ、７は
バツケージ電極、８はリード線、９は凹部、１０は電導
路用金属膜、１１，１３はレジスト、１２はブレーテツ
ドヒートシンクである。
Claims (1)
- １ 半絶縁性基板とこの表面に形成された所定導電形の
半導体層とからなる半導体ウェハの表面から上記基板に
達する深さの凹部を形成する工程、上記凹部と上記半導
体層上に延在した主電極を形成する工程、上記主電極に
ゲート形成領域を介し対向するように上記半導体層上に
他の主電極を形成する工程、上記ゲート形成領域と上記
各主電極と接触する部分を除いた残余の上記半導体層を
エッチング除去する工程、上記ゲート形成領域にゲート
電極を形成する工程、上記半導体ウェハの裏面から上記
半基板を上記凹部の底に到達するまでエッチング除去す
る工程、上記エッチング除去された基板の残部裏面に蒸
着あるいはメッキにより薄い金属膜を形成する工程、上
記薄い金属膜上に厚メッキを形成する工程、及び上記各
主電極を厚メッキする工程を備えた電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54139154A JPS5914906B2 (ja) | 1979-10-25 | 1979-10-25 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54139154A JPS5914906B2 (ja) | 1979-10-25 | 1979-10-25 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5661170A JPS5661170A (en) | 1981-05-26 |
| JPS5914906B2 true JPS5914906B2 (ja) | 1984-04-06 |
Family
ID=15238818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54139154A Expired JPS5914906B2 (ja) | 1979-10-25 | 1979-10-25 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914906B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892277A (ja) * | 1981-11-28 | 1983-06-01 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS59117171A (ja) * | 1982-12-23 | 1984-07-06 | Nec Corp | 高周波高出力電界効果トランジスタ |
| JPS59124750A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体装置 |
| JPS6159753A (ja) * | 1984-08-30 | 1986-03-27 | Mitsubishi Electric Corp | バイアホ−ル型半導体装置 |
| JPS62222656A (ja) * | 1986-03-25 | 1987-09-30 | Nec Corp | 半導体装置 |
| JPS62252174A (ja) * | 1986-04-24 | 1987-11-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPH0821598B2 (ja) * | 1989-09-12 | 1996-03-04 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1979
- 1979-10-25 JP JP54139154A patent/JPS5914906B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5661170A (en) | 1981-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7066778B2 (ja) | 高電子移動度トランジスタ（ｈｅｍｔ） | |
| US3986196A (en) | Through-substrate source contact for microwave FET | |
| US11749622B2 (en) | Field effect transistor and semiconductor device | |
| US4377899A (en) | Method of manufacturing Schottky field-effect transistors utilizing shadow masking | |
| US6790694B2 (en) | High frequency semiconductor module, high frequency semiconductor device and manufacturing method for the same | |
| CN114744024B (zh) | 一种半导体器件及其制备方法 | |
| CN114420657A (zh) | 半导体器件和半导体器件的制备方法 | |
| JP7332130B2 (ja) | 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置 | |
| TWI718300B (zh) | 半導體電晶體及其加工方法 | |
| JPS5879773A (ja) | 電界効果トランジスタ | |
| TW548845B (en) | Schottky barrier diode and method for producing the same | |
| JPS5892277A (ja) | 電界効果トランジスタの製造方法 | |
| JPH06326330A (ja) | 半導体装置及びその製造方法 | |
| TWM623644U (zh) | 半導體裝置 | |
| JPS62211962A (ja) | 高周波半導体装置の製造方法 | |
| JPS62268147A (ja) | 半導体装置の製造方法 | |
| JP2758888B2 (ja) | 半導体装置 | |
| JPH09223703A (ja) | 電界効果トランジスタ | |
| JPH0362930A (ja) | 半導体装置の製造方法 | |
| JPH104100A (ja) | 電子部品 | |
| JPS5950091B2 (ja) | 半導体装置の製造方法 | |
| JPH0491441A (ja) | 電界効果トランジスタの製造方法 | |
| JPS61144072A (ja) | 電界効果トランジスタの製造方法 | |
| JPH10214929A (ja) | 半導体装置 | |
| CN116417509A (zh) | 半导体器件及其制造方法 |