JPH1074896A - 入力サージ保護回路 - Google Patents
入力サージ保護回路Info
- Publication number
- JPH1074896A JPH1074896A JP8246851A JP24685196A JPH1074896A JP H1074896 A JPH1074896 A JP H1074896A JP 8246851 A JP8246851 A JP 8246851A JP 24685196 A JP24685196 A JP 24685196A JP H1074896 A JPH1074896 A JP H1074896A
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- Japan
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- power supply
- input
- terminal
- supply terminal
- input terminal
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Links
- 230000001681 protective effect Effects 0.000 abstract 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】
【課題】 入力端子と電源端子及び接地端子間にそれぞ
れ逆バイアスとなるよう保護ダイオードを接続した入力
サージ保護回路において、電源回路の立ち上がり特性の
相違等により、入力信号が電源電圧に対して逆バイアス
になった場合に保護ダイオードに過電流が流れることを
防止する。 【解決手段】 入力端子と接地端子間に保護ダイオード
と並列に、入力端子電圧が電源端子電圧を越えた場合に
オンに制御されるスイッチング素子を接続し、このスイ
ッチング素子に過電流を流れることを阻止する電流制限
抵抗を設けた。
れ逆バイアスとなるよう保護ダイオードを接続した入力
サージ保護回路において、電源回路の立ち上がり特性の
相違等により、入力信号が電源電圧に対して逆バイアス
になった場合に保護ダイオードに過電流が流れることを
防止する。 【解決手段】 入力端子と接地端子間に保護ダイオード
と並列に、入力端子電圧が電源端子電圧を越えた場合に
オンに制御されるスイッチング素子を接続し、このスイ
ッチング素子に過電流を流れることを阻止する電流制限
抵抗を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路の入力
段等に設けられる入力サージ保護回路に関し、特に、入
力信号が電源電位に対して逆バイアスになっても保護ダ
イオードに過電流の流れることのない入力サージ保護回
路に関する。
段等に設けられる入力サージ保護回路に関し、特に、入
力信号が電源電位に対して逆バイアスになっても保護ダ
イオードに過電流の流れることのない入力サージ保護回
路に関する。
【０００２】
【従来の技術】入力サージ保護回路については、従来か
らその使用目的、使用環境等に応じて各種のものが開発
されているが、基本的には機器の入力端子にサージ電圧
が印加されたときに内部回路より先に保護ダイオード等
にサージ電流を流すことによって内部回路を保護する構
成となっており、例えば半導体集積回路の入力段等によ
く用いられるものに、図３に示す回路がある。
らその使用目的、使用環境等に応じて各種のものが開発
されているが、基本的には機器の入力端子にサージ電圧
が印加されたときに内部回路より先に保護ダイオード等
にサージ電流を流すことによって内部回路を保護する構
成となっており、例えば半導体集積回路の入力段等によ
く用いられるものに、図３に示す回路がある。
【０００３】図３に示す入力サージ保護回路は、入力端
子２と、正の電源端子１及び負の電源端子３のそれぞれ
との間に、通常の印加電圧以上の逆方向耐圧をもつ保護
ダイオード（またはダイオード接続されたトランジス
タ）４ａ及び４ｂを、それぞれ逆方向バイアスとなるよ
う接続したもので、正のサージ電圧により入力端子２が
正の電源端子１より高電位になり保護ダイオード４ａが
順方向にバイアスされるとサージ電荷は正の電源端子１
に放電され、負のサージ電圧により入力端子２が負の電
源端子３より低電位になり保護ダイオード４ｂが順方向
にバイアスされるとサージ電荷は負の電源端子３に放電
される。
子２と、正の電源端子１及び負の電源端子３のそれぞれ
との間に、通常の印加電圧以上の逆方向耐圧をもつ保護
ダイオード（またはダイオード接続されたトランジス
タ）４ａ及び４ｂを、それぞれ逆方向バイアスとなるよ
う接続したもので、正のサージ電圧により入力端子２が
正の電源端子１より高電位になり保護ダイオード４ａが
順方向にバイアスされるとサージ電荷は正の電源端子１
に放電され、負のサージ電圧により入力端子２が負の電
源端子３より低電位になり保護ダイオード４ｂが順方向
にバイアスされるとサージ電荷は負の電源端子３に放電
される。
【０００４】図３の入力サージ保護回路ではこのように
して、保護ダイオード４ａ、４ｂの順方向バイアス電圧
をＶｆ、正の電源電位をＶｃｃ、負の電源電位を０とす
るとき、瞬間的に正または負のサージが入力端子２に印
加されても入力端子２の電位を−Ｖｆ〜Ｖｃｃ＋Ｖｆの
範囲に保ち、簡単な構成で内部回路５を保護している。
して、保護ダイオード４ａ、４ｂの順方向バイアス電圧
をＶｆ、正の電源電位をＶｃｃ、負の電源電位を０とす
るとき、瞬間的に正または負のサージが入力端子２に印
加されても入力端子２の電位を−Ｖｆ〜Ｖｃｃ＋Ｖｆの
範囲に保ち、簡単な構成で内部回路５を保護している。
【０００５】
【発明が解決しようとする課題】しかしながら、例え
ば、異なる電源電圧で駆動される半導体集積回路を接続
したような場合、それぞれの定電圧電源回路の立ち上が
り特性の相異により、図２に示すように、入力端子２に
接続される前段回路が先に立ち上がり、例えば図２に示
す領域８では正の電源端子１の電位１０より高い電位の
低インピーダンスの入力信号１１が入力端子２に供給さ
れ、通常、瞬時性のサージ電圧を吸収するために必要十
分な容量となっている保護ダイオード４ａに過電流が流
れ、これを破壊してしまう場合がある。また、これに耐
え得るよう保護ダイオードの容量を大きくするには基盤
面積を大きくする必要があり特に汎用設計の半導体集積
回路等においては問題が大きい。
ば、異なる電源電圧で駆動される半導体集積回路を接続
したような場合、それぞれの定電圧電源回路の立ち上が
り特性の相異により、図２に示すように、入力端子２に
接続される前段回路が先に立ち上がり、例えば図２に示
す領域８では正の電源端子１の電位１０より高い電位の
低インピーダンスの入力信号１１が入力端子２に供給さ
れ、通常、瞬時性のサージ電圧を吸収するために必要十
分な容量となっている保護ダイオード４ａに過電流が流
れ、これを破壊してしまう場合がある。また、これに耐
え得るよう保護ダイオードの容量を大きくするには基盤
面積を大きくする必要があり特に汎用設計の半導体集積
回路等においては問題が大きい。
【０００６】本発明はかかる問題点を解決するためにな
されたものであり、入力信号が電源電圧に対して逆バイ
アスになった場合にも保護ダイオードが過電流で破壊さ
れることのない、また簡素な回路構成の入力サージ保護
回路を提供することを目的とする。
されたものであり、入力信号が電源電圧に対して逆バイ
アスになった場合にも保護ダイオードが過電流で破壊さ
れることのない、また簡素な回路構成の入力サージ保護
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の入力サージ保護
回路は、入力端子と電源端子及び接地端子間にそれぞれ
保護ダイオードを逆バイアスとなるよう接続した入力サ
ージ保護回路において、入力端子と接地端子間に接続さ
れ、入力端子の電位が電源端子の電位を越えた場合にオ
ンとなるスイッチング素子と、このスイッチング素子に
流れるオン電流を制限する抵抗とを備えたことを特徴と
する。
回路は、入力端子と電源端子及び接地端子間にそれぞれ
保護ダイオードを逆バイアスとなるよう接続した入力サ
ージ保護回路において、入力端子と接地端子間に接続さ
れ、入力端子の電位が電源端子の電位を越えた場合にオ
ンとなるスイッチング素子と、このスイッチング素子に
流れるオン電流を制限する抵抗とを備えたことを特徴と
する。
【０００８】また、前記電源端子には正の電源が供給さ
れ、前記スイッチング素子は前記入力端子にエミッタを
接続し、コレクタが接地され、ベースが前記抵抗を介し
て前記電源端子に接続されるＰＮＰトランジスタである
ことを特徴とする。
れ、前記スイッチング素子は前記入力端子にエミッタを
接続し、コレクタが接地され、ベースが前記抵抗を介し
て前記電源端子に接続されるＰＮＰトランジスタである
ことを特徴とする。
【０００９】あるいは、前記電源端子には負の電源が供
給され、前記スイッチング素子は前記入力端子にエミッ
タを接続し、コレクタが接地され、ベースが前記抵抗を
介して前記電源端子に接続されるＮＰＮトランジスタで
あることを特徴とする。
給され、前記スイッチング素子は前記入力端子にエミッ
タを接続し、コレクタが接地され、ベースが前記抵抗を
介して前記電源端子に接続されるＮＰＮトランジスタで
あることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明に係る入力
サージ保護回路の一実施形態を示す回路図であり図３と
同一符号は同一又は相当部分を示し重複した説明は省略
する。
て図面を参照して説明する。図１は、本発明に係る入力
サージ保護回路の一実施形態を示す回路図であり図３と
同一符号は同一又は相当部分を示し重複した説明は省略
する。
【００１１】図１に示すように、本実施形態の入力サー
ジ保護回路は、図３に示す従来の入力サージ保護回路に
加え、エミッタを入力端子２に接続し、コレクタを負の
電源端子３に接続し、ベースが電流制限抵抗７を介して
正の電源端子１に接続されるＰＮＰトランジスタ６を備
えている。
ジ保護回路は、図３に示す従来の入力サージ保護回路に
加え、エミッタを入力端子２に接続し、コレクタを負の
電源端子３に接続し、ベースが電流制限抵抗７を介して
正の電源端子１に接続されるＰＮＰトランジスタ６を備
えている。
【００１２】このため、図２に示すように、例えば電源
回路の立ち上がり特性の相異により、入力信号１１が先
に立ち上がり電源電位１０より高位になった場合、本実
施形態では、ＰＮＰトランジスタ６のエミッタベース間
電圧がその順方向バイアスＶebを超えた時点でＰＮＰト
ランジスタ６がオンとなるため、入力端子２と正の電源
端子１の電位差は、図２の破線１２に示すように常にＰ
ＮＰトランジスタ６のベースエミッタ間順方向バイアス
Ｖｅｂ以下に制御される。
回路の立ち上がり特性の相異により、入力信号１１が先
に立ち上がり電源電位１０より高位になった場合、本実
施形態では、ＰＮＰトランジスタ６のエミッタベース間
電圧がその順方向バイアスＶebを超えた時点でＰＮＰト
ランジスタ６がオンとなるため、入力端子２と正の電源
端子１の電位差は、図２の破線１２に示すように常にＰ
ＮＰトランジスタ６のベースエミッタ間順方向バイアス
Ｖｅｂ以下に制御される。
【００１３】従って保護ダイオード４ａの順方向バイア
スＶｆを、ＰＮＰトランジスタ６のベースエミッタ間順
方向バイアスＶｅｂより大きく設定することにより、入
力信号が電源電位に対して逆バイアスとなった場合に
も、入力端子２と正の電源端子２の間に接続される保護
ダイオード４ａに過電流が流れることを防止できる。ま
た、保護ダイオード４ａの順方向バイアスＶｆが小さい
場合には図１に示すように保護ダイオードを２個または
複数個直列接続し等価的にＶｆ＞Ｖｅｂとすればよい。
なお、本実施例ではＰＮＰトランジスタ６のオン電流が
過大にならないよう電流制限抵抗７によりそのベース電
流を制限している。
スＶｆを、ＰＮＰトランジスタ６のベースエミッタ間順
方向バイアスＶｅｂより大きく設定することにより、入
力信号が電源電位に対して逆バイアスとなった場合に
も、入力端子２と正の電源端子２の間に接続される保護
ダイオード４ａに過電流が流れることを防止できる。ま
た、保護ダイオード４ａの順方向バイアスＶｆが小さい
場合には図１に示すように保護ダイオードを２個または
複数個直列接続し等価的にＶｆ＞Ｖｅｂとすればよい。
なお、本実施例ではＰＮＰトランジスタ６のオン電流が
過大にならないよう電流制限抵抗７によりそのベース電
流を制限している。
【００１４】以上、内部回路５が正の電源により駆動さ
れるものとして本発明の一実施形態について説明した
が、本発明はこの実施形態に限られるものではなく、負
の電源により内部回路５が駆動される場合には、入力端
子２にエミッタを接続し、接地側となる正の電源端子１
にコレクタを接続するＮＰＮトランジスタのベースを電
流制限抵抗７を介して負の電源端子３により制御するこ
とによりまったく同様に、入力端子２と負の電源端子３
の間に接続される保護ダイオード４ｂに過電流が流れる
ことを防止することができる。また、上記実施形態のベ
ースが電流制限抵抗を介して電源に接続されるバイポー
ラトランジスタに替えて、入力端子と接地間に電流制限
抵抗を介してＭＯＳＦＥＴ等のスイッチング素子を接続
し、そのゲートを電源端子で制御することとしてもよ
い。
れるものとして本発明の一実施形態について説明した
が、本発明はこの実施形態に限られるものではなく、負
の電源により内部回路５が駆動される場合には、入力端
子２にエミッタを接続し、接地側となる正の電源端子１
にコレクタを接続するＮＰＮトランジスタのベースを電
流制限抵抗７を介して負の電源端子３により制御するこ
とによりまったく同様に、入力端子２と負の電源端子３
の間に接続される保護ダイオード４ｂに過電流が流れる
ことを防止することができる。また、上記実施形態のベ
ースが電流制限抵抗を介して電源に接続されるバイポー
ラトランジスタに替えて、入力端子と接地間に電流制限
抵抗を介してＭＯＳＦＥＴ等のスイッチング素子を接続
し、そのゲートを電源端子で制御することとしてもよ
い。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
簡素な構成で、入力信号が、内部回路の電源電圧より早
期に立ち上がる等により、電源電圧に対して逆バイアス
になっても保護ダイオードに過電流が流れることのない
入力サージ保護回路を提供することができる。
簡素な構成で、入力信号が、内部回路の電源電圧より早
期に立ち上がる等により、電源電圧に対して逆バイアス
になっても保護ダイオードに過電流が流れることのない
入力サージ保護回路を提供することができる。
【図１】本発明の一実施形態を示す回路図である。
【図２】電源電圧と入力信号の立ち上がりの一例を示す
タイミングチャートである。
タイミングチャートである。
【図３】従来の入力サージ保護回路の一例を示す回路図
である。
である。
１ 正の電源端子 ２ 入力端子 ３ 負の電源端子 ４ａ、４ｂ 保護ダイオード ５ 内部回路 ６ ＰＮＰトランジスタ ７ 電流制限抵抗
Claims (3)
- 【請求項１】 入力端子と電源端子及び接地端子間にそ
れぞれ保護ダイオードを逆バイアスとなるよう接続した
入力サージ保護回路において、 入力端子と接地端子間に接続され、該入力端子の電位が
電源端子の電位を越えた場合にオンとなるスイッチング
素子と、 このスイッチング素子に流れるオン電流を制限する抵抗
とを備えたことを特徴とする入力サージ保護回路。 - 【請求項２】 前記電源端子には正の電源が供給され、
前記スイッチング素子は前記入 力端子にエミッタを接
続し、コレクタが接地され、ベースが前記抵抗を介して
前記電源端子に接続されるＰＮＰトランジスタであるこ
とを特徴とする請求項１に記載の入力サージ保護回路。 - 【請求項３】 前記電源端子には負の電源が供給され、
前記スイッチング素子は前記入 力端子にエミッタを接
続し、コレクタが接地され、ベースが前記抵抗を介して
前記電源端子に接続されるＮＰＮトランジスタであるこ
とを特徴とする請求項１に記載の入力サージ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246851A JPH1074896A (ja) | 1996-08-30 | 1996-08-30 | 入力サージ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246851A JPH1074896A (ja) | 1996-08-30 | 1996-08-30 | 入力サージ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074896A true JPH1074896A (ja) | 1998-03-17 |
Family
ID=17154664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246851A Pending JPH1074896A (ja) | 1996-08-30 | 1996-08-30 | 入力サージ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074896A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013201164A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置 |
| WO2017209620A1 (en) * | 2016-05-31 | 2017-12-07 | Qinterra Technologies As | Overvoltage clamp with parallel controlled restive path |
-
1996
- 1996-08-30 JP JP8246851A patent/JPH1074896A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013201164A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置 |
| WO2017209620A1 (en) * | 2016-05-31 | 2017-12-07 | Qinterra Technologies As | Overvoltage clamp with parallel controlled restive path |
| GB2564788A (en) * | 2016-05-31 | 2019-01-23 | Altus Intervention Tech As | Overvoltage clamp with parallel controlled resistive path |
| US10819108B2 (en) | 2016-05-31 | 2020-10-27 | Altus Intervention (Technologies) As | Overvoltage clamp with parallel controlled resistive path |
| GB2564788B (en) * | 2016-05-31 | 2022-01-12 | Altus Intervention Tech As | Overvoltage clamp with parallel controlled resistive path |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |