JPH1075162A - Ｅｃｌ ｄラッチ回路及びこれを利用したｅｃｌ ｄフリップフロップ - Google Patents
Ｅｃｌ ｄラッチ回路及びこれを利用したｅｃｌ ｄフリップフロップInfo
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- JPH1075162A JPH1075162A JP9130038A JP13003897A JPH1075162A JP H1075162 A JPH1075162 A JP H1075162A JP 9130038 A JP9130038 A JP 9130038A JP 13003897 A JP13003897 A JP 13003897A JP H1075162 A JPH1075162 A JP H1075162A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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Abstract
(57)【要約】
【課題】 低電圧で動作可能な高速のＥＣＬ Ｄラッチ
回路及びこれを利用したＥＣＬ Ｄフリップフロップを
提供すること。 【解決手段】 入力部２１０の第１及び第２トランジス
タＱ２１，Ｑ２２に対して駆動部２３０の第５トランジ
スタＱ２５を並列に接続し、一つのクロック信号ＣＫの
みで駆動し、かつクロック信号ＣＫの中心レベルの電圧
を入力データＤの中心レベルの電圧より高く設定する。
回路及びこれを利用したＥＣＬ Ｄフリップフロップを
提供すること。 【解決手段】 入力部２１０の第１及び第２トランジス
タＱ２１，Ｑ２２に対して駆動部２３０の第５トランジ
スタＱ２５を並列に接続し、一つのクロック信号ＣＫの
みで駆動し、かつクロック信号ＣＫの中心レベルの電圧
を入力データＤの中心レベルの電圧より高く設定する。
Description
【０００１】
【発明の属する技術分野】本発明はＤラッチ回路に関す
るものであり、特に低電圧で動作可能なＥＣＬＤラッチ
回路及びこれを利用したＥＣＬ Ｄフリップフロップに
関する。
るものであり、特に低電圧で動作可能なＥＣＬＤラッチ
回路及びこれを利用したＥＣＬ Ｄフリップフロップに
関する。
【０００２】
【従来の技術】一般的に周波数分周器（voltage divide
r)として、エッジトリガ型（edge-trigered ）Ｄフリッ
プフロップが広く使用されており、このようなＤフリッ
プフロップは２つのＤラッチ回路で構成される。
r)として、エッジトリガ型（edge-trigered ）Ｄフリッ
プフロップが広く使用されており、このようなＤフリッ
プフロップは２つのＤラッチ回路で構成される。
【０００３】図７は一般的なＤラッチ回路のシンボルを
示す図であり、このＤラッチ回路は入力データＤをクロ
ック信号のネガティブあるいはポジティブエッジで出力
信号Ｑとしてそのまま出力する。
示す図であり、このＤラッチ回路は入力データＤをクロ
ック信号のネガティブあるいはポジティブエッジで出力
信号Ｑとしてそのまま出力する。
【０００４】図８は従来のＥＣＬ Ｄラッチ回路の回路
図を示す。これと類似する回路は特開昭５５−８３３３
３号公報および特開平２−３０８６１５号公報に開示さ
れる。図８を参照すると、従来のＥＣＬ Ｄラッチ回路
１００は、第１中心レベルＶBB11を具備した入力データ
Ｄが印加される第１入力端ＩＮ１１と、第１中心レベル
ＶBB11を具備した反転入力データＤバーが印加される第
２入力端ＩＮ１２と、第１中心レベルＶBB11より大きい
第２中心レベルＶBB12を持つ反転クロック信号ＣＫバー
が印加される第３入力端ＩＮ１３と、第２中心レベルＶ
BB12を持つクロック信号ＣＫが印加される第４入力端Ｉ
Ｎ１４と、出力信号Ｑを出力するための第１出力端ＯＵ
Ｔ１１と、反転出力信号Ｑバーを出力するための第２出
力端ＯＵＴ１２を含む。
図を示す。これと類似する回路は特開昭５５−８３３３
３号公報および特開平２−３０８６１５号公報に開示さ
れる。図８を参照すると、従来のＥＣＬ Ｄラッチ回路
１００は、第１中心レベルＶBB11を具備した入力データ
Ｄが印加される第１入力端ＩＮ１１と、第１中心レベル
ＶBB11を具備した反転入力データＤバーが印加される第
２入力端ＩＮ１２と、第１中心レベルＶBB11より大きい
第２中心レベルＶBB12を持つ反転クロック信号ＣＫバー
が印加される第３入力端ＩＮ１３と、第２中心レベルＶ
BB12を持つクロック信号ＣＫが印加される第４入力端Ｉ
Ｎ１４と、出力信号Ｑを出力するための第１出力端ＯＵ
Ｔ１１と、反転出力信号Ｑバーを出力するための第２出
力端ＯＵＴ１２を含む。
【０００５】又、従来のＥＣＬ Ｄラッチ回路１００
は、第１入力端ＩＮ１１及び第２入力端ＩＮ１２を通し
て入力データＤ及び反転入力データＤバーを各々入力
し、クロック信号ＣＫの下降エッジで第１及び第２出力
端ＯＵＴ１１，ＯＵＴ１２から出力信号Ｑ及び反転出力
信号Ｑバーを各々出力するための入力部１１０と、この
入力部１１０から出力端ＯＵＴ１１，ＯＵＴ１２を通し
て各々出力された出力信号Ｑ及び反転出力信号Ｑバーを
クロック信号ＣＫの上昇エッジで入力し、クロック信号
ＣＫの次の下降エッジまで出力信号Ｑ及び反転出力信号
Ｑバーをラッチさせるためのラッチ部１２０と、第３及
び第４入力端ＩＮ１３，ＩＮ１４を通して印加されるク
ロック信号ＣＫ及び反転クロック信号ＣＫバーによって
入力部１１０あるいはラッチ部１２０を駆動させるため
の駆動部１３０と、この駆動部１３０に接続された電流
源ＩＥ１１とからなっている。
は、第１入力端ＩＮ１１及び第２入力端ＩＮ１２を通し
て入力データＤ及び反転入力データＤバーを各々入力
し、クロック信号ＣＫの下降エッジで第１及び第２出力
端ＯＵＴ１１，ＯＵＴ１２から出力信号Ｑ及び反転出力
信号Ｑバーを各々出力するための入力部１１０と、この
入力部１１０から出力端ＯＵＴ１１，ＯＵＴ１２を通し
て各々出力された出力信号Ｑ及び反転出力信号Ｑバーを
クロック信号ＣＫの上昇エッジで入力し、クロック信号
ＣＫの次の下降エッジまで出力信号Ｑ及び反転出力信号
Ｑバーをラッチさせるためのラッチ部１２０と、第３及
び第４入力端ＩＮ１３，ＩＮ１４を通して印加されるク
ロック信号ＣＫ及び反転クロック信号ＣＫバーによって
入力部１１０あるいはラッチ部１２０を駆動させるため
の駆動部１３０と、この駆動部１３０に接続された電流
源ＩＥ１１とからなっている。
【０００６】入力部１１０は、ベースに第１入力端ＩＮ
１１を通して入力データＤが印加され、エミッタが駆動
部１３０に接続され、クロック信号ＣＫの下降エッジで
第２出力端ＯＵＴ１２から反転出力信号Ｑバーを出力す
るための第１トランジスタＱ１１と、ベースに第２入力
端ＩＮ１２を通して反転入力データＤバーが印加され、
エミッタが駆動部１３０に接続され、クロック信号ＣＫ
の下降エッジで出力端ＯＵＴ１１から出力信号Ｑを出力
するための第２トランジスタＱ１２と、一端が第１トラ
ンジスタＱ１１のコレクタに接続され、他端に電源電圧
Ｖccが印加される第１抵抗Ｒ１１で構成される。
１１を通して入力データＤが印加され、エミッタが駆動
部１３０に接続され、クロック信号ＣＫの下降エッジで
第２出力端ＯＵＴ１２から反転出力信号Ｑバーを出力す
るための第１トランジスタＱ１１と、ベースに第２入力
端ＩＮ１２を通して反転入力データＤバーが印加され、
エミッタが駆動部１３０に接続され、クロック信号ＣＫ
の下降エッジで出力端ＯＵＴ１１から出力信号Ｑを出力
するための第２トランジスタＱ１２と、一端が第１トラ
ンジスタＱ１１のコレクタに接続され、他端に電源電圧
Ｖccが印加される第１抵抗Ｒ１１で構成される。
【０００７】ラッチ部１２０は、入力部１１０から第１
出力端ＯＵＴ１１を通して出力される出力信号Ｑがベー
スに印加され、エミッタが駆動部１３０に接続され、コ
レクタに第２出力端ＯＵＴ１２の反転出力信号Ｑバーが
印加され、クロック信号ＣＫの上昇エッジから次の下降
エッジまで反転出力信号Ｑバーをラッチするための第３
トランジスタＱ１３と、入力部１１０から第２出力端Ｏ
ＵＴ１２を通して出力される反転出力信号Ｑバーがベー
スに印加され、エミッタが駆動部１３０に接続され、コ
レクタに第１出力端ＯＵＴ１１の出力信号Ｑが印加さ
れ、クロック信号ＣＫの上昇エッジから次の下降エッジ
まで出力信号Ｑをラッチするための第４トランジスタＱ
１４と、一端が第４トランジスタＱ１４のコレクタに接
続され、他端に電源電圧Ｖccが印加される第２抵抗Ｒ１
２で構成される。
出力端ＯＵＴ１１を通して出力される出力信号Ｑがベー
スに印加され、エミッタが駆動部１３０に接続され、コ
レクタに第２出力端ＯＵＴ１２の反転出力信号Ｑバーが
印加され、クロック信号ＣＫの上昇エッジから次の下降
エッジまで反転出力信号Ｑバーをラッチするための第３
トランジスタＱ１３と、入力部１１０から第２出力端Ｏ
ＵＴ１２を通して出力される反転出力信号Ｑバーがベー
スに印加され、エミッタが駆動部１３０に接続され、コ
レクタに第１出力端ＯＵＴ１１の出力信号Ｑが印加さ
れ、クロック信号ＣＫの上昇エッジから次の下降エッジ
まで出力信号Ｑをラッチするための第４トランジスタＱ
１４と、一端が第４トランジスタＱ１４のコレクタに接
続され、他端に電源電圧Ｖccが印加される第２抵抗Ｒ１
２で構成される。
【０００８】駆動部１３０は、ベースに第３入力端ＩＮ
１３を通して反転クロック信号ＣＫバーが印加され、コ
レクタは入力部１１０の第１及び第２トランジスタＱ１
１，Ｑ１２のエミッタに接続され、エミッタは電流源Ｉ
Ｅ１１に接続され、クロック信号ＣＫの下降エッジで入
力部１１０の第１及び第２トランジスタＱ１１，Ｑ１２
を駆動させるための第５トランジスタＱ１５と、ベース
に第４入力端ＩＮ１４を通してクロック信号ＣＫが印加
され、コレクタはラッチ部１２０の第３及び第４トラン
ジスタＱ１３，Ｑ１４のエミッタに接続され、エミッタ
は電流源ＩＥ１１に接続され、クロック信号ＣＫの上昇
エッジでラッチ部１２０の第３及び第４トランジスタＱ
１３，Ｑ１４を駆動させるための第６トランジスタＱ１
６で構成される。
１３を通して反転クロック信号ＣＫバーが印加され、コ
レクタは入力部１１０の第１及び第２トランジスタＱ１
１，Ｑ１２のエミッタに接続され、エミッタは電流源Ｉ
Ｅ１１に接続され、クロック信号ＣＫの下降エッジで入
力部１１０の第１及び第２トランジスタＱ１１，Ｑ１２
を駆動させるための第５トランジスタＱ１５と、ベース
に第４入力端ＩＮ１４を通してクロック信号ＣＫが印加
され、コレクタはラッチ部１２０の第３及び第４トラン
ジスタＱ１３，Ｑ１４のエミッタに接続され、エミッタ
は電流源ＩＥ１１に接続され、クロック信号ＣＫの上昇
エッジでラッチ部１２０の第３及び第４トランジスタＱ
１３，Ｑ１４を駆動させるための第６トランジスタＱ１
６で構成される。
【０００９】上記のような構成を持つＥＣＬ Ｄラッチ
回路１００の動作を説明すると次のようである。
回路１００の動作を説明すると次のようである。
【００１０】Ｄラッチ回路１００は第１入力端ＩＮ１１
を通して入力データＤを入力し、クロック信号ＣＫの下
降エッジで入力データＤを第１出力端ＯＵＴ１１から出
力信号Ｑとしてそのまま出力する。つづいて、クロック
信号ＣＫの上昇エッジで出力信号Ｑを入力し、クロック
信号ＣＫのその次の下降エッジまで出力信号Ｑをラッチ
する。
を通して入力データＤを入力し、クロック信号ＣＫの下
降エッジで入力データＤを第１出力端ＯＵＴ１１から出
力信号Ｑとしてそのまま出力する。つづいて、クロック
信号ＣＫの上昇エッジで出力信号Ｑを入力し、クロック
信号ＣＫのその次の下降エッジまで出力信号Ｑをラッチ
する。
【００１１】すなわち、クロック信号ＣＫがロー状態で
ある際、駆動部１３０のトランジスタＱ１６がオフさ
れ、ラッチ部１２０は動作しない。この際、反転クロッ
ク信号ＣＫバーはハイ状態になって駆動部１３０のトラ
ンジスタＱ１５はオンされる。したがって、ＥＣＬ Ｄ
ラッチ回路１００の出力信号Ｑ及び反転出力信号Ｑバー
は、第１入力端ＩＮ１１及び第２入力端ＩＮ１２を通し
て入力部１１０の第１及び第２トランジスタＱ１１，Ｑ
１２のベースに各々印加される入力データＤ及び反転入
力データＤバーによって決定される。
ある際、駆動部１３０のトランジスタＱ１６がオフさ
れ、ラッチ部１２０は動作しない。この際、反転クロッ
ク信号ＣＫバーはハイ状態になって駆動部１３０のトラ
ンジスタＱ１５はオンされる。したがって、ＥＣＬ Ｄ
ラッチ回路１００の出力信号Ｑ及び反転出力信号Ｑバー
は、第１入力端ＩＮ１１及び第２入力端ＩＮ１２を通し
て入力部１１０の第１及び第２トランジスタＱ１１，Ｑ
１２のベースに各々印加される入力データＤ及び反転入
力データＤバーによって決定される。
【００１２】すなわち、入力データＤがハイ状態である
と、入力部１１０の第１トランジスタＱ１１がオンさ
れ、第２出力端ＯＵＴ１２からロー状態の反転出力信号
Ｑバーが出力される。一方、反転入力データＤバーはロ
ー状態になり、トランジスタＱ１２がオフされ、第１出
力端ＯＵＴ１１からハイ状態の出力信号Ｑが出力され
る。
と、入力部１１０の第１トランジスタＱ１１がオンさ
れ、第２出力端ＯＵＴ１２からロー状態の反転出力信号
Ｑバーが出力される。一方、反転入力データＤバーはロ
ー状態になり、トランジスタＱ１２がオフされ、第１出
力端ＯＵＴ１１からハイ状態の出力信号Ｑが出力され
る。
【００１３】これとは異なる、入力データＤがロー状態
であると、第１トランジスタＱ１１がオフされ、ハイ状
態の反転入力データＤバーによってトランジスタＱ１２
はオンされる。従って、出力端ＯＵＴ１１，ＯＵＴ１２
から各々ロー状態及びハイ状態の出力信号Ｑ及び反転出
力信号Ｑバーが出力される。すなわち、入力データＤと
して印加されたハイ状態あるいはロー状態の信号が出力
信号Ｑとして出力端ＯＵＴ１１からそのまま出力され
る。
であると、第１トランジスタＱ１１がオフされ、ハイ状
態の反転入力データＤバーによってトランジスタＱ１２
はオンされる。従って、出力端ＯＵＴ１１，ＯＵＴ１２
から各々ロー状態及びハイ状態の出力信号Ｑ及び反転出
力信号Ｑバーが出力される。すなわち、入力データＤと
して印加されたハイ状態あるいはロー状態の信号が出力
信号Ｑとして出力端ＯＵＴ１１からそのまま出力され
る。
【００１４】次に、クロック信号ＣＫがハイ状態になる
と、駆動部１３０のトランジスタＱ１５がオフされて入
力部１１０が動作しないようになり、第１入力端ＩＮ１
１及び第２入力端ＩＮ１２を通して入力部１１０に印加
される入力データＤ及び反転入力データＤバーは出力状
態に全く影響を及ぼさないようになる。また、駆動部１
３０のトランジスタＱ１６がオンされて、第１及び第２
出力端ＯＵＴ１１，ＯＵＴ１２から出力される出力信号
Ｑ及び反転出力信号Ｑバーをラッチ部１２０がラッチす
るようになる。
と、駆動部１３０のトランジスタＱ１５がオフされて入
力部１１０が動作しないようになり、第１入力端ＩＮ１
１及び第２入力端ＩＮ１２を通して入力部１１０に印加
される入力データＤ及び反転入力データＤバーは出力状
態に全く影響を及ぼさないようになる。また、駆動部１
３０のトランジスタＱ１６がオンされて、第１及び第２
出力端ＯＵＴ１１，ＯＵＴ１２から出力される出力信号
Ｑ及び反転出力信号Ｑバーをラッチ部１２０がラッチす
るようになる。
【００１５】すなわち、出力端ＯＵＴ１１，ＯＵＴ１２
からハイ状態の出力信号Ｑ、そしてロー状態の反転出力
信号Ｑバーが各々出力される場合、ラッチ部１２０のト
ランジスタＱ１４はオフされ、トランジスタＱ１３はオ
ンされる。その結果、Ｄラッチ回路の出力信号Ｑ及び反
転出力信号Ｑバーはハイ状態とロー状態を各々維持する
ようになる。
からハイ状態の出力信号Ｑ、そしてロー状態の反転出力
信号Ｑバーが各々出力される場合、ラッチ部１２０のト
ランジスタＱ１４はオフされ、トランジスタＱ１３はオ
ンされる。その結果、Ｄラッチ回路の出力信号Ｑ及び反
転出力信号Ｑバーはハイ状態とロー状態を各々維持する
ようになる。
【００１６】そして、クロック信号ＣＫがハイ状態を維
持する間は駆動部１３０のトランジスタＱ１５は継続し
てオフ状態を維持するので、入力端ＩＮ１１，ＩＮ１２
に印加される入力データＤの変化は出力信号Ｑに少しも
影響を及ぼさないようになる。
持する間は駆動部１３０のトランジスタＱ１５は継続し
てオフ状態を維持するので、入力端ＩＮ１１，ＩＮ１２
に印加される入力データＤの変化は出力信号Ｑに少しも
影響を及ぼさないようになる。
【００１７】このように、従来のＤラッチ回路１００
は、入力端ＩＮ１１，ＩＮ１２を通して入力データＤ及
び反転入力データＤバーを入力し、クロック信号ＣＫの
下降エッジで出力端ＯＵＴ１１，ＯＵＴ１２に出力信号
Ｑ及び反転出力信号Ｑバーを各々出力し、クロック信号
ＣＫのロー状態を経て、クロック信号ＣＫの上昇エッジ
から次の下降エッジとなるときまで出力信号Ｑ及び反転
出力信号Ｑバーをラッチする。
は、入力端ＩＮ１１，ＩＮ１２を通して入力データＤ及
び反転入力データＤバーを入力し、クロック信号ＣＫの
下降エッジで出力端ＯＵＴ１１，ＯＵＴ１２に出力信号
Ｑ及び反転出力信号Ｑバーを各々出力し、クロック信号
ＣＫのロー状態を経て、クロック信号ＣＫの上昇エッジ
から次の下降エッジとなるときまで出力信号Ｑ及び反転
出力信号Ｑバーをラッチする。
【００１８】図９は図８の従来のＥＣＬ Ｄラッチ回路
において、入力端ＩＮ１１〜ＩＮ１４を通して印加され
る入力信号の電圧レベルを示したものであり、図３
（Ａ）は入力データＤの電圧レベル、図３（Ｂ）はクロ
ック信号ＣＫの電圧レベルを示す。
において、入力端ＩＮ１１〜ＩＮ１４を通して印加され
る入力信号の電圧レベルを示したものであり、図３
（Ａ）は入力データＤの電圧レベル、図３（Ｂ）はクロ
ック信号ＣＫの電圧レベルを示す。
【００１９】この図のように、入力データＤのバイアス
電圧ＶBB11はクロック信号ＣＫのバイアス電圧ＶBB12よ
りベース−エミッタ間の電圧ＶBEほど大きいレベルを持
つ。この際、バイアス電圧ＶBBというのは、入力データ
あるいはクロック信号のロジックスイング（logic swin
g)の中心レベルの電圧を言う。
電圧ＶBB11はクロック信号ＣＫのバイアス電圧ＶBB12よ
りベース−エミッタ間の電圧ＶBEほど大きいレベルを持
つ。この際、バイアス電圧ＶBBというのは、入力データ
あるいはクロック信号のロジックスイング（logic swin
g)の中心レベルの電圧を言う。
【００２０】通常、多段のＥＣＬ Ｄラッチ回路１００
が接続されたラッチ回路において、ＥＣＬ Ｄラッチ回
路は次の段のＥＣＬ Ｄラッチ回路の入力端に入力デー
タＤ，Ｄバーとクロック信号ＣＫ，ＣＫバーを供給する
ための入力信号発生部１４０を含む。
が接続されたラッチ回路において、ＥＣＬ Ｄラッチ回
路は次の段のＥＣＬ Ｄラッチ回路の入力端に入力デー
タＤ，Ｄバーとクロック信号ＣＫ，ＣＫバーを供給する
ための入力信号発生部１４０を含む。
【００２１】図１０は図８のＥＣＬ Ｄラッチ回路１０
０において、次の段のＥＣＬ Ｄラッチ回路の二つの入
力信号、すなわち入力データＤとクロック信号ＣＫを発
生するための入力信号発生部の回路図を示す。
０において、次の段のＥＣＬ Ｄラッチ回路の二つの入
力信号、すなわち入力データＤとクロック信号ＣＫを発
生するための入力信号発生部の回路図を示す。
【００２２】図１０のＥＣＬ Ｄラッチ回路１００の入
力信号発生部１４０は、ＥＣＬ Ｄラッチ回路１００の
出力端ＯＵＴ１１，ＯＵＴ１２から出力された出力信号
Ｑ及び反転出力信号Ｑバーを入力信号ＤＰと反転入力信
号ＤＰバーとして入力して、次の段のＥＣＬ Ｄラッチ
回路の入力データＤ″とクロック信号ＣＫ″を発生させ
る。
力信号発生部１４０は、ＥＣＬ Ｄラッチ回路１００の
出力端ＯＵＴ１１，ＯＵＴ１２から出力された出力信号
Ｑ及び反転出力信号Ｑバーを入力信号ＤＰと反転入力信
号ＤＰバーとして入力して、次の段のＥＣＬ Ｄラッチ
回路の入力データＤ″とクロック信号ＣＫ″を発生させ
る。
【００２３】このような入力信号発生部１４０は、第１
出力端ＯＵＴ１１から出力される出力信号Ｑを入力信号
ＤＰとして入力して、第１中心レベルＶBB11を持つ入力
データＤ″と第２中心レベルＶBB12を持つクロック信号
ＣＫ″を出力すると同時に、第２出力端ＯＵＴ１２から
出力される反転出力信号Ｑバーを反転入力信号ＤＰバー
として入力して第１中心レベルＶBB11を持つ反転入力デ
ータＤ″バーと第２中心レベルＶBB12を持つ反転クロッ
ク信号ＣＫ″バーを各々出力する。
出力端ＯＵＴ１１から出力される出力信号Ｑを入力信号
ＤＰとして入力して、第１中心レベルＶBB11を持つ入力
データＤ″と第２中心レベルＶBB12を持つクロック信号
ＣＫ″を出力すると同時に、第２出力端ＯＵＴ１２から
出力される反転出力信号Ｑバーを反転入力信号ＤＰバー
として入力して第１中心レベルＶBB11を持つ反転入力デ
ータＤ″バーと第２中心レベルＶBB12を持つ反転クロッ
ク信号ＣＫ″バーを各々出力する。
【００２４】入力信号発生部１４０は、第１出力端ＯＵ
Ｔ１１から出力される出力信号Ｑを入力信号ＤＰとして
入力して、第１中心レベルＶBB11を持つ入力データＤ″
と第２中心レベルＶBB12を持つクロック信号ＣＫ″を次
の段のＥＣＬ Ｄラッチ回路に供給するための第１入力
信号発生手段１４１と、第２出力端ＯＵＴ１２から出力
される反転出力信号Ｑバーを反転入力信号ＤＰバーとし
て入力して、第１中心レベルＶBB11を持つ反転入力デー
タＤ″バーと第２中心レベルＶBB12を持つ反転クロック
信号ＣＫ″バーを次の段のＥＣＬ Ｄラッチ回路に供給
するための第２入力信号発生手段１４２とからなってい
る。
Ｔ１１から出力される出力信号Ｑを入力信号ＤＰとして
入力して、第１中心レベルＶBB11を持つ入力データＤ″
と第２中心レベルＶBB12を持つクロック信号ＣＫ″を次
の段のＥＣＬ Ｄラッチ回路に供給するための第１入力
信号発生手段１４１と、第２出力端ＯＵＴ１２から出力
される反転出力信号Ｑバーを反転入力信号ＤＰバーとし
て入力して、第１中心レベルＶBB11を持つ反転入力デー
タＤ″バーと第２中心レベルＶBB12を持つ反転クロック
信号ＣＫ″バーを次の段のＥＣＬ Ｄラッチ回路に供給
するための第２入力信号発生手段１４２とからなってい
る。
【００２５】第１入力信号発生手段１４１は、ベースに
入力信号ＤＰとして第１出力端ＯＵＴ１１から出力され
る出力信号Ｑが印加され、コレクタに電源電圧Ｖccが印
加され、エミッタから第１中心レベルＶBB11を持つ入力
データＤ″を出力するＮＰＮ形の第７トランジスタＱ１
７と、一端が第７トランジスタＱ１７のエミッタに接続
され、他端が電流ソースＩＥ１２に接続され、この他端
から第２中心レベルＶBB12を持つクロック信号ＣＫ″を
出力する第３抵抗Ｒ１３で構成される。
入力信号ＤＰとして第１出力端ＯＵＴ１１から出力され
る出力信号Ｑが印加され、コレクタに電源電圧Ｖccが印
加され、エミッタから第１中心レベルＶBB11を持つ入力
データＤ″を出力するＮＰＮ形の第７トランジスタＱ１
７と、一端が第７トランジスタＱ１７のエミッタに接続
され、他端が電流ソースＩＥ１２に接続され、この他端
から第２中心レベルＶBB12を持つクロック信号ＣＫ″を
出力する第３抵抗Ｒ１３で構成される。
【００２６】第２入力信号発生手段１４２は、ベースに
反転入力信号ＤＰバーとして第２出力端ＯＵＴ１２から
出力される反転出力信号Ｑバーが印加され、コレクタに
電源電圧Ｖccが印加され、エミッタから第１中心レベル
ＶBB11を持つ反転入力データＤ″バーを出力するＮＰＮ
形の第８トランジスタＱ１８と、一端が第８トランジス
タＱ１８のエミッタに接続され、他端が電流ソース１１
３に接続され、この他端から第２中心レベルＶBB12を持
つ反転クロック信号ＣＫ″バーを出力する第４抵抗Ｒ１
４で構成される。
反転入力信号ＤＰバーとして第２出力端ＯＵＴ１２から
出力される反転出力信号Ｑバーが印加され、コレクタに
電源電圧Ｖccが印加され、エミッタから第１中心レベル
ＶBB11を持つ反転入力データＤ″バーを出力するＮＰＮ
形の第８トランジスタＱ１８と、一端が第８トランジス
タＱ１８のエミッタに接続され、他端が電流ソース１１
３に接続され、この他端から第２中心レベルＶBB12を持
つ反転クロック信号ＣＫ″バーを出力する第４抵抗Ｒ１
４で構成される。
【００２７】図９に示されたように、入力信号発生部１
４０から出力される入力データＤ″及び反転入力データ
Ｄ″バーの中心レベルＶBBはＶBB11であり、クロック信
号ＣＫ″及び反転クロック信号ＣＫ″バーの中心レベル
ＶBBはＶBB12であり、ＶBB12は入力データＤ″及び反転
入力データＤ″バーの中心レベルであるＶBB11よりＶBE
ほど小さい。すなわち、ＶBB12はＶBB11−ＶBEである。
４０から出力される入力データＤ″及び反転入力データ
Ｄ″バーの中心レベルＶBBはＶBB11であり、クロック信
号ＣＫ″及び反転クロック信号ＣＫ″バーの中心レベル
ＶBBはＶBB12であり、ＶBB12は入力データＤ″及び反転
入力データＤ″バーの中心レベルであるＶBB11よりＶBE
ほど小さい。すなわち、ＶBB12はＶBB11−ＶBEである。
【００２８】
【発明が解決しようとする課題】上記のようなＥＣＬ
Ｄラッチ回路はＥＣＬの利点である高速動作特性を得る
ことができた。しかし、従来のＥＣＬ Ｄラッチ回路は
高速動作特性を具備しているにもかかわらず、低電圧動
作においてそれの限界を示す問題点があった。
Ｄラッチ回路はＥＣＬの利点である高速動作特性を得る
ことができた。しかし、従来のＥＣＬ Ｄラッチ回路は
高速動作特性を具備しているにもかかわらず、低電圧動
作においてそれの限界を示す問題点があった。
【００２９】従来のＥＣＬ回路の低電圧動作の限界に関
して図１１を参照してより詳細に説明すると次のようで
ある。
して図１１を参照してより詳細に説明すると次のようで
ある。
【００３０】図１１は従来のＥＣＬ Ｄラッチ回路１０
０が従来の他のＥＣＬ Ｄラッチ回路１００′によって
駆動されるとする仮定下で示した図面であり、最小条件
を数値的に示してある。すなわち、図１１を参照する
と、前段のＥＣＬ Ｄラッチ回路１００′の入力信号発
生部１４０′から入力データＤ″とクロック信号ＣＫ″
が後段のＥＣＬ Ｄラッチ回路１００に供給されてい
る。
０が従来の他のＥＣＬ Ｄラッチ回路１００′によって
駆動されるとする仮定下で示した図面であり、最小条件
を数値的に示してある。すなわち、図１１を参照する
と、前段のＥＣＬ Ｄラッチ回路１００′の入力信号発
生部１４０′から入力データＤ″とクロック信号ＣＫ″
が後段のＥＣＬ Ｄラッチ回路１００に供給されてい
る。
【００３１】この際、ＮＰＮトランジスタのエミッタ−
ベース間の電圧ＶBEは０．８Ｖであり、コレクタ−エミ
ッタ間の電圧ＶCEは信号スイングを考慮して０．５Ｖに
設定する。
ベース間の電圧ＶBEは０．８Ｖであり、コレクタ−エミ
ッタ間の電圧ＶCEは信号スイングを考慮して０．５Ｖに
設定する。
【００３２】従来のＥＣＬ Ｄラッチ回路を駆動するた
めに要求される最小電圧ＶMIN を算出することにおい
て、前段のＥＣＬ Ｄラッチ回路１００′のラッチ部１
２０′の抵抗Ｒ１１′による電圧降下、前段のＥＣＬ
Ｄラッチ回路１００′の入力信号発生部１４０′の第８
トランジスタＱ１８′のベース−エミッタ間の電圧
ＶBE、ＥＣＬ Ｄラッチ回路１００の第１トランジスタ
Ｑ１１のベース−エミッタ間の電圧ＶBE、ＥＣＬ Ｄラ
ッチ回路１００の第５トランジスタＱ１５のコレクタ−
エミッタ間の電圧ＶCE及び電流源ＩＥ１１による電圧降
下を考慮しなければならない。
めに要求される最小電圧ＶMIN を算出することにおい
て、前段のＥＣＬ Ｄラッチ回路１００′のラッチ部１
２０′の抵抗Ｒ１１′による電圧降下、前段のＥＣＬ
Ｄラッチ回路１００′の入力信号発生部１４０′の第８
トランジスタＱ１８′のベース−エミッタ間の電圧
ＶBE、ＥＣＬ Ｄラッチ回路１００の第１トランジスタ
Ｑ１１のベース−エミッタ間の電圧ＶBE、ＥＣＬ Ｄラ
ッチ回路１００の第５トランジスタＱ１５のコレクタ−
エミッタ間の電圧ＶCE及び電流源ＩＥ１１による電圧降
下を考慮しなければならない。
【００３３】従来のＥＣＬ Ｄラッチ回路を駆動するた
めに要求される最小電圧ＶMIN は下記の式で表現され
る。 ＶMIN ＝0.4V(R11′）＋0.8V(Q18′）＋0.8V(Q11）＋0.
5V(Q15）＋0.5V(IE11)＝３．０Ｖ
めに要求される最小電圧ＶMIN は下記の式で表現され
る。 ＶMIN ＝0.4V(R11′）＋0.8V(Q18′）＋0.8V(Q11）＋0.
5V(Q15）＋0.5V(IE11)＝３．０Ｖ
【００３４】従って、従来のＥＣＬ Ｄラッチ回路を駆
動するために要求される最小電圧ＶMIN は３．０Ｖであ
るから、従来のＥＣＬ Ｄラッチ回路の電源電圧Ｖccは
３．０Ｖ以上の電圧が要求される。
動するために要求される最小電圧ＶMIN は３．０Ｖであ
るから、従来のＥＣＬ Ｄラッチ回路の電源電圧Ｖccは
３．０Ｖ以上の電圧が要求される。
【００３５】最近、ロジック電源が５．０Ｖから３．３
Ｖ、あるいはそれ以下に低下している趨勢から見ると、
従来のＥＣＬ Ｄラッチ回路の電源電圧Ｖccが３．０Ｖ
以上というのは、使用上大きな問題である。
Ｖ、あるいはそれ以下に低下している趨勢から見ると、
従来のＥＣＬ Ｄラッチ回路の電源電圧Ｖccが３．０Ｖ
以上というのは、使用上大きな問題である。
【００３６】本発明の目的は高速動作及び低電圧動作特
性を持つＥＣＬ Ｄラッチ回路及びこれを利用したＥＣ
Ｌ Ｄフリップフロップを提供することにある。
性を持つＥＣＬ Ｄラッチ回路及びこれを利用したＥＣ
Ｌ Ｄフリップフロップを提供することにある。
【００３７】
【課題を解決するための手段】本発明は上記課題を解決
し、上記目的を達成するために、外部から第１中心レベ
ルを持つ入力データを入力するための第１入力端と、外
部から第１中心レベルを持つ反転入力データを入力する
ための第２入力端と、外部から第２中心レベルを持つク
ロック信号を入力するための第３入力端と、出力信号を
出力するための第１出力端と、反転出力信号を出力する
ための第２出力端と、前記第１入力端及び第２入力端か
ら入力データ及び反転データを入力し、クロック信号の
下降エッジで前記第１出力端と第２出力端に出力信号及
び反転出力信号を出力する入力部と、前記入力部から前
記第１出力端及び第２出力端に出力された出力信号及び
反転出力信号をクロック信号の上昇エッジで入力し、ク
ロック信号の次の下降エッジまで出力信号及び反転出力
信号をラッチするためのラッチ部と、クロック信号の上
昇エッジから次の下降エッジまでラッチ部を駆動させる
ための駆動部と、前記入力部と前記駆動部の両方に接続
された電流源とを具備してなるＥＣＬ Ｄラッチ回路と
する。
し、上記目的を達成するために、外部から第１中心レベ
ルを持つ入力データを入力するための第１入力端と、外
部から第１中心レベルを持つ反転入力データを入力する
ための第２入力端と、外部から第２中心レベルを持つク
ロック信号を入力するための第３入力端と、出力信号を
出力するための第１出力端と、反転出力信号を出力する
ための第２出力端と、前記第１入力端及び第２入力端か
ら入力データ及び反転データを入力し、クロック信号の
下降エッジで前記第１出力端と第２出力端に出力信号及
び反転出力信号を出力する入力部と、前記入力部から前
記第１出力端及び第２出力端に出力された出力信号及び
反転出力信号をクロック信号の上昇エッジで入力し、ク
ロック信号の次の下降エッジまで出力信号及び反転出力
信号をラッチするためのラッチ部と、クロック信号の上
昇エッジから次の下降エッジまでラッチ部を駆動させる
ための駆動部と、前記入力部と前記駆動部の両方に接続
された電流源とを具備してなるＥＣＬ Ｄラッチ回路と
する。
【００３８】上記本発明のＥＣＬ Ｄラッチ回路は、第
１出力端から出力される出力信号を入力信号として入力
して第１中心レベルを持つ入力データ及び第２中心レベ
ルを持つクロック信号を発生すると同時に、第２出力端
から出力される反転出力信号を反転入力信号とし入力し
て第１中心レベルを持つ反転入力データを発生する入力
信号発生部を更に備えることができる。
１出力端から出力される出力信号を入力信号として入力
して第１中心レベルを持つ入力データ及び第２中心レベ
ルを持つクロック信号を発生すると同時に、第２出力端
から出力される反転出力信号を反転入力信号とし入力し
て第１中心レベルを持つ反転入力データを発生する入力
信号発生部を更に備えることができる。
【００３９】又、本発明は、第１ＥＣＬ Ｄラッチ回路
と第２ＥＣＬ Ｄラッチ回路を有するＥＣＬ Ｄフリッ
プフロップとし、第１ＥＣＬ Ｄラッチ回路は、外部か
ら第１中心レベルを持つ入力データを入力するための第
１入力端と、外部から第１中心レベルを持つ反転入力デ
ータを入力するための第２入力端と、外部から第２中心
レベルを持つクロック信号を入力するための第３入力端
と、出力信号を出力するための第１出力端と、反転出力
信号を出力するための第２出力端と、前記第１入力端及
び第２入力端から入力データ及び反転データを入力し、
クロック信号の下降エッジで前記第１出力端と第２出力
端に出力信号及び反転出力信号を出力する入力部と、こ
の入力部から前記第１出力端及び第２出力端に出力され
た出力信号及び反転出力信号をクロック信号の上昇エッ
ジで入力し、クロック信号の次の下降エッジまで出力信
号及び反転出力信号をラッチするためのラッチ部と、ク
ロック信号の上昇エッジから次の下降エッジまで前記ラ
ッチ部を駆動させるための駆動部と、前記入力部と前記
駆動部の両方に接続された電流源と、前記第１出力端と
前記第２出力端から出力信号及び反転出力信号を入力し
て第１中心レベルを持つ入力データ及び反転入力データ
並びに第２中心レベルを持つ反転クロック信号を発生す
るための入力信号発生部とを具備するものとし、前記第
２ＥＣＬ Ｄラッチ回路は、前記第１ＥＣＬ Ｄラッチ
回路の入力信号発生部から出力される第１中心レベルを
持つ入力データを入力するための第１入力端と、前記第
１ＥＣＬ Ｄラッチ回路の入力信号発生部から出力され
る第１中心レベルを持つ反転入力データを入力するため
の第２入力端と、前記第１ＥＣＬ Ｄラッチ回路の入力
信号発生部から出力される第２中心レベルを持つ反転ク
ロック信号を入力するための第３入力端と、出力信号を
出力するための第１出力端と、反転出力信号を出力する
ための第２出力端と、前記第１入力端及び第２入力端か
ら入力データ及び反転データを入力し、クロック信号の
下降エッジで前記第１出力端と第２出力端に出力信号及
び反転出力信号を出力する入力部と、この入力部から前
記第１出力端及び第２出力端に出力された出力信号及び
反転出力信号をクロック信号の上昇エッジで入力し、ク
ロック信号の次の下降エッジまで出力信号及び反転出力
信号をラッチするためのラッチ部と、クロック信号の上
昇エッジから次の下降エッジまで前記ラッチ部を駆動さ
せるための駆動部と、前記入力部と前記駆動部の両方に
接続された電流源とを具備するものとする。
と第２ＥＣＬ Ｄラッチ回路を有するＥＣＬ Ｄフリッ
プフロップとし、第１ＥＣＬ Ｄラッチ回路は、外部か
ら第１中心レベルを持つ入力データを入力するための第
１入力端と、外部から第１中心レベルを持つ反転入力デ
ータを入力するための第２入力端と、外部から第２中心
レベルを持つクロック信号を入力するための第３入力端
と、出力信号を出力するための第１出力端と、反転出力
信号を出力するための第２出力端と、前記第１入力端及
び第２入力端から入力データ及び反転データを入力し、
クロック信号の下降エッジで前記第１出力端と第２出力
端に出力信号及び反転出力信号を出力する入力部と、こ
の入力部から前記第１出力端及び第２出力端に出力され
た出力信号及び反転出力信号をクロック信号の上昇エッ
ジで入力し、クロック信号の次の下降エッジまで出力信
号及び反転出力信号をラッチするためのラッチ部と、ク
ロック信号の上昇エッジから次の下降エッジまで前記ラ
ッチ部を駆動させるための駆動部と、前記入力部と前記
駆動部の両方に接続された電流源と、前記第１出力端と
前記第２出力端から出力信号及び反転出力信号を入力し
て第１中心レベルを持つ入力データ及び反転入力データ
並びに第２中心レベルを持つ反転クロック信号を発生す
るための入力信号発生部とを具備するものとし、前記第
２ＥＣＬ Ｄラッチ回路は、前記第１ＥＣＬ Ｄラッチ
回路の入力信号発生部から出力される第１中心レベルを
持つ入力データを入力するための第１入力端と、前記第
１ＥＣＬ Ｄラッチ回路の入力信号発生部から出力され
る第１中心レベルを持つ反転入力データを入力するため
の第２入力端と、前記第１ＥＣＬ Ｄラッチ回路の入力
信号発生部から出力される第２中心レベルを持つ反転ク
ロック信号を入力するための第３入力端と、出力信号を
出力するための第１出力端と、反転出力信号を出力する
ための第２出力端と、前記第１入力端及び第２入力端か
ら入力データ及び反転データを入力し、クロック信号の
下降エッジで前記第１出力端と第２出力端に出力信号及
び反転出力信号を出力する入力部と、この入力部から前
記第１出力端及び第２出力端に出力された出力信号及び
反転出力信号をクロック信号の上昇エッジで入力し、ク
ロック信号の次の下降エッジまで出力信号及び反転出力
信号をラッチするためのラッチ部と、クロック信号の上
昇エッジから次の下降エッジまで前記ラッチ部を駆動さ
せるための駆動部と、前記入力部と前記駆動部の両方に
接続された電流源とを具備するものとする。
【００４０】本発明のＥＣＬ Ｄラッチ回路は、クロッ
ク信号の中心レベルを入力データの中心レベルより例え
ば０．２Ｖ高く設定し、データ入力部と駆動部を並列に
接続し、一つのクロック信号だけで駆動することによ
り、ＥＣＬ Ｄラッチ回路の低電圧動作を可能にする。
ク信号の中心レベルを入力データの中心レベルより例え
ば０．２Ｖ高く設定し、データ入力部と駆動部を並列に
接続し、一つのクロック信号だけで駆動することによ
り、ＥＣＬ Ｄラッチ回路の低電圧動作を可能にする。
【００４１】図１を参照して具体的に説明すると、本発
明の新規なＥＣＬ Ｄラッチ回路は、第１中心レベルＶ
BB21を持つ入力データＤを入力するための第１入力端Ｉ
Ｎ２１と、第１中心レベルＶBB21を持つ反転入力データ
Ｄバーを入力するための第２入力端ＩＮ２２と、第２中
心レベルＶBB22を持つクロック信号ＣＫを入力するため
の第３入力端ＩＮ２３を具備し、クロック信号ＣＫの中
心レベルＶBB22を入力データＤの中心レベルＶBB21より
０．２Ｖ高く設定する。これによって、従来のＥＣＬ
Ｄラッチ回路においては図８のように２つの差動増幅部
すなわち、入力部１１０と駆動部１３０を構成する２つ
の差動増幅部が直列に接続される構造によって低電圧限
界を示したが、本発明のＥＣＬ Ｄラッチ回路において
は図１のように入力部２１０と駆動部２３０が並列に接
続される構造を持つ。従って、本発明では入力部２１０
と並列に接続され、クロック信号ＣＫによって駆動され
る一つのトランジスタＱ２５だけで入力部２１０とラッ
チ部２２０をコントロールしてＥＣＬ Ｄラッチ回路の
低電圧動作を可能にする。
明の新規なＥＣＬ Ｄラッチ回路は、第１中心レベルＶ
BB21を持つ入力データＤを入力するための第１入力端Ｉ
Ｎ２１と、第１中心レベルＶBB21を持つ反転入力データ
Ｄバーを入力するための第２入力端ＩＮ２２と、第２中
心レベルＶBB22を持つクロック信号ＣＫを入力するため
の第３入力端ＩＮ２３を具備し、クロック信号ＣＫの中
心レベルＶBB22を入力データＤの中心レベルＶBB21より
０．２Ｖ高く設定する。これによって、従来のＥＣＬ
Ｄラッチ回路においては図８のように２つの差動増幅部
すなわち、入力部１１０と駆動部１３０を構成する２つ
の差動増幅部が直列に接続される構造によって低電圧限
界を示したが、本発明のＥＣＬ Ｄラッチ回路において
は図１のように入力部２１０と駆動部２３０が並列に接
続される構造を持つ。従って、本発明では入力部２１０
と並列に接続され、クロック信号ＣＫによって駆動され
る一つのトランジスタＱ２５だけで入力部２１０とラッ
チ部２２０をコントロールしてＥＣＬ Ｄラッチ回路の
低電圧動作を可能にする。
【００４２】
【発明の実施の形態】以下本発明によるＥＣＬ Ｄラッ
チ回路及びこれを利用したＥＣＬ Ｄフリップフロップ
の実施の形態を添付図面を参照して詳細に説明する。
チ回路及びこれを利用したＥＣＬ Ｄフリップフロップ
の実施の形態を添付図面を参照して詳細に説明する。
【００４３】図１は本発明の実施の形態によるＥＣＬ
Ｄラッチ回路を示す回路図である。この図１を参照する
と、本発明のＥＣＬ Ｄラッチ回路２００は、外部から
第１中心レベルＶBB21を持つ入力データＤを入力するた
めの第１入力端ＩＮ２１と、外部から第１中心レベルＶ
BB21を持つ反転入力データＤバーを入力するための第２
入力端ＩＮ２２と、外部から第１中心レベルＶBB21より
高い第２中心レベルＶBB22を持つクロック信号ＣＫを入
力するための第３入力端ＩＮ２３と、出力信号Ｑを出力
するための第１出力端ＯＵＴ２１と、反転出力信号Ｑバ
ーを出力するための第２出力端ＯＵＴ２２を含む。
Ｄラッチ回路を示す回路図である。この図１を参照する
と、本発明のＥＣＬ Ｄラッチ回路２００は、外部から
第１中心レベルＶBB21を持つ入力データＤを入力するた
めの第１入力端ＩＮ２１と、外部から第１中心レベルＶ
BB21を持つ反転入力データＤバーを入力するための第２
入力端ＩＮ２２と、外部から第１中心レベルＶBB21より
高い第２中心レベルＶBB22を持つクロック信号ＣＫを入
力するための第３入力端ＩＮ２３と、出力信号Ｑを出力
するための第１出力端ＯＵＴ２１と、反転出力信号Ｑバ
ーを出力するための第２出力端ＯＵＴ２２を含む。
【００４４】又、本発明のＥＣＬ Ｄラッチ回路２００
は、第１入力端ＩＮ２１及び第２入力端ＩＮ２２から入
力データＤ及び反転入力データＤバーを入力し、クロッ
ク信号ＣＫの下降エッジで第１出力端ＯＵＴ２１と第２
出力端ＯＵＴ２２に出力信号Ｑ及び反転出力信号Ｑバー
を出力する入力部２１０と、この入力部２１０から第１
出力端ＯＵＴ２１及び第２出力端ＯＵＴ２２に出力され
た出力信号Ｑ及び反転出力信号Ｑバーをクロック信号Ｃ
Ｋの上昇エッジで入力し、クロック信号ＣＫの次の下降
エッジまで出力信号Ｑ及び反転出力信号Ｑバーをラッチ
するためのラッチ部２２０と、クロック信号ＣＫのハイ
状態の間（上昇エッジから次の下降エッジまで）ラッチ
部２２０を駆動させるための駆動部２３０と、入力部２
１０と駆動部２３０の両方に接続された電流源ＩＥ２１
を含む。
は、第１入力端ＩＮ２１及び第２入力端ＩＮ２２から入
力データＤ及び反転入力データＤバーを入力し、クロッ
ク信号ＣＫの下降エッジで第１出力端ＯＵＴ２１と第２
出力端ＯＵＴ２２に出力信号Ｑ及び反転出力信号Ｑバー
を出力する入力部２１０と、この入力部２１０から第１
出力端ＯＵＴ２１及び第２出力端ＯＵＴ２２に出力され
た出力信号Ｑ及び反転出力信号Ｑバーをクロック信号Ｃ
Ｋの上昇エッジで入力し、クロック信号ＣＫの次の下降
エッジまで出力信号Ｑ及び反転出力信号Ｑバーをラッチ
するためのラッチ部２２０と、クロック信号ＣＫのハイ
状態の間（上昇エッジから次の下降エッジまで）ラッチ
部２２０を駆動させるための駆動部２３０と、入力部２
１０と駆動部２３０の両方に接続された電流源ＩＥ２１
を含む。
【００４５】入力部２１０は、ベースに第１入力端ＩＮ
２１を通して外部から第１中心レベルＶBB21を持つ入力
データＤが印加され、エミッタは電流源ＩＥ２１に接続
され、コレクタから第２出力端ＯＵＴ２２に反転出力信
号Ｑバーを出力するための第１トランジスタＱ２１と、
ベースに第２入力端ＩＮ２２を通して外部から第１中心
レベルＶBB21を持つ反転入力データＤバーが印加され、
エミッタは電流源ＩＥ２１に接続され、コレクタから第
１出力端ＯＵＴ２１に出力信号Ｑを出力するための第２
トランジスタＱ２２と、一端が第１及びＱ２１のコレク
タに接続され、他端に電源電圧Ｖccが印加される第１抵
抗Ｒ２１で構成される。
２１を通して外部から第１中心レベルＶBB21を持つ入力
データＤが印加され、エミッタは電流源ＩＥ２１に接続
され、コレクタから第２出力端ＯＵＴ２２に反転出力信
号Ｑバーを出力するための第１トランジスタＱ２１と、
ベースに第２入力端ＩＮ２２を通して外部から第１中心
レベルＶBB21を持つ反転入力データＤバーが印加され、
エミッタは電流源ＩＥ２１に接続され、コレクタから第
１出力端ＯＵＴ２１に出力信号Ｑを出力するための第２
トランジスタＱ２２と、一端が第１及びＱ２１のコレク
タに接続され、他端に電源電圧Ｖccが印加される第１抵
抗Ｒ２１で構成される。
【００４６】ラッチ部２２０は、ベースに第１出力端Ｏ
ＵＴ２１の出力信号Ｑが印加され、コレクタに第２出力
端ＯＵＴ２２の反転出力信号Ｑバーが印加され、エミッ
タは駆動部２３０に接続され、第２出力端ＯＵＴ２２に
出力される反転出力信号Ｑバーをラッチするための第３
トランジスタＱ２３と、ベースに第２出力端ＯＵＴ２２
の反転出力信号Ｑバーが印加され、コレクタに第１出力
端ＯＵＴ２１の出力信号Ｑが印加され、エミッタは駆動
部２３０に接続され、第１出力端ＯＵＴ２１の出力信号
Ｑをラッチするための第４トランジスタＱ２４と、一端
が第４トランジスタＱ２４のコレクタに接続され、他端
に電源電圧Ｖccが印加される第２抵抗Ｒ２２で構成され
る。
ＵＴ２１の出力信号Ｑが印加され、コレクタに第２出力
端ＯＵＴ２２の反転出力信号Ｑバーが印加され、エミッ
タは駆動部２３０に接続され、第２出力端ＯＵＴ２２に
出力される反転出力信号Ｑバーをラッチするための第３
トランジスタＱ２３と、ベースに第２出力端ＯＵＴ２２
の反転出力信号Ｑバーが印加され、コレクタに第１出力
端ＯＵＴ２１の出力信号Ｑが印加され、エミッタは駆動
部２３０に接続され、第１出力端ＯＵＴ２１の出力信号
Ｑをラッチするための第４トランジスタＱ２４と、一端
が第４トランジスタＱ２４のコレクタに接続され、他端
に電源電圧Ｖccが印加される第２抵抗Ｒ２２で構成され
る。
【００４７】駆動部２３０は、ベースに第３入力端ＩＮ
１３を通して外部から第２中心レベルＶBB22を持つクロ
ック信号ＣＫが印加され、コレクタはラッチ部２２０の
第３及び第４トランジスタＱ２３，Ｑ２４のエミッタに
接続され、エミッタは電流源ＩＥ２１に接続され、クロ
ック信号ＣＫのハイ状態の間（クロック信号の上昇エッ
ジから次の下降エッジの時まで）ラッチ部２２０を駆動
させるための第５トランジスタＱ２５で構成される。こ
の第５トランジスタＱ２５は、以上のような接続関係に
より、入力部２１０の第１および第２トランジスタＱ２
１，Ｑ２２に対して並列に接続される。
１３を通して外部から第２中心レベルＶBB22を持つクロ
ック信号ＣＫが印加され、コレクタはラッチ部２２０の
第３及び第４トランジスタＱ２３，Ｑ２４のエミッタに
接続され、エミッタは電流源ＩＥ２１に接続され、クロ
ック信号ＣＫのハイ状態の間（クロック信号の上昇エッ
ジから次の下降エッジの時まで）ラッチ部２２０を駆動
させるための第５トランジスタＱ２５で構成される。こ
の第５トランジスタＱ２５は、以上のような接続関係に
より、入力部２１０の第１および第２トランジスタＱ２
１，Ｑ２２に対して並列に接続される。
【００４８】図２（Ａ）及び（Ｂ）は図１の本発明のＥ
ＣＬ Ｄラッチ回路に印加される二つの入力信号すなわ
ち、入力データＤとクロック信号ＣＫの電圧レベルを各
々示す図である。
ＣＬ Ｄラッチ回路に印加される二つの入力信号すなわ
ち、入力データＤとクロック信号ＣＫの電圧レベルを各
々示す図である。
【００４９】図２（Ａ）及び（Ｂ）を参照すると、入力
データＤはクロック信号ＣＫより中心レベルの電圧が
０．２Ｖ小さい電圧レベルを持つ。すなわち、クロック
信号ＣＫの中心レベルＶBB22の電圧は入力データＤの中
心レベルＶBB21の電圧より０．２Ｖ大きい。そして、ク
ロック信号ＣＫのローレベル電圧は入力データＤの中心
レベルＶBB21の電圧と同一である。
データＤはクロック信号ＣＫより中心レベルの電圧が
０．２Ｖ小さい電圧レベルを持つ。すなわち、クロック
信号ＣＫの中心レベルＶBB22の電圧は入力データＤの中
心レベルＶBB21の電圧より０．２Ｖ大きい。そして、ク
ロック信号ＣＫのローレベル電圧は入力データＤの中心
レベルＶBB21の電圧と同一である。
【００５０】図３は本発明の実施の形態による入力信号
発生部２４０の詳細回路図を示す。この入力信号発生部
２４０は、多段のＥＣＬ Ｄラッチ回路が直列接続され
る場合に、次の段のＥＣＬ Ｄラッチ回路の入力端に入
力データＤ′，Ｄ′バーとクロック信号ＣＫ′を供給す
るための回路である。
発生部２４０の詳細回路図を示す。この入力信号発生部
２４０は、多段のＥＣＬ Ｄラッチ回路が直列接続され
る場合に、次の段のＥＣＬ Ｄラッチ回路の入力端に入
力データＤ′，Ｄ′バーとクロック信号ＣＫ′を供給す
るための回路である。
【００５１】図３を参照すると、本発明の実施の形態に
よるＥＣＬ Ｄラッチ回路２００の入力信号発生部２４
０は、ＥＣＬ Ｄラッチ回路２００の第１及び第２出力
端ＯＵＴ２１，ＯＵＴ２２から出力された出力信号Ｑ及
び反転出力信号Ｑバーを入力信号ＤＰと反転入力信号Ｄ
Ｐバーとして入力して、第１中心レベルＶBB21を持つ入
力データＤ′及び反転入力データＤ′バーと第２中心レ
ベルＶBB22を持つクロック信号ＣＫ′を次の段のＥＣＬ
Ｄラッチ回路に供給する。
よるＥＣＬ Ｄラッチ回路２００の入力信号発生部２４
０は、ＥＣＬ Ｄラッチ回路２００の第１及び第２出力
端ＯＵＴ２１，ＯＵＴ２２から出力された出力信号Ｑ及
び反転出力信号Ｑバーを入力信号ＤＰと反転入力信号Ｄ
Ｐバーとして入力して、第１中心レベルＶBB21を持つ入
力データＤ′及び反転入力データＤ′バーと第２中心レ
ベルＶBB22を持つクロック信号ＣＫ′を次の段のＥＣＬ
Ｄラッチ回路に供給する。
【００５２】入力信号発生部２４０は、第１出力端ＯＵ
Ｔ２１から出力される出力信号Ｑを入力信号ＤＰとして
入力して、第１中心レベルＶBB21を持つ入力データＤ′
及び第２中心レベルＶBB22を持つクロック信号ＣＫ′を
次の段のＥＣＬ Ｄラッチ回路に供給するための第１入
力信号発生手段２４１と、第２出力端ＯＵＴ２２から出
力される反転出力信号Ｑバーを反転入力信号ＤＰバーと
して入力して第１中心レベルＶBB21を持つ反転入力デー
タＤバーを発生するための第２入力信号発生手段２４２
からなっている。
Ｔ２１から出力される出力信号Ｑを入力信号ＤＰとして
入力して、第１中心レベルＶBB21を持つ入力データＤ′
及び第２中心レベルＶBB22を持つクロック信号ＣＫ′を
次の段のＥＣＬ Ｄラッチ回路に供給するための第１入
力信号発生手段２４１と、第２出力端ＯＵＴ２２から出
力される反転出力信号Ｑバーを反転入力信号ＤＰバーと
して入力して第１中心レベルＶBB21を持つ反転入力デー
タＤバーを発生するための第２入力信号発生手段２４２
からなっている。
【００５３】第１入力信号発生手段２４１は、第１出力
端ＯＵＴ２１から出力される出力信号Ｑが入力信号ＤＰ
としてベースに印加され、コレクタに電源電圧Ｖccが印
加され、エミッタから第２中心レベルＶBB22を持つクロ
ック信号ＣＫ′を発生するためのＮＰＮ形の第６トラン
ジスタＱ２６と、一端が第６トランジスタＱ２６のエミ
ッタに接続され、他端が電流ソースＩＥ２２に接続さ
れ、他端から第１中心レベルＶBB21を持つ入力データ
Ｄ′を次の段のＥＣＬ Ｄラッチ回路に供給するための
第３抵抗Ｒ２３で構成される。
端ＯＵＴ２１から出力される出力信号Ｑが入力信号ＤＰ
としてベースに印加され、コレクタに電源電圧Ｖccが印
加され、エミッタから第２中心レベルＶBB22を持つクロ
ック信号ＣＫ′を発生するためのＮＰＮ形の第６トラン
ジスタＱ２６と、一端が第６トランジスタＱ２６のエミ
ッタに接続され、他端が電流ソースＩＥ２２に接続さ
れ、他端から第１中心レベルＶBB21を持つ入力データ
Ｄ′を次の段のＥＣＬ Ｄラッチ回路に供給するための
第３抵抗Ｒ２３で構成される。
【００５４】又、第２入力信号発生手段２４２は、第２
出力端ＯＵＴ２２から出力された反転出力信号Ｑバーが
反転入力信号ＤＰバーとしてベースに印加され、電源電
圧Ｖccがコレクタに印加されるＮＰＮ形の第７トランジ
スタＱ２７と、この第７トランジスタＱ２７のエミッタ
に一端が接続され、他端が電流源ＩＥ２３に接続され、
かつ他端から第１中心レベルＶBB21を持つ反転入力デー
タＤ′バーを次の段のＥＣＬ Ｄラッチ回路に供給する
ための第４抵抗Ｒ２４で構成される。
出力端ＯＵＴ２２から出力された反転出力信号Ｑバーが
反転入力信号ＤＰバーとしてベースに印加され、電源電
圧Ｖccがコレクタに印加されるＮＰＮ形の第７トランジ
スタＱ２７と、この第７トランジスタＱ２７のエミッタ
に一端が接続され、他端が電流源ＩＥ２３に接続され、
かつ他端から第１中心レベルＶBB21を持つ反転入力デー
タＤ′バーを次の段のＥＣＬ Ｄラッチ回路に供給する
ための第４抵抗Ｒ２４で構成される。
【００５５】以下図１に示された本発明の実施の形態に
よるＥＣＬ Ｄラッチ回路の動作を説明すると次のよう
である。
よるＥＣＬ Ｄラッチ回路の動作を説明すると次のよう
である。
【００５６】クロック信号ＣＫがロー状態である場合に
は、図２に示されるように、クロック信号ＣＫの中心レ
ベルＶBB22が入力データＤの中心レベルＶBB21より０．
２Ｖ高くて、クロック信号ＣＫのロー状態の電圧が入力
データＤの中心レベルＶBB21と同一になる。
は、図２に示されるように、クロック信号ＣＫの中心レ
ベルＶBB22が入力データＤの中心レベルＶBB21より０．
２Ｖ高くて、クロック信号ＣＫのロー状態の電圧が入力
データＤの中心レベルＶBB21と同一になる。
【００５７】従って、クロック信号ＣＫの下降エッジで
駆動部２３０のトランジスタＱ２５がオフされる。そし
て、トランジスタＱ２５がオフされることによってラッ
チ部２２０のトランジスタＱ２３，Ｑ２４もオフされ
る。また、入力部２１０は、入力データＤあるいは反転
入力データＤバーの状態によってトランジスタＱ２１，
Ｑ２２がオン、オフされて、入力データＤ及び反転入力
データＤバーが出力端ＯＵＴ２１，ＯＵＴ２２を通して
そのまま出力信号Ｑ及び反転出力信号Ｑバーとして出力
するようになる。
駆動部２３０のトランジスタＱ２５がオフされる。そし
て、トランジスタＱ２５がオフされることによってラッ
チ部２２０のトランジスタＱ２３，Ｑ２４もオフされ
る。また、入力部２１０は、入力データＤあるいは反転
入力データＤバーの状態によってトランジスタＱ２１，
Ｑ２２がオン、オフされて、入力データＤ及び反転入力
データＤバーが出力端ＯＵＴ２１，ＯＵＴ２２を通して
そのまま出力信号Ｑ及び反転出力信号Ｑバーとして出力
するようになる。
【００５８】たとえば、入力データＤ及び反転入力デー
タＤバーが各々ハイ状態あるいはロー状態である場合、
入力部２１０のトランジスタＱ２１はオンされ、トラン
ジスタＱ２２はオフされる。従って、ＥＣＬ Ｄラッチ
回路の出力信号Ｑ及び反転出力信号Ｑバーは各々ハイ状
態及びロー状態になる。
タＤバーが各々ハイ状態あるいはロー状態である場合、
入力部２１０のトランジスタＱ２１はオンされ、トラン
ジスタＱ２２はオフされる。従って、ＥＣＬ Ｄラッチ
回路の出力信号Ｑ及び反転出力信号Ｑバーは各々ハイ状
態及びロー状態になる。
【００５９】つづいて、クロック信号ＣＫがハイ状態で
ある場合には、図２に示されるようにクロック信号ＣＫ
がハイ状態の間、入力データＤの電圧レベルはロー電圧
になることによって、入力データＤの状態に関係なく入
力部２１０のトランジスタＱ２１，Ｑ２２はオフされ
る。その結果、ＥＣＬ Ｄラッチ回路２００の出力信号
Ｑ及び反転出力信号Ｑバーは入力端ＩＮ２１，ＩＮ２２
を通して入力部２１０に印加される入力データの影響を
受けないようになる。
ある場合には、図２に示されるようにクロック信号ＣＫ
がハイ状態の間、入力データＤの電圧レベルはロー電圧
になることによって、入力データＤの状態に関係なく入
力部２１０のトランジスタＱ２１，Ｑ２２はオフされ
る。その結果、ＥＣＬ Ｄラッチ回路２００の出力信号
Ｑ及び反転出力信号Ｑバーは入力端ＩＮ２１，ＩＮ２２
を通して入力部２１０に印加される入力データの影響を
受けないようになる。
【００６０】また、クロック信号ＣＫの上昇エッジで駆
動部２３０のトランジスタＱ２５がオンしてラッチ部２
２０が動作し、出力端ＯＵＴ２１，ＯＵＴ２２の出力信
号Ｑ及び反転出力信号Ｑバーをラッチ部２２０に入力す
るようになる。そしてＥＣＬＤラッチ回路の出力信号Ｑ
及び反転出力信号Ｑバーが各々ハイ状態及びロー状態で
ある場合には、ラッチ部２２０のトランジスタＱ２３は
オンされ、トランジスタＱ２４はオフされる。その結
果、ＥＣＬ Ｄラッチ回路はクロック信号ＣＫの次の下
降エッジまで、すなわちクロック信号ＣＫのハイ状態の
間、出力端ＯＵＴ２１，ＯＵＴ２２の出力信号Ｑ及び反
転出力信号Ｑバーをハイ状態及びロー状態にラッチする
ようになる。
動部２３０のトランジスタＱ２５がオンしてラッチ部２
２０が動作し、出力端ＯＵＴ２１，ＯＵＴ２２の出力信
号Ｑ及び反転出力信号Ｑバーをラッチ部２２０に入力す
るようになる。そしてＥＣＬＤラッチ回路の出力信号Ｑ
及び反転出力信号Ｑバーが各々ハイ状態及びロー状態で
ある場合には、ラッチ部２２０のトランジスタＱ２３は
オンされ、トランジスタＱ２４はオフされる。その結
果、ＥＣＬ Ｄラッチ回路はクロック信号ＣＫの次の下
降エッジまで、すなわちクロック信号ＣＫのハイ状態の
間、出力端ＯＵＴ２１，ＯＵＴ２２の出力信号Ｑ及び反
転出力信号Ｑバーをハイ状態及びロー状態にラッチする
ようになる。
【００６１】上記したように、本発明のＥＣＬ Ｄラッ
チ回路２００は、クロック信号ＣＫのロー状態の間、入
力データＤを入力して出力信号Ｑを出力し、クロック信
号ＣＫのハイ状態の間、出力信号Ｑをラッチする一連の
動作を反復する。すなわち、クロック信号ＣＫがロー状
態である場合には入力部２１０が動作して入力データＤ
の状態によって出力信号Ｑを出力するようになり、クロ
ック信号ＣＫがハイ状態である場合にはラッチ部２２０
が動作し、出力された出力信号Ｑをクロック信号ＣＫの
次の下降エッジの時までラッチするようになる。
チ回路２００は、クロック信号ＣＫのロー状態の間、入
力データＤを入力して出力信号Ｑを出力し、クロック信
号ＣＫのハイ状態の間、出力信号Ｑをラッチする一連の
動作を反復する。すなわち、クロック信号ＣＫがロー状
態である場合には入力部２１０が動作して入力データＤ
の状態によって出力信号Ｑを出力するようになり、クロ
ック信号ＣＫがハイ状態である場合にはラッチ部２２０
が動作し、出力された出力信号Ｑをクロック信号ＣＫの
次の下降エッジの時までラッチするようになる。
【００６２】本発明の実施の形態によるＥＣＬ Ｄラッ
チ回路の低電圧動作の限界に関して図４を参照して説明
すると、次のようである。図４は本発明のＥＣＬ Ｄラ
ッチ回路２００が本発明のその他のＥＣＬ Ｄラッチ回
路２００′によって駆動されるという仮定下で例示した
図面であり、最小条件を数値的に示してある。
チ回路の低電圧動作の限界に関して図４を参照して説明
すると、次のようである。図４は本発明のＥＣＬ Ｄラ
ッチ回路２００が本発明のその他のＥＣＬ Ｄラッチ回
路２００′によって駆動されるという仮定下で例示した
図面であり、最小条件を数値的に示してある。
【００６３】その際、ＮＰＮトランジスタのエミッタ−
ベース間の電圧ＶBEは０．８Ｖであり、コレクタ−エミ
ッタ間の電圧ＶCEは信号スイングを考慮して０．５Ｖに
設定する。そして、本発明のＥＣＬ Ｄラッチ回路２０
０が前段の他のＥＣＬ Ｄラッチ回路２００′によって
駆動されるので、前段のＥＣＬ Ｄラッチ回路２００′
の入力信号発生部２４０′は第１出力端ＯＵＴ２１から
の出力信号Ｑ及び第２出力端ＯＵＴ２２からの反転出力
信号Ｑバーを各々入力信号ＤＰ及び反転入力信号ＤＰバ
ーして、ＥＣＬ Ｄラッチ回路２００の入力データＤ′
及び反転入力データＤ′バーとクロック信号ＣＫ′を発
生するようになる。なお、図４において、電流パスＰＡ
が反転入力データＤ′バーがベースに印加されるトラン
ジスタＱ２２とは無関係に形成されるので、入力信号発
生部２４０′中、反転入力データＤ′バーを発生するた
めの第２入力信号発生手段２４２′は図示を省略した。
ベース間の電圧ＶBEは０．８Ｖであり、コレクタ−エミ
ッタ間の電圧ＶCEは信号スイングを考慮して０．５Ｖに
設定する。そして、本発明のＥＣＬ Ｄラッチ回路２０
０が前段の他のＥＣＬ Ｄラッチ回路２００′によって
駆動されるので、前段のＥＣＬ Ｄラッチ回路２００′
の入力信号発生部２４０′は第１出力端ＯＵＴ２１から
の出力信号Ｑ及び第２出力端ＯＵＴ２２からの反転出力
信号Ｑバーを各々入力信号ＤＰ及び反転入力信号ＤＰバ
ーして、ＥＣＬ Ｄラッチ回路２００の入力データＤ′
及び反転入力データＤ′バーとクロック信号ＣＫ′を発
生するようになる。なお、図４において、電流パスＰＡ
が反転入力データＤ′バーがベースに印加されるトラン
ジスタＱ２２とは無関係に形成されるので、入力信号発
生部２４０′中、反転入力データＤ′バーを発生するた
めの第２入力信号発生手段２４２′は図示を省略した。
【００６４】従って、本発明のＥＣＬ Ｄラッチ回路を
駆動するために要求される最小電圧ＶMIN の算出におい
て、第１電流パスＰＡの場合には、前段のＥＣＬ Ｄラ
ッチ回路２００′の第２抵抗Ｒ２２′による電圧降下、
前段のＥＣＬ Ｄラッチ回路２００′の入力信号発生部
２４０′の第６トランジスタＱ２６′のベース−エミッ
タ間の電圧ＶBE、前段のＥＣＬ Ｄラッチ回路２００′
の入力信号発生部２４０′の抵抗Ｒ２３′による電圧降
下、ＥＣＬ Ｄラッチ回路２００の第１トランジスタＱ
２１のベース−エミッタ間の電圧ＶBE、電流源ＩＥ２１
による電圧降下を考慮しなければならない。
駆動するために要求される最小電圧ＶMIN の算出におい
て、第１電流パスＰＡの場合には、前段のＥＣＬ Ｄラ
ッチ回路２００′の第２抵抗Ｒ２２′による電圧降下、
前段のＥＣＬ Ｄラッチ回路２００′の入力信号発生部
２４０′の第６トランジスタＱ２６′のベース−エミッ
タ間の電圧ＶBE、前段のＥＣＬ Ｄラッチ回路２００′
の入力信号発生部２４０′の抵抗Ｒ２３′による電圧降
下、ＥＣＬ Ｄラッチ回路２００の第１トランジスタＱ
２１のベース−エミッタ間の電圧ＶBE、電流源ＩＥ２１
による電圧降下を考慮しなければならない。
【００６５】又、第２電流パスＰＢの場合には、ＥＣＬ
Ｄラッチ回路２００の第２抵抗Ｒ２２による電圧降
下、ＥＣＬ Ｄラッチ回路２００のラッチ部２２０の第
４トランジスタＱ２４のベース−エミッタ間の電圧
ＶBE、ＥＣＬ Ｄラッチ回路２００の駆動部２３０の第
５トランジスタＱ２５のコレクタ−エミッタ間の電圧Ｖ
CE、電流源ＩＥ２１による電圧降下を考慮しなければな
らない。
Ｄラッチ回路２００の第２抵抗Ｒ２２による電圧降
下、ＥＣＬ Ｄラッチ回路２００のラッチ部２２０の第
４トランジスタＱ２４のベース−エミッタ間の電圧
ＶBE、ＥＣＬ Ｄラッチ回路２００の駆動部２３０の第
５トランジスタＱ２５のコレクタ−エミッタ間の電圧Ｖ
CE、電流源ＩＥ２１による電圧降下を考慮しなければな
らない。
【００６６】したがって、本発明のＥＣＬ Ｄラッチ回
路２００を駆動するために要求される最小電圧ＶMIN は
下記の式で表現される。 ＶMIN (PA)＝０．４Ｖ（Ｒ22′）＋０．８Ｖ（Ｑ26′）
＋０．２Ｖ（Ｒ23′）＋０．８Ｖ（Ｑ21′）＋０．５Ｖ
（ＩＥ21）＝２．７Ｖ ＶMIN (PB)＝0.4V(R22）＋0.8V(Q24) ＋0.5V(R25）＋0.
5V(IE21)＝２．２Ｖ
路２００を駆動するために要求される最小電圧ＶMIN は
下記の式で表現される。 ＶMIN (PA)＝０．４Ｖ（Ｒ22′）＋０．８Ｖ（Ｑ26′）
＋０．２Ｖ（Ｒ23′）＋０．８Ｖ（Ｑ21′）＋０．５Ｖ
（ＩＥ21）＝２．７Ｖ ＶMIN (PB)＝0.4V(R22）＋0.8V(Q24) ＋0.5V(R25）＋0.
5V(IE21)＝２．２Ｖ
【００６７】従って、本発明のＥＣＬ Ｄラッチ回路に
おいて、第１電流パスＰＡが臨界電流パスになるので、
本発明のＥＣＬ Ｄラッチ回路を駆動するために要求さ
れる最小電圧ＶMIN は２．７Ｖになる。ゆえに、本発明
のＥＣＬ Ｄラッチ回路で要求される最小電圧Ｖ
MIN は、従来のＥＣＬ Ｄラッチ回路で要求される最小
電源電圧Ｖccより０．３Ｖほど低電圧特性を改善するこ
とができる。これによって、本発明のＥＣＬ Ｄラッチ
回路は電源電圧Ｖccが３．０Ｖ以下の回路でも使用が可
能になる。
おいて、第１電流パスＰＡが臨界電流パスになるので、
本発明のＥＣＬ Ｄラッチ回路を駆動するために要求さ
れる最小電圧ＶMIN は２．７Ｖになる。ゆえに、本発明
のＥＣＬ Ｄラッチ回路で要求される最小電圧Ｖ
MIN は、従来のＥＣＬ Ｄラッチ回路で要求される最小
電源電圧Ｖccより０．３Ｖほど低電圧特性を改善するこ
とができる。これによって、本発明のＥＣＬ Ｄラッチ
回路は電源電圧Ｖccが３．０Ｖ以下の回路でも使用が可
能になる。
【００６８】図５は本発明のＥＣＬ Ｄラッチ回路と従
来のＥＣＬ Ｄラッチ回路の動作特性をＳＰＩＣＥシミ
ュレーションした結果を図示したもので、クロック信号
ＣＫの周波数は１００Ｈｚ、入力データＤの周波数は２
４０Ｈｚであり、従来の電流ソースＩＥ１１と本発明の
電流ソースＩＥ２１を通して流れる電流は９００μＡで
あり、電源電圧は従来は５Ｖ、本発明では２．５Ｖを各
々使用した。
来のＥＣＬ Ｄラッチ回路の動作特性をＳＰＩＣＥシミ
ュレーションした結果を図示したもので、クロック信号
ＣＫの周波数は１００Ｈｚ、入力データＤの周波数は２
４０Ｈｚであり、従来の電流ソースＩＥ１１と本発明の
電流ソースＩＥ２１を通して流れる電流は９００μＡで
あり、電源電圧は従来は５Ｖ、本発明では２．５Ｖを各
々使用した。
【００６９】この図５に示すように、上記で言及した条
件下で本発明の出力波形（Ｉグループ）と従来の出力波
形（IIグループ）が得られており、この波形から本発明
のＥＣＬ Ｄラッチ回路が従来のＥＣＬ Ｄラッチ回路
より低電圧で動作することが分る。
件下で本発明の出力波形（Ｉグループ）と従来の出力波
形（IIグループ）が得られており、この波形から本発明
のＥＣＬ Ｄラッチ回路が従来のＥＣＬ Ｄラッチ回路
より低電圧で動作することが分る。
【００７０】図６は図１のＥＣＬ Ｄラッチ回路を利用
した低電圧動作可能なＥＣＬ Ｄフリップフロップの詳
細回路図を示す。この図６に示すように、本発明の低電
圧動作可能なＥＣＬ Ｄフリップフロップ３００は、第
１ＥＣＬ Ｄラッチ回路２００ａと第２ＥＣＬ Ｄラッ
チ回路２００ｂの２つのＥＣＬ Ｄラッチ回路で構成さ
れる。
した低電圧動作可能なＥＣＬ Ｄフリップフロップの詳
細回路図を示す。この図６に示すように、本発明の低電
圧動作可能なＥＣＬ Ｄフリップフロップ３００は、第
１ＥＣＬ Ｄラッチ回路２００ａと第２ＥＣＬ Ｄラッ
チ回路２００ｂの２つのＥＣＬ Ｄラッチ回路で構成さ
れる。
【００７１】第１ＥＣＬ Ｄラッチ回路２００ａと第２
ＥＣＬ Ｄラッチ回路２００ｂは図１のＥＣＬ Ｄラッ
チ回路２００と同一の構成を持つ。
ＥＣＬ Ｄラッチ回路２００ｂは図１のＥＣＬ Ｄラッ
チ回路２００と同一の構成を持つ。
【００７２】すなわち、本発明の実施の形態によるＥＣ
Ｌ Ｄフリップフロップ３００において、第１ＥＣＬ
Ｄラッチ回路２００ａの第１入力端ＩＮ２１ａと第２入
力端ＩＮ２２ａには外部から第１中心レベルＶBB21を持
つ入力データＤａ及び反転入力データＤａバーが各々印
加され、第３入力端ＩＮ２３ａには外部から第２中心レ
ベルＶBB22を持つクロック信号ＣＫａが印加される。
Ｌ Ｄフリップフロップ３００において、第１ＥＣＬ
Ｄラッチ回路２００ａの第１入力端ＩＮ２１ａと第２入
力端ＩＮ２２ａには外部から第１中心レベルＶBB21を持
つ入力データＤａ及び反転入力データＤａバーが各々印
加され、第３入力端ＩＮ２３ａには外部から第２中心レ
ベルＶBB22を持つクロック信号ＣＫａが印加される。
【００７３】そして、第１ＥＣＬ Ｄラッチ回路２００
ａの第１出力端ＯＵＴ２１ａと第２出力端ＯＵＴ２２ａ
から各々出力される出力信号Ｑａと反転出力信号Ｑａバ
ーが入力信号発生部２４０ａに印加され、入力信号発生
部２４０ａの第１入力信号発生手段２４１ａは第１出力
端ＯＵＴ２１ａから出力される出力信号Ｑａを入力信号
ＤＰとして入力して、第１中心レベルＶBB21を持つ入力
データＤｂを発生して第２ＥＣＬ Ｄラッチ回路２００
ｂの第１入力端ＩＮ２１ｂに出力する。
ａの第１出力端ＯＵＴ２１ａと第２出力端ＯＵＴ２２ａ
から各々出力される出力信号Ｑａと反転出力信号Ｑａバ
ーが入力信号発生部２４０ａに印加され、入力信号発生
部２４０ａの第１入力信号発生手段２４１ａは第１出力
端ＯＵＴ２１ａから出力される出力信号Ｑａを入力信号
ＤＰとして入力して、第１中心レベルＶBB21を持つ入力
データＤｂを発生して第２ＥＣＬ Ｄラッチ回路２００
ｂの第１入力端ＩＮ２１ｂに出力する。
【００７４】又、入力信号発生部２４０ａの第２入力信
号発生手段２４２ａは第２出力端ＯＵＴ２２ａから出力
される反転出力信号Ｑａバーを反転入力信号ＤＰバーと
して入力して第１中心レベルＶBB21を持つ反転入力デー
タＤｂバーを第２ＥＣＬ Ｄラッチ回路２００ｂの第２
入力端ＩＮ２２ｂに出力すると同時に、第２中心レベル
ＶBB22を持つ反転クロック信号ＣＫｂバーを第２ＥＣＬ
Ｄラッチ回路２００ｂの第３入力端ＩＮ２３ｂに出力
する。
号発生手段２４２ａは第２出力端ＯＵＴ２２ａから出力
される反転出力信号Ｑａバーを反転入力信号ＤＰバーと
して入力して第１中心レベルＶBB21を持つ反転入力デー
タＤｂバーを第２ＥＣＬ Ｄラッチ回路２００ｂの第２
入力端ＩＮ２２ｂに出力すると同時に、第２中心レベル
ＶBB22を持つ反転クロック信号ＣＫｂバーを第２ＥＣＬ
Ｄラッチ回路２００ｂの第３入力端ＩＮ２３ｂに出力
する。
【００７５】そして、第２ＥＣＬ Ｄラッチ回路２００
ｂは第１ＥＣＬ Ｄラッチ回路２００ａの入力信号発生
部２４０ａから出力された第１中心レベルＶBB21を持つ
入力データＤｂ及び反転入力データＤｂバーを第１入力
端ＩＮ２１ｂと第２入力端ＩＮ２２ｂに入力し、第３入
力端ＩＮ２３ｂには第２中心レベルＶBB22を持つ反転ク
ロック信号ＣＫｂバーを入力する。そして、第２ＥＣＬ
Ｄラッチ回路２００ｂは、第１出力端ＯＵＴ２１ｂ及
び第２出力端ＯＵＴ２２ｂから出力信号Ｑｂと反転出力
信号ＱｂバーをＥＣＬ Ｄフリップフロップ３００の出
力信号及び反転出力信号として出力する。
ｂは第１ＥＣＬ Ｄラッチ回路２００ａの入力信号発生
部２４０ａから出力された第１中心レベルＶBB21を持つ
入力データＤｂ及び反転入力データＤｂバーを第１入力
端ＩＮ２１ｂと第２入力端ＩＮ２２ｂに入力し、第３入
力端ＩＮ２３ｂには第２中心レベルＶBB22を持つ反転ク
ロック信号ＣＫｂバーを入力する。そして、第２ＥＣＬ
Ｄラッチ回路２００ｂは、第１出力端ＯＵＴ２１ｂ及
び第２出力端ＯＵＴ２２ｂから出力信号Ｑｂと反転出力
信号ＱｂバーをＥＣＬ Ｄフリップフロップ３００の出
力信号及び反転出力信号として出力する。
【００７６】このような構成を持つ本発明のＥＣＬ Ｄ
フリップフロップ３００は、第３入力端ＩＮ２３ａを通
して印加されるクロック信号ＣＫａの下降エッジで第１
ＥＣＬ Ｄラッチ回路２００ａの入力部２１０ａが第１
入力端ＩＮ２１ａ及び第２入力端ＩＮ２２ｂを通して外
部から印加される入力データＤａと反転入力データＤａ
バーを入力して、第１出力端ＯＵＴ２１ａ及び第２出力
端ＯＵＴ２２ａに出力信号Ｑａ及び反転出力信号Ｑａバ
ーを出力する。
フリップフロップ３００は、第３入力端ＩＮ２３ａを通
して印加されるクロック信号ＣＫａの下降エッジで第１
ＥＣＬ Ｄラッチ回路２００ａの入力部２１０ａが第１
入力端ＩＮ２１ａ及び第２入力端ＩＮ２２ｂを通して外
部から印加される入力データＤａと反転入力データＤａ
バーを入力して、第１出力端ＯＵＴ２１ａ及び第２出力
端ＯＵＴ２２ａに出力信号Ｑａ及び反転出力信号Ｑａバ
ーを出力する。
【００７７】次に、クロックＣＫａの上昇エッジでラッ
チ部２２０ａによって第１ＥＣＬＤラッチ回路２００ａ
から出力される出力信号Ｑａ及び反転出力信号Ｑａバー
がラッチされると同時に、第２ＥＣＬ Ｄラッチ回路２
００ｂの入力部２１０ｂは第１ＥＣＬ Ｄラッチ回路２
００ａから出力される出力信号Ｑａ及び反転出力信号Ｑ
ａバーを入力して、第１出力端ＯＵＴ２１ｂ及び第２出
力端ＯＵＴ２２ｂから出力信号Ｑｂ及び反転出力信号Ｑ
ｂバーをＥＣＬ Ｄフリップフロップ３００の出力信号
及び反転出力信号として出力する。
チ部２２０ａによって第１ＥＣＬＤラッチ回路２００ａ
から出力される出力信号Ｑａ及び反転出力信号Ｑａバー
がラッチされると同時に、第２ＥＣＬ Ｄラッチ回路２
００ｂの入力部２１０ｂは第１ＥＣＬ Ｄラッチ回路２
００ａから出力される出力信号Ｑａ及び反転出力信号Ｑ
ａバーを入力して、第１出力端ＯＵＴ２１ｂ及び第２出
力端ＯＵＴ２２ｂから出力信号Ｑｂ及び反転出力信号Ｑ
ｂバーをＥＣＬ Ｄフリップフロップ３００の出力信号
及び反転出力信号として出力する。
【００７８】なお、このようなＥＣＬ Ｄフリップフロ
ップ３００において、第１ＥＣＬＤラッチ回路２００ａ
の入力部２１０ａ、ラッチ部２２０ａ、駆動部２３０
ａ、入力信号発生部２４０ａ及び第２ＥＣＬ Ｄラッチ
回路２００ｂの入力部２１０ｂ、ラッチ部２２０ｂ、駆
動部２３０ｂの詳細構成は図１及び図３と同一であるか
ら詳細な説明は省略する。ただし、図６の入力信号発生
部２４０ａにおいては、図３の第１入力信号発生手段２
４１の詳細構成を図６の第２入力信号発生手段２４２ａ
が、また図３の第２入力信号発生手段２４２の詳細構成
を図６の第１入力信号発生手段２４１ａが有している。
また、図６においては、各部の符号として、図１または
図３の符号にａまたはｂを付加して符号を付してある。
ａは各部が第１ＥＣＬ Ｄラッチ回路２００ａの各部で
あることを、ｂは各部が第２ＥＣＬ Ｄラッチ回路２０
０ｂの各部であることを意味する。
ップ３００において、第１ＥＣＬＤラッチ回路２００ａ
の入力部２１０ａ、ラッチ部２２０ａ、駆動部２３０
ａ、入力信号発生部２４０ａ及び第２ＥＣＬ Ｄラッチ
回路２００ｂの入力部２１０ｂ、ラッチ部２２０ｂ、駆
動部２３０ｂの詳細構成は図１及び図３と同一であるか
ら詳細な説明は省略する。ただし、図６の入力信号発生
部２４０ａにおいては、図３の第１入力信号発生手段２
４１の詳細構成を図６の第２入力信号発生手段２４２ａ
が、また図３の第２入力信号発生手段２４２の詳細構成
を図６の第１入力信号発生手段２４１ａが有している。
また、図６においては、各部の符号として、図１または
図３の符号にａまたはｂを付加して符号を付してある。
ａは各部が第１ＥＣＬ Ｄラッチ回路２００ａの各部で
あることを、ｂは各部が第２ＥＣＬ Ｄラッチ回路２０
０ｂの各部であることを意味する。
【００７９】
【発明の効果】以上詳細に説明したように本発明によれ
ば、入力データとクロック信号の中心レベルを調整し
て、高速で低電圧で動作可能なＥＣＬ Ｄラッチ回路及
びＥＣＬＤフリップフロップを得ることができる。
ば、入力データとクロック信号の中心レベルを調整し
て、高速で低電圧で動作可能なＥＣＬ Ｄラッチ回路及
びＥＣＬＤフリップフロップを得ることができる。
【図１】本発明によるＥＣＬ Ｄラッチ回路の実施の形
態を示す回路図。
態を示す回路図。
【図２】図１の回路に使用される入力データとクロック
信号の電圧レベルを示す波形図。
信号の電圧レベルを示す波形図。
【図３】図１の回路に付加される入力信号発生部を示す
回路図。
回路図。
【図４】図１の回路の低電圧限界を説明するための回路
図。
図。
【図５】従来と本発明のＥＣＬ Ｄラッチ回路の電気的
特性のシミュレーション結果を示す図。
特性のシミュレーション結果を示す図。
【図６】本発明によるＥＣＬ Ｄフリップフロップの実
施の形態を示す回路図。
施の形態を示す回路図。
【図７】一般的なＥＣＬ Ｄラッチ回路のシンボルを示
す図。
す図。
【図８】従来のＥＣＬ Ｄラッチ回路を示す回路図。
【図９】従来のＥＣＬ Ｄラッチ回路で使用される入力
データとクロック信号の電圧レベルを示す波形図。
データとクロック信号の電圧レベルを示す波形図。
【図１０】従来のＥＣＬ Ｄラッチ回路に付加される入
力信号発生部を示す回路図。
力信号発生部を示す回路図。
【図１１】従来のＥＣＬ Ｄラッチ回路の低電圧限界を
説明するための回路図。
説明するための回路図。
２００ ＥＣＬ Ｄラッチ回路 ２１０ 入力部 ２２０ ラッチ部 ２３０ 駆動部 ２４０ 入力信号発生部 ＩＮ２１〜ＩＮ２３ 第１ないし第３入力端 ＯＵＴ２１，ＯＵＴ２２ 第１、第２出力端 Ｑ２１〜Ｑ２７ 第１ないし第７トランジスタ Ｒ２１〜Ｒ２４ 第１ないし第４抵抗 ＩＥ２１〜ＩＥ２３ 電流源 ３００ ＥＣＬ Ｄフリップフロップ ２００ａ 第１ＥＣＬ Ｄラッチ回路 ２００ｂ 第２ＥＣＬ Ｄラッチ回路
Claims (17)
- 【請求項１】 外部から第１中心レベルを持つ入力デー
タを入力するための第１入力端と、 外部から第１中心レベルを持つ反転入力データを入力す
るための第２入力端と、 外部から第２中心レベルを持つクロック信号を入力する
ための第３入力端と、 出力信号を出力するための第１出力端と、 反転出力信号を出力するための第２出力端と、 前記第１入力端及び第２入力端から入力データ及び反転
入力データを入力し、クロック信号の下降エッジで前記
第１出力端と第２出力端に出力信号及び反転出力信号を
出力する入力部と、 前記入力部から前記第１出力端及び第２出力端に出力さ
れた出力信号及び反転出力信号をクロック信号の上昇エ
ッジで入力し、クロック信号の次の下降エッジまで出力
信号及び反転出力信号をラッチするためのラッチ部と、 クロック信号の上昇エッジから次の下降エッジまで前記
ラッチ部２２０を駆動させるための駆動部と、 前記入力部と前記駆動部の両方に接続された電流源とを
具備してなるＥＣＬＤラッチ回路。 - 【請求項２】 請求項１記載のＥＣＬ Ｄラッチ回路に
おいて、クロック信号の第２中心レベルの電圧は入力デ
ータの第１中心レベルの電圧より高く、クロック信号の
ローレベルの電圧は入力データの中心レベルの電圧と同
一なことを特徴とするＥＣＬ Ｄラッチ回路。 - 【請求項３】 請求項１記載のＥＣＬ Ｄラッチ回路に
おいて、入力部は、 ベースに第１入力端を通して外部から第１中心レベルを
持つ入力データが印加され、エミッタは電流源に接続さ
れ、コレクタから第２出力端に反転出力信号を出力する
ための第１トランジスタと、 ベースに第２入力端を通して外部から第１中心レベルを
持つ反転入力データが印加され、エミッタは電流源に接
続され、コレクタから第１出力端に出力信号を出力する
ための第２トランジスタと、 一端が前記第１トランジスタのコレクタに接続され、他
端に電源電圧が印加される抵抗からなることを特徴とす
るＥＣＬ Ｄラッチ回路。 - 【請求項４】 請求項１記載のＥＣＬ Ｄラッチ回路に
おいて、駆動部は、ベースに第３入力端を通して外部か
ら第２中心レベルを持つクロック信号が印加され、コレ
クタはラッチ部に接続され、エミッタは電流源に接続さ
れ、クロック信号の上昇エッジから次の下降エッジの時
までラッチ部を駆動させるためのトランジスタでなるこ
とを特徴とするＥＣＬ Ｄラッチ回路。 - 【請求項５】 請求項１記載のＥＣＬ Ｄラッチ回路に
おいて、第１出力端から出力される出力信号を入力信号
として入力して、第１中心レベルを持つ入力データ及び
第２中心レベルを持つクロック信号を発生すると同時
に、第２出力端から出力される反転出力信号を反転入力
信号として入力して、第１中心レベルを持つ反転入力デ
ータを発生するための入力信号発生部を更に具備するこ
とを特徴とするＥＣＬ Ｄラッチ回路。 - 【請求項６】 請求項５記載のＥＣＬ Ｄラッチ回路に
おいて、入力信号発生部は、 第１出力端から出力される出力信号を入力信号として入
力して、第１中心レベルを持つ入力データ及び第２中心
レベルを持つクロック信号を発生するための第１入力信
号発生手段と、 第２出力端から出力される反転出力信号を反転入力信号
として入力し、第１中心レベルを持つ反転入力データを
発生するための第２入力信号発生手段からなることを特
徴とするＥＣＬ Ｄラッチ回路。 - 【請求項７】 請求項６記載のＥＣＬ Ｄラッチ回路に
おいて、入力信号発生部の第１入力信号発生手段は、 第１出力端から出力される出力信号が入力信号としてベ
ースに印加され、コレクタに電源電圧が印加され、エミ
ッタから第２中心レベルを持つクロック信号を発生する
ためのＮＰＮトランジスタと、 一端が前記ＮＰＮトランジスタのエミッタに接続され、
他端から第１中心レベルを持つ入力データを発生するた
めの抵抗と、 前記抵抗の他端に接続された電流源とで構成されること
を特徴とするＥＣＬＤラッチ回路。 - 【請求項８】 請求項６記載のＥＣＬ Ｄラッチ回路に
おいて、入力信号発生部の第２入力信号発生手段は、第
２出力端から出力される反転出力信号が反転入力信号と
してベースに印加され、電源電圧がコレクタに印加され
るＮＰＮトランジスタと、 前記ＮＰＮトランジスタのエミッタに一端が接続され、
他端から第１中心レベルを持つ反転入力データを発生す
るための抵抗と、 前記抵抗の他端に接続された電流源とで構成されること
を特徴とするＥＣＬＤラッチ回路。 - 【請求項９】 外部から第１中心レベルを持つ入力デー
タを入力するための第１入力端と、外部から第１中心レ
ベルを持つ反転入力データを入力するための第２入力端
と、外部から第２中心レベルを持つクロック信号を入力
するための第３入力端と、出力信号を出力するための第
１出力端と、反転出力信号を出力するための第２出力端
と、前記第１入力端及び第２入力端から入力データ及び
反転入力データを入力し、クロック信号の下降エッジで
前記第１出力端と第２出力端に出力信号及び反転出力信
号を出力する入力部と、この入力部から前記第１出力端
及び第２出力端に出力された出力信号及び反転出力信号
をクロック信号の上昇エッジで入力し、クロック信号の
次の下降エッジまで出力信号及び反転出力信号をラッチ
するためのラッチ部と、クロック信号の上昇エッジから
次の下降エッジまで前記ラッチ部を駆動させるための駆
動部と、前記入力部と前記駆動部の両方に接続された電
流源と、前記第１出力端と前記第２出力端から出力信号
及び反転出力信号を入力して第１中心レベルを持つ入力
データ及び反転入力データ並びに第２中心レベルを持つ
反転クロック信号を発生するための入力信号発生部とを
具備する第１ＥＣＬ Ｄラッチ回路と、 前記第１ＥＣＬ Ｄラッチ回路の入力信号発生部から出
力される第１中心レベルを持つ入力データを入力するた
めの第１入力端と、前記第１ＥＣＬ Ｄラッチ回路の入
力信号発生部から出力される第１中心レベルを持つ反転
入力データを入力するための第２入力端と、前記第１Ｅ
ＣＬ Ｄラッチ回路の入力信号発生部から出力される第
２中心レベルを持つ反転クロック信号を入力するための
第３入力端と、出力信号を出力するための第１出力端
と、反転出力信号を出力するための第２出力端と、前記
第１入力端及び第２入力端から入力データ及び反転デー
タを入力し、クロック信号の下降エッジで前記第１出力
端と第２出力端に出力信号及び反転出力信号を出力する
入力部と、この入力部から前記第１出力端及び第２出力
端に出力された出力信号及び反転出力信号をクロック信
号の上昇エッジで入力し、クロック信号の次の下降エッ
ジまで出力信号及び反転出力信号をラッチするためのラ
ッチ部と、クロック信号の上昇エッジから次の下降エッ
ジまで前記ラッチ部を駆動させるための駆動部と、前記
入力部と前記駆動部の両方に接続された電流源とを具備
する第２ＥＣＬ Ｄラッチ回路とを有することを特徴と
するＥＣＬ Ｄフリップフロップ。 - 【請求項１０】 請求項９記載のＥＣＬ Ｄフリップフ
ロップにおいて、クロック信号の第２中心レベルの電圧
は入力データの第１中心レベルの電圧より高く、クロッ
ク信号のローレベルの電圧は入力データの中心レベルの
電圧と同一なことを特徴とするＥＣＬ Ｄフリップフロ
ップ。 - 【請求項１１】 請求項９記載のＥＣＬ Ｄフリップフ
ロップにおいて、第１ＥＣＬ Ｄラッチ回路の入力部
は、 ベースに第１入力端を通して外部から第１中心レベルを
持つ入力データが印加され、エミッタは電流ソースに接
続され、コレクタから第２出力端に反転出力信号を出力
するための第１トランジスタと、 ベースに第２入力端を通して外部から第１中心レベルを
持つ反転入力データが印加され、エミッタは電流源に接
続され、コレクタから第１出力端に出力信号を出力する
ための第２トランジスタと、 一端が前記第１トランジスタのコレクタに接続され、他
端に電源電圧が印加される抵抗からなることを特徴とす
るＥＣＬ Ｄフリップフロップ。 - 【請求項１２】 請求項９記載のＥＣＬ Ｄフリップフ
ロップにおいて、第１ＥＣＬ Ｄラッチ回路の駆動部
は、ベースに第３入力端を通して外部から第２中心レベ
ルを持つクロック信号が印加され、コレクタはラッチ部
に接続され、エミッタは電流源に接続され、クロック信
号の上昇エッジから次の下降エッジの時までラッチ部を
駆動させるためのトランジスタでなることを特徴とする
ＥＣＬＤフリップフロップ。 - 【請求項１３】 請求項９記載のＥＣＬ Ｄフリップフ
ロップにおいて、入力信号発生部は、 第１出力端から出力される出力信号を入力して、第１中
心レベルを持つ入力データを発生するための第１入力信
号発生手段と、 第２出力端から出力される反転出力信号を入力して、第
１中心レベルを持つ反転入力データと第２中心レベルを
持つ反転クロック信号を発生するための第２入力信号発
生手段からなることを特徴とするＥＣＬ Ｄフリップフ
ロップ。 - 【請求項１４】 請求項１３記載のＥＣＬ Ｄフリップ
フロップにおいて、入力信号発生部の第１入力信号発生
手段は、 第１出力端から出力される出力信号がベースに印加さ
れ、コレクタに電源電圧が印加されるＮＰＮトランジス
タと、 一端が前記ＮＰＮトランジスタのエミッタに接続され、
他端から第１中心レベルを持つ入力データを発生するた
めの抵抗と、 前記抵抗の他端に接続された電流源とで構成されること
を特徴とするＥＣＬＤフリップフロップ。 - 【請求項１５】 請求項１３記載のＥＣＬ Ｄフリップ
フロップにおいて、入力信号発生部の第２入力信号発生
手段は、 第２出力端から出力される反転出力信号がベースに印加
され、電源電圧がコレクタに印加され、エミッタから第
２中心レベルを持つクロック信号を発生するためのＮＰ
Ｎトランジスタと、 前記ＮＰＮトランジスタのエミッタに一端が接続され、
他端から第１中心レベルを持つ反転入力データを発生す
るための抵抗と、 前記抵抗の他端に接続された電流源とで構成されること
を特徴とするＥＣＬＤフリップフロップ。 - 【請求項１６】 請求項９記載のＥＣＬ Ｄフリップフ
ロップにおいて、第２ＥＣＬ Ｄラッチ回路の入力部
は、 ベースに第１入力端を通して第１ＥＣＬ Ｄラッチ回路
の入力信号発生部から第１中心レベルを持つ入力データ
が印加され、エミッタは電流源に接続され、コレクタか
ら第２出力端に反転出力信号を出力するための第１トラ
ンジスタと、 ベースに第２入力端を通して第１ＥＣＬ Ｄラッチ回路
の入力信号発生部から第１中心レベルを持つ反転入力デ
ータが印加され、エミッタは電流源に接続され、コレク
タから第１出力端に出力信号を出力するための第２トラ
ンジスタと、 一端が前記第１トランジスタのコレクタに接続され、他
端に電源電圧が印加される抵抗からなることを特徴とす
るＥＣＬ Ｄフリップフロップ。 - 【請求項１７】 請求項９記載のＥＣＬ Ｄフリップフ
ロップにおいて、第２ＥＣＬ Ｄラッチ回路の駆動部
は、ベースに第３入力端を通して第１ＥＣＬＤラッチ回
路の入力信号発生部から第２中心レベルを持つクロック
信号が印加され、コレクタはラッチ部に接続され、エミ
ッタは電流源に接続され、クロック信号の上昇エッジか
ら次の下降エッジの時までラッチ部を駆動させるための
トランジスタでなることを特徴とするＥＣＬ Ｄフリッ
プフロップ。
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|---|---|---|---|
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| KR1996P-17421 | 1996-05-22 |
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|---|---|
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| US8730404B2 (en) * | 2012-05-31 | 2014-05-20 | Silicon Laboratories Inc. | Providing a reset mechanism for a latch circuit |
| US10418975B2 (en) * | 2016-09-08 | 2019-09-17 | Intel Corporation | Low clock supply voltage interruptible sequential |
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| US5220212A (en) * | 1991-10-10 | 1993-06-15 | National Semiconductor Corp. | Single level bipolar ECL flip flop |
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| JP3586026B2 (ja) * | 1995-01-19 | 2004-11-10 | 株式会社ルネサステクノロジ | フリップフロップ回路、シフトレジスタ回路、直列−並列変換回路及び並列−直列変換回路 |
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1996
- 1996-05-22 KR KR1019960017421A patent/KR100203053B1/ko not_active Expired - Lifetime
-
1997
- 1997-05-20 US US08/859,018 patent/US5900760A/en not_active Expired - Lifetime
- 1997-05-20 JP JP13003897A patent/JP3765641B2/ja not_active Expired - Fee Related
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| JP2007520967A (ja) * | 2004-02-05 | 2007-07-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ラッチ回路 |
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| KR100203053B1 (ko) | 1999-06-15 |
| US5900760A (en) | 1999-05-04 |
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