JPH08293784A - エミッタ結合型論理出力回路 - Google Patents
エミッタ結合型論理出力回路Info
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- JPH08293784A JPH08293784A JP7095097A JP9509795A JPH08293784A JP H08293784 A JPH08293784 A JP H08293784A JP 7095097 A JP7095097 A JP 7095097A JP 9509795 A JP9509795 A JP 9509795A JP H08293784 A JPH08293784 A JP H08293784A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【目的】 本発明は、エミッタ結合型論理（ＥＣＬ）出
力回路に関し、正電源で安定に動作し、且つ他の正電源
駆動回路とのインターフェイスも可能とし、さらに論理
振幅の設定自由度が高いエミッタ結合型論理出力回路を
提供することを目的とする。 【構成】本発明におけるＥＣＬ出力回路では、エミッタ
差動対の一方のトランジスタのベースを入力端子とし、
他方のトランジスタのベースに基準電圧を印加し、さら
に両トランジスタのコレクタ側に正電源を印加し、該基
準電圧に基づいて該差動対の共通エミッタに供給する定
電流を発生させ、該エミッタ差動対の入力端子への入力
電圧に応じた該差動対出力が一対のカレントミラー回路
の電流出力点における電圧として得るように構成され、
差動対トランジスタの飽和条件にも拘束されずに大きな
自由度をもって論理振幅を設計でき、且つスレッシュホ
ルドレベルも電源電圧に関係することなく正の電源電圧
を用いて回路設計可能にし、正電源駆動の外部回路との
インターフェイスも可能にしたことを特徴とする。
力回路に関し、正電源で安定に動作し、且つ他の正電源
駆動回路とのインターフェイスも可能とし、さらに論理
振幅の設定自由度が高いエミッタ結合型論理出力回路を
提供することを目的とする。 【構成】本発明におけるＥＣＬ出力回路では、エミッタ
差動対の一方のトランジスタのベースを入力端子とし、
他方のトランジスタのベースに基準電圧を印加し、さら
に両トランジスタのコレクタ側に正電源を印加し、該基
準電圧に基づいて該差動対の共通エミッタに供給する定
電流を発生させ、該エミッタ差動対の入力端子への入力
電圧に応じた該差動対出力が一対のカレントミラー回路
の電流出力点における電圧として得るように構成され、
差動対トランジスタの飽和条件にも拘束されずに大きな
自由度をもって論理振幅を設計でき、且つスレッシュホ
ルドレベルも電源電圧に関係することなく正の電源電圧
を用いて回路設計可能にし、正電源駆動の外部回路との
インターフェイスも可能にしたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、エミッタ結合型論理
（以下、ＥＣＬという。）出力回路に関する。
（以下、ＥＣＬという。）出力回路に関する。
【０００２】
【従来の技術】この種ＥＣＬ回路による従来のインバー
タ回路を図２に示す。このインバータ回路は、エミッタ
差動対２２からなる電流スイッチ回路と、トランジスタ
Ｑ２３からなるエミッタフォロワ出力回路とからなる。
エミッタ差動対２２はトランジスタＱ２１，Ｑ２２から
なり、トランジスタＱ２１のベースを入力端子２６（入
力電圧：ＶIN）とし、且つ該コレクタ側に負荷抵抗２１
（抵抗値：Ｒ1）が接続され、またトランジスタＱ２２
のベースに基準電圧源２４の基準電圧ＶREFが印加され
る。トランジスタＱ２３のコレクタ及び負荷抵抗２１は
共通に電源端子２７（端子電位：ＶCC）に接続されてい
る。出力トランジスタＱ２３のエミッタ側に抵抗２５
（抵抗値：Ｒ2）が接続され、その接続点を出力端子２
８とし、出力ＶOUTが得られる。トランジスタＱ２１，
Ｑ２２のエミッタは共通接続され、定電流Ｉ1を流す為
の定電流源２３を介して接地側端子２９（端子電位：Ｖ
EE）と接続している。
タ回路を図２に示す。このインバータ回路は、エミッタ
差動対２２からなる電流スイッチ回路と、トランジスタ
Ｑ２３からなるエミッタフォロワ出力回路とからなる。
エミッタ差動対２２はトランジスタＱ２１，Ｑ２２から
なり、トランジスタＱ２１のベースを入力端子２６（入
力電圧：ＶIN）とし、且つ該コレクタ側に負荷抵抗２１
（抵抗値：Ｒ1）が接続され、またトランジスタＱ２２
のベースに基準電圧源２４の基準電圧ＶREFが印加され
る。トランジスタＱ２３のコレクタ及び負荷抵抗２１は
共通に電源端子２７（端子電位：ＶCC）に接続されてい
る。出力トランジスタＱ２３のエミッタ側に抵抗２５
（抵抗値：Ｒ2）が接続され、その接続点を出力端子２
８とし、出力ＶOUTが得られる。トランジスタＱ２１，
Ｑ２２のエミッタは共通接続され、定電流Ｉ1を流す為
の定電流源２３を介して接地側端子２９（端子電位：Ｖ
EE）と接続している。
【０００３】上記構成のインバータ回路における論理出
力動作を説明する。ここで、トランジスタＱ２３のベー
ス・エミッタ間電圧をＶBEQ23とする。まず、入力端子
２６に印加される入力電圧ＶINが基準電圧ＶREFより小
さい時（ＶIN＜ＶREF）、定電流Ｉ1はトランジスタＱ２
２側に流れ、負荷抵抗２１側には流れないため、そのと
きの出力端子２８の出力ＶOUT１は次式（１）で表され
る。
力動作を説明する。ここで、トランジスタＱ２３のベー
ス・エミッタ間電圧をＶBEQ23とする。まず、入力端子
２６に印加される入力電圧ＶINが基準電圧ＶREFより小
さい時（ＶIN＜ＶREF）、定電流Ｉ1はトランジスタＱ２
２側に流れ、負荷抵抗２１側には流れないため、そのと
きの出力端子２８の出力ＶOUT１は次式（１）で表され
る。
【０００４】 ＶOUT１＝ＶCCーＶBEQ23・・・・・・・・（１） 次に、入力電圧ＶINが基準電圧ＶREFと等しい時（ＶIN
＝ＶREF）、定電流Ｉ1はトランジスタＱ２２及びＱ２３
に１／２ずつ流れるため、そのときの出力電圧ＶOUT２
は次式（２）で表される。 ＶOUT２＝ＶCCーＲ1Ｉ1／２ーＶBEQ23・・（２） さらに、入力電圧ＶINが基準電圧ＶREFより大きい時
（ＶIN＞ＶREF）、定電流Ｉ1は負荷抵抗２１側に流れ、
トランジスタＱ２３側には流れないため、そのときの出
力電圧ＶOUT３は次式（３）で表される。
＝ＶREF）、定電流Ｉ1はトランジスタＱ２２及びＱ２３
に１／２ずつ流れるため、そのときの出力電圧ＶOUT２
は次式（２）で表される。 ＶOUT２＝ＶCCーＲ1Ｉ1／２ーＶBEQ23・・（２） さらに、入力電圧ＶINが基準電圧ＶREFより大きい時
（ＶIN＞ＶREF）、定電流Ｉ1は負荷抵抗２１側に流れ、
トランジスタＱ２３側には流れないため、そのときの出
力電圧ＶOUT３は次式（３）で表される。
【０００５】 ＶOUT３＝ＶCCーＲ1Ｉ1ーＶBEQ23・・・・（３） 以上の関係（１）〜（３）から、図２のインバータ回路
の論理振幅は次式（４）で表される。 ＶOUT１ーＶOUT３＝Ｒ1Ｉ1・・・・・・（４） ただし、トランジスタＱ２１の飽和条件を考慮すると、
上式（４）で示される論理振幅は、Ｒ1Ｉ1＜２ＶBEQ21
（ＶBEQ21のベース・エミッタ間電圧）という制限で成
り立つ。
の論理振幅は次式（４）で表される。 ＶOUT１ーＶOUT３＝Ｒ1Ｉ1・・・・・・（４） ただし、トランジスタＱ２１の飽和条件を考慮すると、
上式（４）で示される論理振幅は、Ｒ1Ｉ1＜２ＶBEQ21
（ＶBEQ21のベース・エミッタ間電圧）という制限で成
り立つ。
【０００６】また、スレッショルドレベルＶTH0は、次
式（５）で示される。 ＶTH0＝ＶREF＝ＶOUT２＝ＶCCーＲ1Ｉ1／２ーＶBEQ23・・・（５）
式（５）で示される。 ＶTH0＝ＶREF＝ＶOUT２＝ＶCCーＲ1Ｉ1／２ーＶBEQ23・・・（５）
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＥＣＬ回路によるインバータ回路では、上式（５）で示
されるように、論理出力のスレッショルドレベルＶTH0
が電源端子２７側の電位ＶCCに依存し、ＶCCを基準とし
て回路設計する必要があるため、論理動作を安定化する
にはＶCCを安定な基準電位、つまり接地（ＧＮＤ）レベ
ルに設定しなければならなかった。このため、他方の接
地側端子２９には印加電位ＶEEとして負電源を供給する
ことになり、正電源駆動の他の回路とのインターフェイ
スが困難となるといった問題があった。
ＥＣＬ回路によるインバータ回路では、上式（５）で示
されるように、論理出力のスレッショルドレベルＶTH0
が電源端子２７側の電位ＶCCに依存し、ＶCCを基準とし
て回路設計する必要があるため、論理動作を安定化する
にはＶCCを安定な基準電位、つまり接地（ＧＮＤ）レベ
ルに設定しなければならなかった。このため、他方の接
地側端子２９には印加電位ＶEEとして負電源を供給する
ことになり、正電源駆動の他の回路とのインターフェイ
スが困難となるといった問題があった。
【０００８】しかも、上式（４）で示される論理振幅
は、Ｒ1Ｉ1＜２ＶBEQ21という制約を受けるため、論理
振幅の設計を比較的自由に行えず、ノイズマージンに関
する対策を講じる必要があるといった問題もあった。本
発明は、上記従来の問題点を解決し、正電源で安定に動
作し、且つ他の正電源駆動回路とのインターフェイスも
可能とし、さらに論理振幅の設定自由度が高いエミッタ
結合型論理出力回路を提供することを目的とする。
は、Ｒ1Ｉ1＜２ＶBEQ21という制約を受けるため、論理
振幅の設計を比較的自由に行えず、ノイズマージンに関
する対策を講じる必要があるといった問題もあった。本
発明は、上記従来の問題点を解決し、正電源で安定に動
作し、且つ他の正電源駆動回路とのインターフェイスも
可能とし、さらに論理振幅の設定自由度が高いエミッタ
結合型論理出力回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明に係るエミッタ結合型論理出力回路
は、エミッタが共通接続された１対のトランジスタから
なり、一方のトランジスタのベースを入力端子とし、他
方のトランジスタのベースに基準電圧が印加され、両ト
ランジスタのコレクタ側に正電源が印加される差動増幅
器と、前記基準電圧をそれに応じた定電流に変換し、そ
の定電流を前記差動増幅器の共通エミッタに供給する定
電流供給回路と、前記差動増幅器の各トランジスタのコ
レクタ側それぞれにカレントミラー対の一方のトランジ
スタを設け、かつ他方の各反転側トランジスタの電流出
力点を共通接続した一対のカレントミラー回路とを有
し、前記一対のカレントミラー回路の前記各反転側トラ
ンジスタの電流出力点における電圧を出力電圧とするよ
うにしたことを特徴とする。
に、請求項１の発明に係るエミッタ結合型論理出力回路
は、エミッタが共通接続された１対のトランジスタから
なり、一方のトランジスタのベースを入力端子とし、他
方のトランジスタのベースに基準電圧が印加され、両ト
ランジスタのコレクタ側に正電源が印加される差動増幅
器と、前記基準電圧をそれに応じた定電流に変換し、そ
の定電流を前記差動増幅器の共通エミッタに供給する定
電流供給回路と、前記差動増幅器の各トランジスタのコ
レクタ側それぞれにカレントミラー対の一方のトランジ
スタを設け、かつ他方の各反転側トランジスタの電流出
力点を共通接続した一対のカレントミラー回路とを有
し、前記一対のカレントミラー回路の前記各反転側トラ
ンジスタの電流出力点における電圧を出力電圧とするよ
うにしたことを特徴とする。
【００１０】また、請求項２の発明は、請求項１記載の
エミッタ結合型論理出力回路において、前記定電流供給
回路が、前記基準電圧をそれに応じた電流に変換する電
圧電流変換回路と、その電圧電流変換回路によって変換
された電流に基づき前記定電流を発生させる定電流発生
用カレントミラー回路とを含み、前記定電流用カレント
ミラー回路の反転出力電流を前記差動増幅器の共通エミ
ッタに供給するようにしたことを特徴とする。
エミッタ結合型論理出力回路において、前記定電流供給
回路が、前記基準電圧をそれに応じた電流に変換する電
圧電流変換回路と、その電圧電流変換回路によって変換
された電流に基づき前記定電流を発生させる定電流発生
用カレントミラー回路とを含み、前記定電流用カレント
ミラー回路の反転出力電流を前記差動増幅器の共通エミ
ッタに供給するようにしたことを特徴とする。
【００１１】
【作用】請求項１の発明において、差動増幅器の他方の
トランジスタのベースに印加される基準電圧に基づいて
該差動増幅器の共通エミッタに供給する定電流を発生さ
せる。前記入力端子に入力される電圧に応じた該差動増
幅器の出力が前記一対のカレントミラー回路の電流出力
点における電圧として得られる。
トランジスタのベースに印加される基準電圧に基づいて
該差動増幅器の共通エミッタに供給する定電流を発生さ
せる。前記入力端子に入力される電圧に応じた該差動増
幅器の出力が前記一対のカレントミラー回路の電流出力
点における電圧として得られる。
【００１２】請求項２の発明において、前記電圧電流変
換回路をエミッタフォロワ接続されたトランジスタ等を
用いて構成して前記基準電圧をそれに応じた電流に変換
し、該変換電流を前記定電流用カレントミラー回路の片
側のトランジスタに流して反転側のトランジスタに流れ
る反転電流を前記差動増幅器の共通エミッタに供給す
る。
換回路をエミッタフォロワ接続されたトランジスタ等を
用いて構成して前記基準電圧をそれに応じた電流に変換
し、該変換電流を前記定電流用カレントミラー回路の片
側のトランジスタに流して反転側のトランジスタに流れ
る反転電流を前記差動増幅器の共通エミッタに供給す
る。
【００１３】
【発明の効果】本発明によれば、例えばインバータ回路
に適用したときには、論理振幅が電源電圧に関係するこ
となく基準電圧に依存するものであり、また差動増幅器
の差動対トランジスタの飽和条件にも拘束されないの
で、大きな自由度をもって論理振幅を設計できる。スレ
ッシュホルドレベルも電源電圧に関係することなく基準
電圧を基準として決まるので、正の電源電圧を用いて該
インバータ回路を正電源駆動できるよう接地側の電位を
接地（ＧＮＤ）電位に設定することができ、正電源駆動
の他の回路とのインターフェイスも可能になる。
に適用したときには、論理振幅が電源電圧に関係するこ
となく基準電圧に依存するものであり、また差動増幅器
の差動対トランジスタの飽和条件にも拘束されないの
で、大きな自由度をもって論理振幅を設計できる。スレ
ッシュホルドレベルも電源電圧に関係することなく基準
電圧を基準として決まるので、正の電源電圧を用いて該
インバータ回路を正電源駆動できるよう接地側の電位を
接地（ＧＮＤ）電位に設定することができ、正電源駆動
の他の回路とのインターフェイスも可能になる。
【００１４】
【実施例】以下、本発明の実施例を図面によって説明す
る。図１は本発明の実施例であるＥＣＬ回路によるイン
バータ回路を示す。このインバータ回路は、エミッタ差
動対１、電圧電流変換回路２及び定電流回路３からなる
電流スイッチ回路と、出力回路４とからなる。エミッタ
差動対１はトランジスタＱ１とＱ２からなり、トランジ
スタＱ１のベースを入力端子６（入力電圧：ＶIN）と
し、かつトランジスタＱ２のベースには基準電圧源５の
基準電圧ＶREFが印加される。基準電圧源５は該ベース
と接地側端子９（端子電位：ＶEE）との間に接続されて
いる。
る。図１は本発明の実施例であるＥＣＬ回路によるイン
バータ回路を示す。このインバータ回路は、エミッタ差
動対１、電圧電流変換回路２及び定電流回路３からなる
電流スイッチ回路と、出力回路４とからなる。エミッタ
差動対１はトランジスタＱ１とＱ２からなり、トランジ
スタＱ１のベースを入力端子６（入力電圧：ＶIN）と
し、かつトランジスタＱ２のベースには基準電圧源５の
基準電圧ＶREFが印加される。基準電圧源５は該ベース
と接地側端子９（端子電位：ＶEE）との間に接続されて
いる。
【００１５】なお、基準電圧ＶREFは、好ましくは、例
えば、図３に示すようなバンドギャップ電圧発生回路を
用いて、温度変動、製造プロセス上のばらつきに依存し
ない一定電圧として供給される。図３の定電圧回路は、
一般的なバンドギャップ電圧発生回路であり、定電流源
３０、カレントミラー回路３１及び出力段トランジスタ
Ｑ33からなる。カレントミラー回路３１のトランジスタ
対Ｑ31とＱ32は電流反転比Ｎを有し、トランジスタ対の
各コレクタ側に抵抗Ｒ32が定電流源３０側に接続されて
いる。反転側トランジスタＱ32のエミッタ側に抵抗Ｒ31
が接続されている。出力段トランジスタＱ33のベースに
はトランジスタＱ32のコレクタ側電位が与えられてい
る。このようなカレントミラー回路３１によって正の温
度係数を持つ熱電圧ＶTを設定し、エミッタフォロワ接
続の出力段トランジスタＱ33のベース・エミッタ間電圧
ＶBEQ33を負の温度係数を持たせて、それらを適宜加算
することによってバンドギャップ電圧としての基準電圧
ＶREFが得られる。即ち、この場合、基準電圧ＶREFは、
ＶREF＝ＶBEQ33＋（Ｒ32／Ｒ31）・ＶT・ｌｎＮとなる
ので、抵抗Ｒ31とＲ32を同一材質、工程で、さらに隣接
配置するなどして製造することによって、プロセス上の
ばらつきの影響を受けない基準電圧ＶREFを使用するこ
とができる。
えば、図３に示すようなバンドギャップ電圧発生回路を
用いて、温度変動、製造プロセス上のばらつきに依存し
ない一定電圧として供給される。図３の定電圧回路は、
一般的なバンドギャップ電圧発生回路であり、定電流源
３０、カレントミラー回路３１及び出力段トランジスタ
Ｑ33からなる。カレントミラー回路３１のトランジスタ
対Ｑ31とＱ32は電流反転比Ｎを有し、トランジスタ対の
各コレクタ側に抵抗Ｒ32が定電流源３０側に接続されて
いる。反転側トランジスタＱ32のエミッタ側に抵抗Ｒ31
が接続されている。出力段トランジスタＱ33のベースに
はトランジスタＱ32のコレクタ側電位が与えられてい
る。このようなカレントミラー回路３１によって正の温
度係数を持つ熱電圧ＶTを設定し、エミッタフォロワ接
続の出力段トランジスタＱ33のベース・エミッタ間電圧
ＶBEQ33を負の温度係数を持たせて、それらを適宜加算
することによってバンドギャップ電圧としての基準電圧
ＶREFが得られる。即ち、この場合、基準電圧ＶREFは、
ＶREF＝ＶBEQ33＋（Ｒ32／Ｒ31）・ＶT・ｌｎＮとなる
ので、抵抗Ｒ31とＲ32を同一材質、工程で、さらに隣接
配置するなどして製造することによって、プロセス上の
ばらつきの影響を受けない基準電圧ＶREFを使用するこ
とができる。
【００１６】電圧電流変換回路２は、基準電圧源５の基
準電圧ＶREFがベースに与えられたトランジスタＱ４
と、該トランジスタＱ４のコレクタにベースが接続され
たトランジスタＱ５とを有する。トランジスタＱ４のコ
レクタは抵抗１１（抵抗値：Ｒ21）を介して電源端子８
の電源ラインに接続されている。電源端子８には正電源
の電源電圧ＶCCが印加される。トランジスタＱ５のエミ
ッタは抵抗１２（抵抗値：Ｒ22）を介して接地側端子９
の接地ラインに接続され、該トランジスタはエミッタフ
ォロワ接続されている。上記電圧電流変換回路２によっ
て、基準電圧ＶREFは電流に変換される。この変換電流
Ｉ2は、Ｉ2＝ＶREF／Ｒ22で求められ、定電流回路３を
通じてエミッタ差動対１の共通エミッタに供給される。
準電圧ＶREFがベースに与えられたトランジスタＱ４
と、該トランジスタＱ４のコレクタにベースが接続され
たトランジスタＱ５とを有する。トランジスタＱ４のコ
レクタは抵抗１１（抵抗値：Ｒ21）を介して電源端子８
の電源ラインに接続されている。電源端子８には正電源
の電源電圧ＶCCが印加される。トランジスタＱ５のエミ
ッタは抵抗１２（抵抗値：Ｒ22）を介して接地側端子９
の接地ラインに接続され、該トランジスタはエミッタフ
ォロワ接続されている。上記電圧電流変換回路２によっ
て、基準電圧ＶREFは電流に変換される。この変換電流
Ｉ2は、Ｉ2＝ＶREF／Ｒ22で求められ、定電流回路３を
通じてエミッタ差動対１の共通エミッタに供給される。
【００１７】定電流回路３は２つのカレントミラー回路
１３と１４からなる。カレントミラー回路１３はトラン
ジスタ対Ｑ６とＱ７からなり、ベース・コレクタ間を共
通接続したトランジスタＱ６のコレクタは電圧電流変換
回路２の出力側トランジスタＱ５のコレクタと接続して
いる。カレントミラー回路１４はトランジスタ対Ｑ８と
Ｑ９からなり、ベース・コレクタ間を共通接続したトラ
ンジスタＱ８のコレクタはカレントミラー回路１３の反
転側トランジスタＱ７のコレクタと接続している。カレ
ントミラー回路１４の反転側トランジスタＱ９のコレク
タはエミッタ差動対１の共通エミッタ側に接続されてい
る。カレントミラー回路１３のトランジスタ対のエミッ
タ側は電源端子８の電源ラインに接続され、カレントミ
ラー回路１４のトランジスタ対のエミッタ側は接地側端
子９の接地ラインに接続されている。上記の電圧電流変
換回路２及び定電流回路３を通じてエミッタ差動対１及
びトランジスタＱ９に上記定電流Ｉ2が流れる。
１３と１４からなる。カレントミラー回路１３はトラン
ジスタ対Ｑ６とＱ７からなり、ベース・コレクタ間を共
通接続したトランジスタＱ６のコレクタは電圧電流変換
回路２の出力側トランジスタＱ５のコレクタと接続して
いる。カレントミラー回路１４はトランジスタ対Ｑ８と
Ｑ９からなり、ベース・コレクタ間を共通接続したトラ
ンジスタＱ８のコレクタはカレントミラー回路１３の反
転側トランジスタＱ７のコレクタと接続している。カレ
ントミラー回路１４の反転側トランジスタＱ９のコレク
タはエミッタ差動対１の共通エミッタ側に接続されてい
る。カレントミラー回路１３のトランジスタ対のエミッ
タ側は電源端子８の電源ラインに接続され、カレントミ
ラー回路１４のトランジスタ対のエミッタ側は接地側端
子９の接地ラインに接続されている。上記の電圧電流変
換回路２及び定電流回路３を通じてエミッタ差動対１及
びトランジスタＱ９に上記定電流Ｉ2が流れる。
【００１８】出力回路４は２つのカレントミラー回路１
５と１６で構成されている。カレントミラー回路１５は
ベース・エミッタ間が共通接続されたトランジスタＱ１
０と反転側トランジスタＱ１１からなり、トランジスタ
Ｑ１０のコレクタはエミッタ差動対１のトランジスタＱ
１のコレクタに接続されている。このカレントミラー回
路１５の電流反転比はｎ（＝１）とする。カレントミラ
ー回路１６はベース・エミッタ間が共通接続されたトラ
ンジスタＱ１２と反転側トランジスタＱ１３、Ｑ１４か
らなり、トランジスタＱ１２のコレクタはエミッタ差動
対１のトランジスタＱ２のコレクタに接続されている。
このカレントミラー回路１６の電流反転比はｍ（＝２）
とする。各反転側トランジスタＱ１１、Ｑ１３，Ｑ１４
のコレクタは抵抗１０（抵抗値：Ｒ23）を介して接地ラ
インに接続されており、該コレクタと抵抗１０との接続
点を出力端子７（出力電圧：ＶOUT）としている。
５と１６で構成されている。カレントミラー回路１５は
ベース・エミッタ間が共通接続されたトランジスタＱ１
０と反転側トランジスタＱ１１からなり、トランジスタ
Ｑ１０のコレクタはエミッタ差動対１のトランジスタＱ
１のコレクタに接続されている。このカレントミラー回
路１５の電流反転比はｎ（＝１）とする。カレントミラ
ー回路１６はベース・エミッタ間が共通接続されたトラ
ンジスタＱ１２と反転側トランジスタＱ１３、Ｑ１４か
らなり、トランジスタＱ１２のコレクタはエミッタ差動
対１のトランジスタＱ２のコレクタに接続されている。
このカレントミラー回路１６の電流反転比はｍ（＝２）
とする。各反転側トランジスタＱ１１、Ｑ１３，Ｑ１４
のコレクタは抵抗１０（抵抗値：Ｒ23）を介して接地ラ
インに接続されており、該コレクタと抵抗１０との接続
点を出力端子７（出力電圧：ＶOUT）としている。
【００１９】上記実施例のインバータ回路における論理
出力動作を説明する。まず、入力端子６に印加される入
力電圧ＶINが基準電圧ＶREFより小さい時（ＶIN＜ＶRE
F）、定電流Ｉ2はトランジスタＱ１側に流れず、トラン
ジスタＱ２側には流れる。この場合、カレントミラー回
路１６によってｍ倍の反転電流が抵抗１０に流れるの
で、そのときの出力端子７の出力ＶOUTHはハイレベル出
力電圧として次式（Ａ）で表される。
出力動作を説明する。まず、入力端子６に印加される入
力電圧ＶINが基準電圧ＶREFより小さい時（ＶIN＜ＶRE
F）、定電流Ｉ2はトランジスタＱ１側に流れず、トラン
ジスタＱ２側には流れる。この場合、カレントミラー回
路１６によってｍ倍の反転電流が抵抗１０に流れるの
で、そのときの出力端子７の出力ＶOUTHはハイレベル出
力電圧として次式（Ａ）で表される。
【００２０】 ＶOUTH＝ｍＲ23Ｉ2・・・・・・・・・・（Ａ） 一方、入力電圧ＶINが基準電圧ＶREFより大きい時（ＶI
N＞ＶREF）、定電流Ｉ2はトランジスタＱ２側に流れ
ず、トランジスタＱ１側に流れる。この場合、カレント
ミラー回路１５によってｎ倍の反転電流が抵抗１０に流
れるので、そのときの出力ＶOUTLはローレベル出力電圧
として次式（Ｂ）で表される。ただし、ｍ＞ｎである。
N＞ＶREF）、定電流Ｉ2はトランジスタＱ２側に流れ
ず、トランジスタＱ１側に流れる。この場合、カレント
ミラー回路１５によってｎ倍の反転電流が抵抗１０に流
れるので、そのときの出力ＶOUTLはローレベル出力電圧
として次式（Ｂ）で表される。ただし、ｍ＞ｎである。
【００２１】 ＶOUTL＝ｎＲ23Ｉ2・・・・・・・・・・（Ｂ） さらに、入力電圧ＶINが基準電圧ＶREFと等しい時（ＶI
N＝ＶREF）、定電流Ｉ2はトランジスタＱ１及びＱ２に
１／２ずつ流れるため、そのときの出力電圧ＶOUTEは次
式（Ｃ）で表される。 ＶOUTE＝（ｍ＋ｎ）Ｒ23Ｉ2／２・・・・（Ｃ） 以上の関係（Ａ）〜（Ｃ）から、本実施例のインバータ
回路の論理振幅は次式（Ｄ）で表される。
N＝ＶREF）、定電流Ｉ2はトランジスタＱ１及びＱ２に
１／２ずつ流れるため、そのときの出力電圧ＶOUTEは次
式（Ｃ）で表される。 ＶOUTE＝（ｍ＋ｎ）Ｒ23Ｉ2／２・・・・（Ｃ） 以上の関係（Ａ）〜（Ｃ）から、本実施例のインバータ
回路の論理振幅は次式（Ｄ）で表される。
【００２２】 ＶOUTHーＶOUTL＝（ｍ−ｎ）Ｒ23Ｉ2・・・・（Ｄ） また、スレッショルドレベルＶTHは、次式（Ｅ）で示さ
れる。 ＶTH＝ＶREF＝ＶOUTE＝（ｍ＋ｎ）Ｒ23Ｉ2／２・・・（Ｅ） ここで、上式（Ｄ）及び（Ｅ）において、具体的にｍ＝
２、ｎ＝１を代入し、Ｉ2＝ＶREF／Ｒ22の関係から、論
理振幅は次式（Ｆ）で示される。
れる。 ＶTH＝ＶREF＝ＶOUTE＝（ｍ＋ｎ）Ｒ23Ｉ2／２・・・（Ｅ） ここで、上式（Ｄ）及び（Ｅ）において、具体的にｍ＝
２、ｎ＝１を代入し、Ｉ2＝ＶREF／Ｒ22の関係から、論
理振幅は次式（Ｆ）で示される。
【００２３】 ＶOUTHーＶOUTL＝Ｒ23Ｉ2＝ＶREFＲ23／Ｒ22・・・・（Ｆ） また、論理出力のスレッショルドレベルＶTHは、次式
（Ｇ）で示される。 ＶTH＝ＶREF＝ＶOUTE＝３ＶREFＲ23／２Ｒ22・・・（Ｇ） 以上の関係式（Ｆ）から、論理振幅は基準電位ＶREF、
抵抗Ｒ22、Ｒ23に依存するのみである。また、エミッタ
差動対１に負荷抵抗を用いず、論理振幅は該差動対のト
ランジスタの飽和条件に拘束されない。従って、本実施
例においては、通常の半導体集積回路製造プロセスを用
いて抵抗Ｒ22、Ｒ23を同一の材質で、同一レイアウトに
形成することによって、該論理振幅を温度変動や、製造
上のプロセスのばらつきの影響を受けずに、論理振幅を
比較的大きな自由度でもって設計することができ、ノイ
ズマージン設計も簡易にできる。好ましくは、抵抗Ｒ2
2、Ｒ23を隣接して回路配置すれば、上記の影響をより
回避でき、最適な論理振幅の設計を行うことができる。
（Ｇ）で示される。 ＶTH＝ＶREF＝ＶOUTE＝３ＶREFＲ23／２Ｒ22・・・（Ｇ） 以上の関係式（Ｆ）から、論理振幅は基準電位ＶREF、
抵抗Ｒ22、Ｒ23に依存するのみである。また、エミッタ
差動対１に負荷抵抗を用いず、論理振幅は該差動対のト
ランジスタの飽和条件に拘束されない。従って、本実施
例においては、通常の半導体集積回路製造プロセスを用
いて抵抗Ｒ22、Ｒ23を同一の材質で、同一レイアウトに
形成することによって、該論理振幅を温度変動や、製造
上のプロセスのばらつきの影響を受けずに、論理振幅を
比較的大きな自由度でもって設計することができ、ノイ
ズマージン設計も簡易にできる。好ましくは、抵抗Ｒ2
2、Ｒ23を隣接して回路配置すれば、上記の影響をより
回避でき、最適な論理振幅の設計を行うことができる。
【００２４】また、関係式（Ｇ）から、論理出力のスレ
ッショルドレベルＶTHは、論理振幅の場合と同様、抵抗
Ｒ22、Ｒ23の他、基準電位ＶREFに依存するのみであ
る。従って、スレッショルドレベルＶTHは正の電位ＶCC
と関係なく、基準電位ＶREFを基準として決まるので、
接地側端子の電位ＶEEを接地（ＧＮＤ）電位に設定する
ことができる。したがって、このインバータ回路は電源
端子８に正の電圧ＶCCを印加して正電源駆動することが
でき、正電源駆動の他の回路とのインターフェイスも可
能になる。
ッショルドレベルＶTHは、論理振幅の場合と同様、抵抗
Ｒ22、Ｒ23の他、基準電位ＶREFに依存するのみであ
る。従って、スレッショルドレベルＶTHは正の電位ＶCC
と関係なく、基準電位ＶREFを基準として決まるので、
接地側端子の電位ＶEEを接地（ＧＮＤ）電位に設定する
ことができる。したがって、このインバータ回路は電源
端子８に正の電圧ＶCCを印加して正電源駆動することが
でき、正電源駆動の他の回路とのインターフェイスも可
能になる。
【００２５】なお、本発明に係るＥＣＬ出力回路は上記
実施例のインバータ回路に限らず、論理出力回路一般に
適用可能である。
実施例のインバータ回路に限らず、論理出力回路一般に
適用可能である。
【図１】図１は本発明の実施例であるＥＣＬ回路による
インバータ回路の回路図である。
インバータ回路の回路図である。
【図２】図２は従来のＥＣＬインバータ回路の回路図で
ある。
ある。
【図３】図３は本発明の実施例であるＥＣＬ回路による
インバータ回路に用いる基準電圧発生回路を示す回路図
である。
インバータ回路に用いる基準電圧発生回路を示す回路図
である。
１ エミッタ差動対 ２ 電圧電流変換回路 ３ 定電流回路 ４ 出力回路 ５ 基準電圧源 ６ 入力端子 ７ 出力端子 ８ 電源端子 ９ 接地側端子 １３，１４ （定電流回路３の）カレントミラー回路 １５，１６ （出力回路４の）カレントミラー回路
Claims (2)
- 【請求項１】 エミッタが共通接続された１対のトラン
ジスタからなり、一方のトランジスタのベースを入力端
子とし、他方のトランジスタのベースに基準電圧が印加
され、両トランジスタのコレクタ側に正電源が印加され
る差動増幅器と、 前記基準電圧をそれに応じた定電流に変換し、その定電
流を前記差動増幅器の共通エミッタに供給する定電流供
給回路と、 前記差動増幅器の各トランジスタのコレクタ側それぞれ
にカレントミラー対の一方のトランジスタを設け、かつ
他方の各反転側トランジスタの電流出力点を共通接続し
た一対のカレントミラー回路とを有し、 前記一対のカレントミラー回路の前記各反転側トランジ
スタの電流出力点における電圧を出力電圧とするように
したエミッタ結合型論理出力回路。 - 【請求項２】 前記定電流供給回路は、前記基準電圧を
それに応じた電流に変換する電圧電流変換回路と、その
電圧電流変換回路によって変換された電流に基づき前記
定電流を発生させる定電流発生用カレントミラー回路と
を含み、前記定電流用カレントミラー回路の反転出力電
流を前記差動増幅器の共通エミッタに供給するようにし
た、請求項１記載のエミッタ結合型論理出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095097A JPH08293784A (ja) | 1995-04-20 | 1995-04-20 | エミッタ結合型論理出力回路 |
| US08/614,315 US5644217A (en) | 1995-04-20 | 1996-03-12 | Emitter coupled logic output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095097A JPH08293784A (ja) | 1995-04-20 | 1995-04-20 | エミッタ結合型論理出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293784A true JPH08293784A (ja) | 1996-11-05 |
Family
ID=14128391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095097A Pending JPH08293784A (ja) | 1995-04-20 | 1995-04-20 | エミッタ結合型論理出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5644217A (ja) |
| JP (1) | JPH08293784A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3698828B2 (ja) * | 1996-08-29 | 2005-09-21 | 富士通株式会社 | 信号伝送システム、半導体装置モジュール、入力バッファ回路、及び半導体装置 |
| JPH1093362A (ja) * | 1996-09-13 | 1998-04-10 | Nec Corp | Ｏｔａおよびそれに用いる可変電流分配出力回路 |
| EP0977105A1 (en) * | 1998-07-31 | 2000-02-02 | Motorola, Inc. | Regulator with current limiting function, and method |
| US9372351B1 (en) * | 2012-05-31 | 2016-06-21 | Maxim Integrated Products, Inc. | Circuits for active eyewear |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4414502A (en) * | 1981-07-20 | 1983-11-08 | Advanced Micro Devices, Inc. | Current source circuit |
| US4684831A (en) * | 1984-08-21 | 1987-08-04 | Applied Micro Circuits Corporation | Level shift circuit for interfacing between two different voltage levels using a current mirror circuit |
| US4644194A (en) * | 1985-06-24 | 1987-02-17 | Motorola, Inc. | ECL to TTL voltage level translator |
| US4794317A (en) * | 1987-12-18 | 1988-12-27 | Texas Instruments Incorporated | ECL-to-CMOS level conversion for use in ECL-BiCMOS circuit |
| US5349287A (en) * | 1992-10-08 | 1994-09-20 | National Semiconductor Corporation | Low power comparator having a non-saturating current mirror load |
-
1995
- 1995-04-20 JP JP7095097A patent/JPH08293784A/ja active Pending
-
1996
- 1996-03-12 US US08/614,315 patent/US5644217A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5644217A (en) | 1997-07-01 |
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