JPH07282577A - プログラム式自己リフレッシュ機能を備えたメモリ素子とそのためのテスト方法 - Google Patents
プログラム式自己リフレッシュ機能を備えたメモリ素子とそのためのテスト方法Info
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- JPH07282577A JPH07282577A JP7057449A JP5744995A JPH07282577A JP H07282577 A JPH07282577 A JP H07282577A JP 7057449 A JP7057449 A JP 7057449A JP 5744995 A JP5744995 A JP 5744995A JP H07282577 A JPH07282577 A JP H07282577A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 リフレッシュ速度および待ち状態間隔を非侵
入的かつ確定的にテストできる自己タイミング調整型リ
フレッシュ回路を提供する。 【構成】 自己タイミング調整型リフレッシュ回路１２
は、クロック信号を出力する自己タイミング調整型発振
器と、第一の信号パターンと第二の信号パターンとを出
力するプログラム式パターン発生器とを含む。第一の信
号パターンは、クロック信号も受け取るカウンタ回路に
供給されて、駆動されたカウントがプログラム式パター
ン発生器によって発生された第一の信号パターンに対応
するディジタル・パターンに達すると信号パルスを出力
する。パルス信号を受け取り、半導体メモリ素子のメモ
リ・アレイの一部をリフレッシュすることでそれに応答
するリフレッシュ制御論理回路が接続されている。第二
の信号パターンは、自己リフレッシュ操作の待ち状態間
隔を設定するために使用される。
入的かつ確定的にテストできる自己タイミング調整型リ
フレッシュ回路を提供する。 【構成】 自己タイミング調整型リフレッシュ回路１２
は、クロック信号を出力する自己タイミング調整型発振
器と、第一の信号パターンと第二の信号パターンとを出
力するプログラム式パターン発生器とを含む。第一の信
号パターンは、クロック信号も受け取るカウンタ回路に
供給されて、駆動されたカウントがプログラム式パター
ン発生器によって発生された第一の信号パターンに対応
するディジタル・パターンに達すると信号パルスを出力
する。パルス信号を受け取り、半導体メモリ素子のメモ
リ・アレイの一部をリフレッシュすることでそれに応答
するリフレッシュ制御論理回路が接続されている。第二
の信号パターンは、自己リフレッシュ操作の待ち状態間
隔を設定するために使用される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体メモ
リ素子およびそのためのテスト方法に関し、より具体的
にはランダム・アクセス・メモリ（ＲＡＭ）などのメモ
リ素子用のプログラム式自己タイミング調整型リフレッ
シュ回路および「非侵入的（non-invasively）」かつ確
定的に自己タイミング調整型リフレッシュ回路をテスト
する方法、すなわち、メモリ素子の自己タイミング調整
型リフレッシュ用のリフレッシュ速度および待ち状態間
隔を確立／検査する方法に関する。
リ素子およびそのためのテスト方法に関し、より具体的
にはランダム・アクセス・メモリ（ＲＡＭ）などのメモ
リ素子用のプログラム式自己タイミング調整型リフレッ
シュ回路および「非侵入的（non-invasively）」かつ確
定的に自己タイミング調整型リフレッシュ回路をテスト
する方法、すなわち、メモリ素子の自己タイミング調整
型リフレッシュ用のリフレッシュ速度および待ち状態間
隔を確立／検査する方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）構造のメモリ・アレイの各メモリ・セ
ルは、電荷蓄積コンデンサ素子と、そのコンデンサ素子
の入出力を制御するＭＯＳＦＥＴとを含んでいる。格納
されている情報は、コンデンサ素子を横切る電荷によっ
て表される。この電荷は、ＭＯＳＦＥＴの漏れ電流や、
半導体基板の表面上の電荷再結合により、時間の経過と
ともに減衰する。このため、格納されている情報を定期
的に「リフレッシュ」する処理が必要になる。効率よく
リフレッシュ処理を達成するため、これまでにいくつか
のリフレッシュ・モードが開発されている。一般的な技
法の１つは、「ＲＡＳ（行アドレス・ストローブ）前Ｃ
ＡＳ（列アドレス・ストローブ）」（ＣＢＲ）リフレッ
シュ・モードと呼ばれるもので、システム生成のＲＡＳ
およびＣＡＳ信号のタイミング順序を通常動作モードの
ものから切り替えることにより、リフレッシュの開始を
信号で通知する。
モリ（ＤＲＡＭ）構造のメモリ・アレイの各メモリ・セ
ルは、電荷蓄積コンデンサ素子と、そのコンデンサ素子
の入出力を制御するＭＯＳＦＥＴとを含んでいる。格納
されている情報は、コンデンサ素子を横切る電荷によっ
て表される。この電荷は、ＭＯＳＦＥＴの漏れ電流や、
半導体基板の表面上の電荷再結合により、時間の経過と
ともに減衰する。このため、格納されている情報を定期
的に「リフレッシュ」する処理が必要になる。効率よく
リフレッシュ処理を達成するため、これまでにいくつか
のリフレッシュ・モードが開発されている。一般的な技
法の１つは、「ＲＡＳ（行アドレス・ストローブ）前Ｃ
ＡＳ（列アドレス・ストローブ）」（ＣＢＲ）リフレッ
シュ・モードと呼ばれるもので、システム生成のＲＡＳ
およびＣＡＳ信号のタイミング順序を通常動作モードの
ものから切り替えることにより、リフレッシュの開始を
信号で通知する。
【０００３】汎用性を高めるため、多くのランダム・ア
クセス・メモリには「スリープ・モード」が設計されて
いる。このため、外部から印加されたＲＡＳ前ＣＡＳ遷
移がスリープ・モードを開始し、その結果、メモリ・ア
レイの自己リフレッシュを開始する。メモリ・アレイの
自己タイミング調整型リフレッシュでは、メモリ・アレ
イのリフレッシュを追跡するために通常、行アドレス・
カウンタ（ＲＡＣ）（ＲＡＣカウンタとも言う）を使用
し、システム生成のＲＡＳ信号が一定に保たれている限
り、そのモードが維持される。
クセス・メモリには「スリープ・モード」が設計されて
いる。このため、外部から印加されたＲＡＳ前ＣＡＳ遷
移がスリープ・モードを開始し、その結果、メモリ・ア
レイの自己リフレッシュを開始する。メモリ・アレイの
自己タイミング調整型リフレッシュでは、メモリ・アレ
イのリフレッシュを追跡するために通常、行アドレス・
カウンタ（ＲＡＣ）（ＲＡＣカウンタとも言う）を使用
し、システム生成のＲＡＳ信号が一定に保たれている限
り、そのモードが維持される。
【０００４】半導体メモリ素子内に自己タイミング調整
型リフレッシュ用集積回路を実現する場合、３つの点が
考慮される。第一に、どのようなリフレッシュ回路を実
現しても、メモリ素子のパフォーマンスが低下しないよ
うに指定のプロダクト・タイミング・パラメータを維持
することが非常に望ましい点である。第二に、処理およ
び動作条件の変化に応じて自己タイミング調整型リフレ
ッシュ間隔を補正することで、メモリ素子のデータ保全
性を維持しなければならない点である。たとえば、温度
が上昇すると、メモリ・セルが漏れやすくなり、その結
果、メモリ・アレイのリフレッシュ回数の増加が望まし
くなる。第三に、メモリ素子のパフォーマンスについて
「非侵入性」の機能検査が必要になる点であるが、これ
もテスト時間を最小限にするものである。現時点では、
これらのすべての点に十分対処できる、既知の自己タイ
ミング調整型リフレッシュ回路およびテスト方法は１つ
もない。
型リフレッシュ用集積回路を実現する場合、３つの点が
考慮される。第一に、どのようなリフレッシュ回路を実
現しても、メモリ素子のパフォーマンスが低下しないよ
うに指定のプロダクト・タイミング・パラメータを維持
することが非常に望ましい点である。第二に、処理およ
び動作条件の変化に応じて自己タイミング調整型リフレ
ッシュ間隔を補正することで、メモリ素子のデータ保全
性を維持しなければならない点である。たとえば、温度
が上昇すると、メモリ・セルが漏れやすくなり、その結
果、メモリ・アレイのリフレッシュ回数の増加が望まし
くなる。第三に、メモリ素子のパフォーマンスについて
「非侵入性」の機能検査が必要になる点であるが、これ
もテスト時間を最小限にするものである。現時点では、
これらのすべての点に十分対処できる、既知の自己タイ
ミング調整型リフレッシュ回路およびテスト方法は１つ
もない。
【０００５】
【発明が解決しようとする課題】したがって、リフレッ
シュ・モードのリフレッシュ速度と待ち状態間隔を正確
にプログラミングおよびテストするために「非侵入性」
かつ確定的なテスト方法で扱える、ランダム・アクセス
・メモリに統合するための新規のプログラム式自己タイ
ミング調整型リフレッシュ回路があれば、最新技術を大
幅に進歩させるだろう。本発明は、このような回路およ
びプログラミング／テスト方法を提供するものである。
シュ・モードのリフレッシュ速度と待ち状態間隔を正確
にプログラミングおよびテストするために「非侵入性」
かつ確定的なテスト方法で扱える、ランダム・アクセス
・メモリに統合するための新規のプログラム式自己タイ
ミング調整型リフレッシュ回路があれば、最新技術を大
幅に進歩させるだろう。本発明は、このような回路およ
びプログラミング／テスト方法を提供するものである。
【０００６】
【課題を解決するための手段】簡単に要約すると、本発
明は１つの態様において、ワード線およびビット線を介
してアクセスされるメモリ・アレイを有する半導体メモ
リ素子に統合されたプログラム式リフレッシュ回路を含
んでいる。このプログラム式リフレッシュ回路は、クロ
ック信号を出力する自己タイミング調整型発振器と、第
一の信号パターンを発生するプログラム式パターン発生
手段とを含む。自己タイミング調整型発振器から出力さ
れたクロック信号と、プログラム式パターン発生手段に
よって発生された第一の信号パターンとを受け取るため
に、カウンタ手段が接続されている。このカウンタ手段
のカウントはクロック信号によって駆動され、そのカウ
ントが第一の信号パターンに対応するディジタル・パタ
ーン表現に達すると、信号パルスを出力する。このカウ
ンタ手段には、信号パルス出力を受け取り、カウンタ手
段からリフレッシュ制御論理回路への複数の信号パルス
からなる出力がリフレッシュ速度を定義するように、半
導体メモリ素子のメモリ・アレイの一部をリフレッシュ
することにより、それに応答するリフレッシュ制御論理
回路が接続されている。自己リフレッシュを開始する信
号の受信後のプログラム可能な「待ち状態」間隔の間、
メモリ・アレイの活動リフレッシュを使用不能にする手
段など、様々な機能強化も提示する。
明は１つの態様において、ワード線およびビット線を介
してアクセスされるメモリ・アレイを有する半導体メモ
リ素子に統合されたプログラム式リフレッシュ回路を含
んでいる。このプログラム式リフレッシュ回路は、クロ
ック信号を出力する自己タイミング調整型発振器と、第
一の信号パターンを発生するプログラム式パターン発生
手段とを含む。自己タイミング調整型発振器から出力さ
れたクロック信号と、プログラム式パターン発生手段に
よって発生された第一の信号パターンとを受け取るため
に、カウンタ手段が接続されている。このカウンタ手段
のカウントはクロック信号によって駆動され、そのカウ
ントが第一の信号パターンに対応するディジタル・パタ
ーン表現に達すると、信号パルスを出力する。このカウ
ンタ手段には、信号パルス出力を受け取り、カウンタ手
段からリフレッシュ制御論理回路への複数の信号パルス
からなる出力がリフレッシュ速度を定義するように、半
導体メモリ素子のメモリ・アレイの一部をリフレッシュ
することにより、それに応答するリフレッシュ制御論理
回路が接続されている。自己リフレッシュを開始する信
号の受信後のプログラム可能な「待ち状態」間隔の間、
メモリ・アレイの活動リフレッシュを使用不能にする手
段など、様々な機能強化も提示する。
【０００７】それに統合されたプログラム式リフレッシ
ュ回路による半導体メモリ素子の自己リフレッシュをプ
ログラミング／テストするための様々な方法も提示す
る。この半導体メモリ素子は、外部制御システムから行
アドレス・ストローブ（ＲＡＳ）信号と列アドレス・ス
トローブ（ＣＡＳ）信号とを受け取る。第一の方法は、
半導体メモリ・アレイで信号の「ＲＡＳ前ＣＡＳ」遷移
を受け取ったときにメモリ・アレイの自己リフレッシュ
を開始するステップと、自己リフレッシュ開始から既知
の時間ｔx後にＣＡＳ信号をパルス出力するステップ
と、ＣＡＳ信号パルスに応じて、データ・アウト遷移が
ないかどうか、メモリ・アレイの出力を監視するステッ
プと、データ・アウト遷移が検出された場合に、一定の
時間増分ｔcだけ時間ｔxを増加し、前述の処理ステップ
を繰り返すステップと、データ・アウト遷移が一切検出
されない場合に、自己リフレッシュ開始から、ＣＡＳ信
号パルス出力によってデータ・アウト遷移を検出できな
かった時間ｔxまでの時間間隔を求めるステップと、求
めた時間間隔を使用して、半導体メモリ素子の自己リフ
レッシュ特性をプログラミングするステップとを含む。
プログラム式自己リフレッシュ特性としては、リフレッ
シュ速度と待ち状態間隔がある。
ュ回路による半導体メモリ素子の自己リフレッシュをプ
ログラミング／テストするための様々な方法も提示す
る。この半導体メモリ素子は、外部制御システムから行
アドレス・ストローブ（ＲＡＳ）信号と列アドレス・ス
トローブ（ＣＡＳ）信号とを受け取る。第一の方法は、
半導体メモリ・アレイで信号の「ＲＡＳ前ＣＡＳ」遷移
を受け取ったときにメモリ・アレイの自己リフレッシュ
を開始するステップと、自己リフレッシュ開始から既知
の時間ｔx後にＣＡＳ信号をパルス出力するステップ
と、ＣＡＳ信号パルスに応じて、データ・アウト遷移が
ないかどうか、メモリ・アレイの出力を監視するステッ
プと、データ・アウト遷移が検出された場合に、一定の
時間増分ｔcだけ時間ｔxを増加し、前述の処理ステップ
を繰り返すステップと、データ・アウト遷移が一切検出
されない場合に、自己リフレッシュ開始から、ＣＡＳ信
号パルス出力によってデータ・アウト遷移を検出できな
かった時間ｔxまでの時間間隔を求めるステップと、求
めた時間間隔を使用して、半導体メモリ素子の自己リフ
レッシュ特性をプログラミングするステップとを含む。
プログラム式自己リフレッシュ特性としては、リフレッ
シュ速度と待ち状態間隔がある。
【０００８】別の実施例では、半導体メモリ素子の自己
リフレッシュをテストする方法を提示する。このメモリ
素子は、ワード線およびビット線を介してアクセスされ
るメモリ・アレイと、そのメモリ・アレイをリフレッシ
ュするためにそれに統合されたプログラム式リフレッシ
ュ回路とを有する。このメモリ素子は、外部制御システ
ムから行アドレス・ストローブ（ＲＡＳ）信号と列アド
レス・ストローブ（ＣＡＳ）信号とを受け取る。このテ
スト方法は、第一の状態になるようにメモリ・アレイに
ブランケット書込みするステップと、メモリ・アレイ
の’Ｘ’個の連続セクションに第二の状態を書き込むス
テップと、第一の既知の時間間隔ｔ1の間、メモリ・ア
レイを活発に自己リフレッシュするステップと、メモリ
・アレイの’Ｙ’個の連続セクションに第二の状態を書
き込むステップと、メモリ・アレイを読み取って、そこ
に第二の状態が書き込まれている連続セクション間のリ
フレッシュ・セクションの数をカウントするステップ
と、第二の既知の時間間隔ｔ2の間、前述のステップを
繰り返すステップと、読み取ったリフレッシュ・セクシ
ョンの数と、第一の既知の時間間隔ｔ1および第二の既
知の時間間隔ｔ2から、半導体メモリ素子に統合された
プログラム式リフレッシュ回路の自己リフレッシュ特性
を決定するステップとを含む。
リフレッシュをテストする方法を提示する。このメモリ
素子は、ワード線およびビット線を介してアクセスされ
るメモリ・アレイと、そのメモリ・アレイをリフレッシ
ュするためにそれに統合されたプログラム式リフレッシ
ュ回路とを有する。このメモリ素子は、外部制御システ
ムから行アドレス・ストローブ（ＲＡＳ）信号と列アド
レス・ストローブ（ＣＡＳ）信号とを受け取る。このテ
スト方法は、第一の状態になるようにメモリ・アレイに
ブランケット書込みするステップと、メモリ・アレイ
の’Ｘ’個の連続セクションに第二の状態を書き込むス
テップと、第一の既知の時間間隔ｔ1の間、メモリ・ア
レイを活発に自己リフレッシュするステップと、メモリ
・アレイの’Ｙ’個の連続セクションに第二の状態を書
き込むステップと、メモリ・アレイを読み取って、そこ
に第二の状態が書き込まれている連続セクション間のリ
フレッシュ・セクションの数をカウントするステップ
と、第二の既知の時間間隔ｔ2の間、前述のステップを
繰り返すステップと、読み取ったリフレッシュ・セクシ
ョンの数と、第一の既知の時間間隔ｔ1および第二の既
知の時間間隔ｔ2から、半導体メモリ素子に統合された
プログラム式リフレッシュ回路の自己リフレッシュ特性
を決定するステップとを含む。
【０００９】さらに別の態様では、メモリ・アレイと、
リフレッシュ・モード時にメモリ・アレイをリフレッシ
ュするためにそれに統合されたプログラム式リフレッシ
ュ回路とを有する半導体メモリ素子の自己リフレッシュ
をテストする方法を提示する。プログラム式リフレッシ
ュ回路は単一カウンタを有し、半導体メモリ素子は外部
制御システムから行アドレス・ストローブ（ＲＡＳ）信
号と列アドレス・ストローブ（ＣＡＳ）信号とを受け取
る。さらに、メモリ素子は電源から電流を受け取る。こ
のテスト方法では、半導体メモリ素子のＡＣ電流とプロ
グラム式リフレッシュ回路内の単一カウンタの周波数と
を関連付ける定義済みの方程式を使用している。この方
法は、電源から半導体メモリ素子に入力されるＤＣ電流
を測定するステップと、メモリ素子を自己リフレッシュ
・モードにし、電源から半導体メモリ素子に入力される
自己リフレッシュ電流を測定するステップと、測定した
リフレッシュ電流のＤＣ電流成分を除去し、結果的にリ
フレッシュ・モードの半導体メモリ素子に入力されるＡ
Ｃ電流を求めるステップと、定義済み方程式を使用して
カウンタ周波数を確立するステップとを含み、リフレッ
シュ速度と待ち状態間隔はそれぞれ確立したカウンタ周
波数に比例する。
リフレッシュ・モード時にメモリ・アレイをリフレッシ
ュするためにそれに統合されたプログラム式リフレッシ
ュ回路とを有する半導体メモリ素子の自己リフレッシュ
をテストする方法を提示する。プログラム式リフレッシ
ュ回路は単一カウンタを有し、半導体メモリ素子は外部
制御システムから行アドレス・ストローブ（ＲＡＳ）信
号と列アドレス・ストローブ（ＣＡＳ）信号とを受け取
る。さらに、メモリ素子は電源から電流を受け取る。こ
のテスト方法では、半導体メモリ素子のＡＣ電流とプロ
グラム式リフレッシュ回路内の単一カウンタの周波数と
を関連付ける定義済みの方程式を使用している。この方
法は、電源から半導体メモリ素子に入力されるＤＣ電流
を測定するステップと、メモリ素子を自己リフレッシュ
・モードにし、電源から半導体メモリ素子に入力される
自己リフレッシュ電流を測定するステップと、測定した
リフレッシュ電流のＤＣ電流成分を除去し、結果的にリ
フレッシュ・モードの半導体メモリ素子に入力されるＡ
Ｃ電流を求めるステップと、定義済み方程式を使用して
カウンタ周波数を確立するステップとを含み、リフレッ
シュ速度と待ち状態間隔はそれぞれ確立したカウンタ周
波数に比例する。
【００１０】言い換えれば、本発明は、「スリープ・モ
ード」時に正確に素子をリフレッシュし、スリープ・モ
ード時に正確にプログラム可能なリフレッシュ速度と待
ち状態間隔を有する、半導体メモリ素子に統合されたプ
ログラム式自己タイミング調整型リフレッシュ回路を提
供する。さらに、このプログラム式リフレッシュ回路を
プログラミング／テストする方法を提示する。具体的に
は、半導体メモリ素子をリフレッシュするためのリフレ
ッシュ速度と待ち状態間隔をプログラミングし、いった
んプログラミングしたリフレッシュ速度と待ち状態間隔
について非侵入性テストを行う方法を提供する。これら
の方法は非侵入性かつ確定的であるので、従来必要だっ
た時間のごく一部でテストを行うことができる。メモリ
素子のパフォーマンスが低下しないように、プログラム
式リフレッシュ回路は指定のプロダクト・タイミング・
パラメータを維持する。処理および動作条件の変化を補
正する自己タイミング調整型発振器によって、素子のデ
ータ保全性が維持される。
ード」時に正確に素子をリフレッシュし、スリープ・モ
ード時に正確にプログラム可能なリフレッシュ速度と待
ち状態間隔を有する、半導体メモリ素子に統合されたプ
ログラム式自己タイミング調整型リフレッシュ回路を提
供する。さらに、このプログラム式リフレッシュ回路を
プログラミング／テストする方法を提示する。具体的に
は、半導体メモリ素子をリフレッシュするためのリフレ
ッシュ速度と待ち状態間隔をプログラミングし、いった
んプログラミングしたリフレッシュ速度と待ち状態間隔
について非侵入性テストを行う方法を提供する。これら
の方法は非侵入性かつ確定的であるので、従来必要だっ
た時間のごく一部でテストを行うことができる。メモリ
素子のパフォーマンスが低下しないように、プログラム
式リフレッシュ回路は指定のプロダクト・タイミング・
パラメータを維持する。処理および動作条件の変化を補
正する自己タイミング調整型発振器によって、素子のデ
ータ保全性が維持される。
【００１１】本発明の上記およびその他の目的、利点、
および特徴は、添付図面とともに考慮すれば、以下に示
す本発明の詳細な説明および所与の好ましい実施例によ
ってもっと容易く理解されるだろう。
および特徴は、添付図面とともに考慮すれば、以下に示
す本発明の詳細な説明および所与の好ましい実施例によ
ってもっと容易く理解されるだろう。
【００１２】
【実施例】ここで図面を参照して説明するが、同一また
は同様の構成要素を示す場合、複数の図面にわたって同
一の参照番号を使用する。
は同様の構成要素を示す場合、複数の図面にわたって同
一の参照番号を使用する。
【００１３】図１は、自己タイミング調整型リフレッシ
ュ用集積回路１２を有する半導体メモリ素子（全体を１
０で示す）の概要を示している。半導体メモリ素子１０
は、ワード線およびビット線（図示せず）によってアク
セスされる従来のグリッド構成に配置された複数のメモ
リ・セルで構成されたメモリ・アレイ１４を含んでい
る。ある実施例では、各メモリ・セルは、１つのｎチャ
ネル・トランジスタと１つのコンデンサ素子で構成され
た１トランジスタ／１コンデンサ・メモリ・セルを含ん
でいる。行復号器１６は、入力Ａ０、Ａ１、Ａ２、・・
・、Ａ１１で受け取り、行アドレス・バッファ１８に一
時的に保管されているアドレスを復号する。行復号器１
６は、復号されたアドレスを使用して、メモリ・アレイ
１４の１本のワード線を選択する。ＲＡＳクロック発生
器２０は、行復号器１６をクロックする。通常動作時に
は、ＲＡＳクロック発生器２０は「行使用不能」（Ｒ
Ｅ）マスタ信号に応答する。さらに、ＣＡＳクロック発
生器２２は、受け取った「列使用不能」（ＣＥ）信号に
応答する。
ュ用集積回路１２を有する半導体メモリ素子（全体を１
０で示す）の概要を示している。半導体メモリ素子１０
は、ワード線およびビット線（図示せず）によってアク
セスされる従来のグリッド構成に配置された複数のメモ
リ・セルで構成されたメモリ・アレイ１４を含んでい
る。ある実施例では、各メモリ・セルは、１つのｎチャ
ネル・トランジスタと１つのコンデンサ素子で構成され
た１トランジスタ／１コンデンサ・メモリ・セルを含ん
でいる。行復号器１６は、入力Ａ０、Ａ１、Ａ２、・・
・、Ａ１１で受け取り、行アドレス・バッファ１８に一
時的に保管されているアドレスを復号する。行復号器１
６は、復号されたアドレスを使用して、メモリ・アレイ
１４の１本のワード線を選択する。ＲＡＳクロック発生
器２０は、行復号器１６をクロックする。通常動作時に
は、ＲＡＳクロック発生器２０は「行使用不能」（Ｒ
Ｅ）マスタ信号に応答する。さらに、ＣＡＳクロック発
生器２２は、受け取った「列使用不能」（ＣＥ）信号に
応答する。
【００１４】ＣＡＳクロック発生器２２は、列復号器入
出力ゲート２４を駆動するクロックを発生する。列復号
器入出力ゲート２４は、センス増幅器２６を介してメモ
リ・アレイ１４のビット線（図示せず）に結合されてい
る。センス増幅器２６は、半導体メモリ素子が使用する
電圧信号レベルまで読取りデータ信号を増幅する。行ア
ドレスがアサートされ、アレイでその行が選択される
と、アレイ内のどのノード、すなわち、どのデータを選
択するかを識別する列アドレスがアサートされる。次
に、選択されたデータはデータ・アウト・バッファ２８
を介して取り出される。データ・アウト・バッファ２８
は、Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ２、およびＩ／Ｏ３な
どの入出力接続部を介してオフチップ・ロード（図示せ
ず）を駆動する。このバッファ２８自体は、「出力使用
不能」（ＯＥ）信号によって駆動される。
出力ゲート２４を駆動するクロックを発生する。列復号
器入出力ゲート２４は、センス増幅器２６を介してメモ
リ・アレイ１４のビット線（図示せず）に結合されてい
る。センス増幅器２６は、半導体メモリ素子が使用する
電圧信号レベルまで読取りデータ信号を増幅する。行ア
ドレスがアサートされ、アレイでその行が選択される
と、アレイ内のどのノード、すなわち、どのデータを選
択するかを識別する列アドレスがアサートされる。次
に、選択されたデータはデータ・アウト・バッファ２８
を介して取り出される。データ・アウト・バッファ２８
は、Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ２、およびＩ／Ｏ３な
どの入出力接続部を介してオフチップ・ロード（図示せ
ず）を駆動する。このバッファ２８自体は、「出力使用
不能」（ＯＥ）信号によって駆動される。
【００１５】データは、データ・イン・バッファ３２と
列復号器入出力ゲート２４を介して入出力接続部からメ
モリ・アレイ１４に書き込まれる。ＡＮＤ回路３４は、
「書込み使用不能」（ＷＥ）信号と「列使用不能」（Ｃ
Ｅ）信号を入力として受け入れる。この回路は、データ
・アウト・バッファ２８とデータ・イン・バッファ３２
の両方に信号を出力する。この信号は、所望の機能が読
取り操作または書込み操作のいずれで構成されているか
を示すものである。
列復号器入出力ゲート２４を介して入出力接続部からメ
モリ・アレイ１４に書き込まれる。ＡＮＤ回路３４は、
「書込み使用不能」（ＷＥ）信号と「列使用不能」（Ｃ
Ｅ）信号を入力として受け入れる。この回路は、データ
・アウト・バッファ２８とデータ・イン・バッファ３２
の両方に信号を出力する。この信号は、所望の機能が読
取り操作または書込み操作のいずれで構成されているか
を示すものである。
【００１６】この開示の後半では、半導体メモリ素子１
０の自己リフレッシュを中心とし、本発明によるプログ
ラム式リフレッシュ回路のリフレッシュ速度および待ち
状態間隔などのリフレッシュ特性を確立／検査するため
のプログラミング／テスト方法を含む。
０の自己リフレッシュを中心とし、本発明によるプログ
ラム式リフレッシュ回路のリフレッシュ速度および待ち
状態間隔などのリフレッシュ特性を確立／検査するため
のプログラミング／テスト方法を含む。
【００１７】図１に示すような、ランダム・アクセス・
メモリに自己リフレッシュ機能を統合した最も効果的な
態様は、事前に指定されたランダム・アクセス・メモリ
のパフォーマンスと機能パラメータが維持されるように
実現される。この目的のためには、「スリープ・モー
ド」時にＲＡＳおよびＣＡＳクロック発生器で半導体メ
モリ素子を制御するような自己リフレッシュ制御論理回
路が組み込まれ、設計されていることが望ましい。これ
により、通常の素子動作モードの自己リフレッシュにお
いて制御論理回路の遅延が一定に保たれ、指定のパフォ
ーマンスが維持される。
メモリに自己リフレッシュ機能を統合した最も効果的な
態様は、事前に指定されたランダム・アクセス・メモリ
のパフォーマンスと機能パラメータが維持されるように
実現される。この目的のためには、「スリープ・モー
ド」時にＲＡＳおよびＣＡＳクロック発生器で半導体メ
モリ素子を制御するような自己リフレッシュ制御論理回
路が組み込まれ、設計されていることが望ましい。これ
により、通常の素子動作モードの自己リフレッシュにお
いて制御論理回路の遅延が一定に保たれ、指定のパフォ
ーマンスが維持される。
【００１８】リフレッシュ・カウンタ３ｂ（たとえば、
ＲＡＣカウンタ）は、リフレッシュの対象となるメモリ
・アレイ１４の次のセクション（たとえば、行）を識別
する複数のラッチを含んでいる。カウンタ３６は、新し
い（ＣＢＲ）リフレッシュ・サイクルが開始されるたび
にそのリフレッシュ・モードで増加する。行アドレス・
バッファ１８は、リフレッシュ・モードの開始後のリフ
レッシュ・カウンタ３６の状態を読み取ることで、次の
行アドレスを入手する。活動状態のリフレッシュ・サイ
クルが開始されると、バッファ１８は、半導体メモリ素
子１０のアドレス・バス２１上の信号を無視し、その代
わりに、リフレッシュの対象となるメモリ・アレイ１４
の次のセクションを識別するリフレッシュ・カウンタ３
６の状態を受け取る。
ＲＡＣカウンタ）は、リフレッシュの対象となるメモリ
・アレイ１４の次のセクション（たとえば、行）を識別
する複数のラッチを含んでいる。カウンタ３６は、新し
い（ＣＢＲ）リフレッシュ・サイクルが開始されるたび
にそのリフレッシュ・モードで増加する。行アドレス・
バッファ１８は、リフレッシュ・モードの開始後のリフ
レッシュ・カウンタ３６の状態を読み取ることで、次の
行アドレスを入手する。活動状態のリフレッシュ・サイ
クルが開始されると、バッファ１８は、半導体メモリ素
子１０のアドレス・バス２１上の信号を無視し、その代
わりに、リフレッシュの対象となるメモリ・アレイ１４
の次のセクションを識別するリフレッシュ・カウンタ３
６の状態を受け取る。
【００１９】信号の「ＲＡＳ前ＣＡＳ」（ＣＢＲ）遷移
を受け取ると、まず従来のリフレッシュ制御装置３８に
よってリフレッシュ・モードが検出される。特に、「行
使用不能」（ＲＥ）信号が「アクティブ」になる前に
「列使用不能」（ＣＥ）信号が「アクティブ」になる場
合、すなわち、半導体メモリ素子が選択された場合に
は、必ずリフレッシュ制御装置３８によってリフレッシ
ュ・モードが検出される。ここで使用する「アクティ
ブ」とは、ロー信号を含むものと仮定する。
を受け取ると、まず従来のリフレッシュ制御装置３８に
よってリフレッシュ・モードが検出される。特に、「行
使用不能」（ＲＥ）信号が「アクティブ」になる前に
「列使用不能」（ＣＥ）信号が「アクティブ」になる場
合、すなわち、半導体メモリ素子が選択された場合に
は、必ずリフレッシュ制御装置３８によってリフレッシ
ュ・モードが検出される。ここで使用する「アクティ
ブ」とは、ロー信号を含むものと仮定する。
【００２０】リフレッシュ・モードの開始と同時に、
Ｓ．Ｔ．Ｒ．回路１２は、所与の間隔（ここでは「待ち
状態」と言う）の間、ＲＥおよびＣＥ入力がロー状態を
維持しているかどうかを監視できるようになる。「待ち
状態」の間、これらの入力が維持されていると仮定し、
半導体メモリ素子が自己リフレッシュ・モードになって
いることを示すためのフラグがＳ．Ｔ．Ｒ．回路に移行
し、１行ずつなどのほぼ一定のリフレッシュ速度でメモ
リ・アレイのリフレッシュが行われる。待ち状態条件が
満足されると、ＣＡＳバッファは使用不能になり、自己
リフレッシュ・モード時に「無指定」になる。しかし、
信号ＲＥは、外部の終了要求がないかどうか、引き続き
Ｓ．Ｔ．Ｒ．１２によって監視される。
Ｓ．Ｔ．Ｒ．回路１２は、所与の間隔（ここでは「待ち
状態」と言う）の間、ＲＥおよびＣＥ入力がロー状態を
維持しているかどうかを監視できるようになる。「待ち
状態」の間、これらの入力が維持されていると仮定し、
半導体メモリ素子が自己リフレッシュ・モードになって
いることを示すためのフラグがＳ．Ｔ．Ｒ．回路に移行
し、１行ずつなどのほぼ一定のリフレッシュ速度でメモ
リ・アレイのリフレッシュが行われる。待ち状態条件が
満足されると、ＣＡＳバッファは使用不能になり、自己
リフレッシュ・モード時に「無指定」になる。しかし、
信号ＲＥは、外部の終了要求がないかどうか、引き続き
Ｓ．Ｔ．Ｒ．１２によって監視される。
【００２１】いったん自己リフレッシュ・モードに入る
と、リフレッシュ・サイクル時にＣＥおよびＲＥ入力に
提示される外部信号に対してＣＡＳクロック発生器２２
とＲＡＳクロック発生器２０が応答できないようにする
ために、これらのクロック発生器に対して線４０および
４２上でそれぞれ制御信号が出力される。実際には、メ
モリ素子がメモリ・アレイの活動状態のリフレッシュを
受けているときに、外部システム制御から発生器の非活
動化が行われる。これにより、発生器の制御が外部シス
テムに戻る前にリフレッシュ・サイクルが完了するよう
に保証される。この保証がなければ、すべてのリフレッ
シュ・データが対応する記憶セルに戻る前に外部制御装
置がアレイの復元を開始してしまい、結果的にデータが
消失する恐れがある。したがって、制御プロトコルは、
半導体メモリ素子を制御しようとする外部システムより
活動状態のリフレッシュ・サイクルの方が優先されるよ
うなもの、つまり、現行のリフレッシュ・サイクルが完
了し、メモリ素子が「スリープ・モード」に戻るまで、
外部システムがメモリ素子を制御できないようなものに
なる。
と、リフレッシュ・サイクル時にＣＥおよびＲＥ入力に
提示される外部信号に対してＣＡＳクロック発生器２２
とＲＡＳクロック発生器２０が応答できないようにする
ために、これらのクロック発生器に対して線４０および
４２上でそれぞれ制御信号が出力される。実際には、メ
モリ素子がメモリ・アレイの活動状態のリフレッシュを
受けているときに、外部システム制御から発生器の非活
動化が行われる。これにより、発生器の制御が外部シス
テムに戻る前にリフレッシュ・サイクルが完了するよう
に保証される。この保証がなければ、すべてのリフレッ
シュ・データが対応する記憶セルに戻る前に外部制御装
置がアレイの復元を開始してしまい、結果的にデータが
消失する恐れがある。したがって、制御プロトコルは、
半導体メモリ素子を制御しようとする外部システムより
活動状態のリフレッシュ・サイクルの方が優先されるよ
うなもの、つまり、現行のリフレッシュ・サイクルが完
了し、メモリ素子が「スリープ・モード」に戻るまで、
外部システムがメモリ素子を制御できないようなものに
なる。
【００２２】本発明のよるＳ．Ｔ．Ｒ．回路１２は４つ
の入力信号を受け入れる。まず、列アドレス・ストロー
ブ（ＣＡＳ）が行アドレス・ストローブ（ＲＡＳ）より
先にローになったことをリフレッシュ制御装置３８が検
出すると、必ずその制御装置から「非ＲＡＳ前ＣＡＳ」
（ＣＢＲＮ）信号を受け取る。また、回路１２では、電
源投入可能（ＥＮＰＬ）信号、データ線インタロック残
留（ＤＬＩＮＴ）信号、およびＲＡＳクロック発生器オ
フ（ＳＴＲＯＦＦＰ）信号という３つのハンドシェーク
信号も受け取られる。ＥＮＰＬ信号は、半導体メモリ素
子が電源投入モードになったときに自己タイミング調整
型リフレッシュ制御論理回路がその回路自体をアサート
できないようにするものである。メモリ・アレイから生
成されるＤＬＩＮＴ信号は、現行のリフレッシュ・サイ
クル操作の完了を通知するもので、ＳＴＲＯＦＦＰ信号
は、それがＲＡＳクロック発生器を制御していることを
Ｓ．Ｔ．Ｒ．回路に対して確認するものである。
の入力信号を受け入れる。まず、列アドレス・ストロー
ブ（ＣＡＳ）が行アドレス・ストローブ（ＲＡＳ）より
先にローになったことをリフレッシュ制御装置３８が検
出すると、必ずその制御装置から「非ＲＡＳ前ＣＡＳ」
（ＣＢＲＮ）信号を受け取る。また、回路１２では、電
源投入可能（ＥＮＰＬ）信号、データ線インタロック残
留（ＤＬＩＮＴ）信号、およびＲＡＳクロック発生器オ
フ（ＳＴＲＯＦＦＰ）信号という３つのハンドシェーク
信号も受け取られる。ＥＮＰＬ信号は、半導体メモリ素
子が電源投入モードになったときに自己タイミング調整
型リフレッシュ制御論理回路がその回路自体をアサート
できないようにするものである。メモリ・アレイから生
成されるＤＬＩＮＴ信号は、現行のリフレッシュ・サイ
クル操作の完了を通知するもので、ＳＴＲＯＦＦＰ信号
は、それがＲＡＳクロック発生器を制御していることを
Ｓ．Ｔ．Ｒ．回路に対して確認するものである。
【００２３】本発明によるプログラム式自己タイミング
調整型リフレッシュ制御回路１２の一実施例を図２に示
す。この実施例の回路１２は、図示の信号ＭＮおよび信
号ＳＰなどの２つの非並行クロック信号を出力する自己
タイミング調整型発振器（ＳＴＯＳＣ）５０を含んでい
る。発振器５０は、自己タイミング調整型リフレッシュ
制御論理回路５２によって生成された自己リフレッシュ
使用可能パルス（ＳＲＥＰ）によって使用可能になる。
論理回路５２は、電源投入可能信号ＥＮＰＬによってそ
れ自体が使用可能になり、「非ＲＡＳ前ＣＡＳ」（ＣＢ
ＲＮ）信号が受け取られたときに、この発振器使用可能
信号ＳＲＥＰを発生する。また、プログラム式カウンタ
回路５４も、論理回路５２から出力される自己リフレッ
シュ使用可能パルスによって使用可能になる。もとも
と、発振器５０の周波数はプロセス・バイアスによって
変化しやすいものなので、カウンタ５４の出力をプログ
ラミングできることは重要である。制御の細分性を高め
るため、カウンタ回路５４はＮで除算同期カウントダウ
ン・カウンタであることが好ましい。この場合、Ｎは整
数である。
調整型リフレッシュ制御回路１２の一実施例を図２に示
す。この実施例の回路１２は、図示の信号ＭＮおよび信
号ＳＰなどの２つの非並行クロック信号を出力する自己
タイミング調整型発振器（ＳＴＯＳＣ）５０を含んでい
る。発振器５０は、自己タイミング調整型リフレッシュ
制御論理回路５２によって生成された自己リフレッシュ
使用可能パルス（ＳＲＥＰ）によって使用可能になる。
論理回路５２は、電源投入可能信号ＥＮＰＬによってそ
れ自体が使用可能になり、「非ＲＡＳ前ＣＡＳ」（ＣＢ
ＲＮ）信号が受け取られたときに、この発振器使用可能
信号ＳＲＥＰを発生する。また、プログラム式カウンタ
回路５４も、論理回路５２から出力される自己リフレッ
シュ使用可能パルスによって使用可能になる。もとも
と、発振器５０の周波数はプロセス・バイアスによって
変化しやすいものなので、カウンタ５４の出力をプログ
ラミングできることは重要である。制御の細分性を高め
るため、カウンタ回路５４はＮで除算同期カウントダウ
ン・カウンタであることが好ましい。この場合、Ｎは整
数である。
【００２４】メモリ素子のデータ保全性は、動作条件で
自己タイミング調整型リフレッシュ間隔を補正すること
で維持しなければならない。たとえば、印加電圧が上昇
すると、結果的に電界が上昇するため、メモリ・セル内
の寄生リークがさらに悪化する。したがって、電圧につ
れて発振器周波数が高くなることが望ましい。同様に、
温度の上昇によって寄生リーク機構が悪化する場合もあ
る。したがって、発振器が適切に応答することが望まし
い。また、プロセス・パラメータの変動も、チップ間お
よびウェーハ間の発振器周波数に影響する場合がある。
このような変動源は、ヒューズ・プログラム式カウンタ
によって制御されるが、このカウンタは、ヒューズをプ
ログラミングすることで、発振器の様々な入力周波数と
は無関係に一貫した自己タイミング調整型リフレッシュ
周波数を提供する。
自己タイミング調整型リフレッシュ間隔を補正すること
で維持しなければならない。たとえば、印加電圧が上昇
すると、結果的に電界が上昇するため、メモリ・セル内
の寄生リークがさらに悪化する。したがって、電圧につ
れて発振器周波数が高くなることが望ましい。同様に、
温度の上昇によって寄生リーク機構が悪化する場合もあ
る。したがって、発振器が適切に応答することが望まし
い。また、プロセス・パラメータの変動も、チップ間お
よびウェーハ間の発振器周波数に影響する場合がある。
このような変動源は、ヒューズ・プログラム式カウンタ
によって制御されるが、このカウンタは、ヒューズをプ
ログラミングすることで、発振器の様々な入力周波数と
は無関係に一貫した自己タイミング調整型リフレッシュ
周波数を提供する。
【００２５】図示の通り、カウンタ回路５４は「第一の
ヒューズ・バンク」５６に接続されているが、このヒュ
ーズ・バンクは、後述するように、システム設計者がリ
フレッシュ速度、すなわち、カウンタ回路から出力され
るＲＰパルス信号間の時間間隔を設定できるようにする
ものである。第一のヒューズ・バンク５６は、選択した
ヒューズを開回路にするかまたは溶断することで「プロ
グラミング」可能なレーザ・ヒューズによる並列回路な
ど、プログラム可能な出力パターンを有する適切な信号
発生手段を含むことができる。選択したヒューズを開回
路にし、比較器に信号を通すことで、パルス信号ＲＰの
出力が行われるカウンタ回路５４のカウントをプログラ
ミングすることができる。具体的には、瞬間的なカウン
トが関連の第一のヒューズ・バンクからの信号のパター
ンに対応するディジタル・パターン表現を有する場合
に、比較器が自己タイミング調整型リフレッシュ制御論
理回路５２にＲＰパルス信号を出力する。カウンタをリ
セットし、上記の処理を繰り返すと、出力ＲＰ速度すな
わちリフレッシュ速度が確立する。所望のリフレッシュ
速度は、回路１２が統合されている特定の半導体メモリ
素子の特性に基づいてプログラミングされる。カウンタ
回路５４はカウントダウン・カウンタとして実現される
ことが好ましいので、ヒューズ５６は集積回路チップ上
のポリシリコン・ストライプを含むことができる。この
ストライプは従来のレーザ・ヒューズ・ツールに曝され
ると、開回路になる（または使用可能になる）。
ヒューズ・バンク」５６に接続されているが、このヒュ
ーズ・バンクは、後述するように、システム設計者がリ
フレッシュ速度、すなわち、カウンタ回路から出力され
るＲＰパルス信号間の時間間隔を設定できるようにする
ものである。第一のヒューズ・バンク５６は、選択した
ヒューズを開回路にするかまたは溶断することで「プロ
グラミング」可能なレーザ・ヒューズによる並列回路な
ど、プログラム可能な出力パターンを有する適切な信号
発生手段を含むことができる。選択したヒューズを開回
路にし、比較器に信号を通すことで、パルス信号ＲＰの
出力が行われるカウンタ回路５４のカウントをプログラ
ミングすることができる。具体的には、瞬間的なカウン
トが関連の第一のヒューズ・バンクからの信号のパター
ンに対応するディジタル・パターン表現を有する場合
に、比較器が自己タイミング調整型リフレッシュ制御論
理回路５２にＲＰパルス信号を出力する。カウンタをリ
セットし、上記の処理を繰り返すと、出力ＲＰ速度すな
わちリフレッシュ速度が確立する。所望のリフレッシュ
速度は、回路１２が統合されている特定の半導体メモリ
素子の特性に基づいてプログラミングされる。カウンタ
回路５４はカウントダウン・カウンタとして実現される
ことが好ましいので、ヒューズ５６は集積回路チップ上
のポリシリコン・ストライプを含むことができる。この
ストライプは従来のレーザ・ヒューズ・ツールに曝され
ると、開回路になる（または使用可能になる）。
【００２６】「待ち状態」が完了すると、ＳＴＲ制御論
理回路５２は、ＲＡＳクロック発生器２０（図１）に配
置されたＲＡＳバッファ５８に「非ＲＡＳ使用不能」
（ＲＡＳＤＩＳＮ）信号を出力し、ＣＡＳクロック発生
器２２（図１）に配置されたＣＡＳバッファ６０に「非
列アドレス・ストローブ使用不能」（ＣＡＳＤＩＳＮ）
信号を出力する。ＲＡＳＤＩＳＮおよびＣＡＳＤＩＳＮ
信号は、活動状態のリフレッシュ・サイクル操作の期間
中、ＲＡＳおよびＣＡＳ発生器をそれぞれ非活動化する
前述の信号を含む。図５のタイミング図に示すように、
メモリ・アレイからのＤＬＩＮＴ（リフレッシュ完了）
信号に対する応答として、ＲＡＳＤＩＳＮおよびＣＡＳ
ＤＩＳＮ信号の立下りが発生する。ＲＡＳＤＩＳＮ信号
は内部ＲＡＳバスを制御し、外部の終了要求とのハンド
シェークを行う。この信号は、自己リフレッシュ・モー
ド時に活動状態のリフレッシュ事象を制御する。電源低
減手段の場合は、ＣＡＳＤＩＳＮ信号がＣＡＳバッファ
を使用不能にし、ＣＡＳ内部バスを非活動化し、さらに
このＣＡＳ内部バスが、ＲＡＳクロック発生器を除くメ
モリ素子１４（図１）へのすべての外部信号を使用不能
にする。
理回路５２は、ＲＡＳクロック発生器２０（図１）に配
置されたＲＡＳバッファ５８に「非ＲＡＳ使用不能」
（ＲＡＳＤＩＳＮ）信号を出力し、ＣＡＳクロック発生
器２２（図１）に配置されたＣＡＳバッファ６０に「非
列アドレス・ストローブ使用不能」（ＣＡＳＤＩＳＮ）
信号を出力する。ＲＡＳＤＩＳＮおよびＣＡＳＤＩＳＮ
信号は、活動状態のリフレッシュ・サイクル操作の期間
中、ＲＡＳおよびＣＡＳ発生器をそれぞれ非活動化する
前述の信号を含む。図５のタイミング図に示すように、
メモリ・アレイからのＤＬＩＮＴ（リフレッシュ完了）
信号に対する応答として、ＲＡＳＤＩＳＮおよびＣＡＳ
ＤＩＳＮ信号の立下りが発生する。ＲＡＳＤＩＳＮ信号
は内部ＲＡＳバスを制御し、外部の終了要求とのハンド
シェークを行う。この信号は、自己リフレッシュ・モー
ド時に活動状態のリフレッシュ事象を制御する。電源低
減手段の場合は、ＣＡＳＤＩＳＮ信号がＣＡＳバッファ
を使用不能にし、ＣＡＳ内部バスを非活動化し、さらに
このＣＡＳ内部バスが、ＲＡＳクロック発生器を除くメ
モリ素子１４（図１）へのすべての外部信号を使用不能
にする。
【００２７】ＲＡＳバッファ５８からは、待ち状態の完
了後にローになるＲＡＳＤＩＳＮ信号に対する応答とし
てローになる”ＴＲＡＳＰ”信号（図５）が出力され
る。この信号により、半導体メモリ素子は非活動状態に
なる、すなわち、「スリープ・モード」になる。ＣＡＳ
バッファ６０は、自己リフレッシュ・モード時にアクテ
ィブ・ローになるＣＡＳＰ信号を出力する。また、ＲＡ
Ｓバッファ５８に入力される外部ＲＡＳ使用可能（Ｒ
Ｅ）信号がハイに引き上げられたとき、つまり、制御シ
ステムが自己リフレッシュ・モードからの回復を必要と
しているときにハイになる「自己タイミング調整型リフ
レッシュ・オフ・パルス」（ＳＴＲＯＦＦＰ）信号もＲ
ＡＳバッファ５８から出力される。これは、ＲＡＳバッ
ファ５８に入力されるＲＡＳ使用可能（ＲＥ）を再活動
化ために信号ＲＡＳＤＩＳＮをローにする論理回路５２
によって達成される。この場合も、メモリ・アレイの１
つのセクションを活発にリフレッシュ（ここでは「リフ
レッシュ・サイクル」と言う）していない場合だけ、Ｓ
ＴＲ回路１２は制御を放棄する。
了後にローになるＲＡＳＤＩＳＮ信号に対する応答とし
てローになる”ＴＲＡＳＰ”信号（図５）が出力され
る。この信号により、半導体メモリ素子は非活動状態に
なる、すなわち、「スリープ・モード」になる。ＣＡＳ
バッファ６０は、自己リフレッシュ・モード時にアクテ
ィブ・ローになるＣＡＳＰ信号を出力する。また、ＲＡ
Ｓバッファ５８に入力される外部ＲＡＳ使用可能（Ｒ
Ｅ）信号がハイに引き上げられたとき、つまり、制御シ
ステムが自己リフレッシュ・モードからの回復を必要と
しているときにハイになる「自己タイミング調整型リフ
レッシュ・オフ・パルス」（ＳＴＲＯＦＦＰ）信号もＲ
ＡＳバッファ５８から出力される。これは、ＲＡＳバッ
ファ５８に入力されるＲＡＳ使用可能（ＲＥ）を再活動
化ために信号ＲＡＳＤＩＳＮをローにする論理回路５２
によって達成される。この場合も、メモリ・アレイの１
つのセクションを活発にリフレッシュ（ここでは「リフ
レッシュ・サイクル」と言う）していない場合だけ、Ｓ
ＴＲ回路１２は制御を放棄する。
【００２８】簡単に前述したように、最初にリフレッシ
ュ・モードに入る場合、活動状態のリフレッシュが開始
される前に「待ち状態」が発生しなければならない。こ
れは、識別された信号の「ＲＡＳ前ＣＡＳ」（ＣＢＲ）
遷移の目的がメモリ・アレイの活動状態のリフレッシュ
を開始することになるようにするためである。ＳＴＲ制
御論理回路５２（図２）内の比較器（図示せず）は、カ
ウンタ回路５４からの「待ち」パルス、たとえば、カウ
ンタ回路５４によって維持されているカウントの複数の
高位の数字の状態を受け取り、これらの信号を第二のヒ
ューズ・バンク５７によって供給されるような信号のヒ
ューズ・プログラム式パターンと比較する。以下の説明
で明らかになるように、本発明による自己タイミング調
整型リフレッシュ回路１２の重要な特徴は、活動状態の
リフレッシュ速度と待ち状態間隔特性を決定する２通り
の比較器を駆動する単一カウンタの使用にある。
ュ・モードに入る場合、活動状態のリフレッシュが開始
される前に「待ち状態」が発生しなければならない。こ
れは、識別された信号の「ＲＡＳ前ＣＡＳ」（ＣＢＲ）
遷移の目的がメモリ・アレイの活動状態のリフレッシュ
を開始することになるようにするためである。ＳＴＲ制
御論理回路５２（図２）内の比較器（図示せず）は、カ
ウンタ回路５４からの「待ち」パルス、たとえば、カウ
ンタ回路５４によって維持されているカウントの複数の
高位の数字の状態を受け取り、これらの信号を第二のヒ
ューズ・バンク５７によって供給されるような信号のヒ
ューズ・プログラム式パターンと比較する。以下の説明
で明らかになるように、本発明による自己タイミング調
整型リフレッシュ回路１２の重要な特徴は、活動状態の
リフレッシュ速度と待ち状態間隔特性を決定する２通り
の比較器を駆動する単一カウンタの使用にある。
【００２９】図３は、本発明によるプログラム式カウン
タ５４の一実施例を示している。この場合も、カウンタ
回路はカウントダウン・カウンタとして構成されている
ことが好ましく、カウンタのすべての数字へのリセット
・クロックとしてＲＰパルスをフィードバックすること
により、すべて’１’の状態にカウンタ回路自体をリセ
ットするように接続され、それにより、２進数字７０の
すべての出力Ｄ０上に’１’が生成される。提示した実
施例では、カウンタ回路５４に供給される信号のプログ
ラム式パターンが第一のヒューズ・バンク５６によって
提供される。具体的には、各２進数字出力Ｄ０ごとに、
第一のヒューズ・バンクから対応するヒューズ出力
Ｆ0、Ｆ1、・・・Ｆx、Ｆx+1が得られる。関連のヒュー
ズが開回路になると出力信号がローになり、開回路にな
らなければ出力信号はハイのままになる。比較器７２
は、２進数字出力Ｄ０とヒューズ出力Ｆ0、Ｆ1、・・・
Ｆx、Ｆx+1を受け取り、それぞれの出力パターンが同じ
になると、必ずＲＰパルス信号を出力する。ある実施例
では、比較器７２は複数の２入力ＮＡＮＤゲートを含
み、そのそれぞれが、２進数字の状態と、プログラム式
ヒューズの第一のバンクからの対応するヒューズ出力を
受け取るように接続されている。
タ５４の一実施例を示している。この場合も、カウンタ
回路はカウントダウン・カウンタとして構成されている
ことが好ましく、カウンタのすべての数字へのリセット
・クロックとしてＲＰパルスをフィードバックすること
により、すべて’１’の状態にカウンタ回路自体をリセ
ットするように接続され、それにより、２進数字７０の
すべての出力Ｄ０上に’１’が生成される。提示した実
施例では、カウンタ回路５４に供給される信号のプログ
ラム式パターンが第一のヒューズ・バンク５６によって
提供される。具体的には、各２進数字出力Ｄ０ごとに、
第一のヒューズ・バンクから対応するヒューズ出力
Ｆ0、Ｆ1、・・・Ｆx、Ｆx+1が得られる。関連のヒュー
ズが開回路になると出力信号がローになり、開回路にな
らなければ出力信号はハイのままになる。比較器７２
は、２進数字出力Ｄ０とヒューズ出力Ｆ0、Ｆ1、・・・
Ｆx、Ｆx+1を受け取り、それぞれの出力パターンが同じ
になると、必ずＲＰパルス信号を出力する。ある実施例
では、比較器７２は複数の２入力ＮＡＮＤゲートを含
み、そのそれぞれが、２進数字の状態と、プログラム式
ヒューズの第一のバンクからの対応するヒューズ出力を
受け取るように接続されている。
【００３０】各２進数字は信号７１を受け取るが、この
信号は自己タイミング調整型発振器５０（図２）からの
非並行クロック信号ＭＮおよびＳＰを含んでいる。複数
の高位の数字Ｗ1、Ｗ2、Ｗ3、およびＷ4の２進状態はバ
ンドルされ、自己タイミング調整型リフレッシュ制御論
理回路の待ち状態比較器（ＷＳＣ）５１（図２）に”Ｗ
ＡＩＴ”信号として出力される。待ち状態比較器への出
力としてバンドルされるビット数が多ければ多いほど、
第二のヒューズ・バンク５７（図２）を介して提供され
る信号のパターンに基づいて待ち状態間隔を調整するた
めのプログラミングの柔軟性が高まる。待ち状態間隔の
プログラミングは、前述のリフレッシュ速度のプログラ
ミングに似ている。
信号は自己タイミング調整型発振器５０（図２）からの
非並行クロック信号ＭＮおよびＳＰを含んでいる。複数
の高位の数字Ｗ1、Ｗ2、Ｗ3、およびＷ4の２進状態はバ
ンドルされ、自己タイミング調整型リフレッシュ制御論
理回路の待ち状態比較器（ＷＳＣ）５１（図２）に”Ｗ
ＡＩＴ”信号として出力される。待ち状態比較器への出
力としてバンドルされるビット数が多ければ多いほど、
第二のヒューズ・バンク５７（図２）を介して提供され
る信号のパターンに基づいて待ち状態間隔を調整するた
めのプログラミングの柔軟性が高まる。待ち状態間隔の
プログラミングは、前述のリフレッシュ速度のプログラ
ミングに似ている。
【００３１】図４は、「ＲＡＳ前ＣＡＳ」（ＣＢＲ）リ
フレッシュ開始オプションのために提案された規則を示
している。図示の通り、外部で供給されたＣＡＳ信号が
ＲＡＳ信号より先にローに低下し、両方の信号が所定の
時間間隔の間、ローに保持されている（「待ち状態」と
言う）と、自己リフレッシュ・モードが発生する。待ち
状態が完了すると、ＲＡＳおよびＣＡＳ入力が一定の状
態を維持していると仮定して、自己リフレッシュ・モー
ド操作が開始される。待ち状態間隔は、ランダム・アク
セス・メモリの最大活動仕様を超えていなければならな
い。いったん自己リフレッシュ・モードに入ると、メモ
リ・アレイ内の情報消失から保護するのに十分な周波数
で各リフレッシュ・アドレスによってメモリ素子の内部
循環が行われる。周波数の充足は、特定のランダム・ア
クセス・メモリの設計パラメータとプロセス変動によっ
て決まる。
フレッシュ開始オプションのために提案された規則を示
している。図示の通り、外部で供給されたＣＡＳ信号が
ＲＡＳ信号より先にローに低下し、両方の信号が所定の
時間間隔の間、ローに保持されている（「待ち状態」と
言う）と、自己リフレッシュ・モードが発生する。待ち
状態が完了すると、ＲＡＳおよびＣＡＳ入力が一定の状
態を維持していると仮定して、自己リフレッシュ・モー
ド操作が開始される。待ち状態間隔は、ランダム・アク
セス・メモリの最大活動仕様を超えていなければならな
い。いったん自己リフレッシュ・モードに入ると、メモ
リ・アレイ内の情報消失から保護するのに十分な周波数
で各リフレッシュ・アドレスによってメモリ素子の内部
循環が行われる。周波数の充足は、特定のランダム・ア
クセス・メモリの設計パラメータとプロセス変動によっ
て決まる。
【００３２】リフレッシュ・モードは、ＲＡＳ信号がイ
ナクティブ（すなわち、ハイ）になることで活動状態の
リフレッシュの外部に出て終了する。この場合、リフレ
ッシュ・モードが終了すると、通常動作モードを開始す
るまで、すなわち、少なくとも１回分のランダム読取り
または書込みサイクルを完了するのに必要な時間に等し
い最小期間Ｔr（最小）の間、ＲＡＳ信号がイナクティ
ブの状態を維持しなければならないことに留意された
い。図４に示すように、ＣＢＲが開始された場合を除
き、「書込み可能」（ＷＥ）信号は「無関係」信号を含
む。すなわち、書込み可能（ＷＥ）信号は、自己リフレ
ッシュを開始するためのＣＢＲの受取りと連携してハイ
にならなければならない。データ出力’Ｑ’は「無関
係」信号を含み、自己リフレッシュ・モード開始後の所
定の時点で未駆動レベルまでトライステート化する。
ナクティブ（すなわち、ハイ）になることで活動状態の
リフレッシュの外部に出て終了する。この場合、リフレ
ッシュ・モードが終了すると、通常動作モードを開始す
るまで、すなわち、少なくとも１回分のランダム読取り
または書込みサイクルを完了するのに必要な時間に等し
い最小期間Ｔr（最小）の間、ＲＡＳ信号がイナクティ
ブの状態を維持しなければならないことに留意された
い。図４に示すように、ＣＢＲが開始された場合を除
き、「書込み可能」（ＷＥ）信号は「無関係」信号を含
む。すなわち、書込み可能（ＷＥ）信号は、自己リフレ
ッシュを開始するためのＣＢＲの受取りと連携してハイ
にならなければならない。データ出力’Ｑ’は「無関
係」信号を含み、自己リフレッシュ・モード開始後の所
定の時点で未駆動レベルまでトライステート化する。
【００３３】次に、リフレッシュ速度および待ち状態間
隔を含む自己リフレッシュ特性を確立および検査するた
めの様々なプログラミング／テスト方法について説明す
る。発振器周波数（すなわち、カウンタ周波数）を測定
するのに特殊なテスト・ハードウェアは不要なため、そ
れぞれの方法はカウンタ周波数を非侵襲的に決定する。
それぞれの方法がカウンタ周波数を非侵襲的かつ確定的
に決定するので、従来の既知の方法で必要とする時間の
ごく一部でプログラミングおよびテストを行うことがで
きる。このような従来の方法では、通常、所定の時間の
間、Ｓ．Ｔ．Ｒ．を維持し、データ消失に一切注意しな
いことで、自己リフレッシュ・モードを非確定的に検査
する。
隔を含む自己リフレッシュ特性を確立および検査するた
めの様々なプログラミング／テスト方法について説明す
る。発振器周波数（すなわち、カウンタ周波数）を測定
するのに特殊なテスト・ハードウェアは不要なため、そ
れぞれの方法はカウンタ周波数を非侵襲的に決定する。
それぞれの方法がカウンタ周波数を非侵襲的かつ確定的
に決定するので、従来の既知の方法で必要とする時間の
ごく一部でプログラミングおよびテストを行うことがで
きる。このような従来の方法では、通常、所定の時間の
間、Ｓ．Ｔ．Ｒ．を維持し、データ消失に一切注意しな
いことで、自己リフレッシュ・モードを非確定的に検査
する。
【００３４】第一の方法では、自己リフレッシュ・モー
ド開始後にＣＡＳ信号が「無関係」信号になるという認
識を利用する。したがって、ＣＡＳが「無関係」信号を
含んでいる場合、半導体メモリ素子の入出力端子の出
力’Ｑ’に影響せずに、その状態を切り替えることがで
きる。しかし、これは、自己タイミング調整型リフレッ
シュが活動状態になった後、すなわち、待ち状態の後で
しか発生しない。待ち状態の間にＣＡＳを切り替える
と、データ’Ｑ’が応答する。したがって、アップ／ダ
ウンＣＡＳパルス信号を所定の時間に移動し、データ出
力を調べることで、自己リフレッシュ・モードが活動状
態になった時点を確認でき、そのため、待ち状態間隔を
検査できることが分かる。これは、待ち状態間隔がＣＢ
ＲＮ信号とデータ出力のトライステートとの間の時間間
隔として定義されると想定するもので、それはほぼ正確
である。
ド開始後にＣＡＳ信号が「無関係」信号になるという認
識を利用する。したがって、ＣＡＳが「無関係」信号を
含んでいる場合、半導体メモリ素子の入出力端子の出
力’Ｑ’に影響せずに、その状態を切り替えることがで
きる。しかし、これは、自己タイミング調整型リフレッ
シュが活動状態になった後、すなわち、待ち状態の後で
しか発生しない。待ち状態の間にＣＡＳを切り替える
と、データ’Ｑ’が応答する。したがって、アップ／ダ
ウンＣＡＳパルス信号を所定の時間に移動し、データ出
力を調べることで、自己リフレッシュ・モードが活動状
態になった時点を確認でき、そのため、待ち状態間隔を
検査できることが分かる。これは、待ち状態間隔がＣＢ
ＲＮ信号とデータ出力のトライステートとの間の時間間
隔として定義されると想定するもので、それはほぼ正確
である。
【００３５】単一カウンタを使用しているため、待ち状
態間隔とリフレッシュ速度の両方を確立することが可能
である。所与の温度および電圧の場合の待ち状態間隔と
カウントの周波数を把握することで、所望のリフレッシ
ュ速度をプログラミング／検査することができる。した
がって、待ち状態間隔とリフレッシュ速度との間には数
学的関係が存在し、ＲＰパルス間の間隔を容易に求める
ことができる。たとえば、活動状態のリフレッシュ・サ
イクル間の所望のリフレッシュ速度が１マイクロ秒の場
合（図５）、カウンタ周波数を把握すれば、第一のヒュ
ーズ・バンク５６（図２）の指定ヒューズを開回路にす
ることでリフレッシュ速度をプログラミングすることが
できる。
態間隔とリフレッシュ速度の両方を確立することが可能
である。所与の温度および電圧の場合の待ち状態間隔と
カウントの周波数を把握することで、所望のリフレッシ
ュ速度をプログラミング／検査することができる。した
がって、待ち状態間隔とリフレッシュ速度との間には数
学的関係が存在し、ＲＰパルス間の間隔を容易に求める
ことができる。たとえば、活動状態のリフレッシュ・サ
イクル間の所望のリフレッシュ速度が１マイクロ秒の場
合（図５）、カウンタ周波数を把握すれば、第一のヒュ
ーズ・バンク５６（図２）の指定ヒューズを開回路にす
ることでリフレッシュ速度をプログラミングすることが
できる。
【００３６】図６は、本質的に上記の概要通りのプログ
ラミング／テスト方法を示すものである。リフレッシュ
・コマンドを実行すると（１００「ＣＢＲを開始す
る」）、活動状態のリフレッシュ・サイクルが始まる前
にｎ回の内部発振器サイクルがカウントされる。ＣＢＲ
Ｎを実行してからＴx時間後にＣＡＳ信号をパルス出力
し（１０２「時間ＴxでＣＡＳをパルス出力する」）、
メモリ・アレイ出力に活動状態のデータ信号が発生して
いるかどうかを問い合わせる（１０４「’Ｑ’にデータ
があるかどうか」）ことで、待ち状態を判定する。”Ｙ
ＥＳ”の場合は、ＣＡＳ信号がパルス出力される時間が
一定の時間間隔Ｔc分だけ増加する（１０６「Ｔx＝Ｔx
＋Ｔc」）。その後、新しいＣＢＲコマンドを実行して
この処理を繰り返す。
ラミング／テスト方法を示すものである。リフレッシュ
・コマンドを実行すると（１００「ＣＢＲを開始す
る」）、活動状態のリフレッシュ・サイクルが始まる前
にｎ回の内部発振器サイクルがカウントされる。ＣＢＲ
Ｎを実行してからＴx時間後にＣＡＳ信号をパルス出力
し（１０２「時間ＴxでＣＡＳをパルス出力する」）、
メモリ・アレイ出力に活動状態のデータ信号が発生して
いるかどうかを問い合わせる（１０４「’Ｑ’にデータ
があるかどうか」）ことで、待ち状態を判定する。”Ｙ
ＥＳ”の場合は、ＣＡＳ信号がパルス出力される時間が
一定の時間間隔Ｔc分だけ増加する（１０６「Ｔx＝Ｔx
＋Ｔc」）。その後、新しいＣＢＲコマンドを実行して
この処理を繰り返す。
【００３７】ＣＢＲリフレッシュ・コマンドを出した後
でメモリのデータ出力ピンを監視するテスト回路によっ
て待ち状態が容易に測定される（１０８「ＣＢＲ開始か
らの待ち時間を測定する」）。データ出力がトライステ
ートする待ち状態間隔の終了まで、ＣＡＳパルスが線Ｉ
／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ２、およびＩ／Ｏ３上にデー
タを出力していることを素子が認識する。したがって、
スリープ・モード・コマンドの開始から素子のデータ出
力がトライステートする時点までの時間差によって待ち
状態が求められる。その後、待ち時間を待ち状態のカウ
ント数Ｎで割ることによってカウンタ周波数が求められ
る（１１０「カウンタ周波数＝（待ち時間）÷Ｎ」）。
この場合も、’Ｎ’は、第二のヒューズ・バンクを介し
て提供される信号のパターンによって決まる。
でメモリのデータ出力ピンを監視するテスト回路によっ
て待ち状態が容易に測定される（１０８「ＣＢＲ開始か
らの待ち時間を測定する」）。データ出力がトライステ
ートする待ち状態間隔の終了まで、ＣＡＳパルスが線Ｉ
／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ２、およびＩ／Ｏ３上にデー
タを出力していることを素子が認識する。したがって、
スリープ・モード・コマンドの開始から素子のデータ出
力がトライステートする時点までの時間差によって待ち
状態が求められる。その後、待ち時間を待ち状態のカウ
ント数Ｎで割ることによってカウンタ周波数が求められ
る（１１０「カウンタ周波数＝（待ち時間）÷Ｎ」）。
この場合も、’Ｎ’は、第二のヒューズ・バンクを介し
て提供される信号のパターンによって決まる。
【００３８】待ち状態が確立し、発振器周波数が求めら
れた後、リフレッシュ速度と待ち状態時間を設定するた
めに第一のヒューズ・バンクと第二のヒューズ・バンク
の適切なヒューズがそれぞれ開回路になる（１１２「待
ち時間およびリフレッシュ速度用のヒューズを開回路に
する」）。これで半導体メモリ素子の自己リフレッシュ
・プログラミングが完了する（１１４「完了」）。ヒュ
ーズ・バンクによって所望の待ち状態間隔とリフレッシ
ュ速度がプログラミングされたことを確認するため、図
６の処理を繰り返すことができる（命令１１４は除
く）。
れた後、リフレッシュ速度と待ち状態時間を設定するた
めに第一のヒューズ・バンクと第二のヒューズ・バンク
の適切なヒューズがそれぞれ開回路になる（１１２「待
ち時間およびリフレッシュ速度用のヒューズを開回路に
する」）。これで半導体メモリ素子の自己リフレッシュ
・プログラミングが完了する（１１４「完了」）。ヒュ
ーズ・バンクによって所望の待ち状態間隔とリフレッシ
ュ速度がプログラミングされたことを確認するため、図
６の処理を繰り返すことができる（命令１１４は除
く）。
【００３９】図７は、待ち状態時間およびリフレッシュ
速度をプログラミング／テストするための代替処理実施
例を示している。この場合の処理手法も非侵入性で、発
振器周波数を測定するのに特殊なテスト・ハードウェア
を必要としない。この方法では、リフレッシュ・モード
時のメモリ・アレイの電流シグナチャ、すなわち、メモ
リ素子がスリープ・モードのときの電源電流Ｉccの測定
値を使用し、この測定値からＤＣ電流成分を引く。その
結果得られるＡＣ電流を所定の方程式に代入して発振器
速度を確立する。この所定の方程式は、設計の特徴付け
により当技術分野で普通の技術によって経験的に確立す
ることができ、特定の半導体メモリ素子設計の場合のＩ
cc電流の複数の測定値と様々なカウンタ周波数（例とし
て図８を参照）との関係に基づくものである。その後、
結果として得られる図に最も合った方程式が得られ、カ
ウンタ周波数を求めるためにその方程式が解かれる。
速度をプログラミング／テストするための代替処理実施
例を示している。この場合の処理手法も非侵入性で、発
振器周波数を測定するのに特殊なテスト・ハードウェア
を必要としない。この方法では、リフレッシュ・モード
時のメモリ・アレイの電流シグナチャ、すなわち、メモ
リ素子がスリープ・モードのときの電源電流Ｉccの測定
値を使用し、この測定値からＤＣ電流成分を引く。その
結果得られるＡＣ電流を所定の方程式に代入して発振器
速度を確立する。この所定の方程式は、設計の特徴付け
により当技術分野で普通の技術によって経験的に確立す
ることができ、特定の半導体メモリ素子設計の場合のＩ
cc電流の複数の測定値と様々なカウンタ周波数（例とし
て図８を参照）との関係に基づくものである。その後、
結果として得られる図に最も合った方程式が得られ、カ
ウンタ周波数を求めるためにその方程式が解かれる。
【００４０】このような方程式の決定後、図７の処理を
実施できる。最初に半導体メモリ素子のＤＣ電流が測定
される（１２０「チップのＤＣ電流を測定する」）。そ
の後、スリープ・モードに入り（１２２「スリープ・モ
ードに入る」）、自己リフレッシュ電流が測定される
（１２３「自己リフレッシュ電流を測定する」）。この
自己リフレッシュ電流からＤＣ成分を引くことで、この
電流のＡＣ成分が得られる（１２４「自己リフレッシュ
電流からＤＣ電流を引く」）。次に、ＡＣ電流値を所定
の方程式に代入してカウンタ周波数を確立する（１２５
「電流を方程式に代入してカウンタ周波数を確立す
る」）。まだプログラミングされていない場合は、所望
のリフレッシュ速度と待ち状態間隔をプログラミングす
るためにヒューズが開回路になる（１２６「待ち状態お
よびリフレッシュ速度用のヒューズを開回路にす
る」）。これでプログラム処理が完了する（１２８「完
了」）が、プログラミングした待ち状態またはリフレッ
シュ速度あるいはその両方を検査するために、図７の諸
ステップ（命令１２８は除く）を繰り返すことで、テス
ト処理を実行することができる。
実施できる。最初に半導体メモリ素子のＤＣ電流が測定
される（１２０「チップのＤＣ電流を測定する」）。そ
の後、スリープ・モードに入り（１２２「スリープ・モ
ードに入る」）、自己リフレッシュ電流が測定される
（１２３「自己リフレッシュ電流を測定する」）。この
自己リフレッシュ電流からＤＣ成分を引くことで、この
電流のＡＣ成分が得られる（１２４「自己リフレッシュ
電流からＤＣ電流を引く」）。次に、ＡＣ電流値を所定
の方程式に代入してカウンタ周波数を確立する（１２５
「電流を方程式に代入してカウンタ周波数を確立す
る」）。まだプログラミングされていない場合は、所望
のリフレッシュ速度と待ち状態間隔をプログラミングす
るためにヒューズが開回路になる（１２６「待ち状態お
よびリフレッシュ速度用のヒューズを開回路にす
る」）。これでプログラム処理が完了する（１２８「完
了」）が、プログラミングした待ち状態またはリフレッ
シュ速度あるいはその両方を検査するために、図７の諸
ステップ（命令１２８は除く）を繰り返すことで、テス
ト処理を実行することができる。
【００４１】図９は、ここに提示した自己タイミング調
整型リフレッシュ回路をプログラミング／テストするた
めのもう１つの非侵入性処理を示している。この方法で
は以下の式を利用する。 ＳＴＲ時間間隔＝待ち間隔＋リフレッシュ済みワード線数×リフレッシュ速度 （１） 本質的に、この方法は、メモリ・アレイの自己リフレッ
シュを選択的に実行してメモリ・アレイ内のデータ・パ
ターンを確立することを含む。次に、このデータ・パタ
ーンを使用して、プログラム式リフレッシュ回路の自己
リフレッシュ特性を決定する。より具体的には、リフレ
ッシュ・モードに入り、２つの活動リフレッシュ期間の
それぞれでリフレッシュしたワード線の数をカウントす
ることで、２つの未知数（すなわち、待ち間隔とリフレ
ッシュ速度）を含む方程式を作成することができる。こ
の場合、それぞれの未知数はカウンタ周波数に比例す
る。次に、変数の一方を希望通りに求めるために、２つ
の方程式を組み合わせて解くことができる。
整型リフレッシュ回路をプログラミング／テストするた
めのもう１つの非侵入性処理を示している。この方法で
は以下の式を利用する。 ＳＴＲ時間間隔＝待ち間隔＋リフレッシュ済みワード線数×リフレッシュ速度 （１） 本質的に、この方法は、メモリ・アレイの自己リフレッ
シュを選択的に実行してメモリ・アレイ内のデータ・パ
ターンを確立することを含む。次に、このデータ・パタ
ーンを使用して、プログラム式リフレッシュ回路の自己
リフレッシュ特性を決定する。より具体的には、リフレ
ッシュ・モードに入り、２つの活動リフレッシュ期間の
それぞれでリフレッシュしたワード線の数をカウントす
ることで、２つの未知数（すなわち、待ち間隔とリフレ
ッシュ速度）を含む方程式を作成することができる。こ
の場合、それぞれの未知数はカウンタ周波数に比例す
る。次に、変数の一方を希望通りに求めるために、２つ
の方程式を組み合わせて解くことができる。
【００４２】図９の処理が始まり（１２９「入る」）、
変数’Ｙ’の設定がゼロ・カウントになる（１３０「Ｙ
＝０」）。次に、変数’Ｙ’が２に増加しているかどう
かの問合せが行われる（１３２「Ｙ＝２かどうか」）。
この場合、初めて処理を通過するので、メモリ・アレイ
にはゼロがブランケット書込みされる（１４０「アレイ
に’０’をブランケット書込みする」）。次に、２０の
行に’１’が書き込まれる２０サイクルの間に、行アド
レス・カウンタ（ＲＡＣ）が連続的に増加される（１４
２「２０サイクルの間、ＣＢＲ ＲＡＣが’１’をテス
ト書込みする」）。次に、ＣＢＲ ＲＡＣテストを中断
し、一定の時間間隔、たとえば、５００マイクロ秒の
間、自己タイミング調整型リフレッシュ・モードに入る
（１４４「５００μ秒＝Ｔxの場合にＳＴＲモードに入
る」）。
変数’Ｙ’の設定がゼロ・カウントになる（１３０「Ｙ
＝０」）。次に、変数’Ｙ’が２に増加しているかどう
かの問合せが行われる（１３２「Ｙ＝２かどうか」）。
この場合、初めて処理を通過するので、メモリ・アレイ
にはゼロがブランケット書込みされる（１４０「アレイ
に’０’をブランケット書込みする」）。次に、２０の
行に’１’が書き込まれる２０サイクルの間に、行アド
レス・カウンタ（ＲＡＣ）が連続的に増加される（１４
２「２０サイクルの間、ＣＢＲ ＲＡＣが’１’をテス
ト書込みする」）。次に、ＣＢＲ ＲＡＣテストを中断
し、一定の時間間隔、たとえば、５００マイクロ秒の
間、自己タイミング調整型リフレッシュ・モードに入る
（１４４「５００μ秒＝Ｔxの場合にＳＴＲモードに入
る」）。
【００４３】その後、自己タイミング調整型リフレッシ
ュ・モードを終了し（１４５「ＳＴＲモードから出
る」）、今回に限り、５０サイクルの間、ＲＡＣテスト
を繰り返す（１４６「５０サイクルの間、ＲＡＣテスト
書込みを実行する」）。メモリ・アレイを読み取り（１
４８「アレイを読み取る」）、’１’からなる２０本の
ワード線と’１’からなる５０本のワード線との間のワ
ード線の総数をカウントする（１５０「’１’からなる
２０本のワード線と５０本のワード線との間のワード線
の数をカウントする」）。この結果、前述の方程式を使
用して、２つの未知数を有する式（１）の形式の第一の
公式を作成することができる。次に、変数’Ｙ’が増加
し、１０００マイクロ秒などの新しい一定の時間間隔Ｔ
xが選択される（１５２「Ｙ＝Ｙ＋１、Ｔx＝１０００μ
秒と設定する」）。問合せ１３２への接合部１３１によ
って復帰が行われる。’Ｙ’は１に等しくなるだけなの
で、上記で概要を示した処理ステップが繰り返される。
ュ・モードを終了し（１４５「ＳＴＲモードから出
る」）、今回に限り、５０サイクルの間、ＲＡＣテスト
を繰り返す（１４６「５０サイクルの間、ＲＡＣテスト
書込みを実行する」）。メモリ・アレイを読み取り（１
４８「アレイを読み取る」）、’１’からなる２０本の
ワード線と’１’からなる５０本のワード線との間のワ
ード線の総数をカウントする（１５０「’１’からなる
２０本のワード線と５０本のワード線との間のワード線
の数をカウントする」）。この結果、前述の方程式を使
用して、２つの未知数を有する式（１）の形式の第一の
公式を作成することができる。次に、変数’Ｙ’が増加
し、１０００マイクロ秒などの新しい一定の時間間隔Ｔ
xが選択される（１５２「Ｙ＝Ｙ＋１、Ｔx＝１０００μ
秒と設定する」）。問合せ１３２への接合部１３１によ
って復帰が行われる。’Ｙ’は１に等しくなるだけなの
で、上記で概要を示した処理ステップが繰り返される。
【００４４】２度目に処理を通過する際は、問合せ１３
２に対する応答が”ＹＥＳ”になる。その結果、２つの
未知数を含む２通りの方程式を解くことができる（１３
４「２つの方程式について、２つの未知数を解く」）。
この未知数は「待ち状態間隔」と「リフレッシュ速度」
である。これらの変数が求められると、第一のヒューズ
・バンクと第二のヒューズ・バンクの適切なヒューズを
開回路にして、所望の待ち状態とリフレッシュ速度を達
成することができる（１３６「待ち状態およびリフレッ
シュ速度用のヒューズを開回路にする」）。これで処理
は完了する（１３８「完了」）。他の方法と同様、上記
の処理ステップ（命令１３６は除く）を繰り返して所望
のリフレッシュ特性、すなわち、この場合は待ち状態と
リフレッシュ速度を検査すれば、結果として得られる自
己タイミング調整型リフレッシュ回路をテストすること
ができる。
２に対する応答が”ＹＥＳ”になる。その結果、２つの
未知数を含む２通りの方程式を解くことができる（１３
４「２つの方程式について、２つの未知数を解く」）。
この未知数は「待ち状態間隔」と「リフレッシュ速度」
である。これらの変数が求められると、第一のヒューズ
・バンクと第二のヒューズ・バンクの適切なヒューズを
開回路にして、所望の待ち状態とリフレッシュ速度を達
成することができる（１３６「待ち状態およびリフレッ
シュ速度用のヒューズを開回路にする」）。これで処理
は完了する（１３８「完了」）。他の方法と同様、上記
の処理ステップ（命令１３６は除く）を繰り返して所望
のリフレッシュ特性、すなわち、この場合は待ち状態と
リフレッシュ速度を検査すれば、結果として得られる自
己タイミング調整型リフレッシュ回路をテストすること
ができる。
【００４５】図１０は、本発明によるプログラム式自己
リフレッシュ回路を有するメモリ回路を取り入れるため
のデータ処理システム（全体を２００で示す）のブロッ
ク図を示している。システム２００は、中央演算処理装
置２０２、入出力（Ｉ／Ｏ）回路２０４、および１つま
たは複数の本発明によるメモリ素子２０６などを含んで
いる。所与のシステムでは、それぞれのメモリ素子を個
別の半導体メモリ・チップとして実現することもでき
る。それぞれのメモリ素子は、前述の自己リフレッシュ
回路と諸機能を含んでいる。
リフレッシュ回路を有するメモリ回路を取り入れるため
のデータ処理システム（全体を２００で示す）のブロッ
ク図を示している。システム２００は、中央演算処理装
置２０２、入出力（Ｉ／Ｏ）回路２０４、および１つま
たは複数の本発明によるメモリ素子２０６などを含んで
いる。所与のシステムでは、それぞれのメモリ素子を個
別の半導体メモリ・チップとして実現することもでき
る。それぞれのメモリ素子は、前述の自己リフレッシュ
回路と諸機能を含んでいる。
【００４６】上記の説明により、本発明は、「スリープ
・モード」時に半導体メモリ素子を正確にリフレッシュ
し、自己リフレッシュ時に正確にプログラム可能なリフ
レッシュ速度と待ち状態間隔を有する、半導体メモリ素
子に統合されたプログラム式自己タイミング調整型リフ
レッシュ回路を提供することに留意されたい。さらに、
プログラム式リフレッシュ回路をプログラミング／テス
トするための方法を提示する。具体的には、半導体メモ
リ素子をリフレッシュするためのリフレッシュ速度と待
ち状態間隔をプログラミングし、その後、プログラミン
グされたリフレッシュ速度と待ち状態間隔を非侵襲的か
つ確定的にテストするための方法を提供する。このテス
ト方法は、非侵入性かつ確定的なので、従来必要だった
時間のごく一部でテストを行うことができる。メモリ素
子のパフォーマンスが低下せず、処理および動作条件の
変化を補正する自己タイミング調整型発振器によって素
子のデータ保全性が維持されるように、プログラム式リ
フレッシュ回路は指定のプロダクト・タイミング・パラ
メータを維持する。
・モード」時に半導体メモリ素子を正確にリフレッシュ
し、自己リフレッシュ時に正確にプログラム可能なリフ
レッシュ速度と待ち状態間隔を有する、半導体メモリ素
子に統合されたプログラム式自己タイミング調整型リフ
レッシュ回路を提供することに留意されたい。さらに、
プログラム式リフレッシュ回路をプログラミング／テス
トするための方法を提示する。具体的には、半導体メモ
リ素子をリフレッシュするためのリフレッシュ速度と待
ち状態間隔をプログラミングし、その後、プログラミン
グされたリフレッシュ速度と待ち状態間隔を非侵襲的か
つ確定的にテストするための方法を提供する。このテス
ト方法は、非侵入性かつ確定的なので、従来必要だった
時間のごく一部でテストを行うことができる。メモリ素
子のパフォーマンスが低下せず、処理および動作条件の
変化を補正する自己タイミング調整型発振器によって素
子のデータ保全性が維持されるように、プログラム式リ
フレッシュ回路は指定のプロダクト・タイミング・パラ
メータを維持する。
【００４７】本発明の具体的な実施例について添付図面
に示し、上記の詳細な説明で説明してきたが、本発明が
ここに記載した特定の実施例に限定されず、本発明の範
囲を逸脱せずに数多くの配置変更態様、変更態様、およ
び代替態様が可能であることに留意されたい。本明細書
の特許請求の範囲は、このような変更態様をすべて包含
することを意図する。
に示し、上記の詳細な説明で説明してきたが、本発明が
ここに記載した特定の実施例に限定されず、本発明の範
囲を逸脱せずに数多くの配置変更態様、変更態様、およ
び代替態様が可能であることに留意されたい。本明細書
の特許請求の範囲は、このような変更態様をすべて包含
することを意図する。
【００４８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４９】（１）ワード線およびビット線を介してア
クセスされるメモリ・アレイを有する半導体メモリ素子
に統合されたプログラム式リフレッシュ回路において、
前記プログラム式リフレッシュ回路が、クロック信号を
出力する自己タイミング調整型発振器と、第一の信号パ
ターンを発生するプログラム式パターン発生手段と、自
己タイミング調整型発振器から出力されたクロック信号
とプログラム式パターン発生手段によって発生された第
一の信号パターンとを受け取るように接続されたカウン
タ手段であって、前記カウンタ手段が、前記クロック信
号によって駆動されるカウントを有し、前記プログラム
式パターン発生手段によって発生された第一の信号パタ
ーンに対応するディジタル・パターンにカウントが達し
たときに信号パルスを出力するカウンタ手段と、前記カ
ウンタ手段に接続され、それから出力される信号パルス
を受け取るリフレッシュ制御論理回路であって、前記リ
フレッシュ制御論理回路が、半導体メモリ素子のメモリ
・アレイの一部をリフレッシュすることによってそれに
応答するリフレッシュ制御論理回路とを含み、カウンタ
手段からの複数の信号パルスの出力によって、メモリ・
アレイがリフレッシュされるリフレッシュ速度が定義さ
れる、プログラム式リフレッシュ回路。 （２）前記リフレッシュ制御論理回路が、半導体メモリ
素子に接続された制御システムから自己リフレッシュを
開始する信号を受け取った後、プログラム可能な「待ち
状態間隔」の間、メモリ・アレイのリフレッシュを使用
不能にする手段と、前記待ち状態間隔の後、メモリ・ア
レイのリフレッシュを使用可能にする手段とを含むこと
を特徴とする、上記（１）に記載のプログラム式リフレ
ッシュ回路。 （３）半導体素子が、それに接続された制御システムか
ら行アドレス・ストローブ（ＲＡＳ）信号と列アドレス
・ストローブ（ＣＡＳ）信号とを受け取り、リフレッシ
ュを開始する信号が、制御システムから受け取った信号
のＲＡＳ前ＣＡＳ遷移を含むことを特徴とする、上記
（２）に記載のプログラム式リフレッシュ回路。 （４）プログラム式パターン発生手段が、第二の信号パ
ターンを発生する手段を含み、前記リフレッシュ制御論
理回路が、プログラム式パターン発生手段によって発生
された第二の信号パターンを受け取るように接続され、
リフレッシュ制御論理回路が、カウンタ手段のカウント
のディジタル・パターンの一部をプログラム式パターン
発生手段によって発生された第二の信号パターンと比較
して、リフレッシュ開始後の待ち状態間隔を決定する比
較手段を含むことを特徴とする、上記（２）に記載のプ
ログラム式リフレッシュ回路。 （５）前記プログラム式パターン発生手段が、リフレッ
シュ速度のプログラミングに使用される第一の信号パタ
ーンを発生する第一のヒューズ・バンクと、待ち状態間
隔のプログラミングに使用される第二の信号パターンを
発生する第二のヒューズ・バンクとを含むことを特徴と
する、上記（４）に記載のプログラム式リフレッシュ回
路。 （６）カウンタ手段が、自己タイミング調整型発振器に
結合された単一カウンタを含み、前記単一カウンタが、
前記クロック信号によって駆動されるカウントを含むこ
とを特徴とする、上記（４）に記載のプログラム式リフ
レッシュ回路。 （７）リフレッシュ制御論理回路に信号パルスを出力し
たときに前記カウンタ手段をリセットする手段をさらに
含むことを特徴とする、上記（１）に記載のプログラム
式リフレッシュ回路。 （８）自己タイミング調整型発振器が、カウンタ手段に
２つの非並行クロック信号を出力し、カウンタ手段のカ
ウントが、前記２つの非並行クロック信号の両方によっ
て駆動されることを特徴とする、上記（１）に記載のプ
ログラム式リフレッシュ回路。 （９）カウンタ手段が、自己タイミング調整型発振器か
ら出力される２つの非並行クロック信号を受け取るよう
に接続されたＮで除算カウンタを含み、Ｎが整数である
ことを特徴とする、上記（８）に記載のプログラム式リ
フレッシュ回路。 （１０）カウンタ手段が、カウントを含むカウンタと、
それに結合されたリフレッシュ速度比較手段とを含み、
前記カウンタが、自己タイミング調整型発振器から出力
されるクロック信号を受け取り、前記リフレッシュ速度
比較手段が、カウンタのカウントをプログラム式パター
ン発生手段によって発生された第一の信号パターンと比
較し、カウントのディジタル・パターンがプログラム式
パターン発生手段によって発生された第一の信号パター
ンに対応するときに信号パルスを出力する手段を含むこ
とを特徴とする、上記（１）に記載のプログラム式リフ
レッシュ回路。 （１１）半導体メモリ素子が、行アドレス・ストローブ
（ＲＡＳ）クロック発生器と、列アドレス・ストローブ
（ＣＡＳ）クロック発生器とを含み、前記ＲＡＳクロッ
ク発生器が、半導体メモリ素子に接続された外部制御シ
ステムからＲＡＳ信号を受け取るように結合されたＲＡ
Ｓバッファを有し、前記ＣＡＳクロック発生器が、半導
体メモリ素子に接続された外部制御システムからＣＡＳ
信号を受け取るように接続されたＣＡＳバッファを有
し、前記プログラム式リフレッシュ回路が、ＲＡＳバッ
ファおよびＣＡＳバッファに結合され、前記リフレッシ
ュ制御論理回路が、半導体メモリ素子のメモリ・アレイ
の一部の自己リフレッシュ時にそれに入力されるＲＡＳ
信号およびＣＡＳ信号をそれぞれ無視するようにＲＡＳ
バッファおよびＣＡＳバッファを制御する手段を含むこ
とを特徴とする、上記（１）に記載のプログラム式リフ
レッシュ回路。 （１２）メモリ・アレイと、メモリ・アレイをリフレッ
シュするためにそれに統合されたプログラム式リフレッ
シュ回路とを有する半導体メモリ素子の自己リフレッシ
ュをプログラミング／テストするための方法において、
前記半導体メモリ素子が、外部制御システムから行アド
レス・ストローブ（ＲＡＳ）信号と列アドレス・ストロ
ーブ（ＣＡＳ）信号とを受け取り、前記プログラミング
／テストのための方法が、（ａ）半導体メモリ・アレイ
で信号の「ＲＡＳ前ＣＡＳ」（ＣＢＲ）遷移を受け取る
ことによってメモリ・アレイのリフレッシュを開始する
ステップと、（ｂ）前記ステップ（ａ）の前記リフレッ
シュの開始から既知の時間ｔx後にＣＡＳ信号をパルス
出力するステップと、（ｃ）ステップ（ｂ）のＣＡＳ信
号パルス出力に応じて、データ・アウト遷移がないかど
うか、メモリ・アレイの出力を監視するステップと、
（ｄ）前記ステップ（ｃ）でデータ・アウト遷移が検出
された場合に、一定の時間増分ｔcだけ時間ｔxを増加
し、ステップ（ａ）〜（ｃ）を繰り返すステップと、
（ｅ）前記ステップ（ｃ）でデータ・アウト遷移が一切
検出されなかった場合に、リフレッシュの開始から、前
記ステップ（ｂ）のＣＡＳ信号パルス出力によって自己
リフレッシュ・モードを意味するデータ・アウト遷移を
検出できなかった時間ｔxまでの時間間隔を求めるステ
ップと、（ｆ）前記ステップ（ｅ）で求めた時間間隔を
使用して、それに統合されたプログラム式自己リフレッ
シュ回路を有する半導体メモリ素子の自己リフレッシュ
の速度をプログラミングするステップとを含む方法。 （１３）前記使用ステップ（ｆ）が、前記ステップ
（ｅ）で求めた時間間隔を使用して、それに統合された
プログラム式自己リフレッシュ回路を有する半導体メモ
リ素子のメモリ・アレイの活動自己リフレッシュまでの
「待ち状態間隔」をプログラミングすることを含むこと
を特徴とする、上記（１２）に記載の方法。 （１４）プログラム式リフレッシュ回路が、半導体メモ
リ素子に統合された自己タイミング調整型発振器からの
クロック信号によってカウントが駆動されるカウンタを
有するカウンタ手段を含み、前記使用ステップ（ｆ）
が、カウンタ手段のカウンタでカウントの周波数を求め
ることと、前記カウントの周波数を使用して、自己リフ
レッシュ速度と待ち状態間隔の両方を求めることを含む
ことを特徴とする、上記（１３）に記載の方法。 （１５）プログラム式リフレッシュ回路が、半導体メモ
リ素子に統合されたプログラム式パターン発生手段を含
み、前記使用ステップ（ｆ）が、第一の信号パターンを
発生するようにプログラム式パターン発生手段をプログ
ラミングすることを含み、前記第一の信号パターンが、
カウンタがそれに対応するディジタル・パターンを含む
カウントを有する場合にメモリ・アレイのリフレッシュ
が行われることを特徴とする、上記（１４）に記載の方
法。 （１６）前記使用ステップ（ｆ）が、第二の信号パター
ンを発生するようにプログラム式発生手段をプログラミ
ングすることを含み、前記第二の信号パターンが、カウ
ンタ手段のカウントが第二の信号パターンに対応するデ
ィジタル・パターンを有する場合に待ち状態間隔が完了
し、メモリ・アレイの活動自己リフレッシュが開始され
ることを特徴とする、上記（１５）に記載の方法。 （１７）ワード線およびビット線を介してアクセスされ
るメモリ・アレイと、メモリ・アレイをリフレッシュす
るためにそれに統合されたプログラム式リフレッシュ回
路とを有する半導体メモリ素子の自己リフレッシュをテ
ストするための方法において、半導体メモリ素子が、外
部制御システムから行アドレス・ストローブ（ＲＡＳ）
信号と列アドレス・ストローブ（ＣＡＳ）信号とを受け
取り、前記テストするための方法が、（ａ）第一の状態
になるようにメモリ・アレイにブランケット書込みを行
うステップと、（ｂ）メモリ・アレイの’Ｘ’個の連続
セクションに第二の状態を書き込むステップと、（ｃ）
第一の既知の時間間隔ｔ1の間、活発にメモリ・アレイ
を自己リフレッシュするステップと、（ｄ）メモリ・ア
レイの’Ｙ’個の連続セクションに第二の状態を書き込
むステップと、（ｅ）メモリ・アレイを読み取って、前
記ステップ（ｂ）で書き込まれた連続セクションと前記
ステップ（ｄ）で書き込まれた連続セクションとの間の
リフレッシュ済みセクションの数をカウントするステッ
プと、（ｆ）第二の既知の時間間隔ｔ2の間、ステップ
（ａ）〜（ｅ）を繰り返すステップと、（ｇ）前記ステ
ップ（ｅ）で読み取ったリフレッシュ・セクションの数
と、第一の既知の時間間隔ｔ1および第二の既知の時間
間隔ｔ2から、半導体メモリ素子に統合されたプログラ
ム式リフレッシュ回路の自己リフレッシュ特性を決定す
るステップとを含む方法。 （１８）前記決定ステップ（ｇ）が、前記ステップ
（ｅ）で読み取った連続リフレッシュ・セクションの数
と、第一の既知の時間間隔ｔ1および第二の既知の時間
間隔ｔ2から、リフレッシュ速度および待ち状態間隔の
一方を決定することを含むことを特徴とする、上記（１
７）に記載に方法。 （１９）前記決定ステップ（ｇ）が、ＳＴＲ時間間隔＝
待ち間隔＋リフレッシュ済みワード線数×リフレッシュ
速度という形式の２つの公式を作成することと、待ち間
隔およびリフレッシュ速度について解くことを含むこと
を特徴とする、上記（１８）に記載の方法。 （２０）前記書込みステップ（ｂ）および（ｄ）が、行
アドレス・カウンタを使用して、メモリ・アレイの’
Ｘ’個および’Ｙ’個の連続行アドレスにそれぞれ第二
の状態を書き込むことを含むことを特徴とする、上記
（１７）に記載の方法。 （２１）メモリ・アレイと、リフレッシュ・モード時に
メモリ・アレイをリフレッシュするためにそれに統合さ
れたプログラム式リフレッシュ回路とを有する半導体メ
モリ素子の自己リフレッシュをテストするための方法に
おいて、プログラム式リフレッシュ回路が単一カウンタ
を有し、前記半導体メモリ素子が、外部制御システムか
ら行アドレス・ストローブ（ＲＡＳ）信号と列アドレス
・ストローブ（ＣＡＳ）信号とを受け取り、前記半導体
メモリ素子が、それに電流を提供する電源によって電力
供給され、前記自己リフレッシュをテストするための方
法が、（ａ）電源から半導体メモリ素子に入力されるＤ
Ｃ電流を測定するステップと、（ｂ）半導体メモリ素子
を自己リフレッシュ・モードにし、電源から半導体メモ
リ素子に入力される自己リフレッシュ電流を測定するス
テップと、（ｃ）ステップ（ｂ）で測定した自己リフレ
ッシュ電流からステップ（ａ）で測定したＤＣ電流を除
去し、結果的に自己リフレッシュ・モードの半導体メモ
リ素子に入力されるＡＣ電流を求めるステップと、
（ｄ）自己リフレッシュ・モードの半導体メモリ素子の
ＡＣ電流と、単一カウンタの周波数とを関連付ける定義
済みの方程式を使用して、カウンタ周波数を確立し、リ
フレッシュ速度と待ち状態間隔がそれぞれカウンタ周波
数に比例するステップとを含む方法。 （２２）同様の設計の複数の半導体メモリ素子について
自己リフレッシュ・モードでのＡＣ電流を経験的に測定
し、半導体メモリ素子に統合されたプログラム式リフレ
ッシュ回路内の単一カウンタの様々な周波数に測定した
ＡＣ電流を関連付けることと、経験的に測定したＡＣ電
流値とカウンタの周波数との関係を作図することと、そ
の図に最も合った方程式を確立して、カウンタ周波数に
ついて解き、前記最も合った方程式が定義済みの方程式
を含むこととにより、自己リフレッシュ・モード時の半
導体メモリ素子のＡＣ電流と、単一カウンタの周波数と
を関連付ける方程式を事前定義するステップをさらに含
むことを特徴とする、上記（２１）に記載の方法。 （２３）前記ステップ（ｄ）で確立したカウンタ周波数
を使用して、半導体メモリ素子に統合されたプログラム
式リフレッシュ回路のリフレッシュ速度および待ち状態
間隔の少なくとも一方をプログラミングするステップを
さらに含むことを特徴とする、上記（２１）に記載の方
法。 （２４）ワード線およびビット線を介してアクセスされ
るメモリ・アレイを含むメモリ素子と、メモリ・アレイ
に統合されたリフレッシュ回路であって、前記リフレッ
シュ回路が、クロック信号を出力する自己タイミング調
整型発振器と、前記クロック信号を受け取り、プログラ
ム式周波数分割に基づく信号遷移をそれから出力するよ
うに結合されたプログラム式不揮発性周波数分割器と、
プログラム式不揮発性周波数分割器に接続され、それか
ら出力される信号遷移を受け取るリフレッシュ制御論理
回路であって、前記リフレッシュ制御論理回路が、メモ
リ・アレイの一部をリフレッシュすることでそれに応答
するリフレッシュ制御論理回路とを含むリフレッシュ回
路とを含み、プログラム式不揮発性周波数分割器からの
複数の信号遷移の出力によって、メモリ・アレイがリフ
レッシュされるリフレッシュ速度が定義されるメモリ・
システム。 （２５）前記システムが半導体メモリ・チップで構成さ
れることを特徴とする、上記（２４）に記載のメモリ・
システム。 （２６）データを処理する処理手段と、データを格納す
る少なくとも１つのメモリ手段であって、前記少なくと
も１つのメモリ手段が処理手段に電気結合され、少なく
とも１つのメモリ手段のそれぞれが、ワード線およびビ
ット線を介してアクセスされるメモリ・アレイと、メモ
リ・アレイに統合されたリフレッシュ回路とを有し、前
記リフレッシュ回路が、クロック信号を出力する自己タ
イミング調整型発振器と、前記クロック信号を受け取
り、プログラム式周波数分割に基づく信号遷移をそれか
ら出力するように結合されたプログラム式不揮発性周波
数分割器と、プログラム式不揮発性周波数分割器に接続
され、それから出力される信号遷移を受け取るリフレッ
シュ制御論理回路であって、前記リフレッシュ制御論理
回路が、メモリ・アレイの一部をリフレッシュすること
でそれに応答するリフレッシュ制御回路とを含む、少な
くとも１つのメモリ手段とを含む、データ処理システ
ム。 （２７）メモリ・アレイと、メモリ・アレイをリフレッ
シュするためにそれに統合されたプログラム式リフレッ
シュ回路とを有する半導体メモリ素子の自己リフレッシ
ュをテストするための方法において、前記方法が、
（ａ）メモリ・アレイの出力を監視し、メモリ・アレイ
の自己フレッシュ開始後にメモリ・アレイの出力がトラ
イステートする時点を決定するステップと、（ｂ）前記
ステップ（ａ）で決定した時点を使用して、メモリ・ア
レイの待ち状態間隔または自己リフレッシュの速度の少
なくとも一方を決定するステップとを含む方法。 （２８）前記ステップ（ａ）で決定した時点を使用し
て、待ち状態間隔またはプログラム式リフレッシュ回路
によるメモリ・アレイの自己リフレッシュの速度のいず
れかをプログラミングすることをさらに含むことを特徴
とする、上記（２７）に記載の方法。 （２９）ワード線およびビット線を介してアクセスされ
るメモリ・アレイと、メモリ・アレイをリフレッシュす
るためにそれに統合されたプログラム式リフレッシュ回
路とを有する半導体メモリ素子の自己リフレッシュをテ
ストするための方法において、テスト方法が、（ａ）メ
モリ・アレイを選択的に活発に自己リフレッシュして、
メモリ・アレイ内のデータ・パターンを確立するステッ
プと、（ｂ）前記ステップ（ａ）で確立したデータ・パ
ターンを使用して、半導体メモリ素子に統合されたプロ
グラム式リフレッシュ回路の自己リフレッシュ特性を決
定するステップとを含む方法。 （３０）前記ステップ（ｂ）で決定した自己リフレッシ
ュ特性を使用して、プログラム式リフレッシュ回路によ
るメモリ・アレイの自己リフレッシュ待ち状態間隔また
はリフレッシュ速度をプログラミングすることをさらに
含むことを特徴とする、上記（２９）に記載の方法。 （３１）メモリ・アレイと、リフレッシュ・モード時に
メモリ・アレイをリフレッシュするためにそれに統合さ
れたプログラム式リフレッシュ回路とを有する半導体メ
モリ素子の自己リフレッシュをテストするための方法に
おいて、前記テスト方法が、（ａ）リフレッシュ・モー
ド時にメモリ・アレイの電流シグナチャを決定するステ
ップと、（ｂ）前記ステップ（ａ）で決定した電流シグ
ナチャを使用して、プログラム式リフレッシュ回路によ
って確定されたときにリフレッシュ・モードのリフレッ
シュ速度および待ち状態間隔の一方を確立するステップ
とを含む方法。 （３２）前記ステップ（ａ）で決定した電流シグナチャ
を使用して、プログラム式リフレッシュ回路によって確
立されたリフレッシュ・モードのリフレッシュ速度およ
び待ち状態間隔の一方をプログラミングするステップを
さらに含むことを特徴とする、上記（３１）に記載の方
法。
クセスされるメモリ・アレイを有する半導体メモリ素子
に統合されたプログラム式リフレッシュ回路において、
前記プログラム式リフレッシュ回路が、クロック信号を
出力する自己タイミング調整型発振器と、第一の信号パ
ターンを発生するプログラム式パターン発生手段と、自
己タイミング調整型発振器から出力されたクロック信号
とプログラム式パターン発生手段によって発生された第
一の信号パターンとを受け取るように接続されたカウン
タ手段であって、前記カウンタ手段が、前記クロック信
号によって駆動されるカウントを有し、前記プログラム
式パターン発生手段によって発生された第一の信号パタ
ーンに対応するディジタル・パターンにカウントが達し
たときに信号パルスを出力するカウンタ手段と、前記カ
ウンタ手段に接続され、それから出力される信号パルス
を受け取るリフレッシュ制御論理回路であって、前記リ
フレッシュ制御論理回路が、半導体メモリ素子のメモリ
・アレイの一部をリフレッシュすることによってそれに
応答するリフレッシュ制御論理回路とを含み、カウンタ
手段からの複数の信号パルスの出力によって、メモリ・
アレイがリフレッシュされるリフレッシュ速度が定義さ
れる、プログラム式リフレッシュ回路。 （２）前記リフレッシュ制御論理回路が、半導体メモリ
素子に接続された制御システムから自己リフレッシュを
開始する信号を受け取った後、プログラム可能な「待ち
状態間隔」の間、メモリ・アレイのリフレッシュを使用
不能にする手段と、前記待ち状態間隔の後、メモリ・ア
レイのリフレッシュを使用可能にする手段とを含むこと
を特徴とする、上記（１）に記載のプログラム式リフレ
ッシュ回路。 （３）半導体素子が、それに接続された制御システムか
ら行アドレス・ストローブ（ＲＡＳ）信号と列アドレス
・ストローブ（ＣＡＳ）信号とを受け取り、リフレッシ
ュを開始する信号が、制御システムから受け取った信号
のＲＡＳ前ＣＡＳ遷移を含むことを特徴とする、上記
（２）に記載のプログラム式リフレッシュ回路。 （４）プログラム式パターン発生手段が、第二の信号パ
ターンを発生する手段を含み、前記リフレッシュ制御論
理回路が、プログラム式パターン発生手段によって発生
された第二の信号パターンを受け取るように接続され、
リフレッシュ制御論理回路が、カウンタ手段のカウント
のディジタル・パターンの一部をプログラム式パターン
発生手段によって発生された第二の信号パターンと比較
して、リフレッシュ開始後の待ち状態間隔を決定する比
較手段を含むことを特徴とする、上記（２）に記載のプ
ログラム式リフレッシュ回路。 （５）前記プログラム式パターン発生手段が、リフレッ
シュ速度のプログラミングに使用される第一の信号パタ
ーンを発生する第一のヒューズ・バンクと、待ち状態間
隔のプログラミングに使用される第二の信号パターンを
発生する第二のヒューズ・バンクとを含むことを特徴と
する、上記（４）に記載のプログラム式リフレッシュ回
路。 （６）カウンタ手段が、自己タイミング調整型発振器に
結合された単一カウンタを含み、前記単一カウンタが、
前記クロック信号によって駆動されるカウントを含むこ
とを特徴とする、上記（４）に記載のプログラム式リフ
レッシュ回路。 （７）リフレッシュ制御論理回路に信号パルスを出力し
たときに前記カウンタ手段をリセットする手段をさらに
含むことを特徴とする、上記（１）に記載のプログラム
式リフレッシュ回路。 （８）自己タイミング調整型発振器が、カウンタ手段に
２つの非並行クロック信号を出力し、カウンタ手段のカ
ウントが、前記２つの非並行クロック信号の両方によっ
て駆動されることを特徴とする、上記（１）に記載のプ
ログラム式リフレッシュ回路。 （９）カウンタ手段が、自己タイミング調整型発振器か
ら出力される２つの非並行クロック信号を受け取るよう
に接続されたＮで除算カウンタを含み、Ｎが整数である
ことを特徴とする、上記（８）に記載のプログラム式リ
フレッシュ回路。 （１０）カウンタ手段が、カウントを含むカウンタと、
それに結合されたリフレッシュ速度比較手段とを含み、
前記カウンタが、自己タイミング調整型発振器から出力
されるクロック信号を受け取り、前記リフレッシュ速度
比較手段が、カウンタのカウントをプログラム式パター
ン発生手段によって発生された第一の信号パターンと比
較し、カウントのディジタル・パターンがプログラム式
パターン発生手段によって発生された第一の信号パター
ンに対応するときに信号パルスを出力する手段を含むこ
とを特徴とする、上記（１）に記載のプログラム式リフ
レッシュ回路。 （１１）半導体メモリ素子が、行アドレス・ストローブ
（ＲＡＳ）クロック発生器と、列アドレス・ストローブ
（ＣＡＳ）クロック発生器とを含み、前記ＲＡＳクロッ
ク発生器が、半導体メモリ素子に接続された外部制御シ
ステムからＲＡＳ信号を受け取るように結合されたＲＡ
Ｓバッファを有し、前記ＣＡＳクロック発生器が、半導
体メモリ素子に接続された外部制御システムからＣＡＳ
信号を受け取るように接続されたＣＡＳバッファを有
し、前記プログラム式リフレッシュ回路が、ＲＡＳバッ
ファおよびＣＡＳバッファに結合され、前記リフレッシ
ュ制御論理回路が、半導体メモリ素子のメモリ・アレイ
の一部の自己リフレッシュ時にそれに入力されるＲＡＳ
信号およびＣＡＳ信号をそれぞれ無視するようにＲＡＳ
バッファおよびＣＡＳバッファを制御する手段を含むこ
とを特徴とする、上記（１）に記載のプログラム式リフ
レッシュ回路。 （１２）メモリ・アレイと、メモリ・アレイをリフレッ
シュするためにそれに統合されたプログラム式リフレッ
シュ回路とを有する半導体メモリ素子の自己リフレッシ
ュをプログラミング／テストするための方法において、
前記半導体メモリ素子が、外部制御システムから行アド
レス・ストローブ（ＲＡＳ）信号と列アドレス・ストロ
ーブ（ＣＡＳ）信号とを受け取り、前記プログラミング
／テストのための方法が、（ａ）半導体メモリ・アレイ
で信号の「ＲＡＳ前ＣＡＳ」（ＣＢＲ）遷移を受け取る
ことによってメモリ・アレイのリフレッシュを開始する
ステップと、（ｂ）前記ステップ（ａ）の前記リフレッ
シュの開始から既知の時間ｔx後にＣＡＳ信号をパルス
出力するステップと、（ｃ）ステップ（ｂ）のＣＡＳ信
号パルス出力に応じて、データ・アウト遷移がないかど
うか、メモリ・アレイの出力を監視するステップと、
（ｄ）前記ステップ（ｃ）でデータ・アウト遷移が検出
された場合に、一定の時間増分ｔcだけ時間ｔxを増加
し、ステップ（ａ）〜（ｃ）を繰り返すステップと、
（ｅ）前記ステップ（ｃ）でデータ・アウト遷移が一切
検出されなかった場合に、リフレッシュの開始から、前
記ステップ（ｂ）のＣＡＳ信号パルス出力によって自己
リフレッシュ・モードを意味するデータ・アウト遷移を
検出できなかった時間ｔxまでの時間間隔を求めるステ
ップと、（ｆ）前記ステップ（ｅ）で求めた時間間隔を
使用して、それに統合されたプログラム式自己リフレッ
シュ回路を有する半導体メモリ素子の自己リフレッシュ
の速度をプログラミングするステップとを含む方法。 （１３）前記使用ステップ（ｆ）が、前記ステップ
（ｅ）で求めた時間間隔を使用して、それに統合された
プログラム式自己リフレッシュ回路を有する半導体メモ
リ素子のメモリ・アレイの活動自己リフレッシュまでの
「待ち状態間隔」をプログラミングすることを含むこと
を特徴とする、上記（１２）に記載の方法。 （１４）プログラム式リフレッシュ回路が、半導体メモ
リ素子に統合された自己タイミング調整型発振器からの
クロック信号によってカウントが駆動されるカウンタを
有するカウンタ手段を含み、前記使用ステップ（ｆ）
が、カウンタ手段のカウンタでカウントの周波数を求め
ることと、前記カウントの周波数を使用して、自己リフ
レッシュ速度と待ち状態間隔の両方を求めることを含む
ことを特徴とする、上記（１３）に記載の方法。 （１５）プログラム式リフレッシュ回路が、半導体メモ
リ素子に統合されたプログラム式パターン発生手段を含
み、前記使用ステップ（ｆ）が、第一の信号パターンを
発生するようにプログラム式パターン発生手段をプログ
ラミングすることを含み、前記第一の信号パターンが、
カウンタがそれに対応するディジタル・パターンを含む
カウントを有する場合にメモリ・アレイのリフレッシュ
が行われることを特徴とする、上記（１４）に記載の方
法。 （１６）前記使用ステップ（ｆ）が、第二の信号パター
ンを発生するようにプログラム式発生手段をプログラミ
ングすることを含み、前記第二の信号パターンが、カウ
ンタ手段のカウントが第二の信号パターンに対応するデ
ィジタル・パターンを有する場合に待ち状態間隔が完了
し、メモリ・アレイの活動自己リフレッシュが開始され
ることを特徴とする、上記（１５）に記載の方法。 （１７）ワード線およびビット線を介してアクセスされ
るメモリ・アレイと、メモリ・アレイをリフレッシュす
るためにそれに統合されたプログラム式リフレッシュ回
路とを有する半導体メモリ素子の自己リフレッシュをテ
ストするための方法において、半導体メモリ素子が、外
部制御システムから行アドレス・ストローブ（ＲＡＳ）
信号と列アドレス・ストローブ（ＣＡＳ）信号とを受け
取り、前記テストするための方法が、（ａ）第一の状態
になるようにメモリ・アレイにブランケット書込みを行
うステップと、（ｂ）メモリ・アレイの’Ｘ’個の連続
セクションに第二の状態を書き込むステップと、（ｃ）
第一の既知の時間間隔ｔ1の間、活発にメモリ・アレイ
を自己リフレッシュするステップと、（ｄ）メモリ・ア
レイの’Ｙ’個の連続セクションに第二の状態を書き込
むステップと、（ｅ）メモリ・アレイを読み取って、前
記ステップ（ｂ）で書き込まれた連続セクションと前記
ステップ（ｄ）で書き込まれた連続セクションとの間の
リフレッシュ済みセクションの数をカウントするステッ
プと、（ｆ）第二の既知の時間間隔ｔ2の間、ステップ
（ａ）〜（ｅ）を繰り返すステップと、（ｇ）前記ステ
ップ（ｅ）で読み取ったリフレッシュ・セクションの数
と、第一の既知の時間間隔ｔ1および第二の既知の時間
間隔ｔ2から、半導体メモリ素子に統合されたプログラ
ム式リフレッシュ回路の自己リフレッシュ特性を決定す
るステップとを含む方法。 （１８）前記決定ステップ（ｇ）が、前記ステップ
（ｅ）で読み取った連続リフレッシュ・セクションの数
と、第一の既知の時間間隔ｔ1および第二の既知の時間
間隔ｔ2から、リフレッシュ速度および待ち状態間隔の
一方を決定することを含むことを特徴とする、上記（１
７）に記載に方法。 （１９）前記決定ステップ（ｇ）が、ＳＴＲ時間間隔＝
待ち間隔＋リフレッシュ済みワード線数×リフレッシュ
速度という形式の２つの公式を作成することと、待ち間
隔およびリフレッシュ速度について解くことを含むこと
を特徴とする、上記（１８）に記載の方法。 （２０）前記書込みステップ（ｂ）および（ｄ）が、行
アドレス・カウンタを使用して、メモリ・アレイの’
Ｘ’個および’Ｙ’個の連続行アドレスにそれぞれ第二
の状態を書き込むことを含むことを特徴とする、上記
（１７）に記載の方法。 （２１）メモリ・アレイと、リフレッシュ・モード時に
メモリ・アレイをリフレッシュするためにそれに統合さ
れたプログラム式リフレッシュ回路とを有する半導体メ
モリ素子の自己リフレッシュをテストするための方法に
おいて、プログラム式リフレッシュ回路が単一カウンタ
を有し、前記半導体メモリ素子が、外部制御システムか
ら行アドレス・ストローブ（ＲＡＳ）信号と列アドレス
・ストローブ（ＣＡＳ）信号とを受け取り、前記半導体
メモリ素子が、それに電流を提供する電源によって電力
供給され、前記自己リフレッシュをテストするための方
法が、（ａ）電源から半導体メモリ素子に入力されるＤ
Ｃ電流を測定するステップと、（ｂ）半導体メモリ素子
を自己リフレッシュ・モードにし、電源から半導体メモ
リ素子に入力される自己リフレッシュ電流を測定するス
テップと、（ｃ）ステップ（ｂ）で測定した自己リフレ
ッシュ電流からステップ（ａ）で測定したＤＣ電流を除
去し、結果的に自己リフレッシュ・モードの半導体メモ
リ素子に入力されるＡＣ電流を求めるステップと、
（ｄ）自己リフレッシュ・モードの半導体メモリ素子の
ＡＣ電流と、単一カウンタの周波数とを関連付ける定義
済みの方程式を使用して、カウンタ周波数を確立し、リ
フレッシュ速度と待ち状態間隔がそれぞれカウンタ周波
数に比例するステップとを含む方法。 （２２）同様の設計の複数の半導体メモリ素子について
自己リフレッシュ・モードでのＡＣ電流を経験的に測定
し、半導体メモリ素子に統合されたプログラム式リフレ
ッシュ回路内の単一カウンタの様々な周波数に測定した
ＡＣ電流を関連付けることと、経験的に測定したＡＣ電
流値とカウンタの周波数との関係を作図することと、そ
の図に最も合った方程式を確立して、カウンタ周波数に
ついて解き、前記最も合った方程式が定義済みの方程式
を含むこととにより、自己リフレッシュ・モード時の半
導体メモリ素子のＡＣ電流と、単一カウンタの周波数と
を関連付ける方程式を事前定義するステップをさらに含
むことを特徴とする、上記（２１）に記載の方法。 （２３）前記ステップ（ｄ）で確立したカウンタ周波数
を使用して、半導体メモリ素子に統合されたプログラム
式リフレッシュ回路のリフレッシュ速度および待ち状態
間隔の少なくとも一方をプログラミングするステップを
さらに含むことを特徴とする、上記（２１）に記載の方
法。 （２４）ワード線およびビット線を介してアクセスされ
るメモリ・アレイを含むメモリ素子と、メモリ・アレイ
に統合されたリフレッシュ回路であって、前記リフレッ
シュ回路が、クロック信号を出力する自己タイミング調
整型発振器と、前記クロック信号を受け取り、プログラ
ム式周波数分割に基づく信号遷移をそれから出力するよ
うに結合されたプログラム式不揮発性周波数分割器と、
プログラム式不揮発性周波数分割器に接続され、それか
ら出力される信号遷移を受け取るリフレッシュ制御論理
回路であって、前記リフレッシュ制御論理回路が、メモ
リ・アレイの一部をリフレッシュすることでそれに応答
するリフレッシュ制御論理回路とを含むリフレッシュ回
路とを含み、プログラム式不揮発性周波数分割器からの
複数の信号遷移の出力によって、メモリ・アレイがリフ
レッシュされるリフレッシュ速度が定義されるメモリ・
システム。 （２５）前記システムが半導体メモリ・チップで構成さ
れることを特徴とする、上記（２４）に記載のメモリ・
システム。 （２６）データを処理する処理手段と、データを格納す
る少なくとも１つのメモリ手段であって、前記少なくと
も１つのメモリ手段が処理手段に電気結合され、少なく
とも１つのメモリ手段のそれぞれが、ワード線およびビ
ット線を介してアクセスされるメモリ・アレイと、メモ
リ・アレイに統合されたリフレッシュ回路とを有し、前
記リフレッシュ回路が、クロック信号を出力する自己タ
イミング調整型発振器と、前記クロック信号を受け取
り、プログラム式周波数分割に基づく信号遷移をそれか
ら出力するように結合されたプログラム式不揮発性周波
数分割器と、プログラム式不揮発性周波数分割器に接続
され、それから出力される信号遷移を受け取るリフレッ
シュ制御論理回路であって、前記リフレッシュ制御論理
回路が、メモリ・アレイの一部をリフレッシュすること
でそれに応答するリフレッシュ制御回路とを含む、少な
くとも１つのメモリ手段とを含む、データ処理システ
ム。 （２７）メモリ・アレイと、メモリ・アレイをリフレッ
シュするためにそれに統合されたプログラム式リフレッ
シュ回路とを有する半導体メモリ素子の自己リフレッシ
ュをテストするための方法において、前記方法が、
（ａ）メモリ・アレイの出力を監視し、メモリ・アレイ
の自己フレッシュ開始後にメモリ・アレイの出力がトラ
イステートする時点を決定するステップと、（ｂ）前記
ステップ（ａ）で決定した時点を使用して、メモリ・ア
レイの待ち状態間隔または自己リフレッシュの速度の少
なくとも一方を決定するステップとを含む方法。 （２８）前記ステップ（ａ）で決定した時点を使用し
て、待ち状態間隔またはプログラム式リフレッシュ回路
によるメモリ・アレイの自己リフレッシュの速度のいず
れかをプログラミングすることをさらに含むことを特徴
とする、上記（２７）に記載の方法。 （２９）ワード線およびビット線を介してアクセスされ
るメモリ・アレイと、メモリ・アレイをリフレッシュす
るためにそれに統合されたプログラム式リフレッシュ回
路とを有する半導体メモリ素子の自己リフレッシュをテ
ストするための方法において、テスト方法が、（ａ）メ
モリ・アレイを選択的に活発に自己リフレッシュして、
メモリ・アレイ内のデータ・パターンを確立するステッ
プと、（ｂ）前記ステップ（ａ）で確立したデータ・パ
ターンを使用して、半導体メモリ素子に統合されたプロ
グラム式リフレッシュ回路の自己リフレッシュ特性を決
定するステップとを含む方法。 （３０）前記ステップ（ｂ）で決定した自己リフレッシ
ュ特性を使用して、プログラム式リフレッシュ回路によ
るメモリ・アレイの自己リフレッシュ待ち状態間隔また
はリフレッシュ速度をプログラミングすることをさらに
含むことを特徴とする、上記（２９）に記載の方法。 （３１）メモリ・アレイと、リフレッシュ・モード時に
メモリ・アレイをリフレッシュするためにそれに統合さ
れたプログラム式リフレッシュ回路とを有する半導体メ
モリ素子の自己リフレッシュをテストするための方法に
おいて、前記テスト方法が、（ａ）リフレッシュ・モー
ド時にメモリ・アレイの電流シグナチャを決定するステ
ップと、（ｂ）前記ステップ（ａ）で決定した電流シグ
ナチャを使用して、プログラム式リフレッシュ回路によ
って確定されたときにリフレッシュ・モードのリフレッ
シュ速度および待ち状態間隔の一方を確立するステップ
とを含む方法。 （３２）前記ステップ（ａ）で決定した電流シグナチャ
を使用して、プログラム式リフレッシュ回路によって確
立されたリフレッシュ・モードのリフレッシュ速度およ
び待ち状態間隔の一方をプログラミングするステップを
さらに含むことを特徴とする、上記（３１）に記載の方
法。
【図１】本発明の原理による自己タイミング調整型リフ
レッシュ（Ｓ．Ｔ．Ｒ．）回路を取り入れた半導体メモ
リ素子のブロック図である。
レッシュ（Ｓ．Ｔ．Ｒ．）回路を取り入れた半導体メモ
リ素子のブロック図である。
【図２】図１の自己タイミング調整型リフレッシュ
（Ｓ．Ｔ．Ｒ．）回路の本発明による一実施例のブロッ
ク図である。
（Ｓ．Ｔ．Ｒ．）回路の本発明による一実施例のブロッ
ク図である。
【図３】図２のプログラム式カウンタおよび関連の第一
のヒューズ・バンクの一実施例のブロック図である。
のヒューズ・バンクの一実施例のブロック図である。
【図４】半導体メモリ素子のＪＥＤＥＣ提唱「ＲＡＳ前
ＣＡＳ」（ＣＢＲ）自己リフレッシュと、それに続く通
常動作モードへの終了を示すタイミング図である。
ＣＡＳ」（ＣＢＲ）自己リフレッシュと、それに続く通
常動作モードへの終了を示すタイミング図である。
【図５】本発明による自己タイミング調整型リフレッシ
ュ処理のタイミング図である。
ュ処理のタイミング図である。
【図６】図２のプログラム式リフレッシュ回路の所望の
待ち時間およびリフレッシュ速度を確立／検査するため
の、本発明によるプログラミング／テスト処理の一実施
例を示す流れ図である。
待ち時間およびリフレッシュ速度を確立／検査するため
の、本発明によるプログラミング／テスト処理の一実施
例を示す流れ図である。
【図７】図２のプログラム式リフレッシュ回路内で所望
の待ち時間およびリフレッシュ速度を確立／検査するた
めの、本発明によるプログラミング／テスト処理の別の
実施例を示す流れ図である。
の待ち時間およびリフレッシュ速度を確立／検査するた
めの、本発明によるプログラミング／テスト処理の別の
実施例を示す流れ図である。
【図８】リフレッシュ・モードの半導体メモリ素子の電
源電流（Ｉcc）とカウンタ周波数を示すグラフである。
源電流（Ｉcc）とカウンタ周波数を示すグラフである。
【図９】図２のプログラム式リフレッシュ回路の所望の
待ち時間およびリフレッシュ速度を確立／検査するため
の、本発明によるプログラミング／テスト処理の別の実
施例を示す流れ図である。
待ち時間およびリフレッシュ速度を確立／検査するため
の、本発明によるプログラミング／テスト処理の別の実
施例を示す流れ図である。
【図１０】本発明の原理により実現された半導体メモリ
素子を有するデータ処理システムのブロック図である。
素子を有するデータ処理システムのブロック図である。
１０ 半導体メモリ素子 １２ 自己タイミング調整型リフレッシュ用集積回路 １４ メモリ・アレイ １６ 行復号器 １８ 行アドレス・バッファ ２０ ＲＡＳクロック発生器 ２１ アドレス・バス ２２ ＣＡＳクロック発生器 ２３ 列アドレス・バッファ ２４ 列復号器入出力ゲート ２６ センス増幅器 ２８ データ・アウト・バッファ ３２ データ・イン・バッファ ３４ ＡＮＤ回路 ３６ リフレッシュ・カウンタ ３８ リフレッシュ制御装置 ４０ 線 ４２ 線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイン・フレデリック・エリス アメリカ合衆国05465 バーモント州ジェ リコ スノーフレーク・リッジ ボックス 163 (72)発明者 エリック・リー・ヘドバーグ アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ラング・ドライ ブ20
Claims (32)
- 【請求項１】ワード線およびビット線を介してアクセス
されるメモリ・アレイを有する半導体メモリ素子に統合
されたプログラム式リフレッシュ回路において、前記プ
ログラム式リフレッシュ回路が、 クロック信号を出力する自己タイミング調整型発振器
と、 第一の信号パターンを発生するプログラム式パターン発
生手段と、 自己タイミング調整型発振器から出力されたクロック信
号とプログラム式パターン発生手段によって発生された
第一の信号パターンとを受け取るように接続されたカウ
ンタ手段であって、前記カウンタ手段が、前記クロック
信号によって駆動されるカウントを有し、前記プログラ
ム式パターン発生手段によって発生された第一の信号パ
ターンに対応するディジタル・パターンにカウントが達
したときに信号パルスを出力するカウンタ手段と、 前記カウンタ手段に接続され、それから出力される信号
パルスを受け取るリフレッシュ制御論理回路であって、
前記リフレッシュ制御論理回路が、半導体メモリ素子の
メモリ・アレイの一部をリフレッシュすることによって
それに応答するリフレッシュ制御論理回路とを含み、カ
ウンタ手段からの複数の信号パルスの出力によって、メ
モリ・アレイがリフレッシュされるリフレッシュ速度が
定義される、プログラム式リフレッシュ回路。 - 【請求項２】前記リフレッシュ制御論理回路が、半導体
メモリ素子に接続された制御システムから自己リフレッ
シュを開始する信号を受け取った後、プログラム可能な
「待ち状態間隔」の間、メモリ・アレイのリフレッシュ
を使用不能にする手段と、前記待ち状態間隔の後、メモ
リ・アレイのリフレッシュを使用可能にする手段とを含
むことを特徴とする、請求項１に記載のプログラム式リ
フレッシュ回路。 - 【請求項３】半導体素子が、それに接続された制御シス
テムから行アドレス・ストローブ（ＲＡＳ）信号と列ア
ドレス・ストローブ（ＣＡＳ）信号とを受け取り、リフ
レッシュを開始する信号が、制御システムから受け取っ
た信号のＲＡＳ前ＣＡＳ遷移を含むことを特徴とする、
請求項２に記載のプログラム式リフレッシュ回路。 - 【請求項４】プログラム式パターン発生手段が、第二の
信号パターンを発生する手段を含み、前記リフレッシュ
制御論理回路が、プログラム式パターン発生手段によっ
て発生された第二の信号パターンを受け取るように接続
され、リフレッシュ制御論理回路が、カウンタ手段のカ
ウントのディジタル・パターンの一部をプログラム式パ
ターン発生手段によって発生された第二の信号パターン
と比較して、リフレッシュ開始後の待ち状態間隔を決定
する比較手段を含むことを特徴とする、請求項２に記載
のプログラム式リフレッシュ回路。 - 【請求項５】前記プログラム式パターン発生手段が、リ
フレッシュ速度のプログラミングに使用される第一の信
号パターンを発生する第一のヒューズ・バンクと、待ち
状態間隔のプログラミングに使用される第二の信号パタ
ーンを発生する第二のヒューズ・バンクとを含むことを
特徴とする、請求項４に記載のプログラム式リフレッシ
ュ回路。 - 【請求項６】カウンタ手段が、自己タイミング調整型発
振器に結合された単一カウンタを含み、前記単一カウン
タが、前記クロック信号によって駆動されるカウントを
含むことを特徴とする、請求項４に記載のプログラム式
リフレッシュ回路。 - 【請求項７】リフレッシュ制御論理回路に信号パルスを
出力したときに前記カウンタ手段をリセットする手段を
さらに含むことを特徴とする、請求項１に記載のプログ
ラム式リフレッシュ回路。 - 【請求項８】自己タイミング調整型発振器が、カウンタ
手段に２つの非並行クロック信号を出力し、カウンタ手
段のカウントが、前記２つの非並行クロック信号の両方
によって駆動されることを特徴とする、請求項１に記載
のプログラム式リフレッシュ回路。 - 【請求項９】カウンタ手段が、自己タイミング調整型発
振器から出力される２つの非並行クロック信号を受け取
るように接続されたＮで除算カウンタを含み、Ｎが整数
であることを特徴とする、請求項８に記載のプログラム
式リフレッシュ回路。 - 【請求項１０】カウンタ手段が、カウントを含むカウン
タと、それに結合されたリフレッシュ速度比較手段とを
含み、前記カウンタが、自己タイミング調整型発振器か
ら出力されるクロック信号を受け取り、前記リフレッシ
ュ速度比較手段が、カウンタのカウントをプログラム式
パターン発生手段によって発生された第一の信号パター
ンと比較し、カウントのディジタル・パターンがプログ
ラム式パターン発生手段によって発生された第一の信号
パターンに対応するときに信号パルスを出力する手段を
含むことを特徴とする、請求項１に記載のプログラム式
リフレッシュ回路。 - 【請求項１１】半導体メモリ素子が、行アドレス・スト
ローブ（ＲＡＳ）クロック発生器と、列アドレス・スト
ローブ（ＣＡＳ）クロック発生器とを含み、前記ＲＡＳ
クロック発生器が、半導体メモリ素子に接続された外部
制御システムからＲＡＳ信号を受け取るように結合され
たＲＡＳバッファを有し、前記ＣＡＳクロック発生器
が、半導体メモリ素子に接続された外部制御システムか
らＣＡＳ信号を受け取るように接続されたＣＡＳバッフ
ァを有し、前記プログラム式リフレッシュ回路が、ＲＡ
ＳバッファおよびＣＡＳバッファに結合され、前記リフ
レッシュ制御論理回路が、半導体メモリ素子のメモリ・
アレイの一部の自己リフレッシュ時にそれに入力される
ＲＡＳ信号およびＣＡＳ信号をそれぞれ無視するように
ＲＡＳバッファおよびＣＡＳバッファを制御する手段を
含むことを特徴とする、請求項１に記載のプログラム式
リフレッシュ回路。 - 【請求項１２】メモリ・アレイと、メモリ・アレイをリ
フレッシュするためにそれに統合されたプログラム式リ
フレッシュ回路とを有する半導体メモリ素子の自己リフ
レッシュをプログラミング／テストするための方法にお
いて、前記半導体メモリ素子が、外部制御システムから
行アドレス・ストローブ（ＲＡＳ）信号と列アドレス・
ストローブ（ＣＡＳ）信号とを受け取り、前記プログラ
ミング／テストのための方法が、 （ａ）半導体メモリ・アレイで信号の「ＲＡＳ前ＣＡ
Ｓ」（ＣＢＲ）遷移を受け取ることによってメモリ・ア
レイのリフレッシュを開始するステップと、 （ｂ）前記ステップ（ａ）の前記リフレッシュの開始か
ら既知の時間ｔx後にＣＡＳ信号をパルス出力するステ
ップと、 （ｃ）ステップ（ｂ）のＣＡＳ信号パルス出力に応じ
て、データ・アウト遷移がないかどうか、メモリ・アレ
イの出力を監視するステップと、 （ｄ）前記ステップ（ｃ）でデータ・アウト遷移が検出
された場合に、一定の時間増分ｔcだけ時間ｔxを増加
し、ステップ（ａ）〜（ｃ）を繰り返すステップと、 （ｅ）前記ステップ（ｃ）でデータ・アウト遷移が一切
検出されなかった場合に、リフレッシュの開始から、前
記ステップ（ｂ）のＣＡＳ信号パルス出力によって自己
リフレッシュ・モードを意味するデータ・アウト遷移を
検出できなかった時間ｔxまでの時間間隔を求めるステ
ップと、 （ｆ）前記ステップ（ｅ）で求めた時間間隔を使用し
て、それに統合されたプログラム式自己リフレッシュ回
路を有する半導体メモリ素子の自己リフレッシュの速度
をプログラミングするステップとを含む方法。 - 【請求項１３】前記使用ステップ（ｆ）が、前記ステッ
プ（ｅ）で求めた時間間隔を使用して、それに統合され
たプログラム式自己リフレッシュ回路を有する半導体メ
モリ素子のメモリ・アレイの活動自己リフレッシュまで
の「待ち状態間隔」をプログラミングすることを含むこ
とを特徴とする、請求項１２に記載の方法。 - 【請求項１４】プログラム式リフレッシュ回路が、半導
体メモリ素子に統合された自己タイミング調整型発振器
からのクロック信号によってカウントが駆動されるカウ
ンタを有するカウンタ手段を含み、前記使用ステップ
（ｆ）が、カウンタ手段のカウンタでカウントの周波数
を求めることと、前記カウントの周波数を使用して、自
己リフレッシュ速度と待ち状態間隔の両方を求めること
を含むことを特徴とする、請求項１３に記載の方法。 - 【請求項１５】プログラム式リフレッシュ回路が、半導
体メモリ素子に統合されたプログラム式パターン発生手
段を含み、前記使用ステップ（ｆ）が、第一の信号パタ
ーンを発生するようにプログラム式パターン発生手段を
プログラミングすることを含み、前記第一の信号パター
ンが、カウンタがそれに対応するディジタル・パターン
を含むカウントを有する場合にメモリ・アレイのリフレ
ッシュが行われることを特徴とする、請求項１４に記載
の方法。 - 【請求項１６】前記使用ステップ（ｆ）が、第二の信号
パターンを発生するようにプログラム式発生手段をプロ
グラミングすることを含み、前記第二の信号パターン
が、カウンタ手段のカウントが第二の信号パターンに対
応するディジタル・パターンを有する場合に待ち状態間
隔が完了し、メモリ・アレイの活動自己リフレッシュが
開始されることを特徴とする、請求項１５に記載の方
法。 - 【請求項１７】ワード線およびビット線を介してアクセ
スされるメモリ・アレイと、メモリ・アレイをリフレッ
シュするためにそれに統合されたプログラム式リフレッ
シュ回路とを有する半導体メモリ素子の自己リフレッシ
ュをテストするための方法において、半導体メモリ素子
が、外部制御システムから行アドレス・ストローブ（Ｒ
ＡＳ）信号と列アドレス・ストローブ（ＣＡＳ）信号と
を受け取り、前記テストするための方法が、 （ａ）第一の状態になるようにメモリ・アレイにブラン
ケット書込みを行うステップと、 （ｂ）メモリ・アレイの’Ｘ’個の連続セクションに第
二の状態を書き込むステップと、 （ｃ）第一の既知の時間間隔ｔ1の間、活発にメモリ・
アレイを自己リフレッシュするステップと、 （ｄ）メモリ・アレイの’Ｙ’個の連続セクションに第
二の状態を書き込むステップと、 （ｅ）メモリ・アレイを読み取って、前記ステップ
（ｂ）で書き込まれた連続セクションと前記ステップ
（ｄ）で書き込まれた連続セクションとの間のリフレッ
シュ済みセクションの数をカウントするステップと、 （ｆ）第二の既知の時間間隔ｔ2の間、ステップ（ａ）
〜（ｅ）を繰り返すステップと、 （ｇ）前記ステップ（ｅ）で読み取ったリフレッシュ・
セクションの数と、第一の既知の時間間隔ｔ1および第
二の既知の時間間隔ｔ2から、半導体メモリ素子に統合
されたプログラム式リフレッシュ回路の自己リフレッシ
ュ特性を決定するステップとを含む方法。 - 【請求項１８】前記決定ステップ（ｇ）が、前記ステッ
プ（ｅ）で読み取った連続リフレッシュ・セクションの
数と、第一の既知の時間間隔ｔ1および第二の既知の時
間間隔ｔ2から、リフレッシュ速度および待ち状態間隔
の一方を決定することを含むことを特徴とする、請求項
１７に記載に方法。 - 【請求項１９】前記決定ステップ（ｇ）が、ＳＴＲ時間
間隔＝待ち間隔＋リフレッシュ済みワード線数×リフレ
ッシュ速度という形式の２つの公式を作成することと、
待ち間隔およびリフレッシュ速度について解くことを含
むことを特徴とする、請求項１８に記載の方法。 - 【請求項２０】前記書込みステップ（ｂ）および（ｄ）
が、行アドレス・カウンタを使用して、メモリ・アレイ
の’Ｘ’個および’Ｙ’個の連続行アドレスにそれぞれ
第二の状態を書き込むことを含むことを特徴とする、請
求項１７に記載の方法。 - 【請求項２１】メモリ・アレイと、リフレッシュ・モー
ド時にメモリ・アレイをリフレッシュするためにそれに
統合されたプログラム式リフレッシュ回路とを有する半
導体メモリ素子の自己リフレッシュをテストするための
方法において、プログラム式リフレッシュ回路が単一カ
ウンタを有し、前記半導体メモリ素子が、外部制御シス
テムから行アドレス・ストローブ（ＲＡＳ）信号と列ア
ドレス・ストローブ（ＣＡＳ）信号とを受け取り、前記
半導体メモリ素子が、それに電流を提供する電源によっ
て電力供給され、前記自己リフレッシュをテストするた
めの方法が、 （ａ）電源から半導体メモリ素子に入力されるＤＣ電流
を測定するステップと、 （ｂ）半導体メモリ素子を自己リフレッシュ・モードに
し、電源から半導体メモリ素子に入力される自己リフレ
ッシュ電流を測定するステップと、 （ｃ）ステップ（ｂ）で測定した自己リフレッシュ電流
からステップ（ａ）で測定したＤＣ電流を除去し、結果
的に自己リフレッシュ・モードの半導体メモリ素子に入
力されるＡＣ電流を求めるステップと、 （ｄ）自己リフレッシュ・モードの半導体メモリ素子の
ＡＣ電流と、単一カウンタの周波数とを関連付ける定義
済みの方程式を使用して、カウンタ周波数を確立し、リ
フレッシュ速度と待ち状態間隔がそれぞれカウンタ周波
数に比例するステップとを含む方法。 - 【請求項２２】同様の設計の複数の半導体メモリ素子に
ついて自己リフレッシュ・モードでのＡＣ電流を経験的
に測定し、半導体メモリ素子に統合されたプログラム式
リフレッシュ回路内の単一カウンタの様々な周波数に測
定したＡＣ電流を関連付けることと、 経験的に測定したＡＣ電流値とカウンタの周波数との関
係を作図することと、 その図に最も合った方程式を確立して、カウンタ周波数
について解き、前記最も合った方程式が定義済みの方程
式を含むこととにより、 自己リフレッシュ・モード時の半導体メモリ素子のＡＣ
電流と、単一カウンタの周波数とを関連付ける方程式を
事前定義するステップをさらに含むことを特徴とする、
請求項２１に記載の方法。 - 【請求項２３】前記ステップ（ｄ）で確立したカウンタ
周波数を使用して、半導体メモリ素子に統合されたプロ
グラム式リフレッシュ回路のリフレッシュ速度および待
ち状態間隔の少なくとも一方をプログラミングするステ
ップをさらに含むことを特徴とする、請求項２１に記載
の方法。 - 【請求項２４】ワード線およびビット線を介してアクセ
スされるメモリ・アレイを含むメモリ素子と、 メモリ・アレイに統合されたリフレッシュ回路であっ
て、前記リフレッシュ回路が、 クロック信号を出力する自己タイミング調整型発振器
と、 前記クロック信号を受け取り、プログラム式周波数分割
に基づく信号遷移をそれから出力するように結合された
プログラム式不揮発性周波数分割器と、 プログラム式不揮発性周波数分割器に接続され、それか
ら出力される信号遷移を受け取るリフレッシュ制御論理
回路であって、前記リフレッシュ制御論理回路が、メモ
リ・アレイの一部をリフレッシュすることでそれに応答
するリフレッシュ制御論理回路とを含むリフレッシュ回
路とを含み、プログラム式不揮発性周波数分割器からの
複数の信号遷移の出力によって、メモリ・アレイがリフ
レッシュされるリフレッシュ速度が定義されるメモリ・
システム。 - 【請求項２５】前記システムが半導体メモリ・チップで
構成されることを特徴とする、請求項２４に記載のメモ
リ・システム。 - 【請求項２６】データを処理する処理手段と、 データを格納する少なくとも１つのメモリ手段であっ
て、前記少なくとも１つのメモリ手段が処理手段に電気
結合され、少なくとも１つのメモリ手段のそれぞれが、
ワード線およびビット線を介してアクセスされるメモリ
・アレイと、メモリ・アレイに統合されたリフレッシュ
回路とを有し、前記リフレッシュ回路が、 クロック信号を出力する自己タイミング調整型発振器
と、 前記クロック信号を受け取り、プログラム式周波数分割
に基づく信号遷移をそれから出力するように結合された
プログラム式不揮発性周波数分割器と、 プログラム式不揮発性周波数分割器に接続され、それか
ら出力される信号遷移を受け取るリフレッシュ制御論理
回路であって、前記リフレッシュ制御論理回路が、メモ
リ・アレイの一部をリフレッシュすることでそれに応答
するリフレッシュ制御回路とを含む、少なくとも１つの
メモリ手段とを含む、データ処理システム。 - 【請求項２７】メモリ・アレイと、メモリ・アレイをリ
フレッシュするためにそれに統合されたプログラム式リ
フレッシュ回路とを有する半導体メモリ素子の自己リフ
レッシュをテストするための方法において、前記方法
が、 （ａ）メモリ・アレイの出力を監視し、メモリ・アレイ
の自己フレッシュ開始後にメモリ・アレイの出力がトラ
イステートする時点を決定するステップと、 （ｂ）前記ステップ（ａ）で決定した時点を使用して、
メモリ・アレイの待ち状態間隔または自己リフレッシュ
の速度の少なくとも一方を決定するステップとを含む方
法。 - 【請求項２８】前記ステップ（ａ）で決定した時点を使
用して、待ち状態間隔またはプログラム式リフレッシュ
回路によるメモリ・アレイの自己リフレッシュの速度の
いずれかをプログラミングすることをさらに含むことを
特徴とする、請求項２７に記載の方法。 - 【請求項２９】ワード線およびビット線を介してアクセ
スされるメモリ・アレイと、メモリ・アレイをリフレッ
シュするためにそれに統合されたプログラム式リフレッ
シュ回路とを有する半導体メモリ素子の自己リフレッシ
ュをテストするための方法において、テスト方法が、 （ａ）メモリ・アレイを選択的に活発に自己リフレッシ
ュして、メモリ・アレイ内のデータ・パターンを確立す
るステップと、 （ｂ）前記ステップ（ａ）で確立したデータ・パターン
を使用して、半導体メモリ素子に統合されたプログラム
式リフレッシュ回路の自己リフレッシュ特性を決定する
ステップとを含む方法。 - 【請求項３０】前記ステップ（ｂ）で決定した自己リフ
レッシュ特性を使用して、プログラム式リフレッシュ回
路によるメモリ・アレイの自己リフレッシュ待ち状態間
隔またはリフレッシュ速度をプログラミングすることを
さらに含むことを特徴とする、請求項２９に記載の方
法。 - 【請求項３１】メモリ・アレイと、リフレッシュ・モー
ド時にメモリ・アレイをリフレッシュするためにそれに
統合されたプログラム式リフレッシュ回路とを有する半
導体メモリ素子の自己リフレッシュをテストするための
方法において、前記テスト方法が、 （ａ）リフレッシュ・モード時にメモリ・アレイの電流
シグナチャを決定するステップと、 （ｂ）前記ステップ（ａ）で決定した電流シグナチャを
使用して、プログラム式リフレッシュ回路によって確定
されたときにリフレッシュ・モードのリフレッシュ速度
および待ち状態間隔の一方を確立するステップとを含む
方法。 - 【請求項３２】前記ステップ（ａ）で決定した電流シグ
ナチャを使用して、プログラム式リフレッシュ回路によ
って確立されたリフレッシュ・モードのリフレッシュ速
度および待ち状態間隔の一方をプログラミングするステ
ップをさらに含むことを特徴とする、請求項３１に記載
の方法。
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