JPH1079421A

JPH1079421A - 半導体集積回路装置の製造方法

Info

Publication number: JPH1079421A
Application number: JP8235341A
Authority: JP
Inventors: Hidenori Sato; 英紀佐藤; Toshio Ando; 敏夫安藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-05
Filing date: 1996-09-05
Publication date: 1998-03-24

Abstract

(57)【要約】【課題】溝掘り埋込形の分離構造を有する半導体集積
回路装置において、分離溝周辺の残留応力を緩和する。【解決手段】分離溝５ａ内に絶縁膜５ｃを埋め込んだ
後の熱処理において、埋込工程後から絶縁膜５ｃに残留
する真性応力と、その熱処理によって生じる熱応力とが
互いに相殺するような処理温度で熱処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、溝掘り埋込形の素子分離部を有する半導体集積回路
装置の製造方法および半導体集積回路装置に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置における素子分離技
術は、素子集積度の向上を図りつつ素子の電気的特性を
確保し、半導体集積回路装置全体の性能の向上を図る上
で重要な技術である。

【０００３】特に、大容量の半導体メモリにおいては隣
接素子間の間隔を如何にして縮小するかがメモリセル領
域の寸法を左右する要素なので素子分離技術はメモリ容
量の増大を図る上で重要である。

【０００４】また、素子の電気的特性という観点から
は、例えばＭＯＳ・ＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor)のナローチャネル効果、エ
ッジでの電界集中、サブスレッショルド特性を始め、ジ
ャンクションリーク等に影響する。

【０００５】この素子分離技術としては、一般的に選択
酸化法（Local Oxidization of Silicon；以下、ＬＯＣ
ＯＳという）が使用されているが、素子集積度の向上要
求に伴い、ＬＯＣＯＳによる素子分離に代わる新しい素
子分離技術の開発が進められている。

【０００６】そのような新しい素子分離技術として、溝
掘り埋込み形の素子分離技術がある。この技術は、半導
体基板に形成された溝内に所定の材料を埋め込むことで
素子分離を行う技術であり、以下のような優れた特徴を
有している。

【０００７】すなわち、素子分離間隔を縮小できる、素
子分離膜厚の設定制御が容易であり、フィールド反転電
圧の設定がし易い、溝内の側壁と底部とで不純物を打ち
分けることにより、反転防止層を素子用の拡散層やチャ
ネル領域から分離できるので、サブスレッショルド特性
の確保、ジャンクションリーク、バックゲート効果の低
減に対しても有利である等の特徴を有している。

【０００８】ところで、本発明者は、素子分離部の形成
工程を有する半導体集積回路装置の製造プロセスについ
て検討した。以下は、本発明者により検討された技術で
あり公知とされた技術ではないが、その概要は次の通り
である。

【０００９】まず、半導体基板にその幅方向に延びる分
離溝をエッチング法等によって形成した後、半導体基板
上に絶縁材料等からなる分離膜をＣＶＤ（Chamical Vap
or Deposition)法等によって堆積する。

【００１０】続いて、半導体基板に対して所定ガス雰囲
気中において熱処理を施す。その後、その分離溝内のみ
に分離膜が残るように半導体基板上の分離膜を除去して
平坦化した後、例えばウエル等を形成するための不純物
を半導体基板に高エネルギーでイオン打ち込みする。

【００１１】なお、溝掘り埋込み形の素子分離技術につ
いては、例えば株式会社プレスジャーナル社、平成３年
２月２０日発行、「月刊セミコンダクタワールド（Semi
conductor World)１９９１. ３月号」Ｐ１１２〜Ｐ１１
７に記載があり、溝掘り埋込み形の素子分離構造および
その特徴や課題について説明されている。

【００１２】

【発明が解決しようとする課題】ところで、本発明者が
検討した上記素子分離部の形成工程を有する半導体集積
回路装置の製造技術においては、以下の問題があること
を本発明者は見出した。

【００１３】すなわち、分離溝内に分離膜を埋め込んだ
際に分離膜に生じた真性応力と、分離膜形成後の熱処理
時に分離膜に生じた熱応力との差に起因して分離溝の周
辺に応力が残留する結果、その熱処理後の高エネルギー
イオン打ち込みによって、その残留応力発生領域に結晶
欠陥が発生する問題である。このため、隣接素子間にリ
ーク電流が流れる等、半導体集積回路装置の信頼性およ
び歩留りを低下させる問題が生じる。

【００１４】本発明の目的は、溝掘り埋込形の分離構造
を有する半導体集積回路装置において、分離溝周辺の残
留応力を緩和することのできる技術を提供することにあ
る。

【００１５】本発明の他の目的は、溝掘り埋込形の分離
構造を有する半導体集積回路装置において、分離溝形成
後のイオン打ち込みに起因して分離溝周辺の残留応力発
生領域に生じる結晶欠陥を低減することのできる技術を
提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１８】本発明の半導体集積回路装置の製造方法
は、半導体基板に形成された分離溝に分離膜を埋め込む
工程後の熱処理において、分離膜の埋込工程後に分離膜
に残留する真性応力と、前記熱処理によって分離膜に生
じる熱応力とが互いに相殺し合うような温度で熱処理を
施す工程を有するものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２０】図１〜図６は本発明の一実施の形態である
半導体集積回路装置の製造工程中における要部断面図、
図７は熱処理工程時における処理温度と応力との関係を
示すグラフ図、図８および図９は図１〜図６の半導体集
積回路装置の製造方法を用いて製造された半導体集積回
路装置の要部断面図、図１０および図１１は図１〜図６
の半導体集積回路装置の製造方法を用いて製造された半
導体集積回路装置の図８における平面図である。

【００２１】本実施の形態の半導体集積回路装置の製造
方法を図１〜図７によって説明する。

【００２２】まず、図１に示すように、例えば所定導電
形のシリコン（Ｓｉ）単結晶からなる半導体基板１ｓ上
に、例えば二酸化シリコン（ＳｉＯ₂)からなる絶縁膜２
を熱酸化法等によって形成する。

【００２３】続いて、その絶縁膜２上に、例えば窒化シ
リコンからなる絶縁膜３をＣＶＤ法等によって形成した
後、その上に溝掘り埋込み構造の分離部形成領域が露出
するようなフォトレジストパターン４をフォトリソグラ
フィ技術によって形成する。

【００２４】その後、そのフォトレジストパターン４を
エッチングマスクとして、そのフォトレジストパターン
４から露出する絶縁膜３をドライエッチング法等によっ
てエッチング除去した後、フォトレジストパターン４を
除去する。これにより、図２に示すように、絶縁膜３に
開口部３ａを形成する。

【００２５】次いで、半導体基板１ｓ上に残された絶縁
膜３をエッチングマスクとして、その絶縁膜３の開口部
３ａから露出する絶縁膜２および半導体基板１ｓをドラ
イエッチング法等によってエッチング除去することによ
り、図３に示すように、半導体基板１ｓに分離溝５ａを
形成する。

【００２６】続いて、半導体基板１ｓに対して熱酸化処
理を施すことにより、図４に示すように、絶縁膜３の上
面（分離溝５ａの内部も含む）に、例えばＳｉＯ₂等か
らなる絶縁膜（分離膜）５ｂを形成する。

【００２７】その後、図５に示すように、半導体基板１
ｓ上に、例えばＳｉＯ₂からなる絶縁膜（分離）５ｃを
ＣＶＤ法等によって堆積することにより、分離溝５ａを
埋め込む。この際のＣＶＤ法は、処理ガスとして、例え
ばＴＥＯＳ（Tetraethoxysilane)ガス（３2.５ＭＧＭ程
度）およびオゾンガス（5.０ＳＬＭ（Ｏ₂)+ １3.０ｗｔ
％Ｏ₃)を用い、キャリアガスとして、例えば窒素ガスを
用いた熱ＣＶＤ法を採用しており、その処理温度は、例
えば４４０℃、処理室内の圧力は、例えば４５０Torrで
ある。

【００２８】次いで、半導体基板１ｓに対して、例えば
窒素ガス雰囲気中において熱処理を施した後、絶縁膜５
ｃをエッチバック法またはＣＭＰ（Chemical Mechanica
l Polishing)法等によって平坦化することにより、図６
に示すように、分離溝５ａ内のみに絶縁膜５ｃを埋め込
み、溝掘り埋込み構造の分離部（以下、単に分離部とい
う）５を形成する。

【００２９】その後、半導体基板１ｓにウエル形成用の
所定導電形の不純物を例えばｎ形不純物のリンの場合、
例えば１×１０¹³／cm²程度イオン打ち込みする。この
際のイオン打ち込みエネルギーは、例えば５００ＫｅＶ
程度であり、例えばｐ形不純物のホウ素ならば、例えば
２００ＫｅＶ程度である。

【００３０】ところで、本実施の形態においては、上記
絶縁膜５ｃの堆積工程後の熱処理に際して、その熱処理
温度を、例えば７５０℃〜８５０℃程度、好ましくは８
００℃程度とする。

【００３１】この熱処理時の温度と応力との関係を図７
に示す。図７は絶縁膜５ｃを上記した形成方法および条
件によって形成した半導体基板１ｓに対して熱処理を施
した場合における処理温度と半導体基板１ｓに加わる応
力との関係を示した図である。

【００３２】横軸は処理温度、縦軸は応力を示してい
る。処理温度が低い領域では、引っ張り応力が高く、処
理温度が高い領域では縮み応力が高い。そして、処理温
度が約８００℃の近辺において、その双方の応力が零
（０）となっていることが分かる。

【００３３】すなわち、その熱処理時の処理温度を上記
のように設定することにより、堆積直後から絶縁膜５ｃ
に残留する真性応力と、その熱処理により生じる熱応力
とを互いに相殺させることができるので、分離溝５ａの
周囲に残る残留応力を緩和することが可能となってい
る。

【００３４】このため、その熱処理工程後のイオン打ち
込み工程に起因して分離溝５ａの近傍に生じる結晶欠陥
を低減することができる。したがって、素子間に流れる
リーク電流を低減することができ、分離部５の分離能力
を向上させることができるので、半導体集積回路装置の
歩留りおよび信頼性を向上させることが可能となってい
る。

【００３５】次に、本実施の形態の半導体集積回路装置
の製造方法を用いて製造された半導体集積回路装置の適
用例を図８〜図１１によって説明する。なお、図８は図
１１のVIII−VIII線の断面図を示している。

【００３６】本実施の形態の半導体集積回路装置は、例
えば６４ＭビットＤＲＡＭである。ただし、本発明は、
６４ＭビットＤＲＡＭに適用することに限定されるもの
ではなく種々適用可能である。

【００３７】ＤＲＡＭを構成する半導体基板１ｓは、例
えばｐ^-形のシリコン（Ｓｉ）単結晶からなり、その上
部には、素子分離用の溝掘り埋込み構造の分離部５が形
成されている。

【００３８】この分離部５は、上記した方法によって形
成されており、半導体基板１ｓに掘られた分離溝５ａ内
に絶縁膜５ｂ, ５ｃが埋め込まれて形成されている。分
離溝５ａの深さは、例えば0.３μｍ程度である。

【００３９】なお、絶縁膜５ｂは、主として、応力緩和
を目的として形成されている。また、絶縁膜５ｃは、専
ら分離溝５ａを埋め込むための膜である。この絶縁膜５
ｂ,５ｃの上面は、半導体基板１ｓの主面の高さと同一
高さになるように平坦に形成されている。

【００４０】メモリセル領域Ｍにおける半導体基板１ｓ
の上部には、上記したウエル形成用のイオン打ち込みに
よりｐウエル６ｐが形成されている。このｐウエル６ｐ
には、例えばｐ形不純物のホウ素が導入されている。

【００４１】そして、このｐウエル６ｐ上には、メモリ
セルＭＣが形成されている。このメモリセルＭＣは、１
つのメモリセル選択ＭＯＳ・ＦＥＴ（以下、選択ＭＯＳ
という）７と１つのキャパシタ８とから構成されてい
る。この１個のメモリセルＭＣのサイズは、例えば1.１
５μｍ²程度である。

【００４２】選択ＭＯＳ７は、半導体基板１ｓの上部に
互いに離間して形成された一対の半導体領域７ａ, ７ｂ
と、半導体基板１ｓ上に形成されたゲート絶縁膜７ｃ
と、ゲート絶縁膜７ｃ上に形成されたゲート電極７ｄと
を有している。

【００４３】半導体領域７ａ, ７ｂは、選択ＭＯＳ７の
ソース領域およびドレイン領域を形成するための領域で
あり、この半導体領域７ａ, ７ｂには、例えばｎ形不純
物のリンまたはヒ素（Ａｓ）が導入されている。なお、
この半導体領域７ａ, ７ｂの間に選択ＭＯＳ７のチャネ
ル領域が形成される。

【００４４】この半導体領域７ａ, ７ｂおよび２個のチ
ャネル領域からなる１個の活性領域は、その平面形状が
分離部５によって囲まれて規定されており、半導体領域
７ａを中心にして左右対称の形状に形成されている（図
１０参照）。

【００４５】ゲート絶縁膜７ｃは、例えばＳｉＯ₂から
なる。また、ゲート電極７ｄは、例えば低抵抗ポリシリ
コン膜からなる導体膜７ｄ1 上に、例えばタングステン
からなる導体膜７ｄ2 を堆積して形成されている。この
導体膜７ｄ2 により、ゲート電極７ｄの低抵抗化を図っ
ている。

【００４６】ただし、ゲート電極７ｄは、低抵抗ポリシ
リコンの単体膜で形成しても良し、タングステン等のよ
うな金属膜の単体膜で形成しても良い。また、導体膜７
ｄ2は、例えばタングステンシリサイド（ＷＳｉ₂)等の
ようなシリサイド膜を用いても良い。

【００４７】このゲート電極７ｄは、ワード線ＷＬの一
部でもある。ワード線ＷＬは、上記した活性領域が延在
する方向に対して直交する方向に延在しており、選択Ｍ
ＯＳ７のしきい値電圧を得るために必要な一定の幅（Ｌ
ｇ）を有している（図１０参照）。この互いに隣接する
ワード線ＷＬの間隔は、例えば0.６７μｍ程度である。

【００４８】なお、Ｌｇの寸法を有するワード線ＷＬの
領域は、少なくとも製造プロセスにおけるマスク合わせ
余裕寸法に相当する分、活性領域の幅よりも広く設けら
れている。

【００４９】ところで、素子分離領域をＬＯＣＯＳ法に
よるフィールド絶縁膜で形成した場合は、フィールド絶
縁膜の上部が半導体基板１ｓの主面よりも突出し、半導
体基板１ｓの主面上にフィールド絶縁膜による段差が形
成されるので、その主面上にワード線ＷＬを形成すると
ワード線ＷＬを構成する金属膜の段差被覆率の悪さから
段差部で膜厚が薄くなり、ワード線ＷＬの抵抗が増大す
る問題がある。

【００５０】しかし、本実施の形態においては、分離部
５の上面が平坦に形成されているので、ワード線ＷＬが
その延在方向においてほぼ等しい膜厚で形成されてい
る。このため、分離部としてフィールド絶縁膜を用いた
場合に比べて、ワード線ＷＬの抵抗を低減することが可
能となっている。

【００５１】このゲート電極７ｄ（ワード線ＷＬ）の上
面および側面は、絶縁膜９ａ, ９ｂを介してキャップ絶
縁膜１０ａおよびサイドウォール（側壁絶縁膜）１０ｂ
によって被覆されている。これらのキャップ絶縁膜１０
ａおよびサイドウォール１０ｂは、層間絶縁膜１１ａ〜
１１ｃによって被覆されている。

【００５２】そして、層間絶縁膜１１ａ〜１１ｃには、
半導体基板１ｓの上層部の半導体領域７ａが露出するよ
うな接続孔１２ａ1 が形成され、層間絶縁膜１１ａ, １
１ｂには、半導体基板１ｓの上層部の半導体領域７ｂが
露出するような接続孔１２ｂ1 が形成されている。これ
ら接続孔１２ａ1,１２ｂ1 の直径は、例えば0.３６μｍ
程度である。

【００５３】絶縁膜９ａ, ９ｂは、例えばＳｉＯ₂から
なり、例えば次の２つの機能を有している。すなわち、
第１は、キャップ絶縁膜１０ａおよびサイドウォール１
０ｂを形成する際にその成膜処理装置内が導体膜７ｄ2
の構成金属元素で汚染されるのを防止する機能である。
第２は、半導体集積回路装置の製造工程における熱処理
等に際し、熱膨張差に起因してキャップ絶縁膜１０ａお
よびサイドウォール１０ｂに加わるストレスを緩和する
機能である。

【００５４】また、本実施の形態においては、キャップ
絶縁膜１０ａおよびサイドウォール１０ｂが、例えば厚
さ１０００〜３０００Å程度の窒化シリコンで形成され
ている。

【００５５】これにより、キャップ絶縁膜１０ａおよび
サイドウォール１０ｂは、層間絶縁膜１１ａ, １１ｂに
接続孔１２ａ1,１２ｂ1 を形成する際にエッチングスト
ッパとなり、互いに隣接するワード線ＷＬ間に接続孔１
２ａ1,１２ｂ1 を自己整合的に形成するようになってい
る。すなわち、キャップ絶縁膜１０ａおよびサイドウォ
ール１０ｂは、ワード線ＷＬの幅方向における接続孔１
２ａ1,１２ｂ1 の寸法を規定している。

【００５６】このため、例えば接続孔１２ａ1,１２ｂ1
がワード線ＷＬの幅方向（図１０の左右方向）に多少ず
れたとしても、キャップ絶縁膜１０ａおよびサイドウォ
ール１０ｂがエッチングストッパとして機能するので、
その接続孔１２ａ1,１２ｂ1からワード線ＷＬの一部が
露出するようなこともない。したがって、接続孔１２ａ
1,１２ｂ1 の位置合わせ余裕を小さくすることができ
る。すなわち、メモリセルＭＣの微細化を推進すること
が可能となっている。

【００５７】層間絶縁膜１１ａは、例えばＳｉＯ₂から
なり、層間絶縁膜１１ｂは、例えばＢＰＳＧ（Boro Pho
spho Silicate Glass)からなる。この層間絶縁膜１１ａ
は、その上層の層間絶縁膜１１ｂ中のホウ素またはリン
が下層の半導体基板１ｓに拡散するのを防止する機能を
有している。

【００５８】また、層間絶縁膜１１ｂは、配線層の下地
を平坦にする機能を有している。これにより、フォトリ
ソグラフィのマージンを確保することができ、接続孔１
２ａ1,１２ｂ1 や配線のパターン転写精度を向上させる
ことができるようになっている。

【００５９】層間絶縁膜１１ｂ上には、例えばＳｉＯ₂
からなる層間絶縁膜１１ｃが形成されている。この層間
絶縁膜１１ｃは、後述するビット線形成工程時等におい
て、層間絶縁膜１１ｂからキャップ絶縁膜１０ａの一部
が露出していると、その露出部分がエッチングされてワ
ード線ＷＬが露出してしまう場合があるので、それを防
止するための膜である。したがって、そのような問題が
生じない場合には、設けなくても良い。

【００６０】層間絶縁膜１１ｃ上には、ビット線ＢＬが
形成されている。このビット線ＢＬは、例えば低抵抗ポ
リシリコンからなる導体膜ＢＬ1 の上層に、例えばＷＳ
ｉ₂からなる導体膜ＢＬ2 が堆積されてなり、接続孔１
２ａ1 を介して半導体領域７ａと電気的に接続されてい
る。この互いに隣接するビット線ＢＬの間隔は、例えば
0.８６μｍ程度である。

【００６１】導体膜ＢＬ1 と層間絶縁膜１１ｃとの間に
は、接続孔１２ａ1 を形成する際にエッチングマスクと
なったマスク膜１３ｂが残されている。このマスク膜１
３ｂは、接続孔１２ａ1 形成時におけるエッチング選択
比を高くするための膜で、例えば低抵抗ポリシリコンか
らなり、ビット線ＢＬの一部でもある。

【００６２】このビット線ＢＬは、上記したワード線Ｗ
Ｌと直交するように配置されている（図１１参照）。ビ
ット線ＢＬの中心線は、ビット線用の接続孔１２ａ1 の
中心に必ずしも一致させる必要はないが、この場合、ビ
ット線ＢＬはキャパシタ用の接続孔１２ｂ1,１２ｂ2 を
完全に囲むための突出部を必要とする。

【００６３】なお、ビット線ＢＬに上記突出部を形成す
ると、隣接するビット線ＢＬと突出部との短絡不良が生
じる可能性があるため、その突出部に隣接するビット線
ＢＬ部分を突出部から離れるように少し屈曲してある。

【００６４】ビット線ＢＬの上面および側面は、絶縁膜
９ｃ, ９ｄを介してキャップ絶縁膜１４ａおよびサイド
ウォール１４ｂによって被覆されている。このキャップ
絶縁膜１４ａおよびサイドウォール１４ｂは、上記した
ワード線ＷＬを被覆するキャップ絶縁膜１０ａおよびサ
イドウォール１０ｂの構成材料と同一材料で形成されて
いる。

【００６５】このキャップ絶縁膜１４ａおよびサイドウ
ォール１４ｂの厚さは、例えば１０００Å程度である。
このキャップ絶縁膜１４ａおよびサイドウォール１４ｂ
は、絶縁膜１１ｄによって被覆されている。この絶縁膜
１１ｄは、キャパシタ８を形成した後の下地の絶縁膜を
除去する際にエッチングストッパとして機能する膜であ
り、例えば窒化シリコンからなる。

【００６６】この絶縁膜１１ｄの厚さは、例えば１００
〜５００Å、好ましくは２５０Å程度に設定されてい
る。これ以上厚いと、ダングリングボンドを終端するた
めの最終的な水素アニール処理時に、水素が窒化シリコ
ン膜で捕縛されてしまい、充分な終端効果が得られなく
なってしまうからである。

【００６７】このビット線ＢＬの上層には、例えば円筒
形のキャパシタ８が形成されている。すなわち、本実施
の形態のＤＲＡＭは、ビット線ＢＬ上にキャパシタ８が
配置される、いわゆるＣＯＢ（Capacitor Over Bitlin
e）構造となっている。

【００６８】キャパシタ８は、第１電極８ａ表面にキャ
パシタ絶縁膜８ｂを介して第２電極８ｃが被覆され構成
されている。すなわち、本実施の形態では、第１電極８
ａの下面側およびキャパシタ８の軸部側面にも容量部が
形成されており、これにより大きな容量を確保すること
が可能となっている。

【００６９】第１電極８ａは、例えば低抵抗ポリシリコ
ンからなり、接続孔１２ｂ1 内に埋め込まれた導体膜１
５を通じて選択ＭＯＳ７の一方の半導体領域７ｂと電気
的に接続されている。この導体膜１５は、例えば低抵抗
ポリシリコンからなる。

【００７０】キャパシタ絶縁膜８ｂは、例えば窒化シリ
コン膜上にＳｉＯ₂膜が堆積されて形成されている。ま
た、第２電極８ｃは、例えば低抵抗ポリシリコンからな
り、所定の配線と電気的に接続されている。

【００７１】なお、キャパシタ８の第１電極８ａの下部
のマスク膜１３ｃは、接続孔１２ｂ2 を穿孔する際にマ
スクとして用いた膜である。このマスク膜１３ｃは、例
えば低抵抗ポリシリコンからなり、キャパシタ８の第１
電極８ａの一部となっている。

【００７２】一方、周辺回路領域Ｐにおける半導体基板
１ｓの上部には、ｐウエル６ｐおよびｎウエル６ｎが形
成されている。このｐウエル６ｐには、例えばｐ形不純
物のホウ素が導入されている。また、ｎウエル６ｎに
は、例えばｎ形不純物のリンまたはＡｓが導入されてい
る。そして、このｐウエル６ｐ上およびｎウエル６ｎ上
には、例えばｎＭＯＳ１６およびｐＭＯＳ１７が形成さ
れている。

【００７３】これらのｎＭＯＳ１６およびｐＭＯＳ１７
によって、ＤＲＡＭのセンスアンプ回路、カラムデコー
ダ回路、カラムドライバ回路、ロウデコーダ回路、ロウ
ドライバ回路、Ｉ／Ｏセレクタ回路、データ入力バッフ
ァ回路、データ出力バッファ回路および電源回路等のよ
うな周辺回路が形成されている。

【００７４】ｎＭＯＳ１６は、ｐウエル６ｐの上部に互
いに離間して形成された一対の半導体領域１６ａ, １６
ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１６
ｃと、ゲート絶縁膜１６ｃ上に形成されたゲート電極１
６ｄとを有している。

【００７５】半導体領域１６ａ, １６ｂは、ｎＭＯＳ１
６のソース領域およびドレイン領域を形成するための領
域であり、この半導体領域１６ａ, １６ｂには、例えば
ｎ形不純物のリンまたはＡｓが導入されている。なお、
この半導体領域１６ａ, １６ｂの間にｎＭＯＳ１６のチ
ャネル領域が形成されている。

【００７６】ゲート絶縁膜１６ｃは、例えばＳｉＯ₂か
らなる。また、ゲート電極１６ｄは、例えば低抵抗ポリ
シリコンからなる導体膜１６ｄ1 上にタングステンから
なる導体膜１６ｄ2 が堆積されてなる。ただし、ゲート
電極１６ｄは、例えば低抵抗ポリシリコンの単体膜で形
成しても良いし、タングステン等のような金属膜の単体
膜で形成しても良い。また、導体膜１６ｄ2 は、例えば
ＷＳｉ₂等のようなシリサイド膜を用いても良い。

【００７７】ゲート電極１６ｄの上面および側面には、
絶縁膜９ａ, ９ｂを介してキャップ絶縁膜１０ａおよび
サイドウォール１０ｂが形成されている。絶縁膜９ａ,
９ｂは、上記したメモリセル領域Ｍの絶縁膜９ａ, ９ｂ
と同一の機能を有しており、例えばＳｉＯ₂からなる。

【００７８】また、キャップ絶縁膜１０ａおよびサイド
ウォール１０ｂは、例えば窒化シリコンからなる。ただ
し、この場合のサイドウォール１０ｂは、半導体領域１
６ａ, １６ｂのチャネル側に浅い半導体領域を形成する
ための膜である。

【００７９】ｐＭＯＳ１７は、ｎウエル６ｎの上部に互
いに離間して形成された一対の半導体領域１７ａ, １７
ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１７
ｃと、ゲート絶縁膜１７ｃ上に形成されたゲート電極１
７ｄとを有している。

【００８０】半導体領域１７ａ, １７ｂは、ｐＭＯＳ１
５のソース領域およびドレイン領域を形成するための領
域であり、この半導体領域１７ａ, １７ｂには、例えば
ｐ形不純物のホウ素が導入されている。なお、この半導
体領域１７ａ, １７ｂの間にｐＭＯＳ１７のチャネル領
域が形成されている。

【００８１】ゲート絶縁膜１７ｃは、例えばＳｉＯ₂か
らなる。また、ゲート電極１７ｄは、例えば低抵抗ポリ
シリコンからなる導体膜１７ｄ1 上にＷＳｉ₂からなる
導体膜１７ｄ2 が堆積されてなる。ただし、ゲート電極
１７ｄは、例えば低抵抗ポリシリコンの単体膜で形成し
ても良いし、タングステン等のような金属の単体膜で形
成しても良い。また、導体膜１７ｄ2 は、例えばＷＳｉ
₂等のようなシリサイド膜を用いても良い。

【００８２】ゲート電極１７ｄの上面および側面には、
絶縁膜９ａ, ９ｂを介してキャップ絶縁膜１０ａおよび
サイドウォール１０ｂが形成されている。絶縁膜９ａ,
９ｂは、上記したメモリセル領域Ｍの絶縁膜９ａ, ９ｂ
と同一の機能を有しており、例えばＳｉＯ₂からなる。

【００８３】また、キャップ絶縁膜１０ａおよびサイド
ウォール１０ｂは、例えば窒化シリコンからなる。ただ
し、この場合のサイドウォール１０ｂは、半導体領域１
６ａ, １６ｂのチャネル側に浅い半導体領域を形成する
ための膜である。

【００８４】このｎＭＯＳ１６およびｐＭＯＳ１７は、
上記した層間絶縁膜１１ａ〜１１ｃによって被覆されて
おり、その層間絶縁膜１１ｃ上には、上記した絶縁膜１
１ｄが堆積されている。さらに、このようなメモリセル
領域Ｍおよび周辺回路領域Ｐにおいて、絶縁膜１１ｄ上
には、層間絶縁膜１１ｅが形成されており、これによっ
てキャパシタ８の第２電極８ｃが被覆されている。

【００８５】層間絶縁膜１１ｅは、例えばＳｉＯ₂から
なる絶縁膜１１ｅ1 上に、例えばＢＰＳＧからなる絶縁
膜１１ｅ2 が堆積されて形成されている。絶縁膜１１ｅ
1 は、その上層の絶縁膜１１ｅ2 中のホウ素またはリン
がキャパシタ８の第２電極８ｃ側等に拡散するのを防止
する機能を有している。

【００８６】このように、本実施の形態によれば、以下
の効果を得ることが可能となる。

【００８７】(1). 分離部５形成用の絶縁膜５ｃを堆積
した後の熱処理において、真性応力と熱応力とが互いに
相殺し合うような熱処理温度にすることにより、堆積直
後から絶縁膜５ｃに残留する真性応力と、その熱処理に
より生じる熱応力とを互いに相殺させることができるの
で、分離溝５ａの周囲に残る残留応力を緩和することが
可能となる。

【００８８】(2).上記(1) により、その熱処理工程後の
イオン打ち込み工程に起因して分離溝５ａの近傍に生じ
る結晶欠陥を低減することが可能となる。

【００８９】(3).上記(1),(2) により、分離部５の分離
能力を向上させることができるので、半導体集積回路装
置の歩留りおよび信頼性を向上させることが可能とな
る。

【００９０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００９１】例えば前記実施の形態においては、分離部
を形成するための絶縁膜の堆積工程後に窒素ガス雰囲気
中において熱処理を施す場合について説明したが、これ
に限定されるものではなく種々変更可能であり、例えば
アルゴンガス、水素ガスまたは酸素ガス雰囲気中におい
て熱処理を施すようにしても良い。

【００９２】また、前記実施の形態においては、メモリ
セルのキャパシタを円筒形とした場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えばフィン形としても良い。

【００９３】また、前記実施の形態においては、ビット
線を低抵抗ポリシリコン上にシリサイド層を設けて構成
した場合について説明したが、これに限定されるもので
はなく、例えばシリサイド層のみで形成しても良い。こ
の場合、ビット線を薄くすることが可能となる。

【００９４】また、前記実施の形態においては、ＭＯＳ
・ＦＥＴのゲート電極の周囲に窒化シリコン等からなる
キャップ絶縁膜およびサイドウォールが設けられている
場合について説明したが、これに限定されるものではな
く、例えばそのキャップ絶縁膜およびサイドウォールが
ＳｉＯ₂で形成されていても良いし、また、そのキャッ
プ絶縁膜およびサイドウォールが無い場合にも適用でき
る。

【００９５】また、前記実施の形態においては本発明
を、ビット線の上層にキャパシタを配置する構造のＤＲ
ＡＭに適用した場合について説明したが、これに限定さ
れるものではなくビット線の下層にキャパシタを配置す
る構造のＤＲＡＭにも適用できる。

【００９６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えばＳＲＡＭ（Static Random Acce
ss Memory)やＥＥＰＲＯＭ（Electrically Erasable Pr
ogrammable ROM）等の他の半導体メモリに適用できる
し、また、例えばマイクロプロセッサ等の論理回路を有
する半導体集積回路装置にも適用できる。本発明は、少
なくとも溝掘り埋込み形の分離部を有するものに適用で
きる。

【００９７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００９８】(1).本発明の半導体集積回路装置の製造方
法によれば、分離膜堆積工程後の熱処理において、真性
応力と熱応力とが互いに相殺し合うような熱処理温度に
することにより、分離溝周辺の残留応力を緩和すること
ができるので、その熱処理後のイオン打ち込み工程に起
因して残留応力発生領域に結晶欠陥が発生するのを低減
することが可能となる。このため、素子間にリーク電流
が流れる等のような問題の発生を抑制することができ、
素子分離能力を向上させることができるので、溝掘り埋
込形の分離部を有する半導体集積回路装置の歩留りおよ
び信頼性を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。

【図２】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図４】図３に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図６】図５に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図７】熱処理工程時における処理温度と応力との関係
を示すグラフ図である。

【図８】図１〜図６の半導体集積回路装置の製造方法を
用いて製造された半導体集積回路装置の要部断面図であ
る。

【図９】図１〜図６の半導体集積回路装置の製造方法を
用いて製造された半導体集積回路装置の要部断面図であ
る。

【図１０】図１〜図６の半導体集積回路装置の製造方法
を用いて製造された半導体集積回路装置の図８における
平面図である。

【図１１】図１〜図６の半導体集積回路装置の製造方法
を用いて製造された半導体集積回路装置の図８における
平面図である。

【符号の説明】

１ｓ半導体基板２絶縁膜３絶縁膜３ａ開口部４フォトレジストパターン５分離部５ａ分離溝５ｂ絶縁膜（分離膜）５ｃ絶縁膜（分離膜）６ｐｐウエル６ｎｎウエル７メモリセル選択ＭＯＳ・ＦＥＴ７ａ, ７ｂ半導体領域７ｃゲート絶縁膜７ｄゲート電極７ｄ1,７ｄ2 導体膜８キャパシタ８ａ第１電極８ｂキャパシタ絶縁膜８ｃ第２電極９ａ, ９ｂ絶縁膜１０ａキャップ絶縁膜１０ｂサイドウォール１１ａ〜１１ｃ層間絶縁膜１１ｄ絶縁膜１２ａ1 接続孔１２ｂ1,１２ｂ2 接続孔１３ｂ，１３ｃマスク膜１４ａキャップ絶縁膜１４ｂサイドウォール１５導体膜１６ｎチャネル形のＭＯＳ・ＦＥＴ１６ａ, １６ｂ半導体領域１６ｃゲート絶縁膜１６ｄゲート電極１６ｄ1,１６ｄ2 導体膜１７ｐチャネル形のＭＯＳ・ＦＥＴ１７ａ, １７ｂ半導体領域１７ｃゲート絶縁膜１７ｄゲート電極１７ｄ1,１７ｄ2 導体膜

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された分離溝に分離膜
を埋め込む工程後の熱処理において、分離膜の埋込工程
後に分離膜に残留する真性応力と、熱処理によって分離
膜に生じる熱応力とが互いに相殺し合うような温度で熱
処理を施す工程を有することを特徴とする半導体集積回
路装置の製造方法。
【請求項２】請求項１記載の半導体集積回路装置の製
造方法において、前記半導体基板に対して所定の導電形
の不純物をイオン打ち込みする工程を有することを特徴
とする半導体集積回路装置の製造方法。
【請求項３】請求項１または２記載の半導体集積回路
装置の製造方法において、前記分離膜はテトラエトキシ
シランガスとオゾンガスとの混合ガスを用いた化学的気
相成長法によって形成することを特徴とする半導体集積
回路装置の製造方法。
【請求項４】請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記熱処理工程時の温度
が８００℃であることを特徴とする半導体集積回路装置
の製造方法。
【請求項５】請求項１〜４のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記熱処理工程
時のガス雰囲気が、窒素ガス、アルゴンガス、水素ガス
または酸素ガス雰囲気であることを特徴とする半導体集
積回路装置の製造方法。
【請求項６】請求項２記載の半導体集積回路装置の製
造方法において、前記所定の導電形の不純物のイオン打
ち込み工程は、半導体基板にウエルを形成するための工
程であることを特徴とする半導体集積回路装置の製造方
法。