JPH1079438A - 半導体保護装置および半導体装置の製造方法 - Google Patents
半導体保護装置および半導体装置の製造方法Info
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- JPH1079438A JPH1079438A JP8232938A JP23293896A JPH1079438A JP H1079438 A JPH1079438 A JP H1079438A JP 8232938 A JP8232938 A JP 8232938A JP 23293896 A JP23293896 A JP 23293896A JP H1079438 A JPH1079438 A JP H1079438A
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Abstract
(57)【要約】
【課題】 保護素子の接合ブレークダウン時における発
熱量を低減し、接合破壊および配線破壊を防止する。 【解決手段】 半導体基板（２００）表面にこれより不
純物濃度の高いＰ型不純物領域（２２０ｂ，２２０ｃ）
をメモリセルトランジスタのしきい値電圧を調整するた
めの不純物イオン注入工程と同一工程で形成する。次い
で低濃度Ｎ型不純物領域（２２０ｂ）および高濃度不純
物領域（２２４ｂ）をメモリセルトランジスタ形成領域
と同一工程で形成する。基板領域よりも高濃度の不純物
領域（２２０ｂ）を形成することにより、高濃度ＰＮ接
合が形成され、接合ブレークダウン電圧が低下し、接合
ブレークダウン時における発熱量を低減することができ
る。
熱量を低減し、接合破壊および配線破壊を防止する。 【解決手段】 半導体基板（２００）表面にこれより不
純物濃度の高いＰ型不純物領域（２２０ｂ，２２０ｃ）
をメモリセルトランジスタのしきい値電圧を調整するた
めの不純物イオン注入工程と同一工程で形成する。次い
で低濃度Ｎ型不純物領域（２２０ｂ）および高濃度不純
物領域（２２４ｂ）をメモリセルトランジスタ形成領域
と同一工程で形成する。基板領域よりも高濃度の不純物
領域（２２０ｂ）を形成することにより、高濃度ＰＮ接
合が形成され、接合ブレークダウン電圧が低下し、接合
ブレークダウン時における発熱量を低減することができ
る。
Description
【０００１】
【発明の属する技術分野】この発明は外部からの異常電
圧、特に静電気から内部回路を保護するための半導体保
護装置およびその製造方法に関し、特に、絶縁ゲート型
電界効果トランジスタを有するメモリセルを含む半導体
記憶装置のための内部回路保護装置およびその製造方法
に関する。
圧、特に静電気から内部回路を保護するための半導体保
護装置およびその製造方法に関し、特に、絶縁ゲート型
電界効果トランジスタを有するメモリセルを含む半導体
記憶装置のための内部回路保護装置およびその製造方法
に関する。
【０００２】
【従来の技術】半導体装置においては、メーカーおよび
ユーザいずれにおいても組立および試験工程中に発生す
る静電気の外部端子への印加による内部回路素子の破壊
が生じやすい。このような静電気の発生源としては、
「人体」、「パッケージ挿入装置」、「テスト装置」、
「雷」などがある。絶縁ゲート型電界効果トランジスタ
（ＭＯＳＦＥＴ）を構成要素とするＭＯＳ型ＬＳＩ（大
規模集積回路）においては、これらの静電気が印加され
た場合、外部端子に接続されるＭＯＳＦＥＴのゲート絶
縁膜に大きな電界が印加され、ゲート絶縁膜が破壊され
る。このような静電気による破壊を防止するために、Ｍ
ＯＳ型ＬＳＩにおいては、外部端子に接続される入力回
路、出力回路および電源線（動作電源電圧および接地電
圧を伝達する配線両者を含む）に対し保護回路が設けら
れる。
ユーザいずれにおいても組立および試験工程中に発生す
る静電気の外部端子への印加による内部回路素子の破壊
が生じやすい。このような静電気の発生源としては、
「人体」、「パッケージ挿入装置」、「テスト装置」、
「雷」などがある。絶縁ゲート型電界効果トランジスタ
（ＭＯＳＦＥＴ）を構成要素とするＭＯＳ型ＬＳＩ（大
規模集積回路）においては、これらの静電気が印加され
た場合、外部端子に接続されるＭＯＳＦＥＴのゲート絶
縁膜に大きな電界が印加され、ゲート絶縁膜が破壊され
る。このような静電気による破壊を防止するために、Ｍ
ＯＳ型ＬＳＩにおいては、外部端子に接続される入力回
路、出力回路および電源線（動作電源電圧および接地電
圧を伝達する配線両者を含む）に対し保護回路が設けら
れる。
【０００３】図３３（Ａ）は、従来の入力保護回路の構
成の一例を示す図である。図３３（Ａ）において、入力
保護回路３は、外部信号を受ける外部端子１とこの外部
端子１に与えられた信号に従って内部信号を生成する内
部回路２の間に設けられる。内部回路２においては、こ
の外部端子１から入力保護回路３を介して内部ノード９
へ与えられる信号をゲートに受けるｎチャネルＭＯＳト
ランジスタ４を代表的に示す。
成の一例を示す図である。図３３（Ａ）において、入力
保護回路３は、外部信号を受ける外部端子１とこの外部
端子１に与えられた信号に従って内部信号を生成する内
部回路２の間に設けられる。内部回路２においては、こ
の外部端子１から入力保護回路３を介して内部ノード９
へ与えられる信号をゲートに受けるｎチャネルＭＯＳト
ランジスタ４を代表的に示す。
【０００４】入力保護回路３は、この外部端子１から信
号線１１へ与えられる異常高電圧（静電気）を放電する
ためのＮＰＮラテラルトランジスタ５と、信号線１１と
内部ノード９の間に接続され、その電流制限機能によ
り、静電気の内部回路２への伝達を遅延するための抵抗
素子６を含む。ＮＰＮラテラルトランジスタ５は、信号
線１１に接続されるコレクタノード５ａと、接地電位を
受ける接地ノードに接続されるエミッタノード５ｂと、
寄生抵抗５ｃを介して基板領域１４に接続されるベース
を有する。抵抗素子６は、フィールド絶縁膜上に形成さ
れるポリシリコン等の薄膜抵抗または半導体基板表面に
形成される不純物拡散層で構成される。
号線１１へ与えられる異常高電圧（静電気）を放電する
ためのＮＰＮラテラルトランジスタ５と、信号線１１と
内部ノード９の間に接続され、その電流制限機能によ
り、静電気の内部回路２への伝達を遅延するための抵抗
素子６を含む。ＮＰＮラテラルトランジスタ５は、信号
線１１に接続されるコレクタノード５ａと、接地電位を
受ける接地ノードに接続されるエミッタノード５ｂと、
寄生抵抗５ｃを介して基板領域１４に接続されるベース
を有する。抵抗素子６は、フィールド絶縁膜上に形成さ
れるポリシリコン等の薄膜抵抗または半導体基板表面に
形成される不純物拡散層で構成される。
【０００５】図３３（Ｂ）は、図３３（Ａ）に示すＮＰ
Ｎラテラルトランジスタの平面レイアウトを示す図であ
る。図３３（Ｂ）において、半導体基板領域表面に、コ
レクタ領域として機能する高濃度Ｎ型不純物領域７を取
囲むように、フィールド絶縁膜１６が形成される。この
フィールド絶縁膜１６を取囲むように、エミッタ領域と
して機能する高濃度Ｎ型不純物領域８が形成される。ベ
ースは、このＮＰＮラテラルトランジスタが形成される
Ｐ型基板領域により与えられる。Ｎ型不純物領域７は、
コンタクト孔１２を介してコレクタノード（信号配線）
を構成する低抵抗のアルミニウム配線５ａ（１１）に電
気的に接続される。
Ｎラテラルトランジスタの平面レイアウトを示す図であ
る。図３３（Ｂ）において、半導体基板領域表面に、コ
レクタ領域として機能する高濃度Ｎ型不純物領域７を取
囲むように、フィールド絶縁膜１６が形成される。この
フィールド絶縁膜１６を取囲むように、エミッタ領域と
して機能する高濃度Ｎ型不純物領域８が形成される。ベ
ースは、このＮＰＮラテラルトランジスタが形成される
Ｐ型基板領域により与えられる。Ｎ型不純物領域７は、
コンタクト孔１２を介してコレクタノード（信号配線）
を構成する低抵抗のアルミニウム配線５ａ（１１）に電
気的に接続される。
【０００６】不純物領域８には、このアルミニウム配線
５ａ（１１）の両側に対称的に低抵抗アルミニウム配線
５ｂ（エミッタノード）が設けられる。このエミッタ電
極ノードを構成するアルミニウム配線５ｂは、コンタク
ト孔１３を介して、不純物領域８に電気的に接続され
る。このアルミニウム配線５ｂは、図示しない部分にお
いて接地電圧を受けるように接続される。コレクタ領域
を形成する不純物領域７を取囲むようにエミッタ領域を
構成する不純物領域８を形成することにより、このコレ
クタ電流の流れる経路の幅を広くし、大電流を、高速で
放電する。
５ａ（１１）の両側に対称的に低抵抗アルミニウム配線
５ｂ（エミッタノード）が設けられる。このエミッタ電
極ノードを構成するアルミニウム配線５ｂは、コンタク
ト孔１３を介して、不純物領域８に電気的に接続され
る。このアルミニウム配線５ｂは、図示しない部分にお
いて接地電圧を受けるように接続される。コレクタ領域
を形成する不純物領域７を取囲むようにエミッタ領域を
構成する不純物領域８を形成することにより、このコレ
クタ電流の流れる経路の幅を広くし、大電流を、高速で
放電する。
【０００７】図３３（Ｃ）は、図３３（Ｂ）に示すライ
ンＡ−Ａに沿った断面構造を示す図である。図３３
（Ｃ）において、ＮＰＮラテラルトランジスタは、低不
純物濃度のＰ型（Ｐ- ）半導体基板１４表面に形成され
かつこの基板１４よりも不純物濃度の高いＰ型（Ｐ- ）
ウェル１５表面に形成される。この半導体基板領域とし
てのＰウェル１５は寄生ＭＯＳトランジスタによるリー
ク電流を低減するために設けられる。
ンＡ−Ａに沿った断面構造を示す図である。図３３
（Ｃ）において、ＮＰＮラテラルトランジスタは、低不
純物濃度のＰ型（Ｐ- ）半導体基板１４表面に形成され
かつこの基板１４よりも不純物濃度の高いＰ型（Ｐ- ）
ウェル１５表面に形成される。この半導体基板領域とし
てのＰウェル１５は寄生ＭＯＳトランジスタによるリー
ク電流を低減するために設けられる。
【０００８】ＮＰＮラテラルトランジスタは、このＰウ
ェル１５表面に間をおいて形成される高濃度Ｎ型不純物
領域７および８を含む。ＮＰＮラテラルトランジスタの
コレクタ領域となる不純物領域７とエミッタ領域となる
不純物領域８の間には、ＬＯＣＯＳ（局所シリコン熱酸
化法）により形成された厚い膜厚の素子分離絶縁膜１６
が形成される。このラテラルトランジスタを形成するＰ
ウェル１５周辺には、またＬＯＣＯＳ法で形成された素
子分離絶縁膜１７が形成される。
ェル１５表面に間をおいて形成される高濃度Ｎ型不純物
領域７および８を含む。ＮＰＮラテラルトランジスタの
コレクタ領域となる不純物領域７とエミッタ領域となる
不純物領域８の間には、ＬＯＣＯＳ（局所シリコン熱酸
化法）により形成された厚い膜厚の素子分離絶縁膜１６
が形成される。このラテラルトランジスタを形成するＰ
ウェル１５周辺には、またＬＯＣＯＳ法で形成された素
子分離絶縁膜１７が形成される。
【０００９】不純物領域７および８は、その上層に形成
された層間絶縁膜１８に形成されたコンタクト孔１２お
よび１３を介してそれぞれアルミニウム電極配線５ａお
よび５ｂにそれぞれ電気的に接続される。コレクタノー
ドとなるアルミニウム電極配線５ａは、信号線１１を介
して外部端子１に接続される。エミッタノードとなるア
ルミニウム電極配線５ｂは接地電圧を受けるように接続
される。次に、この図３３（Ａ）〜（Ｃ）に示す入力保
護回路の動作について説明する。
された層間絶縁膜１８に形成されたコンタクト孔１２お
よび１３を介してそれぞれアルミニウム電極配線５ａお
よび５ｂにそれぞれ電気的に接続される。コレクタノー
ドとなるアルミニウム電極配線５ａは、信号線１１を介
して外部端子１に接続される。エミッタノードとなるア
ルミニウム電極配線５ｂは接地電圧を受けるように接続
される。次に、この図３３（Ａ）〜（Ｃ）に示す入力保
護回路の動作について説明する。
【００１０】外部端子１に通常動作時の電圧が印加され
ている場合、Ｎ+ 不純物領域７とＰウェル１５とは逆バ
イアス状態にあり（Ｐ型半導体基板１４は、接地電圧レ
ベルにバイアスされている）、ＮＰＮラテラルトランジ
スタ５はオフ状態にある。したがって、外部端子１に与
えられた信号は、抵抗素子６を介して内部ノード９へ伝
達され、内部回路２に含まれるＭＯＳトランジスタ４が
オンまたはオフ状態となる。
ている場合、Ｎ+ 不純物領域７とＰウェル１５とは逆バ
イアス状態にあり（Ｐ型半導体基板１４は、接地電圧レ
ベルにバイアスされている）、ＮＰＮラテラルトランジ
スタ５はオフ状態にある。したがって、外部端子１に与
えられた信号は、抵抗素子６を介して内部ノード９へ伝
達され、内部回路２に含まれるＭＯＳトランジスタ４が
オンまたはオフ状態となる。
【００１１】外部端子１に大きな電圧レベルの静電気が
印加されたとき、この静電気が、信号線１１を介してＮ
ＰＮラテラルトランジスタのコレクタノード５ａへ伝達
される。この大きな正電圧の静電気が、不純物領域７へ
コレクタノードとなるアルミニウム電極配線５ａを介し
て伝達され、不純物領域７とＰウェル１５とが深い逆バ
イアス状態とされる。このＮ+ 不純物領域７とＰウェル
１５の間の接合部分において、大きな逆バイアス電圧に
より空乏層が広がり、この空乏層内に高電界が印加さ
れ、「アバランシェブレークダウン」（接合ブレークダ
ウン）が生じ、Ｎ + 型不純物領域７からＰウェル１５お
よびＰ型半導体基板１４を介して接地線に電流が流れ
る。Ｐウェル１５およびＰ型半導体基板１４は、図３３
（Ａ）に示すように抵抗成分５ｃを備えており、この流
入した電流が抵抗成分５ｃにより電圧降下を生じさせ、
Ｐウェル１５およびＰ型半導体基板１４の電位を上昇さ
せる。
印加されたとき、この静電気が、信号線１１を介してＮ
ＰＮラテラルトランジスタのコレクタノード５ａへ伝達
される。この大きな正電圧の静電気が、不純物領域７へ
コレクタノードとなるアルミニウム電極配線５ａを介し
て伝達され、不純物領域７とＰウェル１５とが深い逆バ
イアス状態とされる。このＮ+ 不純物領域７とＰウェル
１５の間の接合部分において、大きな逆バイアス電圧に
より空乏層が広がり、この空乏層内に高電界が印加さ
れ、「アバランシェブレークダウン」（接合ブレークダ
ウン）が生じ、Ｎ + 型不純物領域７からＰウェル１５お
よびＰ型半導体基板１４を介して接地線に電流が流れ
る。Ｐウェル１５およびＰ型半導体基板１４は、図３３
（Ａ）に示すように抵抗成分５ｃを備えており、この流
入した電流が抵抗成分５ｃにより電圧降下を生じさせ、
Ｐウェル１５およびＰ型半導体基板１４の電位を上昇さ
せる。
【００１２】このＰウェル１５の電位上昇により、ＮＰ
Ｎラテラルトランジスタのベース電位が上昇して、ＮＰ
Ｎラテラルトランジスタ５が導通し、このＮＰＮラテラ
ルトランジスタの大きな増幅作用（ベース／エミッタ対
向領域の長さが大きい）により大きな電流が不純物領域
８を介してさらにエミッタ電極ノード（アルミニウム電
極配線）５ｂを介して接地線へ流れる。これにより、静
電気が放電され、大きな電圧が内部ノード９に伝達され
るのが防止される。抵抗素子６は、この静電気が内部ノ
ード９へ伝達されるのを遅延しており、確実に、このＮ
ＰＮラテラルトランジスタ５により吸収される前の静電
気が内部ノード９へ伝達されないようにする。これによ
り、内部回路２に含まれるＭＯＳトランジスタ４のゲー
ト絶縁膜の破壊が防止される。
Ｎラテラルトランジスタのベース電位が上昇して、ＮＰ
Ｎラテラルトランジスタ５が導通し、このＮＰＮラテラ
ルトランジスタの大きな増幅作用（ベース／エミッタ対
向領域の長さが大きい）により大きな電流が不純物領域
８を介してさらにエミッタ電極ノード（アルミニウム電
極配線）５ｂを介して接地線へ流れる。これにより、静
電気が放電され、大きな電圧が内部ノード９に伝達され
るのが防止される。抵抗素子６は、この静電気が内部ノ
ード９へ伝達されるのを遅延しており、確実に、このＮ
ＰＮラテラルトランジスタ５により吸収される前の静電
気が内部ノード９へ伝達されないようにする。これによ
り、内部回路２に含まれるＭＯＳトランジスタ４のゲー
ト絶縁膜の破壊が防止される。
【００１３】外部端子１に、大きな負の静電気（サージ
電圧）が印加された場合、Ｐウェル１５とＮ+ 型不純物
領域７が順方向にバイアスされ、Ｐ型半導体基板１４お
よびＰウェル１５を介して、Ｎ+ 不純物領域７へ電流が
流れる。この場合には、不純物領域７が、等価的にエミ
ッタ領域として作用し、ベース／エミッタ間が順方向に
バイアスされてラテラルＮＰＮバイポーラトランジスタ
がオン状態となり、不純物領域８から不純物領域７へそ
の大きな増幅作用により、電流を供給し、負の静電気
（サージ電圧）を吸収する。
電圧）が印加された場合、Ｐウェル１５とＮ+ 型不純物
領域７が順方向にバイアスされ、Ｐ型半導体基板１４お
よびＰウェル１５を介して、Ｎ+ 不純物領域７へ電流が
流れる。この場合には、不純物領域７が、等価的にエミ
ッタ領域として作用し、ベース／エミッタ間が順方向に
バイアスされてラテラルＮＰＮバイポーラトランジスタ
がオン状態となり、不純物領域８から不純物領域７へそ
の大きな増幅作用により、電流を供給し、負の静電気
（サージ電圧）を吸収する。
【００１４】
【発明が解決しようとする課題】静電気の放電時には、
アンペアオーダの電流が流れる可能性がある。この大き
な放電電流により配線およびＰＮ接合の破壊を防止する
ために、以下のような、電力消費の集中を防止し、ジュ
ール熱の発生を抑制する構成がＮＰＮラテラルトランジ
スタにおいて取られる。
アンペアオーダの電流が流れる可能性がある。この大き
な放電電流により配線およびＰＮ接合の破壊を防止する
ために、以下のような、電力消費の集中を防止し、ジュ
ール熱の発生を抑制する構成がＮＰＮラテラルトランジ
スタにおいて取られる。
【００１５】Ｎ+ 不純物領域７および８においては、コ
ンタクトホールを数多く設け、その総面積をできるだけ
大きくする。これにより、Ｎ+ 不純物領域７および８に
おける電流の集中を防止する。またＮ+ 不純物領域７お
よび８の面積はできるだけ大きくし、不純物領域７およ
び８における電流を分散させる。
ンタクトホールを数多く設け、その総面積をできるだけ
大きくする。これにより、Ｎ+ 不純物領域７および８に
おける電流の集中を防止する。またＮ+ 不純物領域７お
よび８の面積はできるだけ大きくし、不純物領域７およ
び８における電流を分散させる。
【００１６】半導体装置の高密度・高集積化が進むと、
入力保護回路の占有面積も応じて小さくなり、ＮＰＮラ
テラルトランジスタの占有面積も小さくなる。静電気な
どのサージ電圧（異常電圧）により接合ブレークダウン
がこのＮＰＮラテラルトランジスタにおいて生じたと
き、この接合ブレークダウン電圧により大きな電流が流
れ、ジュール熱が生じる。ブレークダウン電圧の大部分
は、大きな抵抗値を有するＰＮ接合部の空乏層の間に印
加される。また、ブレークダウン時における大きな電流
は、この空乏層内のアバランシェ降伏現象により生じ
る。したがってＰＮ接合部において大きな電流および電
圧が印加され、この部分において大きなジュール熱が生
じる。このジュール熱が、電極配線であるアルミニウム
と基板材料であるシリコンとの共晶温度（５７７℃）以
上となると、この熱は、近傍に設けられたコンタクト領
域にまで伝達されるため、コレクタ電極配線のアルミニ
ウムとそれに接続するＮ+ 不純物領域７のシリコンとの
共晶が生じ、すなわち、アルミニウムが不純物領域内へ
拡散し、シリコンＳｉと合金を形成し、このアルミニウ
ムとシリコンの合金、Ａｌアロイがスパイク状に成長す
る。このＡｌアロイスパイクは、ＰＮ接合部に向かって
成長し、このＰＮ接合をＡｌアロイスパイクが突き抜け
ると、アルミニウム電極配線とＰウェル１５およびＰ型
半導体基板１４とが電気的に短絡され、入力保護回路を
構成するＮＰＮラテラルトランジスタが動作しなくなる
（外部端子１が、直接基板領域１５および１４に電気的
に接続され、常時電流が流れる）。
入力保護回路の占有面積も応じて小さくなり、ＮＰＮラ
テラルトランジスタの占有面積も小さくなる。静電気な
どのサージ電圧（異常電圧）により接合ブレークダウン
がこのＮＰＮラテラルトランジスタにおいて生じたと
き、この接合ブレークダウン電圧により大きな電流が流
れ、ジュール熱が生じる。ブレークダウン電圧の大部分
は、大きな抵抗値を有するＰＮ接合部の空乏層の間に印
加される。また、ブレークダウン時における大きな電流
は、この空乏層内のアバランシェ降伏現象により生じ
る。したがってＰＮ接合部において大きな電流および電
圧が印加され、この部分において大きなジュール熱が生
じる。このジュール熱が、電極配線であるアルミニウム
と基板材料であるシリコンとの共晶温度（５７７℃）以
上となると、この熱は、近傍に設けられたコンタクト領
域にまで伝達されるため、コレクタ電極配線のアルミニ
ウムとそれに接続するＮ+ 不純物領域７のシリコンとの
共晶が生じ、すなわち、アルミニウムが不純物領域内へ
拡散し、シリコンＳｉと合金を形成し、このアルミニウ
ムとシリコンの合金、Ａｌアロイがスパイク状に成長す
る。このＡｌアロイスパイクは、ＰＮ接合部に向かって
成長し、このＰＮ接合をＡｌアロイスパイクが突き抜け
ると、アルミニウム電極配線とＰウェル１５およびＰ型
半導体基板１４とが電気的に短絡され、入力保護回路を
構成するＮＰＮラテラルトランジスタが動作しなくなる
（外部端子１が、直接基板領域１５および１４に電気的
に接続され、常時電流が流れる）。
【００１７】このようなブレークダウン電圧によるジュ
ール熱が、アルミニウムとシリコンとの共晶温度（５７
７℃）を超えないように、従来はこのブレークダウン電
圧がたとえば１６Ｖ程度に抑えられていた。この接合ブ
レークダウン電圧は、ＰＮ接合部の低不純物濃度およ
び、すなわちＰウェル１５の不純物濃度Ｎａの逆関数で
表わされる（Ｎａ-3/4〜-2/5）したがって、このＰウェ
ル１５の接合部における不純物濃度のばらつきが生じれ
ば、同様に、接合ブレークダウン電圧もばらつく。この
接合ブレークダウン電圧が高い方にシフトした場合、ジ
ュール熱による発熱量も大きくなり、接合部近傍がアル
ミニウムとシリコンとの共晶温度以上に上昇し、入力保
護素子であるＮＰＮラテラルトランジスタが破壊され、
入力サージ電圧（異常電圧；静電気）に対する保護を行
なうことができなくなるという問題が生じる。
ール熱が、アルミニウムとシリコンとの共晶温度（５７
７℃）を超えないように、従来はこのブレークダウン電
圧がたとえば１６Ｖ程度に抑えられていた。この接合ブ
レークダウン電圧は、ＰＮ接合部の低不純物濃度およ
び、すなわちＰウェル１５の不純物濃度Ｎａの逆関数で
表わされる（Ｎａ-3/4〜-2/5）したがって、このＰウェ
ル１５の接合部における不純物濃度のばらつきが生じれ
ば、同様に、接合ブレークダウン電圧もばらつく。この
接合ブレークダウン電圧が高い方にシフトした場合、ジ
ュール熱による発熱量も大きくなり、接合部近傍がアル
ミニウムとシリコンとの共晶温度以上に上昇し、入力保
護素子であるＮＰＮラテラルトランジスタが破壊され、
入力サージ電圧（異常電圧；静電気）に対する保護を行
なうことができなくなるという問題が生じる。
【００１８】また、接合ブレークダウン電圧が、共晶温
度以上の発熱を伴わない場合においても、たとえば４５
０℃以上であれば、アルミニウムＡｌのシリコン基板領
域内への拡散が生じ、逆にシリコンＳｉがアルミニウム
電極配線側へ拡散し、コンタクト部にシリコンノジュー
ルが生成する可能性が生じる。この場合、シリコンノジ
ュールは、高抵抗であり、コンタクト部の抵抗が大きく
なり、ジュール熱により、発熱量が大きくなり、このア
ルミニウム電極配線層が溶解して破断され、入力保護素
子として機能しなくなるという問題が生じる。
度以上の発熱を伴わない場合においても、たとえば４５
０℃以上であれば、アルミニウムＡｌのシリコン基板領
域内への拡散が生じ、逆にシリコンＳｉがアルミニウム
電極配線側へ拡散し、コンタクト部にシリコンノジュー
ルが生成する可能性が生じる。この場合、シリコンノジ
ュールは、高抵抗であり、コンタクト部の抵抗が大きく
なり、ジュール熱により、発熱量が大きくなり、このア
ルミニウム電極配線層が溶解して破断され、入力保護素
子として機能しなくなるという問題が生じる。
【００１９】それゆえ、この発明の目的は、静電気など
の異常電圧に対する耐圧の優れた安定に動作する入力保
護装置およびその製造方法を提供することである。
の異常電圧に対する耐圧の優れた安定に動作する入力保
護装置およびその製造方法を提供することである。
【００２０】この発明の他の目的は、製造工程数を増加
させることなく容易に安定かつ確実に動作する信頼性の
高い入力保護回路を備える半導体装置およびその製造方
法を提供することである。
させることなく容易に安定かつ確実に動作する信頼性の
高い入力保護回路を備える半導体装置およびその製造方
法を提供することである。
【００２１】
【課題を解決するための手段】請求項１に係る半導体保
護装置は、第１導電型の半導体基板領域と、第１の外部
端子に電気的に接続される第２導電型の第１の不純物領
域と、第１の不純物領域と半導体基板領域との間にこの
第１の不純物領域を取囲むように形成される、半導体基
板領域よりも高い不純物濃度を有する第１導電型の第２
の不純物領域と、半導体基板領域表面に第１および第２
の不純物領域と離れて形成され、第２の外部端子に電気
的に接続される第３の不純物領域を備える。
護装置は、第１導電型の半導体基板領域と、第１の外部
端子に電気的に接続される第２導電型の第１の不純物領
域と、第１の不純物領域と半導体基板領域との間にこの
第１の不純物領域を取囲むように形成される、半導体基
板領域よりも高い不純物濃度を有する第１導電型の第２
の不純物領域と、半導体基板領域表面に第１および第２
の不純物領域と離れて形成され、第２の外部端子に電気
的に接続される第３の不純物領域を備える。
【００２２】請求項２に係る半導体保護装置は、第１お
よび第２の不純物領域の間に第１の不純物領域を取囲み
かつ第２の不純物領域に取囲まれるように形成される、
第１の不純物領域の不純物濃度よりも低い不純物濃度を
有する第４の不純物領域をさらに備える。
よび第２の不純物領域の間に第１の不純物領域を取囲み
かつ第２の不純物領域に取囲まれるように形成される、
第１の不純物領域の不純物濃度よりも低い不純物濃度を
有する第４の不純物領域をさらに備える。
【００２３】請求項３に係る半導体保護装置は、請求項
１または２の装置において、第３の不純物領域が第２導
電型の不純物領域であり、この半導体基板領域表面に第
３の不純物領域を取囲むように形成される第１導電型の
第４の不純物領域をさらに備える。
１または２の装置において、第３の不純物領域が第２導
電型の不純物領域であり、この半導体基板領域表面に第
３の不純物領域を取囲むように形成される第１導電型の
第４の不純物領域をさらに備える。
【００２４】請求項４に係る半導体保護装置は、請求項
３の装置において、第３および第４の不純物領域の間に
形成される、この第３の不純物領域よりも不純物濃度の
小さな第２導電型の第５の不純物領域をさらに備える。
３の装置において、第３および第４の不純物領域の間に
形成される、この第３の不純物領域よりも不純物濃度の
小さな第２導電型の第５の不純物領域をさらに備える。
【００２５】請求項５に係る半導体保護装置は、請求項
１または２の装置において、第３の不純物領域が半導体
基板領域の不純物濃度よりも高い不純物濃度を有する第
１導電型の不純物領域である。
１または２の装置において、第３の不純物領域が半導体
基板領域の不純物濃度よりも高い不純物濃度を有する第
１導電型の不純物領域である。
【００２６】請求項６に係る半導体保護装置は、請求項
１ないし５のいずれかの装置において、第１および第３
の不純物領域の間に半導体基板領域表面に形成される厚
い絶縁膜をさらに備える。
１ないし５のいずれかの装置において、第１および第３
の不純物領域の間に半導体基板領域表面に形成される厚
い絶縁膜をさらに備える。
【００２７】請求項７に係る半導体保護装置は、請求項
１ないし４のいずれかの装置において、第１および第３
の不純物領域の間の半導体基板領域表面上に絶縁膜を介
して形成されるゲート電極層をさらに備える。
１ないし４のいずれかの装置において、第１および第３
の不純物領域の間の半導体基板領域表面上に絶縁膜を介
して形成されるゲート電極層をさらに備える。
【００２８】請求項８に係る半導体保護装置は、請求項
１ないし７のいずれかの装置において、第１および第２
の外部端子の一方が電源電圧および接地電圧の一方を受
け、他方は入力信号および出力信号の一方を受ける。
１ないし７のいずれかの装置において、第１および第２
の外部端子の一方が電源電圧および接地電圧の一方を受
け、他方は入力信号および出力信号の一方を受ける。
【００２９】請求項９に係る半導体保護装置は、請求項
１ないし７のいずれの装置において、第１および第２の
外部端子の一方および他方は、それぞれ電源電圧および
接地電圧を受ける。
１ないし７のいずれの装置において、第１および第２の
外部端子の一方および他方は、それぞれ電源電圧および
接地電圧を受ける。
【００３０】請求項１０に係る半導体保護装置は、請求
項３の装置においてゲート電極層が内部回路からの信号
を受け、第１および第２の外部端子の一方が電源電圧お
よび接地電圧の一方を受け、他方が信号出力端子として
作用する。
項３の装置においてゲート電極層が内部回路からの信号
を受け、第１および第２の外部端子の一方が電源電圧お
よび接地電圧の一方を受け、他方が信号出力端子として
作用する。
【００３１】請求項１１に係る半導体保護装置は、請求
項１ないし１０のいずれかの装置において、この保護装
置が、半導体記憶装置に用いられる。半導体記憶装置
は、情報を記憶するための少なくとも１個の絶縁ゲート
型電界効果トランジスタを有する複数のメモリセルを含
む。この絶縁ゲート型電界効果トランジスタのチャネル
領域の表面不純物濃度は、第２の不純物領域の不純物濃
度と実質的に同じとされる。
項１ないし１０のいずれかの装置において、この保護装
置が、半導体記憶装置に用いられる。半導体記憶装置
は、情報を記憶するための少なくとも１個の絶縁ゲート
型電界効果トランジスタを有する複数のメモリセルを含
む。この絶縁ゲート型電界効果トランジスタのチャネル
領域の表面不純物濃度は、第２の不純物領域の不純物濃
度と実質的に同じとされる。
【００３２】請求項１２に係る半導体装置の製造方法
は、行列状に配列され、各々が少なくとも１個の絶縁ゲ
ート型電界効果トランジスタを有する複数のメモリセル
と、これら複数のメモリセルへアクセスをするための内
部回路と、内部回路を外部からの異常電圧から保護する
ための少なくとも１個の互いに逆導電型の不純物領域間
に形成される接合部を有する保護素子とを備える半導体
装置の製造方法であって、メモリセルの絶縁ゲート型電
界効果トランジスタのしきい値電圧調整のためのチャネ
ル領域への不純物イオン注入と同一工程で、保護素子の
少なくとも１個の接合部形成領域へもこの不純物イオン
を注入するようにしたことを特徴とする。
は、行列状に配列され、各々が少なくとも１個の絶縁ゲ
ート型電界効果トランジスタを有する複数のメモリセル
と、これら複数のメモリセルへアクセスをするための内
部回路と、内部回路を外部からの異常電圧から保護する
ための少なくとも１個の互いに逆導電型の不純物領域間
に形成される接合部を有する保護素子とを備える半導体
装置の製造方法であって、メモリセルの絶縁ゲート型電
界効果トランジスタのしきい値電圧調整のためのチャネ
ル領域への不純物イオン注入と同一工程で、保護素子の
少なくとも１個の接合部形成領域へもこの不純物イオン
を注入するようにしたことを特徴とする。
【００３３】請求項１３に係る半導体装置の製造方法
は、メモリセルの絶縁ゲート型電界効果トランジスタ
は、第１導電型の半導体基板領域表面に形成され、しき
い値電圧調整のための不純物イオンは、第１導電型の不
純物イオンである。保護素子は、メモリセルの形成領域
と別に設けられた第１導電型の第２の半導体基板領域
と、この第２の半導体基板領域表面上に互いに間をおい
て形成される第２導電型の第１および第２の不純物領域
を含む。不純物イオン注入は、第１および第２の不純物
領域形成領域に対して行なわれる。
は、メモリセルの絶縁ゲート型電界効果トランジスタ
は、第１導電型の半導体基板領域表面に形成され、しき
い値電圧調整のための不純物イオンは、第１導電型の不
純物イオンである。保護素子は、メモリセルの形成領域
と別に設けられた第１導電型の第２の半導体基板領域
と、この第２の半導体基板領域表面上に互いに間をおい
て形成される第２導電型の第１および第２の不純物領域
を含む。不純物イオン注入は、第１および第２の不純物
領域形成領域に対して行なわれる。
【００３４】請求項１４に係る半導体装置の製造方法
は、請求項１３の方法において、この不純物イオン注入
が、第１および第２の不純物領域の間の第２の半導体基
板領域の表面に対しても行なわれる。
は、請求項１３の方法において、この不純物イオン注入
が、第１および第２の不純物領域の間の第２の半導体基
板領域の表面に対しても行なわれる。
【００３５】請求項１５に係る半導体装置の製造方法
は、請求項１２の方法において、メモリセルの絶縁ゲー
ト型電界効果トランジスタが第１導電型の半導体基板領
域に形成される。保護素子は、メモリセル形成領域と別
の領域に設けられた第１導電型の第２の半導体基板領域
表面に互いに間をおいて形成された第２導電型の第１の
不純物領域および第１導電型の第２不純物領域を含む。
不純物イオン注入は、第１導電型の不純物イオンを絶縁
ゲート型電界効果トランジスタのチャネル形成領域およ
び第１不純物領域形成領域に対して行なわれる。
は、請求項１２の方法において、メモリセルの絶縁ゲー
ト型電界効果トランジスタが第１導電型の半導体基板領
域に形成される。保護素子は、メモリセル形成領域と別
の領域に設けられた第１導電型の第２の半導体基板領域
表面に互いに間をおいて形成された第２導電型の第１の
不純物領域および第１導電型の第２不純物領域を含む。
不純物イオン注入は、第１導電型の不純物イオンを絶縁
ゲート型電界効果トランジスタのチャネル形成領域およ
び第１不純物領域形成領域に対して行なわれる。
【００３６】第１の不純物領域と半導体基板領域との間
に基板領域よりも高濃度の第２の不純物領域を形成する
ことにより、逆バイアス電圧印加時の空乏層幅の広がり
を抑制することができ、空乏層に印加される電界を強く
することができ、低い逆バイアス電圧で接合ブレークダ
ウンを生じさせることができる。これにより、接合ブレ
ークダウン電圧が低下し、ジュール熱による発熱量を抑
制することができ、Ａｌアロイスパイクの生成を抑制す
ることができる。
に基板領域よりも高濃度の第２の不純物領域を形成する
ことにより、逆バイアス電圧印加時の空乏層幅の広がり
を抑制することができ、空乏層に印加される電界を強く
することができ、低い逆バイアス電圧で接合ブレークダ
ウンを生じさせることができる。これにより、接合ブレ
ークダウン電圧が低下し、ジュール熱による発熱量を抑
制することができ、Ａｌアロイスパイクの生成を抑制す
ることができる。
【００３７】また、第２不純物領域の形成を、メモリセ
ルトランジスタのしきい値電圧調整のイオン注入と同時
に行なうことにより、製造工程数を増加させることなく
接合ブレークダウン電圧を低下させることができる。
ルトランジスタのしきい値電圧調整のイオン注入と同時
に行なうことにより、製造工程数を増加させることなく
接合ブレークダウン電圧を低下させることができる。
【００３８】
［実施の形態１］図１は、この発明の実施の形態１に従
う半導体装置の全体の構成を概略的に示す図である。図
１においては、この半導体装置は、ＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）を備える。
う半導体装置の全体の構成を概略的に示す図である。図
１においては、この半導体装置は、ＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）を備える。
【００３９】図１において、半導体装置は、行および列
のマトリックス状に配列される複数のメモリセルを有す
るメモリセルアレイＭＡと、外部から与えられる外部ア
ドレス信号をアドレス保護回路ＡＰＣを介して受け、バ
ッファ処理して内部アドレス信号を生成するアドレスバ
ッファＡＢと、アドレスバッファＡＢからの内部アドレ
ス信号をデコードし、メモリセルアレイＭＡにおける対
応の行を選択するＸデコーダＡＤＸと、アドレスバッフ
ァＡＢからの内部アドレス信号をデコードしてメモリセ
ルアレイＭＡにおける対応の列を選択する列選択信号を
発生するＹデコーダＡＤＹを含む。
のマトリックス状に配列される複数のメモリセルを有す
るメモリセルアレイＭＡと、外部から与えられる外部ア
ドレス信号をアドレス保護回路ＡＰＣを介して受け、バ
ッファ処理して内部アドレス信号を生成するアドレスバ
ッファＡＢと、アドレスバッファＡＢからの内部アドレ
ス信号をデコードし、メモリセルアレイＭＡにおける対
応の行を選択するＸデコーダＡＤＸと、アドレスバッフ
ァＡＢからの内部アドレス信号をデコードしてメモリセ
ルアレイＭＡにおける対応の列を選択する列選択信号を
発生するＹデコーダＡＤＹを含む。
【００４０】半導体装置は、さらに、このメモリセルア
レイＭＡにおいて選択された行（ワード線）に接続する
メモリセルのデータを検知し増幅するセンスアンプと、
ＹデコーダＡＤＹからの列選択信号に従ってメモリセル
アレイＭＡにおける対応の列を出力バッファＯＢに接続
するＩ／Ｏゲートを含む。図１においては、センスアン
プとＩ／Ｏゲートとを１つのブロックＳＩで示す。出力
バッファＯＢは、データ読出時には、このブロックＳＩ
から伝達された内部読出データをバッファ処理して、出
力保護回路ＯＰＣを介してデータ出力端子Ｑに伝達され
る外部読出データＤｏｕｔを生成する。
レイＭＡにおいて選択された行（ワード線）に接続する
メモリセルのデータを検知し増幅するセンスアンプと、
ＹデコーダＡＤＹからの列選択信号に従ってメモリセル
アレイＭＡにおける対応の列を出力バッファＯＢに接続
するＩ／Ｏゲートを含む。図１においては、センスアン
プとＩ／Ｏゲートとを１つのブロックＳＩで示す。出力
バッファＯＢは、データ読出時には、このブロックＳＩ
から伝達された内部読出データをバッファ処理して、出
力保護回路ＯＰＣを介してデータ出力端子Ｑに伝達され
る外部読出データＤｏｕｔを生成する。
【００４１】半導体装置は、さらに、この装置の各種内
部動作タイミングを制御するための制御信号を発生する
制御信号発生系ＣＧを周辺回路として含む。この制御信
号発生系ＣＧは、外部から与えられる制御信号、すなわ
ち、ロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、およびライトイネーブル
信号／ＷＥを入力保護回路ＩＰＣを介して受ける。周辺
回路は、アドレスバッファＡＢ、ＸデコーダＡＤＸ、Ｙ
デコーダＡＤＹおよびブロックＳＩを含んでもよい。
部動作タイミングを制御するための制御信号を発生する
制御信号発生系ＣＧを周辺回路として含む。この制御信
号発生系ＣＧは、外部から与えられる制御信号、すなわ
ち、ロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、およびライトイネーブル
信号／ＷＥを入力保護回路ＩＰＣを介して受ける。周辺
回路は、アドレスバッファＡＢ、ＸデコーダＡＤＸ、Ｙ
デコーダＡＤＹおよびブロックＳＩを含んでもよい。
【００４２】保護回路が保護対象とする内部回路は、外
部端子からの外部信号を受けてバッファ処理するアドレ
スバッファＡＢおよび制御信号発生系ＣＧならびに、内
部読出データを生成して外部端子に出力する出力バッフ
ァＯＢを含む。この図１においては示さないが、入力バ
ッファがさらにデータ書込のために設けられ、この入力
バッファが、出力保護回路ＯＰＣにより、外部端子Ｑ
（データ入力および出力が同じ端子を介して行なわれ
る）により外部から与えられるサージ電圧（静電気）か
ら保護される。
部端子からの外部信号を受けてバッファ処理するアドレ
スバッファＡＢおよび制御信号発生系ＣＧならびに、内
部読出データを生成して外部端子に出力する出力バッフ
ァＯＢを含む。この図１においては示さないが、入力バ
ッファがさらにデータ書込のために設けられ、この入力
バッファが、出力保護回路ＯＰＣにより、外部端子Ｑ
（データ入力および出力が同じ端子を介して行なわれ
る）により外部から与えられるサージ電圧（静電気）か
ら保護される。
【００４３】制御信号発生系ＣＧは、メモリセルアレイ
ＭＡにおける選択された行（ワード線）上に伝達される
ワード線駆動信号Ｒｎおよびスタンバイサイクル時に各
内部ノードを所定電位ＶＢにプリチャージするための信
号を発生するプリチャージ指示信号φＰを発生する。こ
の制御信号発生系ＣＧは、プリチャージサイクル（スタ
ンバイサイクル）時において、内部ノードをプリチャー
ジするためのプリチャージ電位ＶＢも合わせて発生する
ように示される。
ＭＡにおける選択された行（ワード線）上に伝達される
ワード線駆動信号Ｒｎおよびスタンバイサイクル時に各
内部ノードを所定電位ＶＢにプリチャージするための信
号を発生するプリチャージ指示信号φＰを発生する。こ
の制御信号発生系ＣＧは、プリチャージサイクル（スタ
ンバイサイクル）時において、内部ノードをプリチャー
ジするためのプリチャージ電位ＶＢも合わせて発生する
ように示される。
【００４４】図２は、図１に示すメモリセルアレイ部Ｍ
Ａの構成を概略的に示す図である。図２において、メモ
リセルアレイＭＡは、行および列のマトリックス状に配
列される複数のメモリセルＭＣと、メモリセルＭＣの各
行に対応して配置され、それぞれに対応の行のメモリセ
ルＭＣが接続される複数のワード線（ＷＬ０〜ＷＬｎ）
と、メモリセルの各列に対応して配置され、各々に対応
の列のメモリセルが接続される複数のビット線対ＢＬ，
ＺＢＬ（ＢＬ０，ＺＢＬ０〜ＢＬｍ，ＺＢＬｍ）を含
む。ビット線ＢＬおよびＺＢＬは対をなして配設され、
それぞれに互いに相補なデータ信号が伝達される。メモ
リセルＭＣは、１本のワード線ＷＬと１対のビット線Ｂ
ＬおよびＺＢＬの交差部に対応して配置される。たとえ
ば、ワード線ＷＬ０とビット線ＢＬ０の交差部に対応し
てメモリセルＭＣが配置され、また、ワード線ＷＬ１と
ビット線ＺＢＬ０の交差部に対応して別のメモリセルＭ
Ｃが配置される。
Ａの構成を概略的に示す図である。図２において、メモ
リセルアレイＭＡは、行および列のマトリックス状に配
列される複数のメモリセルＭＣと、メモリセルＭＣの各
行に対応して配置され、それぞれに対応の行のメモリセ
ルＭＣが接続される複数のワード線（ＷＬ０〜ＷＬｎ）
と、メモリセルの各列に対応して配置され、各々に対応
の列のメモリセルが接続される複数のビット線対ＢＬ，
ＺＢＬ（ＢＬ０，ＺＢＬ０〜ＢＬｍ，ＺＢＬｍ）を含
む。ビット線ＢＬおよびＺＢＬは対をなして配設され、
それぞれに互いに相補なデータ信号が伝達される。メモ
リセルＭＣは、１本のワード線ＷＬと１対のビット線Ｂ
ＬおよびＺＢＬの交差部に対応して配置される。たとえ
ば、ワード線ＷＬ０とビット線ＢＬ０の交差部に対応し
てメモリセルＭＣが配置され、また、ワード線ＷＬ１と
ビット線ＺＢＬ０の交差部に対応して別のメモリセルＭ
Ｃが配置される。
【００４５】ビット線対ＢＬ０，ＺＢＬ０〜ＢＬｍ，Ｚ
ＢＬｍそれぞれに対応して、スタンバイサイクル時（プ
リチャージ時）に対応のビット線対ＢＬ，ＺＢＬを所定
電位ＶＢにプリチャージしかつイコライズするためのプ
リチャージ／イコライズ回路（Ｐ／Ｅ）ＰＥ０〜ＰＥｍ
が配置される。
ＢＬｍそれぞれに対応して、スタンバイサイクル時（プ
リチャージ時）に対応のビット線対ＢＬ，ＺＢＬを所定
電位ＶＢにプリチャージしかつイコライズするためのプ
リチャージ／イコライズ回路（Ｐ／Ｅ）ＰＥ０〜ＰＥｍ
が配置される。
【００４６】ブロックＳＩは、ビット線対ＢＬ０，ＺＢ
Ｌ０〜ＢＬｍ，ＺＢＬｍそれぞれに対応して配置され、
活性化時対応のビット線対ＢＬ，ＺＢＬの信号電位を差
動的に増幅しかつラッチするセンスアンプＳＡ０〜ＳＡ
ｍと、ビット線対ＢＬ０，ＺＢＬ０〜ＢＬｍ，ＺＢＬｍ
それぞれに対応して設けられ、ＹデコーダＡＤＹからの
列選択信号に応答して導通し、対応のビット線対ＢＬ，
ＺＢＬを内部データ伝達線Ｉ／ＯおよびＺＩ／Ｏに接続
するＩＯゲートを含む。ＩＯゲートは、ビット線対ＢＬ
ｉ，ＺＢＬｉ（ｉ＝０〜ｍ）に対応して配置されるトラ
ンスファーゲートＴｉａ，Ｔｉｂを含む。対をなすトラ
ンスファーゲートがＹデコーダＡＤＹからの列選択信号
に従って同時に導通状態とされる。これにより、１対の
ビット線が内部データ線Ｉ／ＯおよびＺＩ／Ｏに接続さ
れる。
Ｌ０〜ＢＬｍ，ＺＢＬｍそれぞれに対応して配置され、
活性化時対応のビット線対ＢＬ，ＺＢＬの信号電位を差
動的に増幅しかつラッチするセンスアンプＳＡ０〜ＳＡ
ｍと、ビット線対ＢＬ０，ＺＢＬ０〜ＢＬｍ，ＺＢＬｍ
それぞれに対応して設けられ、ＹデコーダＡＤＹからの
列選択信号に応答して導通し、対応のビット線対ＢＬ，
ＺＢＬを内部データ伝達線Ｉ／ＯおよびＺＩ／Ｏに接続
するＩＯゲートを含む。ＩＯゲートは、ビット線対ＢＬ
ｉ，ＺＢＬｉ（ｉ＝０〜ｍ）に対応して配置されるトラ
ンスファーゲートＴｉａ，Ｔｉｂを含む。対をなすトラ
ンスファーゲートがＹデコーダＡＤＹからの列選択信号
に従って同時に導通状態とされる。これにより、１対の
ビット線が内部データ線Ｉ／ＯおよびＺＩ／Ｏに接続さ
れる。
【００４７】センスアンプＳＡ０〜ＳＡｍは、センスア
ンプ活性化信号線ＳＡＤＡおよびＳＡＤＢそれぞれを介
して伝達されるセンスアンプ活性制御信号φＡおよびφ
Ｂに応答して活性化される。センスアンプＳＡ０〜ＳＡ
ｍを活性化するために、２つのセンスアンプ活性制御信
号φＡおよびφＢが用いられているのは、センスアンプ
ＳＡ０〜ＳＡｍの各々は、交差結合されたｐチャネルＭ
ＯＳトランジスタで構成されるＰセンスアンプと、交差
結合されたｎチャネルＭＯＳトランジスタで構成される
Ｎセンスアンプとを含むためである。Ｐセンスアンプ
は、対応のビット線対ＢＬ，ＺＢＬの高電位のビット線
を動作電源電圧レベルにまで上昇させ、一方、Ｎセンス
アンプは、対応のビット線対ＢＬ，ＺＢＬの低電位のビ
ット線電位を接地電位レベルに放電する。
ンプ活性化信号線ＳＡＤＡおよびＳＡＤＢそれぞれを介
して伝達されるセンスアンプ活性制御信号φＡおよびφ
Ｂに応答して活性化される。センスアンプＳＡ０〜ＳＡ
ｍを活性化するために、２つのセンスアンプ活性制御信
号φＡおよびφＢが用いられているのは、センスアンプ
ＳＡ０〜ＳＡｍの各々は、交差結合されたｐチャネルＭ
ＯＳトランジスタで構成されるＰセンスアンプと、交差
結合されたｎチャネルＭＯＳトランジスタで構成される
Ｎセンスアンプとを含むためである。Ｐセンスアンプ
は、対応のビット線対ＢＬ，ＺＢＬの高電位のビット線
を動作電源電圧レベルにまで上昇させ、一方、Ｎセンス
アンプは、対応のビット線対ＢＬ，ＺＢＬの低電位のビ
ット線電位を接地電位レベルに放電する。
【００４８】図３は、図２に示すメモリセルおよびプリ
チャージ／イコライズ回路の構成をより具体的に示す図
である。図３においては、代表的に１本のワード線ＷＬ
と、１対のビット線ＢＬ，ＺＢＬを示す。
チャージ／イコライズ回路の構成をより具体的に示す図
である。図３においては、代表的に１本のワード線ＷＬ
と、１対のビット線ＢＬ，ＺＢＬを示す。
【００４９】プリチャージ／イコライズ回路ＰＥは、プ
リチャージ指示信号φＰに応答して導通し、プリチャー
ジ電圧伝達線ＳＰＥ上に伝達されたプリチャージ電圧Ｖ
Ｂをビット線ＢＬおよびＺＢＬへ伝達するトランスファ
ーゲートＰＥａおよびＰＥｂを含む。このプリチャージ
／イコライズ回路ＰＥは、さらに、プリチャージ指示信
号φＰに応答して導通しビット線ＢＬおよびＺＢＬを電
気的に短絡するトランジスタを備えていてもよい。
リチャージ指示信号φＰに応答して導通し、プリチャー
ジ電圧伝達線ＳＰＥ上に伝達されたプリチャージ電圧Ｖ
Ｂをビット線ＢＬおよびＺＢＬへ伝達するトランスファ
ーゲートＰＥａおよびＰＥｂを含む。このプリチャージ
／イコライズ回路ＰＥは、さらに、プリチャージ指示信
号φＰに応答して導通しビット線ＢＬおよびＺＢＬを電
気的に短絡するトランジスタを備えていてもよい。
【００５０】メモリセルＭＣは、情報を電荷の形態で格
納するメモリセルキャパシタＭＣＡと、ワード線ＷＬ上
の電位（ワード線駆動信号Ｒｎ）に応答して導通し、メ
モリセルキャパシタＭＣＡをビット線ＢＬまたはＺＢＬ
に接続するアクセストランジスタＭＴを含む。図３にお
いては、アクセストランジスタＭＴは、メモリセルキャ
パシタＭＣＡをビット線ＢＬに接続するように示され
る。このアクセストランジスタＭＴは、ｎチャネルＭＯ
Ｓトランジスタで構成される。ビット線ＢＬおよびＺＢ
Ｌには、それぞれ寄生容量ＢＰＣａおよびＢＰＣｂが存
在する。メモリセルキャパシタＭＣＡは、その一方電極
がアクセストランジスタＭＴの一方導通端子に接続さ
れ、その他方電極が一定の基準電位Ｖｃｐを受けるよう
に接続される。メモリセルキャパシタＭＣＡの一方電極
が、情報を格納するためのストレージノードとして作用
する。メモリセルキャパシタＭＣＡの他方電極（セルプ
レート）へ与えられる基準電圧（セルプレート電圧）Ｖ
ｃｐは、たとえば抵抗ＲａおよびＲｂの直列体で構成さ
れる電圧発生回路において動作電源電圧ＶＣＩを抵抗分
割することにより生成される。この動作電源電圧ＶＣＩ
は、外部電源電圧を内部で降圧して生成される電圧であ
ってもよく、またそのような内部降圧回路が設けられて
おらず、外部から与えられる電源電圧であってもよい。
納するメモリセルキャパシタＭＣＡと、ワード線ＷＬ上
の電位（ワード線駆動信号Ｒｎ）に応答して導通し、メ
モリセルキャパシタＭＣＡをビット線ＢＬまたはＺＢＬ
に接続するアクセストランジスタＭＴを含む。図３にお
いては、アクセストランジスタＭＴは、メモリセルキャ
パシタＭＣＡをビット線ＢＬに接続するように示され
る。このアクセストランジスタＭＴは、ｎチャネルＭＯ
Ｓトランジスタで構成される。ビット線ＢＬおよびＺＢ
Ｌには、それぞれ寄生容量ＢＰＣａおよびＢＰＣｂが存
在する。メモリセルキャパシタＭＣＡは、その一方電極
がアクセストランジスタＭＴの一方導通端子に接続さ
れ、その他方電極が一定の基準電位Ｖｃｐを受けるよう
に接続される。メモリセルキャパシタＭＣＡの一方電極
が、情報を格納するためのストレージノードとして作用
する。メモリセルキャパシタＭＣＡの他方電極（セルプ
レート）へ与えられる基準電圧（セルプレート電圧）Ｖ
ｃｐは、たとえば抵抗ＲａおよびＲｂの直列体で構成さ
れる電圧発生回路において動作電源電圧ＶＣＩを抵抗分
割することにより生成される。この動作電源電圧ＶＣＩ
は、外部電源電圧を内部で降圧して生成される電圧であ
ってもよく、またそのような内部降圧回路が設けられて
おらず、外部から与えられる電源電圧であってもよい。
【００５１】通常、プリチャージ電圧ＶＢおよびセルプ
レート電圧Ｖｃｐは、それぞれ電源電圧ＶＣＩの１／２
の電圧レベルとなるように設定される。次に動作につい
て簡単に説明する。
レート電圧Ｖｃｐは、それぞれ電源電圧ＶＣＩの１／２
の電圧レベルとなるように設定される。次に動作につい
て簡単に説明する。
【００５２】プリチャージ時（スタンバイサイクル時）
においては、プリチャージ信号φＰがハイレベルにあ
り、プリチャージ／イコライズ回路におけるトランスフ
ァーゲートＰＥａおよびＰＥｂがともに導通状態にあ
り、ビット線ＢＬおよびＺＢＬは中間電位レベルのプリ
チャージ電圧ＶＢに充電される。アクティブサイクルが
始まると、このプリチャージ信号φＰがローレベルとな
り、トランスファーゲートＰＥａおよびＰＥｂがともに
非導通状態となる。ワード線ＷＬが、アドレス信号によ
り指定されると、このワード線ＷＬ上にワード線駆動信
号Ｒｎが伝達されて、その電位が立上がり、メモリセル
ＭＣに含まれるアクセストランジスタＭＴが導通状態と
なる。これにより、メモリセルキャパシタＭＣＡがビッ
ト線ＢＬに接続され、ビット線ＢＬの電位が、そのプリ
チャージ電圧ＶＢからメモリセルキャパシタＭＣＡに格
納されたデータに従って変化する。このビット線ＢＬの
電位変化量は、メモリセルキャパシタＭＣＡの容量値お
よびビット線ＢＬに接続される寄生容量ＶＢＣａの容量
値の比により決定される。ビット線ＺＢＬにはメモリセ
ルは接続されていないため、プリチャージ電圧ＶＢを維
持する（寄生容量ＢＰＣｂに充電されている）。
においては、プリチャージ信号φＰがハイレベルにあ
り、プリチャージ／イコライズ回路におけるトランスフ
ァーゲートＰＥａおよびＰＥｂがともに導通状態にあ
り、ビット線ＢＬおよびＺＢＬは中間電位レベルのプリ
チャージ電圧ＶＢに充電される。アクティブサイクルが
始まると、このプリチャージ信号φＰがローレベルとな
り、トランスファーゲートＰＥａおよびＰＥｂがともに
非導通状態となる。ワード線ＷＬが、アドレス信号によ
り指定されると、このワード線ＷＬ上にワード線駆動信
号Ｒｎが伝達されて、その電位が立上がり、メモリセル
ＭＣに含まれるアクセストランジスタＭＴが導通状態と
なる。これにより、メモリセルキャパシタＭＣＡがビッ
ト線ＢＬに接続され、ビット線ＢＬの電位が、そのプリ
チャージ電圧ＶＢからメモリセルキャパシタＭＣＡに格
納されたデータに従って変化する。このビット線ＢＬの
電位変化量は、メモリセルキャパシタＭＣＡの容量値お
よびビット線ＢＬに接続される寄生容量ＶＢＣａの容量
値の比により決定される。ビット線ＺＢＬにはメモリセ
ルは接続されていないため、プリチャージ電圧ＶＢを維
持する（寄生容量ＢＰＣｂに充電されている）。
【００５３】センスアンプＳＡが次いで活性化され、こ
のビット線ＢＬおよびＺＢＬに現れた電位差を検知し増
幅しかつラッチする。この後、Ｙデコーダ（図１または
２参照）からの列選択信号に従って列アドレス信号によ
りアドレス指定されたメモリセル列が選択され、この選
択行および列に対応して配置されるメモリセルが選択さ
れ、この選択されたメモリセルに対してデータの書込ま
たは読出（アクセス動作）が行なわれる。
のビット線ＢＬおよびＺＢＬに現れた電位差を検知し増
幅しかつラッチする。この後、Ｙデコーダ（図１または
２参照）からの列選択信号に従って列アドレス信号によ
りアドレス指定されたメモリセル列が選択され、この選
択行および列に対応して配置されるメモリセルが選択さ
れ、この選択されたメモリセルに対してデータの書込ま
たは読出（アクセス動作）が行なわれる。
【００５４】上述のような構成において、この図３に示
す内部信号は、すべて電源電圧ＶＣＩと接地電圧Ｖｓｓ
（ＧＮＤ）のレベルの間で変化する。メモリサイクル
（アクティブサイクル）が完了すると、ワード線ＷＬ上
のワード線駆動信号Ｒｎが接地電位ＧＮＤレベルに低下
する。これにより、メモリアクセストランジスタＭＴが
非導通状態とされる。また、プリチャージ指示信号φＰ
がハイレベルとなり、プリチャージ／イコライズ回路の
トランスファーゲートＰＥａおよびＰＥｂが導通状態と
なり、ビット線ＢＬおよびＺＢＬが中間電位レベルのプ
リチャージ電圧ＶＢレベルにプリチャージされる。
す内部信号は、すべて電源電圧ＶＣＩと接地電圧Ｖｓｓ
（ＧＮＤ）のレベルの間で変化する。メモリサイクル
（アクティブサイクル）が完了すると、ワード線ＷＬ上
のワード線駆動信号Ｒｎが接地電位ＧＮＤレベルに低下
する。これにより、メモリアクセストランジスタＭＴが
非導通状態とされる。また、プリチャージ指示信号φＰ
がハイレベルとなり、プリチャージ／イコライズ回路の
トランスファーゲートＰＥａおよびＰＥｂが導通状態と
なり、ビット線ＢＬおよびＺＢＬが中間電位レベルのプ
リチャージ電圧ＶＢレベルにプリチャージされる。
【００５５】電源電圧ＶＣＩの低電圧化に従って、構成
要素であるＭＯＳトランジスタは、その動作特性を保証
するためにスケールダウンされる。このスケールダウン
においては、以下の理由のため、アクセストランジスタ
のしきい値電圧Ｖｔｈはスケーリング則に沿ってはスケ
ールダウンされない。
要素であるＭＯＳトランジスタは、その動作特性を保証
するためにスケールダウンされる。このスケールダウン
においては、以下の理由のため、アクセストランジスタ
のしきい値電圧Ｖｔｈはスケーリング則に沿ってはスケ
ールダウンされない。
【００５６】一般に、ＭＯＳトランジスタは、そのゲー
トおよびソースの電位が等しい場合非導通状態となる。
しかしながら、この状態においてＭＯＳトランジスタを
介して電流が全く流れなくなるのではなく、「テール電
流（サブスレッショルド電流）」と呼ばれる電流が流れ
る。一般に、しきい値電圧Ｖｔｈは、所定のゲート幅を
有するＭＯＳトランジスタが一定の電流値のドレイン電
流を流すときのゲート−ソース間電圧として規定されて
いる。
トおよびソースの電位が等しい場合非導通状態となる。
しかしながら、この状態においてＭＯＳトランジスタを
介して電流が全く流れなくなるのではなく、「テール電
流（サブスレッショルド電流）」と呼ばれる電流が流れ
る。一般に、しきい値電圧Ｖｔｈは、所定のゲート幅を
有するＭＯＳトランジスタが一定の電流値のドレイン電
流を流すときのゲート−ソース間電圧として規定されて
いる。
【００５７】図４は、ｎチャネルＭＯＳトランジスタの
テール電流特性を示す図であり、縦軸にＭＯＳトランジ
スタを介して流れるドレイン電流ＩＤＳを示し、横軸に
ゲート−ソース間電圧ＶＧＳを示す。曲線Ｉ１に示すよ
うに、しきい値電圧ＶＴＨＬの場合には、ゲート−ソー
ス間電圧ＶＧＳが０Ｖになった場合においても、有意の
値を有するドレイン電流ＩＤＳ０が流れる。この電流Ｉ
ＤＳ０をほぼ無視し得る程度にまで低下させるために
は、しきい値電圧をＶＴＨＨの値にまで上昇させる必要
がある。しきい値電圧ＶＴＨＬおよびＶＴＨＨよりもそ
のゲート−ソース間電圧ＶＧＳが高くなった場合には、
急速に大きなドレイン電流ＩＤＳが流れる。したがっ
て、ＭＯＳトランジスタを高速で導通状態とするために
は、できるだけ低いしきい値電圧を有するＭＯＳトラン
ジスタを用いるのが好ましい。ｐチャネルＭＯＳトラン
ジスタのテール電流特性は、図４に示す縦軸に関して曲
線Ｉ１およびＩ２と対称な曲線により、そのテール電流
特性が表わされる。高速動作のためには、できるだけ低
いしきい値電圧（絶対値の小さなしきい値電圧）を有す
るＭＯＳトランジスタを用いるのが好ましい。しかしな
がら、半導体記憶装置の場合、このような低しきい値電
圧のＭＯＳトランジスタをメモリセルのアクセストラン
ジスタとして用いると以下のような問題が生じる。
テール電流特性を示す図であり、縦軸にＭＯＳトランジ
スタを介して流れるドレイン電流ＩＤＳを示し、横軸に
ゲート−ソース間電圧ＶＧＳを示す。曲線Ｉ１に示すよ
うに、しきい値電圧ＶＴＨＬの場合には、ゲート−ソー
ス間電圧ＶＧＳが０Ｖになった場合においても、有意の
値を有するドレイン電流ＩＤＳ０が流れる。この電流Ｉ
ＤＳ０をほぼ無視し得る程度にまで低下させるために
は、しきい値電圧をＶＴＨＨの値にまで上昇させる必要
がある。しきい値電圧ＶＴＨＬおよびＶＴＨＨよりもそ
のゲート−ソース間電圧ＶＧＳが高くなった場合には、
急速に大きなドレイン電流ＩＤＳが流れる。したがっ
て、ＭＯＳトランジスタを高速で導通状態とするために
は、できるだけ低いしきい値電圧を有するＭＯＳトラン
ジスタを用いるのが好ましい。ｐチャネルＭＯＳトラン
ジスタのテール電流特性は、図４に示す縦軸に関して曲
線Ｉ１およびＩ２と対称な曲線により、そのテール電流
特性が表わされる。高速動作のためには、できるだけ低
いしきい値電圧（絶対値の小さなしきい値電圧）を有す
るＭＯＳトランジスタを用いるのが好ましい。しかしな
がら、半導体記憶装置の場合、このような低しきい値電
圧のＭＯＳトランジスタをメモリセルのアクセストラン
ジスタとして用いると以下のような問題が生じる。
【００５８】今、図５に示すように、同一列の２つのメ
モリセルＭＣａおよびＭＣｂを考える。メモリセルＭＣ
ａは、メモリセルキャパシタＭＣＡａと、ワード線ＷＬ
ａ上の電位に応答して導通し、メモリセルキャパシタＭ
ＣＡａをビット線ＢＬに接続するアクセストランジスタ
ＭＴａを含む。メモリセルＭＣｂは、メモリセルキャパ
シタＭＣＡｂと、ワード線ＷＬｂ上の信号電位に応答し
てこのメモリセルキャパシタＭＣＡｂをビット線ＢＬに
接続するアクセストランジスタＭＴｂを含む。
モリセルＭＣａおよびＭＣｂを考える。メモリセルＭＣ
ａは、メモリセルキャパシタＭＣＡａと、ワード線ＷＬ
ａ上の電位に応答して導通し、メモリセルキャパシタＭ
ＣＡａをビット線ＢＬに接続するアクセストランジスタ
ＭＴａを含む。メモリセルＭＣｂは、メモリセルキャパ
シタＭＣＡｂと、ワード線ＷＬｂ上の信号電位に応答し
てこのメモリセルキャパシタＭＣＡｂをビット線ＢＬに
接続するアクセストランジスタＭＴｂを含む。
【００５９】今、メモリセルＭＣａに“１”（ハイレベ
ル）のデータが記憶されている状態において、メモリセ
ルＭＣｂに“０”（ローレベル）のデータを書込む動作
を考える。この場合、ワード線ＷＬａ上の電位は接地電
圧ＧＮＤレベルのローレベルであり、ワード線ＷＬｂ上
の電位がハイレベルである（通常、電源電圧ＶＣＩより
も高い電圧レベル（；アクセストランジスタＭＴのしき
い値電圧損失を防止するため））。
ル）のデータが記憶されている状態において、メモリセ
ルＭＣｂに“０”（ローレベル）のデータを書込む動作
を考える。この場合、ワード線ＷＬａ上の電位は接地電
圧ＧＮＤレベルのローレベルであり、ワード線ＷＬｂ上
の電位がハイレベルである（通常、電源電圧ＶＣＩより
も高い電圧レベル（；アクセストランジスタＭＴのしき
い値電圧損失を防止するため））。
【００６０】データ“０”を書込む場合、ビット線ＢＬ
の電位が接地電位ＧＮＤレベルに設定される。この状態
において、メモリセルＭＣａのアクセストランジスタＭ
Ｔａはゲート（ワード線ＷＬａ）の電位とソース（ビッ
ト線ＢＬ）の電位が同じとなる。したがって、このアク
セストランジスタＭＴａとして図４の曲線Ｉ１に示すよ
うなテール電流特性を有するＭＯＳトランジスタを用い
た場合、テール電流がメモリセルキャパシタＭＣＡａか
らビット線ＢＬへ流れ、メモリセルキャパシタＭＣＡａ
の蓄積電荷量が低下する。したがって、メモリセルの電
荷保持特性が劣化し、半導体記憶装置の信頼性が損なわ
れる。また、このメモリセルＭＣａに格納された“１”
のデータが、このテール電流による電荷流失のために
“０”のデータに変化する状態が生じ、正確にデータを
記憶する半導体記憶装置を実現することができなくな
り、記憶装置の信頼性がまた損なわれる。
の電位が接地電位ＧＮＤレベルに設定される。この状態
において、メモリセルＭＣａのアクセストランジスタＭ
Ｔａはゲート（ワード線ＷＬａ）の電位とソース（ビッ
ト線ＢＬ）の電位が同じとなる。したがって、このアク
セストランジスタＭＴａとして図４の曲線Ｉ１に示すよ
うなテール電流特性を有するＭＯＳトランジスタを用い
た場合、テール電流がメモリセルキャパシタＭＣＡａか
らビット線ＢＬへ流れ、メモリセルキャパシタＭＣＡａ
の蓄積電荷量が低下する。したがって、メモリセルの電
荷保持特性が劣化し、半導体記憶装置の信頼性が損なわ
れる。また、このメモリセルＭＣａに格納された“１”
のデータが、このテール電流による電荷流失のために
“０”のデータに変化する状態が生じ、正確にデータを
記憶する半導体記憶装置を実現することができなくな
り、記憶装置の信頼性がまた損なわれる。
【００６１】したがって、この半導体記憶装置において
は、メモリセルのアクセストランジスタＭＴとしては、
できるだけそのしきい値電圧が高くされテール電流がで
きるだけ小さくされたＭＯＳトランジスタが用いられ
る。一方、図１および２に示すアドレスバッファＡＢ、
ＸデコーダＡＤＸ，ＹデコーダＡＤＹおよび制御信号発
生系ＣＧなどの周辺回路は、できるだけ高速で動作する
ことが要求される。したがって、これらの周辺回路の構
成要素としては、図４に示す曲線Ｉ１のようなテール電
流特性を有する低しきい値電圧のＭＯＳトランジスタが
用いられる。ここで、「低しきい値電圧」は、「絶対値
が小さなしきい値電圧」を示し、ｐチャネルＭＯＳトラ
ンジスタも同様そのしきい値電圧の絶対値が小さくされ
る。周辺回路に用いられるＭＯＳトランジスタのしきい
値電圧は、実際には、消費電流（スタンバイサイクル時
における消費電流）を考慮して適当な値に設定される。
したがって、半導体記憶装置においては、低しきい値電
圧のＭＯＳトランジスタと高しきい値電圧（絶対値の大
きなしきい値電圧）のＭＯＳトランジスタが用いられ
る。これらのしきい値電圧の異なるＭＯＳトランジスタ
の製造方法においては、まず、周辺回路およびメモリセ
ルアレイ部分両者において同じしきい値電圧を有するす
なわち低しきい値電圧のＭＯＳトランジスタが形成され
る。次いで、メモリセルのアクセストランジスタに対し
てのみそのゲート電極のチャネル領域表面にたとえばボ
ロン等のＰ型不純物をイオン注入し、そのアクセストラ
ンジスタのチャネル領域表面のＰ型不純物濃度を高くし
て、アクセストランジスタのしきい値電圧を高くする。
は、メモリセルのアクセストランジスタＭＴとしては、
できるだけそのしきい値電圧が高くされテール電流がで
きるだけ小さくされたＭＯＳトランジスタが用いられ
る。一方、図１および２に示すアドレスバッファＡＢ、
ＸデコーダＡＤＸ，ＹデコーダＡＤＹおよび制御信号発
生系ＣＧなどの周辺回路は、できるだけ高速で動作する
ことが要求される。したがって、これらの周辺回路の構
成要素としては、図４に示す曲線Ｉ１のようなテール電
流特性を有する低しきい値電圧のＭＯＳトランジスタが
用いられる。ここで、「低しきい値電圧」は、「絶対値
が小さなしきい値電圧」を示し、ｐチャネルＭＯＳトラ
ンジスタも同様そのしきい値電圧の絶対値が小さくされ
る。周辺回路に用いられるＭＯＳトランジスタのしきい
値電圧は、実際には、消費電流（スタンバイサイクル時
における消費電流）を考慮して適当な値に設定される。
したがって、半導体記憶装置においては、低しきい値電
圧のＭＯＳトランジスタと高しきい値電圧（絶対値の大
きなしきい値電圧）のＭＯＳトランジスタが用いられ
る。これらのしきい値電圧の異なるＭＯＳトランジスタ
の製造方法においては、まず、周辺回路およびメモリセ
ルアレイ部分両者において同じしきい値電圧を有するす
なわち低しきい値電圧のＭＯＳトランジスタが形成され
る。次いで、メモリセルのアクセストランジスタに対し
てのみそのゲート電極のチャネル領域表面にたとえばボ
ロン等のＰ型不純物をイオン注入し、そのアクセストラ
ンジスタのチャネル領域表面のＰ型不純物濃度を高くし
て、アクセストランジスタのしきい値電圧を高くする。
【００６２】したがって、通常の半導体記憶装置の製造
工程においては、メモリセルアレイ部のアクセストラン
ジスタのしきい値電圧と周辺回路に含まれるＭＯＳトラ
ンジスタのしきい値電圧を互いに異ならせるための製造
工程が含まれている。本発明においては、この工程を利
用して、保護回路に含まれる保護素子の接合ブレークダ
ウン電圧を低下させ、そのジュール熱による発熱量を低
減する。以下、この図面を参照して、この発明の実施の
形態１に従う半導体装置の製造方法について説明する。
工程においては、メモリセルアレイ部のアクセストラン
ジスタのしきい値電圧と周辺回路に含まれるＭＯＳトラ
ンジスタのしきい値電圧を互いに異ならせるための製造
工程が含まれている。本発明においては、この工程を利
用して、保護回路に含まれる保護素子の接合ブレークダ
ウン電圧を低下させ、そのジュール熱による発熱量を低
減する。以下、この図面を参照して、この発明の実施の
形態１に従う半導体装置の製造方法について説明する。
【００６３】まず、図６に示すように、低不純物濃度の
Ｐ型半導体基板２００の表面上に熱酸化法に従って薄い
熱酸化膜（パッド酸化膜）２０２を成長させる。この熱
酸化膜２０２上に、次いでたとえばＣＶＤ法（化学的気
相成長法）に従ってシリコン窒化膜２０４を堆積し、２
層絶縁膜を形成する。
Ｐ型半導体基板２００の表面上に熱酸化法に従って薄い
熱酸化膜（パッド酸化膜）２０２を成長させる。この熱
酸化膜２０２上に、次いでたとえばＣＶＤ法（化学的気
相成長法）に従ってシリコン窒化膜２０４を堆積し、２
層絶縁膜を形成する。
【００６４】次に、図７に示すように、シリコン窒化膜
２０４上にレジスト膜を形成した後、フォトリソグラフ
ィー法に従ってこのレジスト膜をパターニングし、レジ
ストパターン２０６を形成する。このレジストパターン
２０６をマスクとしてシリコン窒化膜２０４を選択的に
エッチング除去し、素子分離領域となる部分のパッド酸
化膜２０４を露出させる。
２０４上にレジスト膜を形成した後、フォトリソグラフ
ィー法に従ってこのレジスト膜をパターニングし、レジ
ストパターン２０６を形成する。このレジストパターン
２０６をマスクとしてシリコン窒化膜２０４を選択的に
エッチング除去し、素子分離領域となる部分のパッド酸
化膜２０４を露出させる。
【００６５】次に、図８に示すように、レジストパター
ン２０６を除去した後、シリコン窒化膜２０４をマスク
として熱酸化を行ない、素子分離領域に選択的に厚い二
酸化シリコン膜（フィールド酸化膜：ＬＯＣＯＳ酸化
膜）２１０を成長させる。この選択的な熱酸化による酸
化膜の形成方法はシリコン局所酸化法（ＬＯＣＯＳ法）
と呼ばれる。フィールド酸化膜２１０は、熱成長時窒化
膜２０４下においても成長し、したがってこの図８に示
すように、シリコン窒化膜２０４は、その一部が持上げ
られる。このフィールド酸化膜２１０により、ＭＯＳト
ランジスタ形成領域が画定される。
ン２０６を除去した後、シリコン窒化膜２０４をマスク
として熱酸化を行ない、素子分離領域に選択的に厚い二
酸化シリコン膜（フィールド酸化膜：ＬＯＣＯＳ酸化
膜）２１０を成長させる。この選択的な熱酸化による酸
化膜の形成方法はシリコン局所酸化法（ＬＯＣＯＳ法）
と呼ばれる。フィールド酸化膜２１０は、熱成長時窒化
膜２０４下においても成長し、したがってこの図８に示
すように、シリコン窒化膜２０４は、その一部が持上げ
られる。このフィールド酸化膜２１０により、ＭＯＳト
ランジスタ形成領域が画定される。
【００６６】熱酸化膜２１０下には、寄生ＭＯＳトラン
ジスタが形成されるのを防止するために、ＬＯＣＯＳ法
実施の前に、たとえばボロンであるＰ型不純物がイオン
注入され、このフィールド酸化膜２１０の下部にチャネ
ルストッパ領域が形成されている。
ジスタが形成されるのを防止するために、ＬＯＣＯＳ法
実施の前に、たとえばボロンであるＰ型不純物がイオン
注入され、このフィールド酸化膜２１０の下部にチャネ
ルストッパ領域が形成されている。
【００６７】次に、図９に示すように、不要となったシ
リコン窒化膜２０４およびパッド酸化膜２０２をエッチ
ング除去し、半導体基板２００の表面を露出させる。
リコン窒化膜２０４およびパッド酸化膜２０２をエッチ
ング除去し、半導体基板２００の表面を露出させる。
【００６８】次いで、メモリセルアレイ、周辺回路およ
び保護回路の構成要素であるＭＯＳトランジスタを実際
に製造する工程に入る。以下の製造工程の説明において
は、以下の領域を仮定する。図１０において、フィール
ド酸化膜２１０ａおよび２１０ｂの間の領域３００は、
メモリセルを形成するアレイ領域として利用される。こ
の領域３００において、アクセストランジスタ（ｎチャ
ネルＭＯＳトランジスタ）が形成される。フィールド酸
化膜２１０ｂおよび２１０ｃの間の領域３０２には、周
辺回路を構成するｎチャネルＭＯＳトランジスタが形成
される。周辺回路は、先に述べたように、半導体記憶装
置の各アクセスを制御するための内部回路であり、ロジ
ックゲートレベルでは、インバータ、ＮＡＮＤゲート、
およびＮＯＲゲートなどの構成を備える。この周辺回路
は、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭ
ＯＳトランジスタ両者を含む。フィールド酸化膜２１０
ｃおよび２１０ｄの間の領域３０４が、この周辺領域に
含まれるｐチャネルＭＯＳトランジスタを形成するため
の領域として用いられる。
び保護回路の構成要素であるＭＯＳトランジスタを実際
に製造する工程に入る。以下の製造工程の説明において
は、以下の領域を仮定する。図１０において、フィール
ド酸化膜２１０ａおよび２１０ｂの間の領域３００は、
メモリセルを形成するアレイ領域として利用される。こ
の領域３００において、アクセストランジスタ（ｎチャ
ネルＭＯＳトランジスタ）が形成される。フィールド酸
化膜２１０ｂおよび２１０ｃの間の領域３０２には、周
辺回路を構成するｎチャネルＭＯＳトランジスタが形成
される。周辺回路は、先に述べたように、半導体記憶装
置の各アクセスを制御するための内部回路であり、ロジ
ックゲートレベルでは、インバータ、ＮＡＮＤゲート、
およびＮＯＲゲートなどの構成を備える。この周辺回路
は、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭ
ＯＳトランジスタ両者を含む。フィールド酸化膜２１０
ｃおよび２１０ｄの間の領域３０４が、この周辺領域に
含まれるｐチャネルＭＯＳトランジスタを形成するため
の領域として用いられる。
【００６９】この周辺回路領域の外部において比較的パ
ッド領域に近接して、保護回路を形成するための領域３
０６が設けられる。この領域３０６は、フィールド酸化
膜２１０ｅおよび２１０ｈによりその領域が規定され
る。ＮＰＮラテラルトランジスタを形成するため、ＮＰ
Ｎラテラルトランジスタのエミッタ領域およびコレクタ
領域をそれぞれ規定するために、フィールド酸化膜２１
０ｆおよび２１０ｇが形成される。このフィールド酸化
膜２１０ｆおよび２１０ｇの間の領域がＮＰＮラテラル
トランジスタのコレクタ形成領域として用いられる。フ
ィールド絶縁膜２１０ｅおよび２１０ｆの間の領域およ
びフィールド酸化膜２１０ｇおよび２１０ｈの間の領域
が、ＮＰＮラテラルトランジスタのエミッタ形成領域と
して用いられる。
ッド領域に近接して、保護回路を形成するための領域３
０６が設けられる。この領域３０６は、フィールド酸化
膜２１０ｅおよび２１０ｈによりその領域が規定され
る。ＮＰＮラテラルトランジスタを形成するため、ＮＰ
Ｎラテラルトランジスタのエミッタ領域およびコレクタ
領域をそれぞれ規定するために、フィールド酸化膜２１
０ｆおよび２１０ｇが形成される。このフィールド酸化
膜２１０ｆおよび２１０ｇの間の領域がＮＰＮラテラル
トランジスタのコレクタ形成領域として用いられる。フ
ィールド絶縁膜２１０ｅおよび２１０ｆの間の領域およ
びフィールド酸化膜２１０ｇおよび２１０ｈの間の領域
が、ＮＰＮラテラルトランジスタのエミッタ形成領域と
して用いられる。
【００７０】まず、図１０に示すように、たとえば回転
塗布法などにより、半導体基板２００表面上全面にわた
ってレジスト膜２１２が形成され、次いでフォトリソグ
ラフィー法に従ってレジストパターンが形成される。こ
れにより、周辺回路形成領域３０４の表面が露出され
る。この状態で、たとえば１０００ＫｅＶ程度のエネル
ギで１×１０13ｃｍ-3程度の濃度のリンなどのＮ型不純
物をイオン注入し、Ｐ型半導体基板２００の周辺回路形
成領域３０４の表面に比較的低不純物濃度のＮウェル２
１５ａが形成される。Ｎウェル２１５ａが、周辺回路形
成領域３０４に含まれるｐチャネルＭＯＳトランジスタ
に対する基板領域として機能する。別のＮウェルが、保
護回路を他の内部回路から分離し、サージ電圧（静電気
などの高電圧）印加時における少数キャリアの周辺回路
への拡散を防止し、ラッチアップ現象を防止するために
保護回路形成領域３０６を覆うように形成されてもよ
い。
塗布法などにより、半導体基板２００表面上全面にわた
ってレジスト膜２１２が形成され、次いでフォトリソグ
ラフィー法に従ってレジストパターンが形成される。こ
れにより、周辺回路形成領域３０４の表面が露出され
る。この状態で、たとえば１０００ＫｅＶ程度のエネル
ギで１×１０13ｃｍ-3程度の濃度のリンなどのＮ型不純
物をイオン注入し、Ｐ型半導体基板２００の周辺回路形
成領域３０４の表面に比較的低不純物濃度のＮウェル２
１５ａが形成される。Ｎウェル２１５ａが、周辺回路形
成領域３０４に含まれるｐチャネルＭＯＳトランジスタ
に対する基板領域として機能する。別のＮウェルが、保
護回路を他の内部回路から分離し、サージ電圧（静電気
などの高電圧）印加時における少数キャリアの周辺回路
への拡散を防止し、ラッチアップ現象を防止するために
保護回路形成領域３０６を覆うように形成されてもよ
い。
【００７１】次いで、図１１に示すように、レジストパ
ターン２１２を除去した後、再びレジスト膜を形成し、
フォトリソグラフィー法に従ってレジストパターン２１
４を形成する。このレジストパターン２１４は、周辺回
路形成領域３０２および３０４を覆い、メモリアレイの
アクセストランジスタ形成領域３００および保護回路形
成領域３０６の表面を露出させる。この状態において、
７００ＫｅＶの加速条件で、不純物濃度１×１０13ｃｍ
-3程度の濃度のボロンなどのＰ型不純物をイオン注入
し、Ｐウェルを形成する。メモリセルアレイ形成領域３
００においてはＰウェル２２０ａが形成され、保護回路
形成領域３０６においては、Ｐウェル２２０ｂ，２２０
ｃおよび２２０ｄが形成される。次に、このメモリアレ
イのアクセストランジスタのしきい値電圧を高くするた
めに、５０ＫｅＶ程度のエネルギで１×１０12ｃｍ-3程
度の濃度のボロンなどのＰ型不純物をイオン注入する。
このたとえばボロンのＰ型不純物のイオン注入は、メモ
リセルアレイ形成領域３００および保護回路形成領域３
０６に対して行なわれる。これにより、メモリアレイ形
成領域３００および保護回路形成領域３０６のＰウェル
２２０ａ〜２２０ｄの表面のＰ型不純物濃度が高くされ
る。この２段階のイオン注入により、メモリセルアレイ
形成領域３００に形成されるアクセストランジスタのし
きい値電圧は周辺回路形成領域３０２に形成される周辺
回路のｎチャネルＭＯＳトランジスタのしきい値電圧よ
りも約０．３Ｖ程度高くなる。
ターン２１２を除去した後、再びレジスト膜を形成し、
フォトリソグラフィー法に従ってレジストパターン２１
４を形成する。このレジストパターン２１４は、周辺回
路形成領域３０２および３０４を覆い、メモリアレイの
アクセストランジスタ形成領域３００および保護回路形
成領域３０６の表面を露出させる。この状態において、
７００ＫｅＶの加速条件で、不純物濃度１×１０13ｃｍ
-3程度の濃度のボロンなどのＰ型不純物をイオン注入
し、Ｐウェルを形成する。メモリセルアレイ形成領域３
００においてはＰウェル２２０ａが形成され、保護回路
形成領域３０６においては、Ｐウェル２２０ｂ，２２０
ｃおよび２２０ｄが形成される。次に、このメモリアレ
イのアクセストランジスタのしきい値電圧を高くするた
めに、５０ＫｅＶ程度のエネルギで１×１０12ｃｍ-3程
度の濃度のボロンなどのＰ型不純物をイオン注入する。
このたとえばボロンのＰ型不純物のイオン注入は、メモ
リセルアレイ形成領域３００および保護回路形成領域３
０６に対して行なわれる。これにより、メモリアレイ形
成領域３００および保護回路形成領域３０６のＰウェル
２２０ａ〜２２０ｄの表面のＰ型不純物濃度が高くされ
る。この２段階のイオン注入により、メモリセルアレイ
形成領域３００に形成されるアクセストランジスタのし
きい値電圧は周辺回路形成領域３０２に形成される周辺
回路のｎチャネルＭＯＳトランジスタのしきい値電圧よ
りも約０．３Ｖ程度高くなる。
【００７２】図１２は、上述の条件下での不純物イオン
注入時におけるＰウェルの基板表面からの不純物イオン
（活性化イオン）の分布をシミュレーションにより求め
た結果を示す図である。図１２において、横軸は基板表
面からの距離（単位μｍ）を示し、縦軸に、不純物イオ
ン濃度（活性化イオン濃度）（単位ｃｍ-3）を示す。図
１２においては、後に説明するＬＤＤ構造形成時におけ
るＮ型の不純物領域の不純物イオン濃度分布をも曲線Ｓ
３およびＳ４（リンおよび砒素）として併せて示す。図
１２において、曲線Ｓ１は、メモリセルアレイにおける
アクセストランジスタのしきい値電圧を高くするための
Ｐ型のボロンイオン注入（チャネルドープ）を行なわな
いときの不純物イオン濃度を示し、曲線Ｓ２は、このし
きい値電圧を高くするためのボロンをチャネル領域にド
ープした際の不純物イオン（ボロンイオン）分布を示
す。
注入時におけるＰウェルの基板表面からの不純物イオン
（活性化イオン）の分布をシミュレーションにより求め
た結果を示す図である。図１２において、横軸は基板表
面からの距離（単位μｍ）を示し、縦軸に、不純物イオ
ン濃度（活性化イオン濃度）（単位ｃｍ-3）を示す。図
１２においては、後に説明するＬＤＤ構造形成時におけ
るＮ型の不純物領域の不純物イオン濃度分布をも曲線Ｓ
３およびＳ４（リンおよび砒素）として併せて示す。図
１２において、曲線Ｓ１は、メモリセルアレイにおける
アクセストランジスタのしきい値電圧を高くするための
Ｐ型のボロンイオン注入（チャネルドープ）を行なわな
いときの不純物イオン濃度を示し、曲線Ｓ２は、このし
きい値電圧を高くするためのボロンをチャネル領域にド
ープした際の不純物イオン（ボロンイオン）分布を示
す。
【００７３】この図１２に示すように、しきい値電圧を
高くするためのボロンイオン注入（チャネルドープ）を
行なった場合、その基板表面の不純物イオン濃度は高く
なっている。また、注入ボロンは後工程で注入されるＮ
+ 型不純物イオン（Ａｓ，Ｐ）より深く注入され、高濃
度のＰ／Ｎ接合が確実に形成される。ＰＮ接合の接合ブ
レークダウン電圧は、先に説明したように、そのＰ型不
純物イオン濃度が高くなると低くなる（ＮＡ-3/4〜ＮＡ
-2/5に比例）。ここでＮＡは、アクセプタ濃度を示す。
したがって、このＰ型不純物イオンであるボロンをさら
にＰウェル表面に注入することにより、Ｐウェルにおけ
る接合領域におけるＰ型不純物イオン濃度が高くなり、
接合ブレークダウン電圧が低くなる。これは、Ｐ型不純
物イオン濃度が高くなると、空乏層の広がりが、小さく
なり、小さな電圧で大きな電界がこの空乏層に印加さ
れ、空乏層内においてアバランシェブレークダウンが生
じやすくなるためである（空乏層の幅Ｄは逆バイアス電
圧Ｖｒに比例し、かつＰ型不純物イオン濃度ＮＡに対し
ＮＡ-1/2ないしＮＡ-1/3に比例する）。
高くするためのボロンイオン注入（チャネルドープ）を
行なった場合、その基板表面の不純物イオン濃度は高く
なっている。また、注入ボロンは後工程で注入されるＮ
+ 型不純物イオン（Ａｓ，Ｐ）より深く注入され、高濃
度のＰ／Ｎ接合が確実に形成される。ＰＮ接合の接合ブ
レークダウン電圧は、先に説明したように、そのＰ型不
純物イオン濃度が高くなると低くなる（ＮＡ-3/4〜ＮＡ
-2/5に比例）。ここでＮＡは、アクセプタ濃度を示す。
したがって、このＰ型不純物イオンであるボロンをさら
にＰウェル表面に注入することにより、Ｐウェルにおけ
る接合領域におけるＰ型不純物イオン濃度が高くなり、
接合ブレークダウン電圧が低くなる。これは、Ｐ型不純
物イオン濃度が高くなると、空乏層の広がりが、小さく
なり、小さな電圧で大きな電界がこの空乏層に印加さ
れ、空乏層内においてアバランシェブレークダウンが生
じやすくなるためである（空乏層の幅Ｄは逆バイアス電
圧Ｖｒに比例し、かつＰ型不純物イオン濃度ＮＡに対し
ＮＡ-1/2ないしＮＡ-1/3に比例する）。
【００７４】したがって、このメモリセルアレイにおけ
るしきい値電圧を高くするためのチャネルドープと同一
製造工程で保護回路形成領域３０６においても、Ｐウェ
ル２２０ｂ〜２２０ｄの表面の不純物イオン濃度を高く
することにより、後に形成されるＮＰＮラテラルトラン
ジスタの接合ブレークダウン電圧が低くなり、応じてア
バランシェ電流も比較的小さくなり、ジュール熱による
発熱量を低減することができ、アルミニウムとシリコン
の共晶化によるＡｌアロイスパイクの成長を抑制するこ
とができ、接合破壊を抑制することができる。
るしきい値電圧を高くするためのチャネルドープと同一
製造工程で保護回路形成領域３０６においても、Ｐウェ
ル２２０ｂ〜２２０ｄの表面の不純物イオン濃度を高く
することにより、後に形成されるＮＰＮラテラルトラン
ジスタの接合ブレークダウン電圧が低くなり、応じてア
バランシェ電流も比較的小さくなり、ジュール熱による
発熱量を低減することができ、アルミニウムとシリコン
の共晶化によるＡｌアロイスパイクの成長を抑制するこ
とができ、接合破壊を抑制することができる。
【００７５】また、この発熱量を抑えることにより、Ａ
ｌアロイスパイクの成長時の、シリコンＳｉのアルミニ
ウム配線への拡散を抑制することができ、シリコンノジ
ュールの発生を抑制することができ、応じて配線抵抗を
抑制し、静電気などの異常電圧であるサージ電圧印加時
におけるアルミニウム配線の発熱による断線を防止する
ことができ、信頼性の高い保護回路を実現することがで
きる。
ｌアロイスパイクの成長時の、シリコンＳｉのアルミニ
ウム配線への拡散を抑制することができ、シリコンノジ
ュールの発生を抑制することができ、応じて配線抵抗を
抑制し、静電気などの異常電圧であるサージ電圧印加時
におけるアルミニウム配線の発熱による断線を防止する
ことができ、信頼性の高い保護回路を実現することがで
きる。
【００７６】なお、この図１２に示すシミュレーション
結果では接合ブレークダウン電圧が、チャネルドープを
した場合、１５．９Ｖから１４．１Ｖに低下し、接合ブ
レークダウン時における電力消費が低減され、発熱量が
低減するのが見られた。
結果では接合ブレークダウン電圧が、チャネルドープを
した場合、１５．９Ｖから１４．１Ｖに低下し、接合ブ
レークダウン時における電力消費が低減され、発熱量が
低減するのが見られた。
【００７７】次に、図１３に示すように、周辺回路形成
領域３０２および３０４上に形成されたレジストパター
ン２１４を除去した後、半導体基板２００表面に膜厚１
５０Å程度の酸化膜２１６を形成し、この酸化膜２１６
上に不純物がドープされた低抵抗のポリシリコンをＣＶ
Ｄ法などに従って堆積する。この後、ポリシリコン膜上
にレジストパターンをフォトリソグラフィー法に従って
形成し、このレジストパターンをマスクとしてポリシリ
コンおよび酸化膜を選択的にエッチング除去する。これ
により、領域３０２、３０３、および３０４それぞれに
おいて、ゲート酸化膜２１６およびゲート電極２１８を
有するＭＯＳトランジスタのゲート電極構造が形成され
る。
領域３０２および３０４上に形成されたレジストパター
ン２１４を除去した後、半導体基板２００表面に膜厚１
５０Å程度の酸化膜２１６を形成し、この酸化膜２１６
上に不純物がドープされた低抵抗のポリシリコンをＣＶ
Ｄ法などに従って堆積する。この後、ポリシリコン膜上
にレジストパターンをフォトリソグラフィー法に従って
形成し、このレジストパターンをマスクとしてポリシリ
コンおよび酸化膜を選択的にエッチング除去する。これ
により、領域３０２、３０３、および３０４それぞれに
おいて、ゲート酸化膜２１６およびゲート電極２１８を
有するＭＯＳトランジスタのゲート電極構造が形成され
る。
【００７８】ここで、酸化膜２１６は、他の絶縁膜（た
とえばシリコン窒化酸化膜）であってもよい。また、ゲ
ートポリシリコン膜２１８は、モリブデンシリサイド等
の高融点シリサイド金属層で置換えられてもよい。
とえばシリコン窒化酸化膜）であってもよい。また、ゲ
ートポリシリコン膜２１８は、モリブデンシリサイド等
の高融点シリサイド金属層で置換えられてもよい。
【００７９】次いで、図１４に示すように、まずｐチャ
ネルＭＯＳトランジスタが形成される周辺回路領域３０
４をレジストパターン２０９で覆い、このレジストパタ
ーン２０９をマスクとしてリンなどのＮ型不純物を３０
ＫｅＶの加速条件で、２×１０13ｃｍ-3の濃度でイオン
注入する。これにより、領域３００および３０２におい
ては、酸化膜２１６およびポリシリコン膜２１８からな
るゲート電極構造をマスクとして自己整合的に低抵抗の
比較的高濃度のＮ型（Ｎ- 型）不純物領域２２２が形成
される。チャネルドープ時に注入されたボロンイオン
は、この注入リンよりも深く注入される。これにより、
図１５（Ａ）に示す様に、領域３００においては、Ｐ-
ウェル２２０ａ上に、これより高濃度のＰウェル２２１
ａが形成される。
ネルＭＯＳトランジスタが形成される周辺回路領域３０
４をレジストパターン２０９で覆い、このレジストパタ
ーン２０９をマスクとしてリンなどのＮ型不純物を３０
ＫｅＶの加速条件で、２×１０13ｃｍ-3の濃度でイオン
注入する。これにより、領域３００および３０２におい
ては、酸化膜２１６およびポリシリコン膜２１８からな
るゲート電極構造をマスクとして自己整合的に低抵抗の
比較的高濃度のＮ型（Ｎ- 型）不純物領域２２２が形成
される。チャネルドープ時に注入されたボロンイオン
は、この注入リンよりも深く注入される。これにより、
図１５（Ａ）に示す様に、領域３００においては、Ｐ-
ウェル２２０ａ上に、これより高濃度のＰウェル２２１
ａが形成される。
【００８０】保護回路形成領域３０６においても、同様
リンのイオン注入が行なわれ、チャネルドープ工程によ
り比較的その不純物濃度が高くされたＰウェル２２０
ｂ、２２０ｃおよび２２０ｄ表面に、Ｎ- 型不純物領域
２２２ｂが形成される。このリンイオン注入により形成
されたＮ- 型不純物領域２２２ｂは、Ｐウェル２２０
ｂ、２２０ｃおよび２２０ｄよりも浅くされる（図１２
に示すようにボロンイオンの注入深さはリンの注入深さ
よりも深い）。したがって、この保護回路形成領域３０
６においても、従来に比べて、高濃度のＰＮ接合が形成
され、接合ブレークダウン時におけるブレークダウン電
圧の低減を保証し、接合ブレークダウン時における発熱
が低減される。
リンのイオン注入が行なわれ、チャネルドープ工程によ
り比較的その不純物濃度が高くされたＰウェル２２０
ｂ、２２０ｃおよび２２０ｄ表面に、Ｎ- 型不純物領域
２２２ｂが形成される。このリンイオン注入により形成
されたＮ- 型不純物領域２２２ｂは、Ｐウェル２２０
ｂ、２２０ｃおよび２２０ｄよりも浅くされる（図１２
に示すようにボロンイオンの注入深さはリンの注入深さ
よりも深い）。したがって、この保護回路形成領域３０
６においても、従来に比べて、高濃度のＰＮ接合が形成
され、接合ブレークダウン時におけるブレークダウン電
圧の低減を保証し、接合ブレークダウン時における発熱
が低減される。
【００８１】次いで、図１５（Ａ）および（Ｂ）に示す
ように、砒素Ａｓを５０ＫｅＶの加速条件で、４×１０
15ｃｍ-3の濃度でイオン注入する。図１５（Ａ）に示す
ように、メモリセル形成領域３００および周辺回路形成
領域３０２においては、ゲート電極構造（側壁絶縁膜を
併わせて用いて）をマスクとして自己整合的に高濃度Ｎ
+ 型不純物領域２２４ａがＮ- 型不純物領域２２２ｂの
表面に形成される。これは、図１２に示すように、砒素
Ａｓのイオン注入深さは、リンに比べて浅いためであ
る。これにより、メモリセルのアクセストランジスタに
おいては、二重拡散によるＬＤＤ（Lightly Doped Drai
n ）構造が実現され、アクセストランジスタの微小化時
においても、ドレイン高電界が緩和され、ホットエレク
トロンの発生およびドレイン接合の破壊が防止される。
ように、砒素Ａｓを５０ＫｅＶの加速条件で、４×１０
15ｃｍ-3の濃度でイオン注入する。図１５（Ａ）に示す
ように、メモリセル形成領域３００および周辺回路形成
領域３０２においては、ゲート電極構造（側壁絶縁膜を
併わせて用いて）をマスクとして自己整合的に高濃度Ｎ
+ 型不純物領域２２４ａがＮ- 型不純物領域２２２ｂの
表面に形成される。これは、図１２に示すように、砒素
Ａｓのイオン注入深さは、リンに比べて浅いためであ
る。これにより、メモリセルのアクセストランジスタに
おいては、二重拡散によるＬＤＤ（Lightly Doped Drai
n ）構造が実現され、アクセストランジスタの微小化時
においても、ドレイン高電界が緩和され、ホットエレク
トロンの発生およびドレイン接合の破壊が防止される。
【００８２】このとき、図１５（Ｂ）に示すように、ま
た保護回路形成領域３０６においても、フィールド酸化
膜２１０ｅ、２１０ｆ、２１０ｇおよび２１０ｈをマス
クとしてこの砒素イオンの注入が同じ条件下で行なわれ
ており、Ｎ- 型不純物領域２２２ｂ表面に、砒素を含む
高濃度Ｎ+ 型不純物領域２２４ｂが形成される。この保
護回路形成領域３０６においては、Ｎ+ ／Ｎ- ／Ｐ／Ｐ
- 型の接合構造が形成される。Ｎ型不純物領域を二重拡
散構造とすることにより、空乏層をＮ型不純物領域２２
２ｂおよび２２４ｂ内にも広げるようにし、Ｐウェル２
２０ｂおよび２２０ｃ内で大きな電界が空乏層間に印加
されるのを防止し、Ｎ+ 不純物領域２２４ｂからＰ- ウ
ェル２２０ｂおよび２２０ｃの間に空乏層を広げて、そ
れらの間に高電界を印加する。これにより、空乏層に印
加されるピーク電界を緩和し、接合ブレークダウン電圧
を低減するとともに、このピーク電界緩和により、ＰＮ
接合の破壊を防止する。
た保護回路形成領域３０６においても、フィールド酸化
膜２１０ｅ、２１０ｆ、２１０ｇおよび２１０ｈをマス
クとしてこの砒素イオンの注入が同じ条件下で行なわれ
ており、Ｎ- 型不純物領域２２２ｂ表面に、砒素を含む
高濃度Ｎ+ 型不純物領域２２４ｂが形成される。この保
護回路形成領域３０６においては、Ｎ+ ／Ｎ- ／Ｐ／Ｐ
- 型の接合構造が形成される。Ｎ型不純物領域を二重拡
散構造とすることにより、空乏層をＮ型不純物領域２２
２ｂおよび２２４ｂ内にも広げるようにし、Ｐウェル２
２０ｂおよび２２０ｃ内で大きな電界が空乏層間に印加
されるのを防止し、Ｎ+ 不純物領域２２４ｂからＰ- ウ
ェル２２０ｂおよび２２０ｃの間に空乏層を広げて、そ
れらの間に高電界を印加する。これにより、空乏層に印
加されるピーク電界を緩和し、接合ブレークダウン電圧
を低減するとともに、このピーク電界緩和により、ＰＮ
接合の破壊を防止する。
【００８３】次に、図１６に示すように、レジストパタ
ーン２２０を除去した後、再びレジスト膜を形成し、次
いでフォトリソグラフィー法に従ってｎチャネルＭＯＳ
トランジスタが形成された領域３００、３０４および保
護回路形成領域３０６を覆うようにレジストパターン２
２５を形成する。この状態においては、周辺回路のｐチ
ャネルＭＯＳトランジスタ形成領域３０４、すなわちＮ
ウェル２１５ａが露出する。この状態において、ボロン
などのＰ型不純物をイオン注入し、Ｎウェル２１５ａに
おいて低抵抗の高濃度Ｐ型不純物領域２２６を自己整合
的に形成する。これにより、領域３０４においてｐチャ
ネルＭＯＳトランジスタのソース・ドレイン領域が形成
される。
ーン２２０を除去した後、再びレジスト膜を形成し、次
いでフォトリソグラフィー法に従ってｎチャネルＭＯＳ
トランジスタが形成された領域３００、３０４および保
護回路形成領域３０６を覆うようにレジストパターン２
２５を形成する。この状態においては、周辺回路のｐチ
ャネルＭＯＳトランジスタ形成領域３０４、すなわちＮ
ウェル２１５ａが露出する。この状態において、ボロン
などのＰ型不純物をイオン注入し、Ｎウェル２１５ａに
おいて低抵抗の高濃度Ｐ型不純物領域２２６を自己整合
的に形成する。これにより、領域３０４においてｐチャ
ネルＭＯＳトランジスタのソース・ドレイン領域が形成
される。
【００８４】この後、レジストパターン２２５を除去し
た後、必要な電極配線をパターニングして形成すること
により、必要とされる半導体記憶装置が形成される。
た後、必要な電極配線をパターニングして形成すること
により、必要とされる半導体記憶装置が形成される。
【００８５】なお、本実施の形態１においては、周辺回
路のｎチャネルＭＯＳトランジスタを形成する領域３０
２においては、Ｐ型半導体基板２００の表面にｎチャネ
ルＭＯＳトランジスタが形成されている。この周辺回路
形成領域３０２において、アレイから分離するためのＰ
ウェルが形成されてもよい。
路のｎチャネルＭＯＳトランジスタを形成する領域３０
２においては、Ｐ型半導体基板２００の表面にｎチャネ
ルＭＯＳトランジスタが形成されている。この周辺回路
形成領域３０２において、アレイから分離するためのＰ
ウェルが形成されてもよい。
【００８６】また、保護回路形成領域３０６において
は、保護素子が、Ｐ型半導体基板２００の表面に形成さ
れている。しかしながら、この保護回路形成領域３０６
において、これらの保護素子形成領域を囲むように、Ｐ
ウェルが形成されてもよい。さらに、この保護回路形成
領域３０６全体を囲うように、Ｎウェルが形成され、こ
の保護回路動作時における少数キャリアの周辺回路への
流失を阻止し、これにより周辺回路におけるラッチアッ
プ現象の防止を図るように構成されてもよい。
は、保護素子が、Ｐ型半導体基板２００の表面に形成さ
れている。しかしながら、この保護回路形成領域３０６
において、これらの保護素子形成領域を囲むように、Ｐ
ウェルが形成されてもよい。さらに、この保護回路形成
領域３０６全体を囲うように、Ｎウェルが形成され、こ
の保護回路動作時における少数キャリアの周辺回路への
流失を阻止し、これにより周辺回路におけるラッチアッ
プ現象の防止を図るように構成されてもよい。
【００８７】さらに、第１導電型のウェル領域内にさら
に第２導電型のウェル領域が形成され、この第２導電型
のウェル領域内にＭＯＳトランジスタが形成されるトリ
プルウェル構造が用いられてもよい。
に第２導電型のウェル領域が形成され、この第２導電型
のウェル領域内にＭＯＳトランジスタが形成されるトリ
プルウェル構造が用いられてもよい。
【００８８】以上のように、この発明の実施の形態１に
従えば、外部からの静電気などのサージ電圧（異常電
圧）から内部回路を保護するために、この保護素子に、
比較的高濃度のＰＮ接合を形成するように構成したた
め、接合ブレークダウン電圧を低下させることができ、
応じてこの接合部における接合ブレークダウン電圧によ
る発熱量を低減することができる。
従えば、外部からの静電気などのサージ電圧（異常電
圧）から内部回路を保護するために、この保護素子に、
比較的高濃度のＰＮ接合を形成するように構成したた
め、接合ブレークダウン電圧を低下させることができ、
応じてこの接合部における接合ブレークダウン電圧によ
る発熱量を低減することができる。
【００８９】また、この高濃度ＰＮ接合を形成するため
に、メモリセルトランジスタのしきい値電圧を高くする
ためのイオン注入工程と同一工程を用いて高濃度Ｐ型領
域（Ｐ型）領域を形成しているため、製造工程数を何ら
増加させることなく、接合ブレークダウン電圧が低減さ
れた保護素子を実現することができる。
に、メモリセルトランジスタのしきい値電圧を高くする
ためのイオン注入工程と同一工程を用いて高濃度Ｐ型領
域（Ｐ型）領域を形成しているため、製造工程数を何ら
増加させることなく、接合ブレークダウン電圧が低減さ
れた保護素子を実現することができる。
【００９０】また、この保護素子をＬＤＤ構造と同様の
Ｎ+ ／Ｎ- ／Ｐ- 構造としているため、接合ブレークダ
ウン時における空乏層に印加されるピーク電界を緩和す
ることができ、ＰＮ接合の破壊を防止することができ
る。
Ｎ+ ／Ｎ- ／Ｐ- 構造としているため、接合ブレークダ
ウン時における空乏層に印加されるピーク電界を緩和す
ることができ、ＰＮ接合の破壊を防止することができ
る。
【００９１】［実施の形態２］図１７（Ａ）は、この発
明の実施の形態２に従う半導体装置の要部の構成を示す
図である。図１７（Ａ）においては、半導体装置とし
て、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）に含まれるメモリセルの構成が示される。図１７
（Ａ）において、ＳＲＡＭセルは、情報を記憶するスト
レージノードＳＮ１と接地ノードＶｓｓの間に接続され
かつそのゲートがストレージノードＳＮ２に接続される
ｎチャネルＭＯＳトランジスタＱ１と、ストレージノー
ドＳＮ２と接地ノードＶｓｓの間に接続されかつそのゲ
ートがストレージノードＳＮ１に接続されるｎチャネル
ＭＯＳトランジスタＱ２と、電源電圧Ｖｃｃを供給する
電源ノードとストレージノードＳＮ１およびＳＮ２それ
ぞれの間に接続される高抵抗の抵抗素子Ｒ１およびＲ２
と、ワード線ＷＬ上の信号電位に応答して導通し、スト
レージノードＳＮ１およびＳＮ２をそれぞれビット線Ｂ
ＬおよびＺＢＬへ接続するｎチャネルＭＯＳトランジス
タＱ３およびＱ４を含む。
明の実施の形態２に従う半導体装置の要部の構成を示す
図である。図１７（Ａ）においては、半導体装置とし
て、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）に含まれるメモリセルの構成が示される。図１７
（Ａ）において、ＳＲＡＭセルは、情報を記憶するスト
レージノードＳＮ１と接地ノードＶｓｓの間に接続され
かつそのゲートがストレージノードＳＮ２に接続される
ｎチャネルＭＯＳトランジスタＱ１と、ストレージノー
ドＳＮ２と接地ノードＶｓｓの間に接続されかつそのゲ
ートがストレージノードＳＮ１に接続されるｎチャネル
ＭＯＳトランジスタＱ２と、電源電圧Ｖｃｃを供給する
電源ノードとストレージノードＳＮ１およびＳＮ２それ
ぞれの間に接続される高抵抗の抵抗素子Ｒ１およびＲ２
と、ワード線ＷＬ上の信号電位に応答して導通し、スト
レージノードＳＮ１およびＳＮ２をそれぞれビット線Ｂ
ＬおよびＺＢＬへ接続するｎチャネルＭＯＳトランジス
タＱ３およびＱ４を含む。
【００９２】ＳＲＡＭセルにおいては、ＭＯＳトランジ
スタＱ１およびＱ２で構成されるフリップフロップによ
り、ストレージノードＳＮ１およびＳＮ２にデータが記
憶される。ストレージノードＳＮ１にＨレベルのデータ
が記憶されている場合、ＭＯＳトランジスタＱ２がオン
状態となり、ストレージノードＳＮ２が接地電位レベル
へとプルダウンされ、ＭＯＳトランジスタＱ１がオフ状
態となる。ストレージノードＳＮ１は、抵抗素子Ｒ１を
介して電源電圧Ｖｃｃレベルにプルアップされる。一
方、ストレージノードＳＮ２は、ＭＯＳトランジスタＱ
２により接地電圧レベルにプルダウンされる。この状態
において、電源ノードから接地ノードへ抵抗素子Ｒ２お
よびＭＯＳトランジスタＱ２を介して大きな電流が流れ
るのを防止するために、抵抗素子Ｒ２は、その抵抗値が
十分大きくされる。一方、ＭＯＳトランジスタＱ１がオ
フ状態になれば、ストレージノードＳＮ１と接地ノード
とは電気的に分離される。しかしながら、ＭＯＳトラン
ジスタＱ１においては、テール電流が流れる。Ｌレベル
データ記憶時は上述の説明と動作が逆になる。このテー
ル電流を防止するために、ＭＯＳトランジスタＱ１およ
びＱ２のしきい値電圧は他の周辺回路のＭＯＳトランジ
スタのしきい値電圧よりも約０．３Ｖ程度高くされる。
スタＱ１およびＱ２で構成されるフリップフロップによ
り、ストレージノードＳＮ１およびＳＮ２にデータが記
憶される。ストレージノードＳＮ１にＨレベルのデータ
が記憶されている場合、ＭＯＳトランジスタＱ２がオン
状態となり、ストレージノードＳＮ２が接地電位レベル
へとプルダウンされ、ＭＯＳトランジスタＱ１がオフ状
態となる。ストレージノードＳＮ１は、抵抗素子Ｒ１を
介して電源電圧Ｖｃｃレベルにプルアップされる。一
方、ストレージノードＳＮ２は、ＭＯＳトランジスタＱ
２により接地電圧レベルにプルダウンされる。この状態
において、電源ノードから接地ノードへ抵抗素子Ｒ２お
よびＭＯＳトランジスタＱ２を介して大きな電流が流れ
るのを防止するために、抵抗素子Ｒ２は、その抵抗値が
十分大きくされる。一方、ＭＯＳトランジスタＱ１がオ
フ状態になれば、ストレージノードＳＮ１と接地ノード
とは電気的に分離される。しかしながら、ＭＯＳトラン
ジスタＱ１においては、テール電流が流れる。Ｌレベル
データ記憶時は上述の説明と動作が逆になる。このテー
ル電流を防止するために、ＭＯＳトランジスタＱ１およ
びＱ２のしきい値電圧は他の周辺回路のＭＯＳトランジ
スタのしきい値電圧よりも約０．３Ｖ程度高くされる。
【００９３】このＭＯＳトランジスタＱ１およびＱ２の
しきい値電圧を周辺回路のＭＯＳトランジスタのそれよ
りも高くするのは、ＤＲＡＭセルの場合と同様、ＭＯＳ
トランジスタＱ１およびＱ２のチャネル領域へのＰ型不
純物イオンの注入により行なわれる。このチャネル領域
へのＰ型不純物イオン注入と同時に、先の実施の形態１
と同様、保護回路に含まれる保護素子のＮＰＮラテラル
トランジスタのエミッタ／コレクタ形成領域に対しＰ型
イオンの注入を行なう。これにより、先の実施の形態１
と同様、ＳＲＡＭセルにおいても、製造工程を増加させ
ることなく、接合ブレークダウン電圧が低減され、発熱
量の小さな安定な保護回路を実現することができる。
しきい値電圧を周辺回路のＭＯＳトランジスタのそれよ
りも高くするのは、ＤＲＡＭセルの場合と同様、ＭＯＳ
トランジスタＱ１およびＱ２のチャネル領域へのＰ型不
純物イオンの注入により行なわれる。このチャネル領域
へのＰ型不純物イオン注入と同時に、先の実施の形態１
と同様、保護回路に含まれる保護素子のＮＰＮラテラル
トランジスタのエミッタ／コレクタ形成領域に対しＰ型
イオンの注入を行なう。これにより、先の実施の形態１
と同様、ＳＲＡＭセルにおいても、製造工程を増加させ
ることなく、接合ブレークダウン電圧が低減され、発熱
量の小さな安定な保護回路を実現することができる。
【００９４】なお、図１７（Ａ）のＳＲＡＭセルの場
合、データの書込／読出は、ワード線ＷＬを選択状態の
Ｈレベルに立上げ、ＭＯＳトランジスタＱ３およびＱ４
をオン状態としてストレージノードＳＮ１およびＳＮ２
をビット線ＢＬおよびＺＢＬに電気的に接続することに
より行なわれる。データ読出時には、このストレージノ
ードＳＮ１およびＳＮ２の情報に応じた電位差がビット
線ＢＬおよびＺＢＬに生じ、この電位差をセンスアンプ
により増幅する。データ書込時においては、書込データ
がビット線ＢＬおよびＺＢＬを介して与えられ、ストレ
ージノードＳＮ１およびＳＮ２の電位がこの書込データ
に応じた電位レベルに設定される。
合、データの書込／読出は、ワード線ＷＬを選択状態の
Ｈレベルに立上げ、ＭＯＳトランジスタＱ３およびＱ４
をオン状態としてストレージノードＳＮ１およびＳＮ２
をビット線ＢＬおよびＺＢＬに電気的に接続することに
より行なわれる。データ読出時には、このストレージノ
ードＳＮ１およびＳＮ２の情報に応じた電位差がビット
線ＢＬおよびＺＢＬに生じ、この電位差をセンスアンプ
により増幅する。データ書込時においては、書込データ
がビット線ＢＬおよびＺＢＬを介して与えられ、ストレ
ージノードＳＮ１およびＳＮ２の電位がこの書込データ
に応じた電位レベルに設定される。
【００９５】［変更例］図１７（Ｂ）は、この発明の実
施の形態２のＳＲＡＭセルの変更例の構成を示す図であ
る。この図１７（Ｂ）に示すＳＲＡＭセルにおいては、
プルアップ抵抗素子として、薄膜トランジスタ（ＴＦ
Ｔ）で構成されるｐチャネルＭＯＳトランジスタＱ５お
よびＱ６が設けられる。他の構成は、図１７（Ａ）に示
すＳＲＡＭセルと同じであり、対応する部分には同一の
参照符号を付す。ＭＯＳトランジスタＱ５は、電源ノー
ドとストレージノードＳＮ１の間に接続されかつそのゲ
ートがストレージノードＳＮ２に接続される。ＭＯＳト
ランジスタＱ６は、電源ノードとストレージノードＳＮ
２の間に接続されかつそのゲートがストレージノードＳ
Ｎ１に接続される。
施の形態２のＳＲＡＭセルの変更例の構成を示す図であ
る。この図１７（Ｂ）に示すＳＲＡＭセルにおいては、
プルアップ抵抗素子として、薄膜トランジスタ（ＴＦ
Ｔ）で構成されるｐチャネルＭＯＳトランジスタＱ５お
よびＱ６が設けられる。他の構成は、図１７（Ａ）に示
すＳＲＡＭセルと同じであり、対応する部分には同一の
参照符号を付す。ＭＯＳトランジスタＱ５は、電源ノー
ドとストレージノードＳＮ１の間に接続されかつそのゲ
ートがストレージノードＳＮ２に接続される。ＭＯＳト
ランジスタＱ６は、電源ノードとストレージノードＳＮ
２の間に接続されかつそのゲートがストレージノードＳ
Ｎ１に接続される。
【００９６】ＭＯＳトランジスタＱ５およびＱ６とし
て、薄膜トランジスタを利用することにより、メモリセ
ルトランジスタ上層にトランジスタＱ５，Ｑ６を配置で
き小占有面積の負荷素子を実現することができる。ＭＯ
ＳトランジスタＱ５およびＱ６は、そのゲートがＨレベ
ルとなると、オフ状態とされ、通常の抵抗素子に比べて
十分高い抵抗値を与える。これにより、リーク電流を抑
制することができる。しかしながら、ＭＯＳトランジス
タＱ１およびＱ２において、オフ状態のＭＯＳトランジ
スタに対しては、オン状態のＭＯＳトランジスタＱ５ま
たはＱ６を介して電流が供給される。したがってこの構
成においても、オフ状態のＭＯＳトランジスタＱ１また
はＱ２のテール電流を低減するために、そのしきい値電
圧は大きくされる。このしきい値電圧を高くするために
は、図１７（Ａ）に示す構成と同様、そのチャネル領域
に、Ｐ型不純物イオンが注入される。したがってこの図
１７（Ｂ）に示す薄膜トランジスタを負荷素子として利
用する構成においても、メモリセルトランジスタのＱ１
およびＱ２のしきい値電圧を高くするために、Ｐ型イオ
ン注入工程が必要とされる。このＰ型イオン注入工程と
同一工程で、保護回路に含まれるＮＰＮラテラルトラン
ジスタのエミッタ／コレクタ形成領域に対しＰ型イオン
注入を行なう。これにより、製造工程を増加させること
なく、ＮＰＮラテラルトランジスタの接合ブレークダウ
ン電圧を低下させることができる。製造プロセスは実施
の形態１と実質的に同じである。
て、薄膜トランジスタを利用することにより、メモリセ
ルトランジスタ上層にトランジスタＱ５，Ｑ６を配置で
き小占有面積の負荷素子を実現することができる。ＭＯ
ＳトランジスタＱ５およびＱ６は、そのゲートがＨレベ
ルとなると、オフ状態とされ、通常の抵抗素子に比べて
十分高い抵抗値を与える。これにより、リーク電流を抑
制することができる。しかしながら、ＭＯＳトランジス
タＱ１およびＱ２において、オフ状態のＭＯＳトランジ
スタに対しては、オン状態のＭＯＳトランジスタＱ５ま
たはＱ６を介して電流が供給される。したがってこの構
成においても、オフ状態のＭＯＳトランジスタＱ１また
はＱ２のテール電流を低減するために、そのしきい値電
圧は大きくされる。このしきい値電圧を高くするために
は、図１７（Ａ）に示す構成と同様、そのチャネル領域
に、Ｐ型不純物イオンが注入される。したがってこの図
１７（Ｂ）に示す薄膜トランジスタを負荷素子として利
用する構成においても、メモリセルトランジスタのＱ１
およびＱ２のしきい値電圧を高くするために、Ｐ型イオ
ン注入工程が必要とされる。このＰ型イオン注入工程と
同一工程で、保護回路に含まれるＮＰＮラテラルトラン
ジスタのエミッタ／コレクタ形成領域に対しＰ型イオン
注入を行なう。これにより、製造工程を増加させること
なく、ＮＰＮラテラルトランジスタの接合ブレークダウ
ン電圧を低下させることができる。製造プロセスは実施
の形態１と実質的に同じである。
【００９７】以上のように、この発明の実施の形態２に
従えば、ＳＲＡＭセルのメモリセルトランジスタのしき
い値電圧を高くするためのＰ型不純物イオン注入工程と
同じ工程で、保護回路のＮＰＮラテラルトランジスタの
エミッタ／コレクタ形成領域に対しＰ型イオン注入を行
なうように構成しているため、実施の形態１と同様、製
造工程を増加させることなく静電気（サージ電圧；異常
電圧）保護用のトランジスタの接合ブレークダウン電圧
を低下させることができ、応じてこの接合ブレーク電圧
による発熱量を低減することができ、接合リーク電流お
よび接合破壊を防止することができ、信頼性の高い保護
回路を実現することができる。
従えば、ＳＲＡＭセルのメモリセルトランジスタのしき
い値電圧を高くするためのＰ型不純物イオン注入工程と
同じ工程で、保護回路のＮＰＮラテラルトランジスタの
エミッタ／コレクタ形成領域に対しＰ型イオン注入を行
なうように構成しているため、実施の形態１と同様、製
造工程を増加させることなく静電気（サージ電圧；異常
電圧）保護用のトランジスタの接合ブレークダウン電圧
を低下させることができ、応じてこの接合ブレーク電圧
による発熱量を低減することができ、接合リーク電流お
よび接合破壊を防止することができ、信頼性の高い保護
回路を実現することができる。
【００９８】［実施の形態３］図１８は、この発明の実
施の形態３に従う半導体装置の構成要素であるメモリセ
ルの構成を示す図である。図１８においては、半導体装
置は、電気的に書換消去可能なメモリセル（フラッシュ
メモリセル）を含む。図１８において、フラッシュメモ
リセルは、Ｐ型半導体基板２５０の表面に互いに間をお
いて形成される高濃度Ｎ型不純物領域２５２ａおよび２
５２ｂと、不純物領域２５２ａおよび２５２ｂの間のチ
ャネル領域２５３表面上に、絶縁膜を介して形成される
フローティングゲート２５４と、このフローティングゲ
ート２５４上に層間絶縁膜を介して形成されるコントロ
ールゲート２５６を含む。コントロールゲート２５６
は、ワード線ＷＬに接続される。不純物領域２５２ａ
は、ビット線ＢＬに接続され、不純物領域２５２ｂはソ
ース線ＳＬに接続される。
施の形態３に従う半導体装置の構成要素であるメモリセ
ルの構成を示す図である。図１８においては、半導体装
置は、電気的に書換消去可能なメモリセル（フラッシュ
メモリセル）を含む。図１８において、フラッシュメモ
リセルは、Ｐ型半導体基板２５０の表面に互いに間をお
いて形成される高濃度Ｎ型不純物領域２５２ａおよび２
５２ｂと、不純物領域２５２ａおよび２５２ｂの間のチ
ャネル領域２５３表面上に、絶縁膜を介して形成される
フローティングゲート２５４と、このフローティングゲ
ート２５４上に層間絶縁膜を介して形成されるコントロ
ールゲート２５６を含む。コントロールゲート２５６
は、ワード線ＷＬに接続される。不純物領域２５２ａ
は、ビット線ＢＬに接続され、不純物領域２５２ｂはソ
ース線ＳＬに接続される。
【００９９】フラッシュメモリセルは、フローティング
ゲート２５４に蓄積される電荷（電子）の量に従って情
報を記憶する。このフローティングゲート２５４への電
子の注入および引抜き動作は、消去および書込動作と呼
ばれるが、フローティングゲート２５４に電子が注入さ
れた状態およびフローティングゲート２５４から電子が
引抜かれた状態のいずれを消去状態と呼び、いずれを書
込状態と呼ぶかは、仕様により決定される。また、この
電子のフローティングゲート２５４への注入／引抜きの
動作メカニズムもさまざまに存在し、基板２５０とフロ
ーティングゲート２５４の間の電子の注入／引抜き、ソ
ース線ＳＬへの不純物領域２５２ｂを介してのフローテ
ィングゲート２５４からの電子の引抜き、およびビット
線ＢＬから不純物領域２５２ａを介してのフローティン
グゲート２５４への電子の注入などがある。
ゲート２５４に蓄積される電荷（電子）の量に従って情
報を記憶する。このフローティングゲート２５４への電
子の注入および引抜き動作は、消去および書込動作と呼
ばれるが、フローティングゲート２５４に電子が注入さ
れた状態およびフローティングゲート２５４から電子が
引抜かれた状態のいずれを消去状態と呼び、いずれを書
込状態と呼ぶかは、仕様により決定される。また、この
電子のフローティングゲート２５４への注入／引抜きの
動作メカニズムもさまざまに存在し、基板２５０とフロ
ーティングゲート２５４の間の電子の注入／引抜き、ソ
ース線ＳＬへの不純物領域２５２ｂを介してのフローテ
ィングゲート２５４からの電子の引抜き、およびビット
線ＢＬから不純物領域２５２ａを介してのフローティン
グゲート２５４への電子の注入などがある。
【０１００】今、図１９に示すように、フローティング
ゲート２５４に電子が注入された状態を情報“０”格納
状態に対応させる。この状態においては、フローティン
グゲート２５４に電子が数多く存在するため、そのしき
い値電圧は、Ｖｔｈ２と高い方にシフトする。一方、こ
のフローティングゲート２５４から電子が引抜かれた状
態を情報“１”に対応付けると、この状態においては、
フローティングゲート２５４に存在する電子の量は少な
く、そのしきい値電圧はＶｔｈ１と低い方にシフトす
る。フラッシュメモリセルの情報の読出は、対応のワー
ド線にしきい値電圧Ｖｔｈ１およびＶｔｈ２の間の読出
電圧を与えることにより行なう。情報“０”が格納され
ている場合には、フラッシュメモリセルはオフ状態であ
り、ビット線ＢＬからこのフラッシュメモリセルを介し
てソース線ＳＬへは電流が流れない。一方、情報“１”
を格納する場合には、読出電圧が与えられると、このフ
ラッシュメモリセルはオン状態となり、ビット線ＢＬか
らソース線ＳＬへ電流が流れる。このビット線ＢＬにお
ける電流の有無を検知することにより、情報の読出を行
なう。
ゲート２５４に電子が注入された状態を情報“０”格納
状態に対応させる。この状態においては、フローティン
グゲート２５４に電子が数多く存在するため、そのしき
い値電圧は、Ｖｔｈ２と高い方にシフトする。一方、こ
のフローティングゲート２５４から電子が引抜かれた状
態を情報“１”に対応付けると、この状態においては、
フローティングゲート２５４に存在する電子の量は少な
く、そのしきい値電圧はＶｔｈ１と低い方にシフトす
る。フラッシュメモリセルの情報の読出は、対応のワー
ド線にしきい値電圧Ｖｔｈ１およびＶｔｈ２の間の読出
電圧を与えることにより行なう。情報“０”が格納され
ている場合には、フラッシュメモリセルはオフ状態であ
り、ビット線ＢＬからこのフラッシュメモリセルを介し
てソース線ＳＬへは電流が流れない。一方、情報“１”
を格納する場合には、読出電圧が与えられると、このフ
ラッシュメモリセルはオン状態となり、ビット線ＢＬか
らソース線ＳＬへ電流が流れる。このビット線ＢＬにお
ける電流の有無を検知することにより、情報の読出を行
なう。
【０１０１】今、図１９に示すように、ワード線ＷＬ１
およびＷＬ２にそれぞれメモリセルＭ１およびＭ２が接
続され、これらのメモリセルＭ１およびＭ２がビット線
ＢＬおよびＳＬの間に接続される状態を考える。この場
合、メモリセルＭ２が、図１９の破線で示すようなドレ
イン電流特性を備えるとする。すなわち、しきい値電圧
が極めて低い状態を考える。ワード線ＷＬ１が選択され
ると、その電圧レベルがＨレベルに上昇し、一方、ワー
ド線ＷＬ２は非選択状態であり、その電圧レベルは
“Ｌ”である。メモリセルＭ１が、情報“０”を格納し
ている場合、このメモリセルＭ１を介してビット線ＢＬ
からソース線ＳＬへは電流は流れない。一方、メモリセ
ルＭ２のしきい値電圧は十分低いため、非選択状態のワ
ード線ＷＬ２にかかわらず、このメモリセルＭ２を介し
てリーク電流が流れる。したがってビット線ＢＬにこの
リーク電流により電流が流れ、メモリセルＭ１の記憶す
るデータ“０”が誤って“１”として読出される。この
ようなリーク電流を防止するために、情報“１”を格納
するフラッシュメモリセルのしきい値電圧は、できるだ
け高い値に設定される（いわゆる「過消去」を防止する
ため）。この条件を満たすために、フローティングゲー
ト２５４への電荷（電子）の注入／引抜きを行なう前に
おいて、チャネル領域２５３（図１８参照）にＰ型不純
物イオンを注入し、フラッシュメモリセルトランジスタ
の初期しきい値電圧を、周辺回路のＭＯＳトランジスタ
のしきい値電圧よりも高くする。これにより、情報
“１”を格納するメモリセルのしきい値電圧が低くなり
すぎるのを防止し、またいわゆる「過消去」の異常が生
じるのを抑制する。
およびＷＬ２にそれぞれメモリセルＭ１およびＭ２が接
続され、これらのメモリセルＭ１およびＭ２がビット線
ＢＬおよびＳＬの間に接続される状態を考える。この場
合、メモリセルＭ２が、図１９の破線で示すようなドレ
イン電流特性を備えるとする。すなわち、しきい値電圧
が極めて低い状態を考える。ワード線ＷＬ１が選択され
ると、その電圧レベルがＨレベルに上昇し、一方、ワー
ド線ＷＬ２は非選択状態であり、その電圧レベルは
“Ｌ”である。メモリセルＭ１が、情報“０”を格納し
ている場合、このメモリセルＭ１を介してビット線ＢＬ
からソース線ＳＬへは電流は流れない。一方、メモリセ
ルＭ２のしきい値電圧は十分低いため、非選択状態のワ
ード線ＷＬ２にかかわらず、このメモリセルＭ２を介し
てリーク電流が流れる。したがってビット線ＢＬにこの
リーク電流により電流が流れ、メモリセルＭ１の記憶す
るデータ“０”が誤って“１”として読出される。この
ようなリーク電流を防止するために、情報“１”を格納
するフラッシュメモリセルのしきい値電圧は、できるだ
け高い値に設定される（いわゆる「過消去」を防止する
ため）。この条件を満たすために、フローティングゲー
ト２５４への電荷（電子）の注入／引抜きを行なう前に
おいて、チャネル領域２５３（図１８参照）にＰ型不純
物イオンを注入し、フラッシュメモリセルトランジスタ
の初期しきい値電圧を、周辺回路のＭＯＳトランジスタ
のしきい値電圧よりも高くする。これにより、情報
“１”を格納するメモリセルのしきい値電圧が低くなり
すぎるのを防止し、またいわゆる「過消去」の異常が生
じるのを抑制する。
【０１０２】したがって、フラッシュメモリにおいて
も、周辺回路のＭＯＳトランジスタのしきい値電圧より
もフラッシュメモリセルの初期しきい値電圧を高くする
ためのＰ型不純物イオン注入工程と同時に、保護回路の
ＮＰＮラテラルトランジスタのエミッタ／コレクタ領域
へのＰ型イオン注入を同時に行なうことにより、保護回
路のＮＰＮラテラルトランジスタの接合ブレークダウン
電圧の低下を何ら製造工程を増加させることなく実現す
ることができる。製造プロセスは、フラッシュメモリセ
ルトランジスタが積層ゲート構造となるのを除いて、実
質的に実施の形態１と同じである。
も、周辺回路のＭＯＳトランジスタのしきい値電圧より
もフラッシュメモリセルの初期しきい値電圧を高くする
ためのＰ型不純物イオン注入工程と同時に、保護回路の
ＮＰＮラテラルトランジスタのエミッタ／コレクタ領域
へのＰ型イオン注入を同時に行なうことにより、保護回
路のＮＰＮラテラルトランジスタの接合ブレークダウン
電圧の低下を何ら製造工程を増加させることなく実現す
ることができる。製造プロセスは、フラッシュメモリセ
ルトランジスタが積層ゲート構造となるのを除いて、実
質的に実施の形態１と同じである。
【０１０３】また、フラッシュメモリセルの構成におい
て、書込時のドレイン高電界によるディスターバンスを
防止するための構造として、ＳＳＷ−ＤＳＡ（シンメト
リカリーサイドウォール−ディフュージョン・セルフ・
アライメント）構造と呼ばれる素子構造がある。この構
成においては、ソース領域およびドレイン領域両者が、
ＬＤＤ構造とされる。したがって、このフラッシュメモ
リセルのＬＤＤ構造と同様、ＮＰＮラテラルトランジス
タのＮ型不純物領域もＬＤＤ構造とすることができる。
また、このＳＳＷ−ＤＳＡ構造においては、ドレイン／
ソースの高電界を抑制するために、ソースおよびドレイ
ン領域を覆うようにＰ+ 領域（Ｐポケット）領域が形成
される。したがって、このＰポケット領域形成工程を、
ＮＰＮラテラルトランジスタのエミッタ／コレクタ領域
のＰウェル形成工程と同じ工程とすることもできる。
て、書込時のドレイン高電界によるディスターバンスを
防止するための構造として、ＳＳＷ−ＤＳＡ（シンメト
リカリーサイドウォール−ディフュージョン・セルフ・
アライメント）構造と呼ばれる素子構造がある。この構
成においては、ソース領域およびドレイン領域両者が、
ＬＤＤ構造とされる。したがって、このフラッシュメモ
リセルのＬＤＤ構造と同様、ＮＰＮラテラルトランジス
タのＮ型不純物領域もＬＤＤ構造とすることができる。
また、このＳＳＷ−ＤＳＡ構造においては、ドレイン／
ソースの高電界を抑制するために、ソースおよびドレイ
ン領域を覆うようにＰ+ 領域（Ｐポケット）領域が形成
される。したがって、このＰポケット領域形成工程を、
ＮＰＮラテラルトランジスタのエミッタ／コレクタ領域
のＰウェル形成工程と同じ工程とすることもできる。
【０１０４】以上のように、この発明の実施の形態３に
従えば、フラッシュメモリセルを有する半導体装置にお
いても、このフラッシュメモリセルトランジスタのチャ
ネル領域へのしきい値電圧調整のための不純物注入工程
と同じ工程で、静電気保護のためのＮＰＮラテラルトラ
ンジスタの接合部へのイオン注入を行なっているため、
接合ブレークダウンを低くすることができ、応じてこの
ＮＰＮラテラルトランジスタの接合部における発熱量を
低減することができ、信頼性の高い保護回路を実現する
ことができる。
従えば、フラッシュメモリセルを有する半導体装置にお
いても、このフラッシュメモリセルトランジスタのチャ
ネル領域へのしきい値電圧調整のための不純物注入工程
と同じ工程で、静電気保護のためのＮＰＮラテラルトラ
ンジスタの接合部へのイオン注入を行なっているため、
接合ブレークダウンを低くすることができ、応じてこの
ＮＰＮラテラルトランジスタの接合部における発熱量を
低減することができ、信頼性の高い保護回路を実現する
ことができる。
【０１０５】［実施の形態４］図２１（Ａ）は、この発
明の実施の形態４に従う半導体装置の保護素子の断面構
造を概略的に示す図である。図２１（Ａ）において、静
電気などの異常電圧に対する内部回路を保護するための
保護素子は、低濃度Ｐ型（Ｐ--）半導体基板３００表面
に形成された、この基板３００よりも高濃度のＰ型（Ｐ
- ）型ウェル３１０表面に形成される。このＰウェル３
１０は、フィールド酸化膜３１６により、その領域が画
定される。保護素子は、Ｐウェル３１０表面に形成さ
れ、このＰウェル３１０よりも不純物濃度の高いＰ型不
純物領域３２０と、このＰ型不純物領域３２０に取囲ま
れるように形成される低濃度Ｎ型（Ｎ- ）型不純物領域
３２０と、このＮ型不純物領域３２０表面に形成される
高濃度Ｎ型不純物領域３２４を含む。
明の実施の形態４に従う半導体装置の保護素子の断面構
造を概略的に示す図である。図２１（Ａ）において、静
電気などの異常電圧に対する内部回路を保護するための
保護素子は、低濃度Ｐ型（Ｐ--）半導体基板３００表面
に形成された、この基板３００よりも高濃度のＰ型（Ｐ
- ）型ウェル３１０表面に形成される。このＰウェル３
１０は、フィールド酸化膜３１６により、その領域が画
定される。保護素子は、Ｐウェル３１０表面に形成さ
れ、このＰウェル３１０よりも不純物濃度の高いＰ型不
純物領域３２０と、このＰ型不純物領域３２０に取囲ま
れるように形成される低濃度Ｎ型（Ｎ- ）型不純物領域
３２０と、このＮ型不純物領域３２０表面に形成される
高濃度Ｎ型不純物領域３２４を含む。
【０１０６】Ｐ型不純物領域３２０は、実施の形態１と
同様、メモリセルトランジスタのしきい値電圧調整のた
めのチャネルドープと同じ工程で形成される。Ｎ- 型不
純物領域３２２およびＮ+ 型不純物領域３２４は、それ
ぞれメモリセルトランジスタのソース／ドレイン領域形
成時におけるリンおよび砒素それぞれの導入工程と同一
工程で形成される。このＰ型不純物領域３２０を形成す
ることにより、図１２に示すように、Ｐ型不純物領域３
２０が設けられていない構成に比べて、ＰＮ接合深さが
浅くなる（図１２の曲線Ｓ３と曲線Ｓ２の交点および曲
線Ｓ３と曲線Ｓ１の交点を参照）。したがって、このＰ
Ｎ接合ブレークダウン時においては、Ｐウェル３１０の
表面領域に沿って電流が流れ、基板３００方向へ流れる
電流量を低減することができる。
同様、メモリセルトランジスタのしきい値電圧調整のた
めのチャネルドープと同じ工程で形成される。Ｎ- 型不
純物領域３２２およびＮ+ 型不純物領域３２４は、それ
ぞれメモリセルトランジスタのソース／ドレイン領域形
成時におけるリンおよび砒素それぞれの導入工程と同一
工程で形成される。このＰ型不純物領域３２０を形成す
ることにより、図１２に示すように、Ｐ型不純物領域３
２０が設けられていない構成に比べて、ＰＮ接合深さが
浅くなる（図１２の曲線Ｓ３と曲線Ｓ２の交点および曲
線Ｓ３と曲線Ｓ１の交点を参照）。したがって、このＰ
Ｎ接合ブレークダウン時においては、Ｐウェル３１０の
表面領域に沿って電流が流れ、基板３００方向へ流れる
電流量を低減することができる。
【０１０７】保護素子は、さらに、Ｐウェル３１０に、
Ｐ型不純物領域３２０とフィールド酸化膜３１７を介し
て分離されて形成される高濃度Ｐ型不純物領域３３０を
含む。この高濃度Ｐ型不純物領域３３０は、周辺回路の
ｐチャネルＭＯＳトランジスタのソース／ドレイン領域
形成のためのボロンイオン注入工程と同一工程で形成さ
れる。不純物領域３２４が外部端子１に電気的に接続さ
れ、不純物領域３３０が、配線３１９を介して接地電位
を受けるように接続される。
Ｐ型不純物領域３２０とフィールド酸化膜３１７を介し
て分離されて形成される高濃度Ｐ型不純物領域３３０を
含む。この高濃度Ｐ型不純物領域３３０は、周辺回路の
ｐチャネルＭＯＳトランジスタのソース／ドレイン領域
形成のためのボロンイオン注入工程と同一工程で形成さ
れる。不純物領域３２４が外部端子１に電気的に接続さ
れ、不純物領域３３０が、配線３１９を介して接地電位
を受けるように接続される。
【０１０８】この図２１（Ａ）に示す保護素子の電気的
等価回路を、図２１（Ｂ）に示す。図２１（Ｂ）に示す
ように、この保護素子は、外部端子１に接続されるカソ
ードと、接地電位を受けるように接続されるアノードと
を有するダイオード３３５と等価である。
等価回路を、図２１（Ｂ）に示す。図２１（Ｂ）に示す
ように、この保護素子は、外部端子１に接続されるカソ
ードと、接地電位を受けるように接続されるアノードと
を有するダイオード３３５と等価である。
【０１０９】外部端子１に静電気が印加されると、その
不純物領域３２４とＰウェル３１０の間に形成されるＰ
Ｎ接合に高電圧が印加されて接合ブレークダウンが生じ
る。このとき、先の実施の形態１と同様、このＰＮ接合
は、そのＰ型不純物領域の不純物濃度が従来よりも高く
されており、接合ブレークダウン電圧は従来よりも低く
なる。この接合ブレークダウンによりＰウェル３１０に
生じた電流は、その浅い接合のため、ほぼＰウェル３１
０の表面領域を通って、Ｐ型不純物領域３３０へ流れ込
み、配線３１９を介して接地電位レベルへと放電され
る。これにより、静電気が吸収される。負の静電気印加
時はＰＮ接合が順方向にバイアスされ、ＰＮダイオード
が導通して静電気を吸収する。
不純物領域３２４とＰウェル３１０の間に形成されるＰ
Ｎ接合に高電圧が印加されて接合ブレークダウンが生じ
る。このとき、先の実施の形態１と同様、このＰＮ接合
は、そのＰ型不純物領域の不純物濃度が従来よりも高く
されており、接合ブレークダウン電圧は従来よりも低く
なる。この接合ブレークダウンによりＰウェル３１０に
生じた電流は、その浅い接合のため、ほぼＰウェル３１
０の表面領域を通って、Ｐ型不純物領域３３０へ流れ込
み、配線３１９を介して接地電位レベルへと放電され
る。これにより、静電気が吸収される。負の静電気印加
時はＰＮ接合が順方向にバイアスされ、ＰＮダイオード
が導通して静電気を吸収する。
【０１１０】この図２１（Ａ）に示すように、ＰＮダイ
オードを保護素子として用いても、実施の形態１と同様
の効果を得ることができる。特にこのＰＮ接合を、Ｎ+
／Ｎ - ／Ｐ構造とすることにより、接合ブレークダウン
電圧を低減することができ、接合ブレークダウン発生時
における発熱量を低減することができる。
オードを保護素子として用いても、実施の形態１と同様
の効果を得ることができる。特にこのＰＮ接合を、Ｎ+
／Ｎ - ／Ｐ構造とすることにより、接合ブレークダウン
電圧を低減することができ、接合ブレークダウン発生時
における発熱量を低減することができる。
【０１１１】［実施の形態５］図２２（Ａ）は、この発
明の実施の形態５に従う半導体装置の保護素子の断面構
造を概略的に示す図である。図２２（Ａ）において、保
護素子は、低不純物濃度のＰ型（Ｐ--）半導体基板３５
０表面に形成されかつこの基板３５０より不純物濃度の
高いＰ型（Ｐ- ）ウェル３５２表面に形成される。保護
素子は、このＰウェル３５２表面に形成されるウェル３
５２よりも高不純物濃度のＰ型不純物領域３５４ａと、
Ｐ型不純物領域３５４ａ上に互いに間を置いて形成され
る低不純物濃度のＮ型（Ｎ- ）不純物領域３５６ａおよ
び３５６ｂと、Ｎ- 型不純物領域３５６ａおよび３５６
ｂ上に形成される高濃度Ｎ型（Ｎ+ ）不純物領域３５８
ａおよび３５８ｂと、不純物領域３５４ａおよび３５４
ｂの間のチャネル領域３５９表面上に図示しないゲート
絶縁膜を介して形成されるゲート電極層３６０を含む。
明の実施の形態５に従う半導体装置の保護素子の断面構
造を概略的に示す図である。図２２（Ａ）において、保
護素子は、低不純物濃度のＰ型（Ｐ--）半導体基板３５
０表面に形成されかつこの基板３５０より不純物濃度の
高いＰ型（Ｐ- ）ウェル３５２表面に形成される。保護
素子は、このＰウェル３５２表面に形成されるウェル３
５２よりも高不純物濃度のＰ型不純物領域３５４ａと、
Ｐ型不純物領域３５４ａ上に互いに間を置いて形成され
る低不純物濃度のＮ型（Ｎ- ）不純物領域３５６ａおよ
び３５６ｂと、Ｎ- 型不純物領域３５６ａおよび３５６
ｂ上に形成される高濃度Ｎ型（Ｎ+ ）不純物領域３５８
ａおよび３５８ｂと、不純物領域３５４ａおよび３５４
ｂの間のチャネル領域３５９表面上に図示しないゲート
絶縁膜を介して形成されるゲート電極層３６０を含む。
【０１１２】Ｐ型不純物領域３５４ａは、先の実施の形
態１〜４と同様、メモリセルトランジスタのしきい値調
整のためのＰ型不純物イオン注入と同一工程で形成され
る。ゲート電極層３６０は、メモリセルトランジスタの
ゲート電極構造製造工程と同一工程で形成される。Ｎ-
型不純物領域３５６ａおよび３５６ｂならびにＮ+ 型不
純物領域３５８ａおよび３５８ｂは、それぞれメモリセ
ルトランジスタおよび周辺回路のｎチャネルＭＯＳトラ
ンジスタのソース／ドレイン形成領域と同一製造工程で
形成される。
態１〜４と同様、メモリセルトランジスタのしきい値調
整のためのＰ型不純物イオン注入と同一工程で形成され
る。ゲート電極層３６０は、メモリセルトランジスタの
ゲート電極構造製造工程と同一工程で形成される。Ｎ-
型不純物領域３５６ａおよび３５６ｂならびにＮ+ 型不
純物領域３５８ａおよび３５８ｂは、それぞれメモリセ
ルトランジスタおよび周辺回路のｎチャネルＭＯＳトラ
ンジスタのソース／ドレイン形成領域と同一製造工程で
形成される。
【０１１３】不純物領域３５８ａは、接地電圧Ｖｓｓを
受けるように電気的に接続され、不純物領域３５８ｂ
は、外部端子１に電気的に接続される。ゲート電極層３
６０は、ゲート電極ノード３６１に電気的に接続され
る。このゲート電極ノード３６１は、後にその接続関係
については説明するが、用いられる用途に応じて、所定
の電圧（電源電圧または接地電圧）または内部入力信号
を受けるように接続される。
受けるように電気的に接続され、不純物領域３５８ｂ
は、外部端子１に電気的に接続される。ゲート電極層３
６０は、ゲート電極ノード３６１に電気的に接続され
る。このゲート電極ノード３６１は、後にその接続関係
については説明するが、用いられる用途に応じて、所定
の電圧（電源電圧または接地電圧）または内部入力信号
を受けるように接続される。
【０１１４】図２２（Ａ）に示す保護素子は、実質的に
ＭＯＳトランジスタである。パンチスルーが生じないよ
うに（空乏層が不純物領域３５４ａおよび３５４ｂ間に
連続的に形成されないように）、ゲート電極層３６０の
チャネル方向の長さが比較的長くされる。このＭＯＳト
ランジスタの構成において、図に破線○印で示すよう
に、不純物領域３５８ａをエミッタ領域とし、不純物領
域３５８ｂをコレクタ領域とし、Ｐ- ウェル３５２（お
よびＰ--基板３５０）をベースとする寄生バイポーラト
ランジスタ（ＮＰＮラテラルトランジスタ）が形成され
る。
ＭＯＳトランジスタである。パンチスルーが生じないよ
うに（空乏層が不純物領域３５４ａおよび３５４ｂ間に
連続的に形成されないように）、ゲート電極層３６０の
チャネル方向の長さが比較的長くされる。このＭＯＳト
ランジスタの構成において、図に破線○印で示すよう
に、不純物領域３５８ａをエミッタ領域とし、不純物領
域３５８ｂをコレクタ領域とし、Ｐ- ウェル３５２（お
よびＰ--基板３５０）をベースとする寄生バイポーラト
ランジスタ（ＮＰＮラテラルトランジスタ）が形成され
る。
【０１１５】この図２２（Ａ）に示す保護素子の電気的
等価回路を図２２（Ｂ）に示す。図２２（Ｂ）に示すよ
うに、保護素子３６５は、その一方導通端子が外部端子
１に接続され、他方導通端子が、接地電圧Ｖｓｓを受け
るように接続される。ゲート電極ノードは、用途に応じ
てその接続先が異なる。この場合、破線で示すように、
ＭＯＳトランジスタの一方および他方導通端子をそれぞ
れコレクタおよびエミッタとし、基板領域をベースとす
る寄生ＮＰＮバイポーラトランジスタが形成される。本
実施の形態５においては、この寄生バイポーラトランジ
スタを静電気などのサージ電圧印加時に導通状態とし
て、静電気などの異常電圧を放電する。すなわち、外部
端子１において、静電気などの異常電圧が発生した場
合、このＮ+ 不純物領域３５８ｂとＰ- ウェル３５２の
間のＰＮ接合にブレークダウンが生じ、この空乏層にお
けるアバランシェ電流がＰ- ウェル３５２およびＰ--基
板３５０へ流れる。Ｐ- ウェル３５２における基板抵抗
により、このＰ- ウェル３５２の電位が上昇し、エミッ
タ／ベース間が順方向バイアスされ、寄生ＮＰＮバイポ
ーラトランジスタが導通し、外部端子１に与えられた静
電気を不純物領域３５８を介して接地電圧Ｖｓｓレベル
へ放電する。この図２２（Ａ）および（Ｂ）に示す構成
においても、ＰＮ接合は、Ｎ+ ／Ｎ- ／Ｐ／Ｐ- 構造を
有しており、空乏層幅の広がりが抑制されており、比較
的低い電圧で接合ブレークダウンが生じ、ブレークダウ
ン電圧による発熱量を低減することができる。負の静電
気の場合、ウェル３５２と不純物領域３５８ｂが順方向
にバイアスされ、領域３５８ｂをエミッタとして寄生バ
イポーラトランジスタが導通する。
等価回路を図２２（Ｂ）に示す。図２２（Ｂ）に示すよ
うに、保護素子３６５は、その一方導通端子が外部端子
１に接続され、他方導通端子が、接地電圧Ｖｓｓを受け
るように接続される。ゲート電極ノードは、用途に応じ
てその接続先が異なる。この場合、破線で示すように、
ＭＯＳトランジスタの一方および他方導通端子をそれぞ
れコレクタおよびエミッタとし、基板領域をベースとす
る寄生ＮＰＮバイポーラトランジスタが形成される。本
実施の形態５においては、この寄生バイポーラトランジ
スタを静電気などのサージ電圧印加時に導通状態とし
て、静電気などの異常電圧を放電する。すなわち、外部
端子１において、静電気などの異常電圧が発生した場
合、このＮ+ 不純物領域３５８ｂとＰ- ウェル３５２の
間のＰＮ接合にブレークダウンが生じ、この空乏層にお
けるアバランシェ電流がＰ- ウェル３５２およびＰ--基
板３５０へ流れる。Ｐ- ウェル３５２における基板抵抗
により、このＰ- ウェル３５２の電位が上昇し、エミッ
タ／ベース間が順方向バイアスされ、寄生ＮＰＮバイポ
ーラトランジスタが導通し、外部端子１に与えられた静
電気を不純物領域３５８を介して接地電圧Ｖｓｓレベル
へ放電する。この図２２（Ａ）および（Ｂ）に示す構成
においても、ＰＮ接合は、Ｎ+ ／Ｎ- ／Ｐ／Ｐ- 構造を
有しており、空乏層幅の広がりが抑制されており、比較
的低い電圧で接合ブレークダウンが生じ、ブレークダウ
ン電圧による発熱量を低減することができる。負の静電
気の場合、ウェル３５２と不純物領域３５８ｂが順方向
にバイアスされ、領域３５８ｂをエミッタとして寄生バ
イポーラトランジスタが導通する。
【０１１６】この図２２（Ａ）に示すＭＯＳトランジス
タを保護素子として用いる構成の場合、チャネル領域３
５９に対するイオン注入がある場合とない場合とが存在
する。
タを保護素子として用いる構成の場合、チャネル領域３
５９に対するイオン注入がある場合とない場合とが存在
する。
【０１１７】すなわち、図２３（Ａ）に示すように、保
護素子において、ゲート電極層３６０下のチャネル領域
には、Ｐ型不純物イオンの注入は行なわれない。Ｎ型不
純物領域３５６ａおよび３５６ｂならびに３５８ａおよ
び３５８ｂを囲むように、Ｐ型不純物領域３５４ａおよ
び３５４ｂが形成される。このゲート電極層３６０を介
してのチャネルドープ防止のためには、Ｐ型不純物イオ
ン注入時、ゲート電極層３６０に、レジスト膜などのイ
オン注入を禁止するストッパ材料が設けられていればよ
い。この図２３（Ａ）に示す保護素子の構成の場合、ゲ
ート電極層３６０下のチャネル領域には、Ｐ型不純物イ
オンの注入は行なわれていないため、したがって、この
保護素子を構成するＭＯＳトランジスタのしきい値電圧
は、周辺回路のｎチャネルＭＯＳトランジスタのしきい
値電圧と同じとなり、低いしきい値電圧を有する。
護素子において、ゲート電極層３６０下のチャネル領域
には、Ｐ型不純物イオンの注入は行なわれない。Ｎ型不
純物領域３５６ａおよび３５６ｂならびに３５８ａおよ
び３５８ｂを囲むように、Ｐ型不純物領域３５４ａおよ
び３５４ｂが形成される。このゲート電極層３６０を介
してのチャネルドープ防止のためには、Ｐ型不純物イオ
ン注入時、ゲート電極層３６０に、レジスト膜などのイ
オン注入を禁止するストッパ材料が設けられていればよ
い。この図２３（Ａ）に示す保護素子の構成の場合、ゲ
ート電極層３６０下のチャネル領域には、Ｐ型不純物イ
オンの注入は行なわれていないため、したがって、この
保護素子を構成するＭＯＳトランジスタのしきい値電圧
は、周辺回路のｎチャネルＭＯＳトランジスタのしきい
値電圧と同じとなり、低いしきい値電圧を有する。
【０１１８】一方、図２３（Ｂ）に示す保護素子におい
ては、Ｐ型不純物イオンの注入が、ゲート電極層３６０
下のチャネル領域３５９に対しても行なわれる。したが
ってこの図２３（Ｂ）に示す構成においては、不純物領
域３５４ａおよび３５４ｂが、チャネル領域３５９表面
に注入された不純物イオンにより連結されることにな
る。この図２３（Ｂ）に示すＰ型不純物イオン注入は、
メモリセルトランジスタのチャネルドープと同様、ゲー
ト電極層３５９に対して自己整合的に行なわれればよ
く、チャネル領域３５９に対しても、そのときに、Ｐ型
不純物イオンの注入が行なわれる。この図２３（Ｂ）に
示す構成の保護素子では、したがって、メモリセルトラ
ンジスタと同様、そのしきい値電圧Ｖｔｈが高くなる。
ては、Ｐ型不純物イオンの注入が、ゲート電極層３６０
下のチャネル領域３５９に対しても行なわれる。したが
ってこの図２３（Ｂ）に示す構成においては、不純物領
域３５４ａおよび３５４ｂが、チャネル領域３５９表面
に注入された不純物イオンにより連結されることにな
る。この図２３（Ｂ）に示すＰ型不純物イオン注入は、
メモリセルトランジスタのチャネルドープと同様、ゲー
ト電極層３５９に対して自己整合的に行なわれればよ
く、チャネル領域３５９に対しても、そのときに、Ｐ型
不純物イオンの注入が行なわれる。この図２３（Ｂ）に
示す構成の保護素子では、したがって、メモリセルトラ
ンジスタと同様、そのしきい値電圧Ｖｔｈが高くなる。
【０１１９】これらのしきい値電圧が周辺回路のＭＯＳ
トランジスタおよびメモリセルトランジスタそれぞれと
同じ保護素子は、そのしきい値電圧に応じて適当な場所
に用いられる。このしきい値電圧に応じて用いる部分を
変更する構成については後に詳細に説明する。
トランジスタおよびメモリセルトランジスタそれぞれと
同じ保護素子は、そのしきい値電圧に応じて適当な場所
に用いられる。このしきい値電圧に応じて用いる部分を
変更する構成については後に詳細に説明する。
【０１２０】この実施の形態５におけるＭＯＳトランジ
スタを保護素子として利用する構成においては、比較的
チャネル長さは長くされており、パンチスルーが生じる
よりも先に接合ブレークダウンが生じ、寄生ＮＰＮラテ
ラルトランジスタが先にオン状態となり、静電気などの
サージ電圧（異常電圧）を放電する。
スタを保護素子として利用する構成においては、比較的
チャネル長さは長くされており、パンチスルーが生じる
よりも先に接合ブレークダウンが生じ、寄生ＮＰＮラテ
ラルトランジスタが先にオン状態となり、静電気などの
サージ電圧（異常電圧）を放電する。
【０１２１】以上のように、この発明の実施の形態５に
従えば、ＭＯＳトランジスタを用い、このＭＯＳトラン
ジスタの寄生ラテラルバイポーラトランジスタを保護素
子として利用することにより、先の実施の形態１ないし
４と同様の効果を得ることができる。この場合において
も、ＭＯＳトランジスタのドレインおよびソース電界
は、ＬＤＤ構造により、緩和され、ゲート絶縁膜の破壊
が防止される。一方、この高濃度のＰＮ接合により、接
合ブレークダウン電圧が低下し、接合ブレークダウン時
における発熱量を低減することができる。
従えば、ＭＯＳトランジスタを用い、このＭＯＳトラン
ジスタの寄生ラテラルバイポーラトランジスタを保護素
子として利用することにより、先の実施の形態１ないし
４と同様の効果を得ることができる。この場合において
も、ＭＯＳトランジスタのドレインおよびソース電界
は、ＬＤＤ構造により、緩和され、ゲート絶縁膜の破壊
が防止される。一方、この高濃度のＰＮ接合により、接
合ブレークダウン電圧が低下し、接合ブレークダウン時
における発熱量を低減することができる。
【０１２２】［実施の形態６］以下、この発明に従って
形成された保護素子の各適用用途について具体的に説明
する。
形成された保護素子の各適用用途について具体的に説明
する。
【０１２３】［適用例１］図２４は、この発明の保護素
子の第１の適用例を示す図である。図２４において、こ
の発明に従うＮＰＮラテラルトランジスタＱＴが、電源
ノードＶｃｃと外部端子１に電気的に接続される配線１
１の間に設けられる。このＮＰＮラテラルトランジスタ
ＱＴは、実施の形態１において説明した、フィールド絶
縁膜でエミッタ／コレクタ領域が分離されるトランジス
タである。したがって、このＮＰＮラテラルトランジス
タＱＴのベースは、基板領域（Ｐウェル／Ｐ型半導体基
板）４００に接続される。この配線１１は、抵抗素子６
を介して、内部回路２に含まれるｎチャネルＭＯＳトラ
ンジスタ４のゲートに接続される。
子の第１の適用例を示す図である。図２４において、こ
の発明に従うＮＰＮラテラルトランジスタＱＴが、電源
ノードＶｃｃと外部端子１に電気的に接続される配線１
１の間に設けられる。このＮＰＮラテラルトランジスタ
ＱＴは、実施の形態１において説明した、フィールド絶
縁膜でエミッタ／コレクタ領域が分離されるトランジス
タである。したがって、このＮＰＮラテラルトランジス
タＱＴのベースは、基板領域（Ｐウェル／Ｐ型半導体基
板）４００に接続される。この配線１１は、抵抗素子６
を介して、内部回路２に含まれるｎチャネルＭＯＳトラ
ンジスタ４のゲートに接続される。
【０１２４】この内部回路２の内部構成は、先の図１に
示す各バッファ回路それぞれの機能に合わせて決定され
る。抵抗素子６は、図３３に示す従来の入力保護回路と
同様、この外部端子１に与えられる静電気などのサージ
電圧（異常電圧）の伝播を遅延し、この異常電圧に対す
る内部回路２に含まれるＭＯＳトランジスタ４の応答を
遅らせる。このように、静電気などの異常電圧が内部回
路２へ伝達される前に、この保護用のＮＰＮラテラルト
ランジスタＱＴにより放電する。この図２４に示す構成
においては、ＮＰＮラテラルトランジスタＱＴは、配線
１１を、Ｖｃｃ＋Ｖｆの電圧レベルにまで放電する（正
の静電気の場合）。ここで、Ｖｆは、ＮＰＮラテラルト
ランジスタのＰＮ接合の順方向降下電圧である。一方、
負の静電気は−Ｖｆのレベルまで充電される。
示す各バッファ回路それぞれの機能に合わせて決定され
る。抵抗素子６は、図３３に示す従来の入力保護回路と
同様、この外部端子１に与えられる静電気などのサージ
電圧（異常電圧）の伝播を遅延し、この異常電圧に対す
る内部回路２に含まれるＭＯＳトランジスタ４の応答を
遅らせる。このように、静電気などの異常電圧が内部回
路２へ伝達される前に、この保護用のＮＰＮラテラルト
ランジスタＱＴにより放電する。この図２４に示す構成
においては、ＮＰＮラテラルトランジスタＱＴは、配線
１１を、Ｖｃｃ＋Ｖｆの電圧レベルにまで放電する（正
の静電気の場合）。ここで、Ｖｆは、ＮＰＮラテラルト
ランジスタのＰＮ接合の順方向降下電圧である。一方、
負の静電気は−Ｖｆのレベルまで充電される。
【０１２５】この図２４に示す構成に従えば、外部端子
１に与えられた静電気を高速で放電することができる。
このとき、比較的低い接合ブレークダウン電圧で放電が
行なわれるため、確実に、静電気などの異常電圧が、内
部回路２に対し悪影響を及ぼすのを防止することができ
る。
１に与えられた静電気を高速で放電することができる。
このとき、比較的低い接合ブレークダウン電圧で放電が
行なわれるため、確実に、静電気などの異常電圧が、内
部回路２に対し悪影響を及ぼすのを防止することができ
る。
【０１２６】［適用例２］図２５は、この発明に従う保
護素子の第２の適用例を示す図である。図２５に示す構
成においては、実施の形態４に従って生成されたＰＮ接
合ダイオードＤＰ１およびＤＰ２が用いられる。ＰＮダ
イオードＤＰ２は、カソードが電源ノードＶｃｃに接続
され、アノードが信号配線１１に接続される。ＰＮダイ
オードＤＰ１は、そのカソードが配線１１に接続され、
そのアノードが接地電圧ノードＶｓｓに接続される。
護素子の第２の適用例を示す図である。図２５に示す構
成においては、実施の形態４に従って生成されたＰＮ接
合ダイオードＤＰ１およびＤＰ２が用いられる。ＰＮダ
イオードＤＰ２は、カソードが電源ノードＶｃｃに接続
され、アノードが信号配線１１に接続される。ＰＮダイ
オードＤＰ１は、そのカソードが配線１１に接続され、
そのアノードが接地電圧ノードＶｓｓに接続される。
【０１２７】正の異常電圧（静電気）が印加されたとき
には、ＰＮダイオードＤＰ１が、接合ブレークダウンを
生じ、この外部端子１における大きな正の電圧を接地電
圧レベルへ放電する。対照的に、このダイオードＤＰ２
が、ダイオードＤＰ１の放電により小さくされた電圧を
電源ノードＶｃｃへ放電する。したがって、この信号配
線１１の正の高電圧は、Ｖｃｃ＋Ｖｆレベルにまで放電
される。
には、ＰＮダイオードＤＰ１が、接合ブレークダウンを
生じ、この外部端子１における大きな正の電圧を接地電
圧レベルへ放電する。対照的に、このダイオードＤＰ２
が、ダイオードＤＰ１の放電により小さくされた電圧を
電源ノードＶｃｃへ放電する。したがって、この信号配
線１１の正の高電圧は、Ｖｃｃ＋Ｖｆレベルにまで放電
される。
【０１２８】負の静電気が印加されたとき、ＰＮダイオ
ードＤＰ２の接合ブレークダウンにより、この負の静電
気が電源ノードへ放電される。次いで、ＰＮダイオード
ＤＰ１が、この負の静電気を接地電位Ｖｓｓレベルへ充
電する。したがって信号配線１１の電位は、ダイオード
ＤＰ１により、接地電圧Ｖｓｓ−Ｖｆの電圧レベルにま
で放電される。ここで、Ｖｆは、ＰＮダイオードＤＰ
１，ＤＰ２のＰＮ接合の順方向降下電圧を示す。
ードＤＰ２の接合ブレークダウンにより、この負の静電
気が電源ノードへ放電される。次いで、ＰＮダイオード
ＤＰ１が、この負の静電気を接地電位Ｖｓｓレベルへ充
電する。したがって信号配線１１の電位は、ダイオード
ＤＰ１により、接地電圧Ｖｓｓ−Ｖｆの電圧レベルにま
で放電される。ここで、Ｖｆは、ＰＮダイオードＤＰ
１，ＤＰ２のＰＮ接合の順方向降下電圧を示す。
【０１２９】［適用例３］図２６は、この発明の保護素
子の第３の適用例の構成を示す図である。図２６におい
ては、信号配線１１と接地ノードの間にＭＯＳトランジ
スタＱＴ１が接続され、配線１１と電源ノードの間にＭ
ＯＳトランジスタＱＴ２が接続される。これらのＭＯＳ
トランジスタＱＴ１およびＱＴ２は、そのソース／ドレ
イン領域ならびにチャネル領域に対しＰ型不純物イオン
の注入が行なわれている（図２３（Ｂ）参照）。
子の第３の適用例の構成を示す図である。図２６におい
ては、信号配線１１と接地ノードの間にＭＯＳトランジ
スタＱＴ１が接続され、配線１１と電源ノードの間にＭ
ＯＳトランジスタＱＴ２が接続される。これらのＭＯＳ
トランジスタＱＴ１およびＱＴ２は、そのソース／ドレ
イン領域ならびにチャネル領域に対しＰ型不純物イオン
の注入が行なわれている（図２３（Ｂ）参照）。
【０１３０】ＭＯＳトランジスタＱＴ１およびＱＴ２の
ゲートはそれぞれ抵抗素子ＲＴ１およびＲＴ２を介して
接地ノードに接続される。抵抗素子ＲＤ１およびＲＤ２
は、外部端子１に静電気が印加されたとき、この静電気
が、ＭＯＳトランジスタＱＴ１およびＱＴ２のゲート容
量を介してそのゲートに伝達されるのを遅くする。これ
により、ＭＯＳトランジスタＱＴ１およびＱＴ２の静電
気（異常電圧）印加時におけるゲート絶縁膜の破壊を防
止する。
ゲートはそれぞれ抵抗素子ＲＴ１およびＲＴ２を介して
接地ノードに接続される。抵抗素子ＲＤ１およびＲＤ２
は、外部端子１に静電気が印加されたとき、この静電気
が、ＭＯＳトランジスタＱＴ１およびＱＴ２のゲート容
量を介してそのゲートに伝達されるのを遅くする。これ
により、ＭＯＳトランジスタＱＴ１およびＱＴ２の静電
気（異常電圧）印加時におけるゲート絶縁膜の破壊を防
止する。
【０１３１】この図２６に示す配置においては、ＭＯＳ
トランジスタＱＴ１およびＱＴ２は、寄生バイポーラト
ランジスタのコレクタ端子が信号配線１１に接続され
る。外部端子１に正の異常電圧（静電気）が印加される
と、ＭＯＳトランジスタＱＴ１およびＱＴ２において接
合ブレークダウンが生じ、異常電圧を放電し、最終的に
ＭＯＳトランジスタＱＴ１が接地電位レベル（Ｖｆレベ
ル）にまで放電する。負の静電気（異常電圧）の印加時
においては、ＭＯＳトランジスタＱＴ１およびＱＴ２の
基板領域が接地電圧レベルに接続されており、したがっ
て、ＰＮ接合が導通し、基板領域から信号配線１１へ電
流が流れる。それにより、ＭＯＳトランジスタＱＴ２の
基板領域の電位、すなわち寄生バイポーラトランジスタ
のベースに電流が流れ、その寄生バイポーラトランジス
タがオン状態となり、負の異常電圧を、高速で接地電圧
レベル（−Ｖｆレベル）にまで放電する（充電する）。
なお、この図２６に示すＭＯＳトランジスタＱＴ１およ
びＱＴ２のチャネル領域へは、Ｐ型不純物イオンが注入
されており、そのしきい値電圧が高くされており、通常
動作時におけるリーク電流が抑制されている。
トランジスタＱＴ１およびＱＴ２は、寄生バイポーラト
ランジスタのコレクタ端子が信号配線１１に接続され
る。外部端子１に正の異常電圧（静電気）が印加される
と、ＭＯＳトランジスタＱＴ１およびＱＴ２において接
合ブレークダウンが生じ、異常電圧を放電し、最終的に
ＭＯＳトランジスタＱＴ１が接地電位レベル（Ｖｆレベ
ル）にまで放電する。負の静電気（異常電圧）の印加時
においては、ＭＯＳトランジスタＱＴ１およびＱＴ２の
基板領域が接地電圧レベルに接続されており、したがっ
て、ＰＮ接合が導通し、基板領域から信号配線１１へ電
流が流れる。それにより、ＭＯＳトランジスタＱＴ２の
基板領域の電位、すなわち寄生バイポーラトランジスタ
のベースに電流が流れ、その寄生バイポーラトランジス
タがオン状態となり、負の異常電圧を、高速で接地電圧
レベル（−Ｖｆレベル）にまで放電する（充電する）。
なお、この図２６に示すＭＯＳトランジスタＱＴ１およ
びＱＴ２のチャネル領域へは、Ｐ型不純物イオンが注入
されており、そのしきい値電圧が高くされており、通常
動作時におけるリーク電流が抑制されている。
【０１３２】［適用例４］図２７は、この発明に従う保
護素子の第４の適用例の構成を示す図である。この図２
７に示す保護素子は、出力回路４０１からの出力信号を
出力信号配線４０４を介して受ける外部端子（データ出
力端子）４０２に対して設けられる。この出力回路４０
１は、電源ノードと接地ノードの間に直列に接続される
ｎチャネルＭＯＳトランジスタＯＱ２およびＯＱ３を含
む。これらのＭＯＳトランジスタＯＱ２およびＯＱ３の
ゲートへは、それぞれ内部からの信号（内部読出データ
に相当する信号）が与えられる。
護素子の第４の適用例の構成を示す図である。この図２
７に示す保護素子は、出力回路４０１からの出力信号を
出力信号配線４０４を介して受ける外部端子（データ出
力端子）４０２に対して設けられる。この出力回路４０
１は、電源ノードと接地ノードの間に直列に接続される
ｎチャネルＭＯＳトランジスタＯＱ２およびＯＱ３を含
む。これらのＭＯＳトランジスタＯＱ２およびＯＱ３の
ゲートへは、それぞれ内部からの信号（内部読出データ
に相当する信号）が与えられる。
【０１３３】保護回路は、出力信号配線４０４と電源ノ
ードの間に設けられるＮＰＮラテラルトランジスタＱＴ
３と、出力信号配線４０４と接地ノードの間に設けられ
るＮＰＮラテラルトランジスタＱＴ４を含む。ＮＰＮラ
テラルトランジスタＱＴ３は、そのエミッタ領域が電源
ノードに接続されてそのコレクタ領域が出力信号配線４
０４に接続される。ベース領域は、基板領域４００ａに
相当する。一方、ＮＰＮラテラルトランジスタＱＴ４
は、そのコレクタ領域が出力信号配線４０４に接続さ
れ、そのエミッタ領域が接地ノードに接続される。ベー
ス領域は基板領域４００ｂに相当する。
ードの間に設けられるＮＰＮラテラルトランジスタＱＴ
３と、出力信号配線４０４と接地ノードの間に設けられ
るＮＰＮラテラルトランジスタＱＴ４を含む。ＮＰＮラ
テラルトランジスタＱＴ３は、そのエミッタ領域が電源
ノードに接続されてそのコレクタ領域が出力信号配線４
０４に接続される。ベース領域は、基板領域４００ａに
相当する。一方、ＮＰＮラテラルトランジスタＱＴ４
は、そのコレクタ領域が出力信号配線４０４に接続さ
れ、そのエミッタ領域が接地ノードに接続される。ベー
ス領域は基板領域４００ｂに相当する。
【０１３４】この図２７に示す構成においては、通常動
作時においては、出力信号配線４０４の電位振幅は、Ｖ
ｃｃである（接地電圧Ｖｓｓを０Ｖとする）。この状態
において、ＮＰＮラテラルトランジスタＱＴ３およびＱ
Ｔ４において、接合ブレークダウンは生じないため、オ
フ状態を維持する。したがって、出力信号配線４０４に
現れた信号が外部端子（データ出力端子）４０２へ伝達
される。
作時においては、出力信号配線４０４の電位振幅は、Ｖ
ｃｃである（接地電圧Ｖｓｓを０Ｖとする）。この状態
において、ＮＰＮラテラルトランジスタＱＴ３およびＱ
Ｔ４において、接合ブレークダウンは生じないため、オ
フ状態を維持する。したがって、出力信号配線４０４に
現れた信号が外部端子（データ出力端子）４０２へ伝達
される。
【０１３５】外部端子４０２に正の静電気が（異常電
圧）が印加されると、ＮＰＮラテラルトランジスタＱＴ
３およびＱＴ４のコレクタ領域において、接合ブレーク
ダウンが生じ、この正の異常電圧（静電気）が放電され
る。最終的に、この正の静電気は、ＮＰＮラテラルトラ
ンジスタＱＴ４にしたがって接地電圧Ｖｓｓレベル（正
確には、Ｖｓｓ＋Ｖｆレベル）にまで放電される。
圧）が印加されると、ＮＰＮラテラルトランジスタＱＴ
３およびＱＴ４のコレクタ領域において、接合ブレーク
ダウンが生じ、この正の異常電圧（静電気）が放電され
る。最終的に、この正の静電気は、ＮＰＮラテラルトラ
ンジスタＱＴ４にしたがって接地電圧Ｖｓｓレベル（正
確には、Ｖｓｓ＋Ｖｆレベル）にまで放電される。
【０１３６】一方、外部端子４０２に対し、負の静電気
（異常電圧）が印加された場合、ＮＰＮラテラルトラン
ジスタＱＴ３およびＱＴ４の基板領域４００ａおよび４
００ｂから、コレクタ領域へ電流が流れる。このとき、
基板領域４００ａおよび４００ｂの電位はこの電流によ
り低下し、コレクタがエミッタとして作用して順方向に
バイアスされ、ラテラルトランジスタＱＴ３，ＱＴ４が
オン状態となる。したがって、この状態においては、基
板領域とコレクタ領域の間のＰＮ接合が順方向にバイア
スされて負の静電気（異常電圧）が吸収されかつラテラ
ルトランジスタＱＴ３，ＱＴ４により充電される。
（異常電圧）が印加された場合、ＮＰＮラテラルトラン
ジスタＱＴ３およびＱＴ４の基板領域４００ａおよび４
００ｂから、コレクタ領域へ電流が流れる。このとき、
基板領域４００ａおよび４００ｂの電位はこの電流によ
り低下し、コレクタがエミッタとして作用して順方向に
バイアスされ、ラテラルトランジスタＱＴ３，ＱＴ４が
オン状態となる。したがって、この状態においては、基
板領域とコレクタ領域の間のＰＮ接合が順方向にバイア
スされて負の静電気（異常電圧）が吸収されかつラテラ
ルトランジスタＱＴ３，ＱＴ４により充電される。
【０１３７】［適用例５］図２８は、この発明の保護素
子の第５の適用例を示す図である。図２８に示す構成に
おいては、出力信号配線４０４と電源ノードの間に、こ
の発明に従うＰＮダイオードＤＰ３が接続され、出力信
号配線４０４と接地ノードの間に、この発明に従うＰＮ
ダイオードＤＰ４が接続される。ＰＮダイオードＤＰ３
は、そのカソードが電源ノードＶｃｃに接続され、その
アノードが出力信号配線４０４に接続される。ダイオー
ドＤＰ４は、そのカソードが出力信号配線４０４に接続
されかつそのアノードが接地ノードに接続される。これ
らのダイオードＤＰ３およびＤＰ４のカソード領域に、
この発明に従って、メモリセルトランジスタのしきい値
調整と同一製造工程でＰ型不純物がイオン注入されてい
る。
子の第５の適用例を示す図である。図２８に示す構成に
おいては、出力信号配線４０４と電源ノードの間に、こ
の発明に従うＰＮダイオードＤＰ３が接続され、出力信
号配線４０４と接地ノードの間に、この発明に従うＰＮ
ダイオードＤＰ４が接続される。ＰＮダイオードＤＰ３
は、そのカソードが電源ノードＶｃｃに接続され、その
アノードが出力信号配線４０４に接続される。ダイオー
ドＤＰ４は、そのカソードが出力信号配線４０４に接続
されかつそのアノードが接地ノードに接続される。これ
らのダイオードＤＰ３およびＤＰ４のカソード領域に、
この発明に従って、メモリセルトランジスタのしきい値
調整と同一製造工程でＰ型不純物がイオン注入されてい
る。
【０１３８】正の静電気が印加された場合には、ダイオ
ードＤＰ３が導通し、この正の静電気を電源ノードへ放
電するとともに、ダイオードＤＰ４の接合ブレークダウ
ンにより、大きな電流で、この正の静電気（異常電圧）
を接地ノードへ放電する。最終的には、外部端子４０２
に与えられた正の静電気（異常電圧）は、ダイオードＤ
Ｐ３により、Ｖｆ＋Ｖｃｃの電圧レベルにまで放電され
る（Ｖｆは、ダイオードＤＰ３のＰＮ接合の順方向降下
電圧）。一方、負のサージ電圧が印加された場合、ダイ
オードＤＰ４が導通し、接地ノードからこの出力信号線
４０４へ電流を供給するとともに、ダイオードＤＰ３の
カソード／アノード間の接合ブレークダウンにより、こ
の外部端子４０２に生じた負の静電気（異常電圧）に対
し電源ノードＶｃｃから電流を供給してこの負の静電気
（異常電圧）を吸収する。この負の静電気（異常電圧）
は、ダイオードＤＰ４により、−Ｖｆレベルにまで放電
される。
ードＤＰ３が導通し、この正の静電気を電源ノードへ放
電するとともに、ダイオードＤＰ４の接合ブレークダウ
ンにより、大きな電流で、この正の静電気（異常電圧）
を接地ノードへ放電する。最終的には、外部端子４０２
に与えられた正の静電気（異常電圧）は、ダイオードＤ
Ｐ３により、Ｖｆ＋Ｖｃｃの電圧レベルにまで放電され
る（Ｖｆは、ダイオードＤＰ３のＰＮ接合の順方向降下
電圧）。一方、負のサージ電圧が印加された場合、ダイ
オードＤＰ４が導通し、接地ノードからこの出力信号線
４０４へ電流を供給するとともに、ダイオードＤＰ３の
カソード／アノード間の接合ブレークダウンにより、こ
の外部端子４０２に生じた負の静電気（異常電圧）に対
し電源ノードＶｃｃから電流を供給してこの負の静電気
（異常電圧）を吸収する。この負の静電気（異常電圧）
は、ダイオードＤＰ４により、−Ｖｆレベルにまで放電
される。
【０１３９】通常動作時においては、出力信号配線４０
４の信号振幅は、電源電位Ｖｃｃレベルであり、ダイオ
ードＤＰ３およびＤＰ４はともにオフ状態を維持する
（ダイオードＤＰ４の接合ブレークダウンは生じな
い）。
４の信号振幅は、電源電位Ｖｃｃレベルであり、ダイオ
ードＤＰ３およびＤＰ４はともにオフ状態を維持する
（ダイオードＤＰ４の接合ブレークダウンは生じな
い）。
【０１４０】［適用例６］図２９は、この発明の保護素
子の第６の適用例の構成を示す図である。図２９に示す
構成においては、出力回路４０１の出力段のトランジス
タとして、この発明に従うＭＯＳトランジスタＯＱＴ１
およびＯＱＴ２が設けられる。ＭＯＳトランジスタＯＱ
Ｔ１は、電源ノードと出力信号配線４０４の間に接続さ
れ、ＭＯＳトランジスタＯＱＴ２が、出力信号配線４０
４と接地ノードの間に接続される。これらのＭＯＳトラ
ンジスタＯＱＴ１およびＯＱＴ２のゲートへは、それぞ
れ内部からの信号（内部読出データに相当する信号）が
与えられる。これらのＭＯＳトランジスタＯＱＴ１およ
びＯＱＴ２は、ソースおよびドレイン領域に対してのみ
イオン注入が行なわれており、チャネル領域に対しては
イオン注入が行なわれていない。したがって、ＭＯＳト
ランジスタＯＱＴ１およびＯＱＴ２は、周辺回路の他の
ＭＯＳトランジスタと同じしきい値電圧を有する。した
がって、これらのＭＯＳトランジスタＯＱＴ１およびＯ
ＱＴ２を出力回路４０１の出力段に用いても、その低し
きい値電圧により高速で動作する。一方、ＭＯＳトラン
ジスタＯＱＴ１およびＯＱＴ２は、そのソース／ドレイ
ン領域にＰ型イオンが注入されており、これらのソース
／ドレイン領域と基板領域との間の接合ブレークダウン
電圧は比較的小さくされている。したがって、外部端子
４０２において静電気が印加された場合、ＭＯＳトラン
ジスタＯＱＴ１およびＯＱＴ２の寄生バイポーラトラン
ジスタが導通し、この静電気を電源ノードまたは接地ノ
ードへ放電する。この場合、ＭＯＳトランジスタＯＱＴ
１およびＯＱＴ２の基板領域は、接地電圧レベルに接続
される。正および負のいずれの静電気（異常電圧）が外
部端子４０２に印加されても、ＭＯＳトランジスタＯＱ
Ｔ１およびＯＱＴ２の寄生バイポーラトランジスタが導
通し、その静電気の吸収が行なわれる。
子の第６の適用例の構成を示す図である。図２９に示す
構成においては、出力回路４０１の出力段のトランジス
タとして、この発明に従うＭＯＳトランジスタＯＱＴ１
およびＯＱＴ２が設けられる。ＭＯＳトランジスタＯＱ
Ｔ１は、電源ノードと出力信号配線４０４の間に接続さ
れ、ＭＯＳトランジスタＯＱＴ２が、出力信号配線４０
４と接地ノードの間に接続される。これらのＭＯＳトラ
ンジスタＯＱＴ１およびＯＱＴ２のゲートへは、それぞ
れ内部からの信号（内部読出データに相当する信号）が
与えられる。これらのＭＯＳトランジスタＯＱＴ１およ
びＯＱＴ２は、ソースおよびドレイン領域に対してのみ
イオン注入が行なわれており、チャネル領域に対しては
イオン注入が行なわれていない。したがって、ＭＯＳト
ランジスタＯＱＴ１およびＯＱＴ２は、周辺回路の他の
ＭＯＳトランジスタと同じしきい値電圧を有する。した
がって、これらのＭＯＳトランジスタＯＱＴ１およびＯ
ＱＴ２を出力回路４０１の出力段に用いても、その低し
きい値電圧により高速で動作する。一方、ＭＯＳトラン
ジスタＯＱＴ１およびＯＱＴ２は、そのソース／ドレイ
ン領域にＰ型イオンが注入されており、これらのソース
／ドレイン領域と基板領域との間の接合ブレークダウン
電圧は比較的小さくされている。したがって、外部端子
４０２において静電気が印加された場合、ＭＯＳトラン
ジスタＯＱＴ１およびＯＱＴ２の寄生バイポーラトラン
ジスタが導通し、この静電気を電源ノードまたは接地ノ
ードへ放電する。この場合、ＭＯＳトランジスタＯＱＴ
１およびＯＱＴ２の基板領域は、接地電圧レベルに接続
される。正および負のいずれの静電気（異常電圧）が外
部端子４０２に印加されても、ＭＯＳトランジスタＯＱ
Ｔ１およびＯＱＴ２の寄生バイポーラトランジスタが導
通し、その静電気の吸収が行なわれる。
【０１４１】［適用例７］図３０は、この発明の保護素
子の第７の適用例の構成を示す図である。図３０に示す
構成においては、電源電圧Ｖｃｃを伝達する電線線４１
１と接地電圧Ｖｓｓを伝達する接地線４１２の間にＮＰ
ＮラテラルトランジスタＱＴ５が設けられる。このトラ
ンジスタＱＴ５は、コレクタ領域が電源線４１１に接続
され、エミッタ領域が接地線４１２に接続される。ベー
ス領域は、基板領域４００により形成される。この図３
０に示す構成においては、電源線４１１に正の静電気
（異常電圧）が印加されたとき、このＮＰＮラテラルト
ランジスタＱＴ５のコレクタ領域において接合ブレーク
ダウンが生じ、トランジスタＱＴ５が導通し、電源線４
１１に生じた正の静電気が高速で接地線４１２へ放電さ
れる。接地線４１２上の正の静電気および電源線４１１
上の負の静電気は基板領域４００により吸収される。
子の第７の適用例の構成を示す図である。図３０に示す
構成においては、電源電圧Ｖｃｃを伝達する電線線４１
１と接地電圧Ｖｓｓを伝達する接地線４１２の間にＮＰ
ＮラテラルトランジスタＱＴ５が設けられる。このトラ
ンジスタＱＴ５は、コレクタ領域が電源線４１１に接続
され、エミッタ領域が接地線４１２に接続される。ベー
ス領域は、基板領域４００により形成される。この図３
０に示す構成においては、電源線４１１に正の静電気
（異常電圧）が印加されたとき、このＮＰＮラテラルト
ランジスタＱＴ５のコレクタ領域において接合ブレーク
ダウンが生じ、トランジスタＱＴ５が導通し、電源線４
１１に生じた正の静電気が高速で接地線４１２へ放電さ
れる。接地線４１２上の正の静電気および電源線４１１
上の負の静電気は基板領域４００により吸収される。
【０１４２】［適用例８］図３１は、この発明に従う保
護素子の第８の適用例の構成を示す図である。図３１に
示す構成においては、この発明に従うＰＮダイオードＤ
Ｐ５が電源線４１１と接地線４１２の間に接続される。
ダイオードＤＰ５は、カソードが電源線４１１に接続さ
れ、アノードが接地線４１２に接続される。カソード領
域に対し、接合ブレークダウン電圧低下のためのＰ型不
純物イオンが注入されている。この図３１に示す構成に
おいても、電源線４１１に正の静電気（異常電圧）が印
加されたとき、ダイオードＤＰ５のカソード／アノード
間のＰＮ接合にブレークダウンが生じ、この電源線４１
１上の正の静電気（異常電圧）が接地線４１２に放電さ
れる。
護素子の第８の適用例の構成を示す図である。図３１に
示す構成においては、この発明に従うＰＮダイオードＤ
Ｐ５が電源線４１１と接地線４１２の間に接続される。
ダイオードＤＰ５は、カソードが電源線４１１に接続さ
れ、アノードが接地線４１２に接続される。カソード領
域に対し、接合ブレークダウン電圧低下のためのＰ型不
純物イオンが注入されている。この図３１に示す構成に
おいても、電源線４１１に正の静電気（異常電圧）が印
加されたとき、ダイオードＤＰ５のカソード／アノード
間のＰＮ接合にブレークダウンが生じ、この電源線４１
１上の正の静電気（異常電圧）が接地線４１２に放電さ
れる。
【０１４３】この図３１に示すように電源線４１１に対
し、保護素子を設けておくことにより、電源線４１１に
生じた正の静電気を高速で吸収することができ、内部回
路が、この電源線上に生じた静電気（異常電圧）により
破壊されるのを防止することができる。
し、保護素子を設けておくことにより、電源線４１１に
生じた正の静電気を高速で吸収することができ、内部回
路が、この電源線上に生じた静電気（異常電圧）により
破壊されるのを防止することができる。
【０１４４】なお、接地線４１２に負の静電気（異常電
圧）が印加されたときにおいても、基板領域で吸収され
るが、このダイオードＤＰ５のカソード／アノード間の
逆バイアス電圧が接合ブレークダウン電圧を超えると、
このダイオードＤＰ５において接合ブレークダウンが生
じ、電源線４１１から接地線４１２へ電流が流れ、この
負の静電気（異常電圧）が吸収される。
圧）が印加されたときにおいても、基板領域で吸収され
るが、このダイオードＤＰ５のカソード／アノード間の
逆バイアス電圧が接合ブレークダウン電圧を超えると、
このダイオードＤＰ５において接合ブレークダウンが生
じ、電源線４１１から接地線４１２へ電流が流れ、この
負の静電気（異常電圧）が吸収される。
【０１４５】［適用例９］図３２は、この発明に従う保
護素子の第９の適用例の構成を示す図である。図３２に
おいて、この発明に従って形成されたＭＯＳトランジス
タＱＴ６が電源線４１１と接地線４１２の間に結合され
る。ＭＯＳトランジスタＱＴ６は、その一方導通ノード
が電源線４１１に接続され、その他方導通ノードが接地
線４１２に接続される。ゲートは、抵抗素子ＲＴを介し
て接地線４１２に接続される。この抵抗素子ＲＴは、電
源線４１１および接地線４１２における大きなサージ電
圧が印加されたときにおいても、このゲート電極層への
高電界の印加を遅延し、ゲート絶縁膜の破壊を防止す
る。
護素子の第９の適用例の構成を示す図である。図３２に
おいて、この発明に従って形成されたＭＯＳトランジス
タＱＴ６が電源線４１１と接地線４１２の間に結合され
る。ＭＯＳトランジスタＱＴ６は、その一方導通ノード
が電源線４１１に接続され、その他方導通ノードが接地
線４１２に接続される。ゲートは、抵抗素子ＲＴを介し
て接地線４１２に接続される。この抵抗素子ＲＴは、電
源線４１１および接地線４１２における大きなサージ電
圧が印加されたときにおいても、このゲート電極層への
高電界の印加を遅延し、ゲート絶縁膜の破壊を防止す
る。
【０１４６】この図３２に示す構成において、電源線４
１１に正の静電気が印加されたとき、ＭＯＳトランジス
タＱＴ６のドレイン（一方導通ノード）において、接合
ブレークダウンが生じ、寄生ＮＰＮラテラルトランジス
タが導通し、電源線４１１から接地線４１２へ電流が流
れ、高速でこの静電気が吸収される（このとき、また基
板領域に対しても電流が流れる）。一方、接地線４１２
に負の静電気（異常電圧）が印加されたとき、ＭＯＳト
ランジスタＱＴ６のソース領域（一方導通ノード）の電
位が低下しても、基板領域の電位も同様低下するため、
この部分における接合ブレークダウンが生じない。しか
しながら、基板領域の電位が低下すると、電源電圧Ｖｃ
ｃを受ける他方導通ノード（ドレイン電極ノード）と基
板領域の間に接合ブレークダウンが生じ、この電源線４
１１から基板領域へ電流が流れ、またこの基板領域から
一方導通ノードへ電流が流れ、従って接地線４１２の負
の静電気が吸収される（ここで、ＭＯＳトランジスタＱ
Ｔ６の基板領域は、接地線４１２に接続されている）。
１１に正の静電気が印加されたとき、ＭＯＳトランジス
タＱＴ６のドレイン（一方導通ノード）において、接合
ブレークダウンが生じ、寄生ＮＰＮラテラルトランジス
タが導通し、電源線４１１から接地線４１２へ電流が流
れ、高速でこの静電気が吸収される（このとき、また基
板領域に対しても電流が流れる）。一方、接地線４１２
に負の静電気（異常電圧）が印加されたとき、ＭＯＳト
ランジスタＱＴ６のソース領域（一方導通ノード）の電
位が低下しても、基板領域の電位も同様低下するため、
この部分における接合ブレークダウンが生じない。しか
しながら、基板領域の電位が低下すると、電源電圧Ｖｃ
ｃを受ける他方導通ノード（ドレイン電極ノード）と基
板領域の間に接合ブレークダウンが生じ、この電源線４
１１から基板領域へ電流が流れ、またこの基板領域から
一方導通ノードへ電流が流れ、従って接地線４１２の負
の静電気が吸収される（ここで、ＭＯＳトランジスタＱ
Ｔ６の基板領域は、接地線４１２に接続されている）。
【０１４７】このときまた抵抗素子ＲＴにより、このＭ
ＯＳトランジスタＱＴ６のゲート電位低下が遅れていれ
ば、ＭＯＳトランジスタＱＴ６のゲート−ソース間が順
方向にバイアスされてＭＯＳトランジスタＱＴ６がオン
し、電源線４１１から接地線４１２へ電流が供給され
る。これにより、高速で負の静電気を吸収することがで
きる。
ＯＳトランジスタＱＴ６のゲート電位低下が遅れていれ
ば、ＭＯＳトランジスタＱＴ６のゲート−ソース間が順
方向にバイアスされてＭＯＳトランジスタＱＴ６がオン
し、電源線４１１から接地線４１２へ電流が供給され
る。これにより、高速で負の静電気を吸収することがで
きる。
【０１４８】なお、上述の実施の形態においては、エミ
ッタ領域とコレクタ領域とがフィールド酸化膜（フィー
ルド絶縁膜）により分離されるＮＰＮラテラルトランジ
スタにおいては、このフィールド絶縁膜上には、ゲート
電極層は設けられていないが、このフィールド絶縁膜上
にゲート電極層が設けられ、ＮＰＮラテラルトランジス
タが、いわゆる「フィールドトランジスタ」として利用
されても同様の効果を得ることができる。
ッタ領域とコレクタ領域とがフィールド酸化膜（フィー
ルド絶縁膜）により分離されるＮＰＮラテラルトランジ
スタにおいては、このフィールド絶縁膜上には、ゲート
電極層は設けられていないが、このフィールド絶縁膜上
にゲート電極層が設けられ、ＮＰＮラテラルトランジス
タが、いわゆる「フィールドトランジスタ」として利用
されても同様の効果を得ることができる。
【０１４９】また、先の実施の形態においては、アルミ
ニウム配線が直接不純物領域に接続されているが、製造
工程中でのアルミアロイスパイクによる問題を解消する
ために、チタンナイドライドＴｉＮまたはチタンタング
ステンＴｉＷ，ＴｉＮ／Ｔｉ，ＴｉＷ／Ｔｉなどのバリ
アメタルがコンタクト孔部の不純物領域上に設けられる
配線構造であっても同様の効果が得られる。
ニウム配線が直接不純物領域に接続されているが、製造
工程中でのアルミアロイスパイクによる問題を解消する
ために、チタンナイドライドＴｉＮまたはチタンタング
ステンＴｉＷ，ＴｉＮ／Ｔｉ，ＴｉＷ／Ｔｉなどのバリ
アメタルがコンタクト孔部の不純物領域上に設けられる
配線構造であっても同様の効果が得られる。
【０１５０】
【発明の効果】請求項１に係る発明に従えば、外部端子
に印加される異常電圧から内部回路を保護するための保
護装置を、第１の導電型の半導体基板領域と第１の外部
端子に電気的に接続されかつ第２導電型の第１の不純物
領域と、この第１の不純物領域と半導体基板領域との間
に第１の不純物領域を取囲むように形成されかつ半導体
基板領域よりも高い不純物濃度を有する第１導電型の第
２の不純物領域と、この半導体基板領域表面に第１およ
び第２の不純物領域と離れて形成され、第２の外部端子
に電気的に接続される第３の不純物領域とで構成したた
め、この第１の不純物領域と半導体基板領域の間に形成
されるＰＮ接合のブレークダウン電圧を低減することが
でき、この接合ブレークダウン電圧による発熱量を低減
することができ、アルミニウム配線のアルミニウムの不
純物領域への拡散によるアロイスパイクの成長を抑制す
ることができ、接合破壊、接合リークおよびシリコンノ
ジュールの半導体領域への生成などを抑制することがで
き、信頼性の高い保護装置を実現することができる。
に印加される異常電圧から内部回路を保護するための保
護装置を、第１の導電型の半導体基板領域と第１の外部
端子に電気的に接続されかつ第２導電型の第１の不純物
領域と、この第１の不純物領域と半導体基板領域との間
に第１の不純物領域を取囲むように形成されかつ半導体
基板領域よりも高い不純物濃度を有する第１導電型の第
２の不純物領域と、この半導体基板領域表面に第１およ
び第２の不純物領域と離れて形成され、第２の外部端子
に電気的に接続される第３の不純物領域とで構成したた
め、この第１の不純物領域と半導体基板領域の間に形成
されるＰＮ接合のブレークダウン電圧を低減することが
でき、この接合ブレークダウン電圧による発熱量を低減
することができ、アルミニウム配線のアルミニウムの不
純物領域への拡散によるアロイスパイクの成長を抑制す
ることができ、接合破壊、接合リークおよびシリコンノ
ジュールの半導体領域への生成などを抑制することがで
き、信頼性の高い保護装置を実現することができる。
【０１５１】請求項２に係る発明に従えば、この第１お
よび第２の不純物領域の間に第１の不純物領域の不純物
濃度よりも低い不純物濃度を有する第４の不純物領域を
形成したため、この第１の不純物領域と第２の不純物領
域の間の空乏層に印加される電界を緩和することがで
き、接合ブレークダウン電圧を低減しつつＰＮ接合の破
壊を防止することができる。
よび第２の不純物領域の間に第１の不純物領域の不純物
濃度よりも低い不純物濃度を有する第４の不純物領域を
形成したため、この第１の不純物領域と第２の不純物領
域の間の空乏層に印加される電界を緩和することがで
き、接合ブレークダウン電圧を低減しつつＰＮ接合の破
壊を防止することができる。
【０１５２】請求項３に係る発明に従えば、第３の不純
物領域は第２の導電型の不純物領域で構成し、この第３
の不純物領域を取囲むように基板領域よりも不純物濃度
の高い第４の不純物領域をさらに形成したため、この保
護装置を、ラテラルトランジスタまたは寄生バイポーラ
トランジスタを有する構成とし、これらを異常電圧発生
時に導通させることができ、大きな電流増幅率により、
高速でこの異常電圧を吸収することができる。
物領域は第２の導電型の不純物領域で構成し、この第３
の不純物領域を取囲むように基板領域よりも不純物濃度
の高い第４の不純物領域をさらに形成したため、この保
護装置を、ラテラルトランジスタまたは寄生バイポーラ
トランジスタを有する構成とし、これらを異常電圧発生
時に導通させることができ、大きな電流増幅率により、
高速でこの異常電圧を吸収することができる。
【０１５３】請求項４に係る発明に従えば、第３および
第４の不純物領域の間に、この第３の不純物領域よりも
低い不純物濃度を有する第２導電型の第５の不純物領域
を設けたため、この第３の不純物領域においても、空乏
層に印加される電界を緩和することができ、この第３の
不純物領域の異常電圧印加時における接合破壊を防止す
ることができる。
第４の不純物領域の間に、この第３の不純物領域よりも
低い不純物濃度を有する第２導電型の第５の不純物領域
を設けたため、この第３の不純物領域においても、空乏
層に印加される電界を緩和することができ、この第３の
不純物領域の異常電圧印加時における接合破壊を防止す
ることができる。
【０１５４】請求項５に係る発明に従えば、第３の不純
物領域を、この半導体基板領域の不純物濃度よりも不純
物濃度の高い第１導電型の不純物領域で構成したため、
ＰＮ接合ダイオードで構成される保護装置を実現するこ
とができ、同様、接合ブレークダウン電圧の低い保護装
置を実現することができる。
物領域を、この半導体基板領域の不純物濃度よりも不純
物濃度の高い第１導電型の不純物領域で構成したため、
ＰＮ接合ダイオードで構成される保護装置を実現するこ
とができ、同様、接合ブレークダウン電圧の低い保護装
置を実現することができる。
【０１５５】請求項６に係る発明に従えば、第１および
第３の不純物領域の間に、半導体基板領域表面に厚い絶
縁膜を形成したいるため、この第１および第３の不純物
領域それぞれをコレクタ／エミッタとするラテラルバイ
ポーラトランジスタを形成することができ、このラテラ
ルトバイポーラトランジスタの大きな電流増幅率により
高速で異常電圧を吸収することができる。
第３の不純物領域の間に、半導体基板領域表面に厚い絶
縁膜を形成したいるため、この第１および第３の不純物
領域それぞれをコレクタ／エミッタとするラテラルバイ
ポーラトランジスタを形成することができ、このラテラ
ルトバイポーラトランジスタの大きな電流増幅率により
高速で異常電圧を吸収することができる。
【０１５６】請求項７に係る発明に従えば、第１および
第３の不純物領域の間の半導体基板領域表面上に絶縁膜
を介してゲート電極層を形成しているため、ＭＯＳトラ
ンジスタの寄生バイポーラトランジスタを利用した保護
装置を実現することができる。
第３の不純物領域の間の半導体基板領域表面上に絶縁膜
を介してゲート電極層を形成しているため、ＭＯＳトラ
ンジスタの寄生バイポーラトランジスタを利用した保護
装置を実現することができる。
【０１５７】請求項８に係る発明に従えば、第１および
第２の外部端子の一方は、電源電圧および接地電圧の一
方を受け、他方は入力信号および出力信号の一方を受け
ており、この第１および第２外部端子の他方端子へ外部
から与えられる異常電圧（静電気）を確実に一方の外部
端子により吸収することができる。
第２の外部端子の一方は、電源電圧および接地電圧の一
方を受け、他方は入力信号および出力信号の一方を受け
ており、この第１および第２外部端子の他方端子へ外部
から与えられる異常電圧（静電気）を確実に一方の外部
端子により吸収することができる。
【０１５８】請求項９に係る発明に従えば、第１および
第２の外部端子の一方および他方は電源電圧および接地
電圧を受けており、確実に電源電圧供給線および接地電
圧供給線上に生じた異常電圧を吸収することができ、電
線線または接地線上の異常電圧による内部回路の破壊を
防止することができる。
第２の外部端子の一方および他方は電源電圧および接地
電圧を受けており、確実に電源電圧供給線および接地電
圧供給線上に生じた異常電圧を吸収することができ、電
線線または接地線上の異常電圧による内部回路の破壊を
防止することができる。
【０１５９】請求項１０に係る発明に従えば、ＭＯＳト
ランジスタのゲート電極層は内部回路からの信号を受
け、第１および第２の外部端子の一方は電源電圧および
接地電圧の一方を受け、さらに他方が信号出力を行なう
外部端子に接続されており、出力回路の出力段と保護装
置とを共用することができ、装置占有面積を低減するこ
とができる。
ランジスタのゲート電極層は内部回路からの信号を受
け、第１および第２の外部端子の一方は電源電圧および
接地電圧の一方を受け、さらに他方が信号出力を行なう
外部端子に接続されており、出力回路の出力段と保護装
置とを共用することができ、装置占有面積を低減するこ
とができる。
【０１６０】請求項１１に係る発明に従えば、このメモ
リセルに含まれるＭＯＳトランジスタのチャネル領域の
表面不純物濃度と第２の不純物領域の不純物濃度とが同
じであり、これらを同一製造工程で生成することがで
き、何ら製造工程を増加させることなく容易に接合ブレ
ークダウン電圧の低下された保護装置を実現することが
できる。
リセルに含まれるＭＯＳトランジスタのチャネル領域の
表面不純物濃度と第２の不純物領域の不純物濃度とが同
じであり、これらを同一製造工程で生成することがで
き、何ら製造工程を増加させることなく容易に接合ブレ
ークダウン電圧の低下された保護装置を実現することが
できる。
【０１６１】請求項１２に係る発明に従えば、ＭＯＳト
ランジスタのしきい値電圧調整のための不純物イオン注
入と同一工程で保護素子の少なくとも１個の接合部領域
ヘ同じ不純物イオンを注入するようにしているため、何
ら製造工程を増加させることなく、この保護素子の接合
部のブレークダウン電圧を調整することができる。この
とき、しきい値電圧調整が、メモリセルのＭＯＳトラン
ジスタのしきい値電圧を増加させるために行なわれる場
合、この接合部領域が高濃度ＰＮ接合となり、その接合
ブレークダウン電圧を低下させることができる。
ランジスタのしきい値電圧調整のための不純物イオン注
入と同一工程で保護素子の少なくとも１個の接合部領域
ヘ同じ不純物イオンを注入するようにしているため、何
ら製造工程を増加させることなく、この保護素子の接合
部のブレークダウン電圧を調整することができる。この
とき、しきい値電圧調整が、メモリセルのＭＯＳトラン
ジスタのしきい値電圧を増加させるために行なわれる場
合、この接合部領域が高濃度ＰＮ接合となり、その接合
ブレークダウン電圧を低下させることができる。
【０１６２】請求項１３に係る発明に従えば、保護素子
は、半導体基板領域に間をおいて形成される第２導電型
の第１および第２の不純物領域を含み、不純物イオン注
入は、これら第１および第２の不純物領域に対してのみ
行なわれるため、その保護素子のチャネル領域へのイオ
ン注入を行なっていないため、この保護素子がＭＯＳト
ランジスタで構成される場合、そのしきい値電圧を周辺
回路のＭＯＳトランジスタと同じとすることができ、こ
の保護素子を周辺回路としても用いることができ、回路
占有面積を低減することができる。
は、半導体基板領域に間をおいて形成される第２導電型
の第１および第２の不純物領域を含み、不純物イオン注
入は、これら第１および第２の不純物領域に対してのみ
行なわれるため、その保護素子のチャネル領域へのイオ
ン注入を行なっていないため、この保護素子がＭＯＳト
ランジスタで構成される場合、そのしきい値電圧を周辺
回路のＭＯＳトランジスタと同じとすることができ、こ
の保護素子を周辺回路としても用いることができ、回路
占有面積を低減することができる。
【０１６３】請求項１４に係る発明に従えば、この不純
物イオン注入は、第１および第２の不純物領域の間の基
板領域表面に対しても行なわれており、通常動作時の誤
動作を生じることなく確実にこの接合ブレークダウン電
圧が低減された保護素子を実現することができる。
物イオン注入は、第１および第２の不純物領域の間の基
板領域表面に対しても行なわれており、通常動作時の誤
動作を生じることなく確実にこの接合ブレークダウン電
圧が低減された保護素子を実現することができる。
【０１６４】請求項１５に係る発明に従えば、保護素子
は、第１導電型の不純物領域と第２導電型の不純物領域
とを含んでおり、この不純物イオン注入が、基板と同じ
導電型を有する不純物領域に対してのみ行なわれてお
り、ＰＮ接合ダイオードを保護素子として利用する場合
においても、その接合ブレークダウン電圧を確実にその
高濃度のＰＮ接合により低下させることができる。
は、第１導電型の不純物領域と第２導電型の不純物領域
とを含んでおり、この不純物イオン注入が、基板と同じ
導電型を有する不純物領域に対してのみ行なわれてお
り、ＰＮ接合ダイオードを保護素子として利用する場合
においても、その接合ブレークダウン電圧を確実にその
高濃度のＰＮ接合により低下させることができる。
【図１】 この発明に従う半導体装置の全体の構成を概
略的に示す図である。
略的に示す図である。
【図２】 図１に示す半導体装置のメモリセルアレイ部
の構成を具体的に示す図である。
の構成を具体的に示す図である。
【図３】 図２に示すメモリセルアレイ部の構成をより
具体的に示す図である。
具体的に示す図である。
【図４】 ＭＯＳトランジスタのテール電流特性を示す
図である。
図である。
【図５】 メモリセルトランジスタを低しきい値電圧の
メモリセルトランジスタで構成した場合の問題点を説明
するための図である。
メモリセルトランジスタで構成した場合の問題点を説明
するための図である。
【図６】 この発明の実施の形態１に従う半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図７】 この発明の実施の形態１に従う半導体装置の
第２の製造工程を示す図である。
第２の製造工程を示す図である。
【図８】 この発明の実施の形態１に従う半導体装置の
第３の製造工程を示す図である。
第３の製造工程を示す図である。
【図９】 この発明の実施の形態１に従う半導体装置の
第４の製造工程を示す図である。
第４の製造工程を示す図である。
【図１０】 この発明の実施の形態１に従う半導体装置
の第５の製造工程を示す図である。
の第５の製造工程を示す図である。
【図１１】 この発明の実施の形態１に従う半導体装置
の第６の製造工程を示す図である。
の第６の製造工程を示す図である。
【図１２】 この発明に従う半導体装置における不純物
イオン注入時における不純物イオンの基板表面における
分布を示す図である。
イオン注入時における不純物イオンの基板表面における
分布を示す図である。
【図１３】 この発明の実施の形態１に従う半導体装置
の第７の製造工程を示す図である。
の第７の製造工程を示す図である。
【図１４】 この発明の実施の形態１に従う半導体装置
の第８の製造工程を示す図である。
の第８の製造工程を示す図である。
【図１５】 （Ａ）は、この発明の実施の形態１に従う
半導体装置の第９の製造工程におけるメモリセルアレイ
部の構成を示し、（Ｂ）はこの第９の製造工程における
保護回路領域の構成を概略的に示す図である。
半導体装置の第９の製造工程におけるメモリセルアレイ
部の構成を示し、（Ｂ）はこの第９の製造工程における
保護回路領域の構成を概略的に示す図である。
【図１６】 この発明の実施の形態１に従う半導体装置
の第１０の製造工程を示す図である。
の第１０の製造工程を示す図である。
【図１７】 （Ａ）は、この発明の実施の形態２に従う
半導体装置のメモリセルの構成を示す図であり、（Ｂ）
はその変更例を示す図である。
半導体装置のメモリセルの構成を示す図であり、（Ｂ）
はその変更例を示す図である。
【図１８】 この発明の実施の形態３に従う半導体装置
のメモリセルの構成を示す図である。
のメモリセルの構成を示す図である。
【図１９】 図１８のメモリセルの動作特性を示す図で
ある。
ある。
【図２０】 図１８のメモリセルが低しきい値電圧を有
するときの問題点を説明するための図である。
するときの問題点を説明するための図である。
【図２１】 （Ａ）は、この発明の実施の形態４に従う
半導体装置の保護素子の断面構造を示し、（Ｂ）はその
電気的等価回路を示す図である。
半導体装置の保護素子の断面構造を示し、（Ｂ）はその
電気的等価回路を示す図である。
【図２２】 （Ａ）は、この発明の実施の形態５に従う
半導体装置の保護素子の断面構造を示し、（Ｂ）はその
電気的等価回路を示す図である。
半導体装置の保護素子の断面構造を示し、（Ｂ）はその
電気的等価回路を示す図である。
【図２３】 この発明の実施の形態５における不純物イ
オン注入領域を示す図である。
オン注入領域を示す図である。
【図２４】 この発明に従う半導体保護装置の第１の適
用例を示す図である。
用例を示す図である。
【図２５】 この発明に従う半導体保護装置の第２の適
用例を示す図である。
用例を示す図である。
【図２６】 この発明に従う半導体保護装置の第３の適
用例を示す図である。
用例を示す図である。
【図２７】 この発明に従う半導体保護装置の第４の適
用例を示す図である。
用例を示す図である。
【図２８】 この発明に従う半導体保護装置の第５の適
用例を示す図である。
用例を示す図である。
【図２９】 この発明に従う半導体保護装置の第６の適
用例を示す図である。
用例を示す図である。
【図３０】 この発明に従う半導体保護装置の第７の適
用例を示す図である。
用例を示す図である。
【図３１】 この発明に従う半導体保護装置の第８の適
用例を示す図である。
用例を示す図である。
【図３２】 この発明に従う半導体保護装置の第９の適
用例を示す図である。
用例を示す図である。
【図３３】 従来の入力保護回路の構成および保護素子
の構造を概略的に示す図である。
の構造を概略的に示す図である。
ＡＰＣ アドレス保護回路、ＯＰＣ 出力保護回路、Ｉ
ＰＣ 入力保護回路、ＡＢ アドレスバッファ、ＣＧ
制御信号発生系、ＯＢ 出力バッファ、ＭＡメモリセル
アレイ、ＭＣ メモリセル、ＭＴ メモリセルトランジ
スタ、２００半導体基板、２１０，２１０ａ〜２１０ｈ
フィールド絶縁膜（熱酸化膜）、２２０ａ，２２０ｂ
〜２２０ｄ Ｐウェル、２１８ ゲート電極層、２２０
ａ低濃度不純物領域、２２２ｂ 低濃度不純物領域、２
２４ａ，２２４ｂ 高濃度不純物領域、３００ メモリ
セル形成領域、３０６ 保護回路形成領域、Ｑ１，Ｑ２
ＳＲＡＭメモリセルトランジスタ、２５０ 半導体基
板、２５２ａ，２５２ｂ 高濃度不純物領域、２５４
フローティングゲート、２５６ コントロールゲート、
Ｍ１，Ｍ２ フラッシュメモリセル（ＥＥＰＲＯＭセ
ル）、３００半導体基板、３１０ 低濃度ウェル、３２
０ 比較的高濃度の不純物領域、３２２ 低濃度不純物
領域、３２４ 高濃度不純物領域、３３０ 高濃度不純
物領域、３１６，３１７ フィールド絶縁膜、１ 外部
端子、３５０ 半導体基板、３５２ ウェル、３５４
ａ，３５４ｂ 比較的高濃度の不純物領域、３５６ａ，
３５６ｂ 比較的低濃度の不純物領域、３５８ａ，３５
８ｂ 高濃度不純物領域、３６０ ゲート電極層、３６
５ ＭＯＳトランジスタ、３５９ チャネル領域、ＱＴ
ＮＰＮラテラルトランジスタ、ＤＰ１，ＤＰ２，ＤＰ
３，ＤＰ４，ＤＰ５ＰＮ接合ダイオード、ＱＴ１，ＱＴ
２ ＭＯＳトランジスタ（寄生バイポーラトランジス
タ）、ＱＴ３，ＱＴ４ ＮＰＮラテラルトランジスタ、
４００，４００ａ，４００ｂ 基板領域、４０２ 外部
端子、４０１ 出力回路、ＯＱＴ１，ＯＱＴ２ 低しき
い値電圧ＭＯＳトランジスタ（寄生バイポーラトランジ
スタ）、ＱＴ６ ＭＯＳトランジスタ。
ＰＣ 入力保護回路、ＡＢ アドレスバッファ、ＣＧ
制御信号発生系、ＯＢ 出力バッファ、ＭＡメモリセル
アレイ、ＭＣ メモリセル、ＭＴ メモリセルトランジ
スタ、２００半導体基板、２１０，２１０ａ〜２１０ｈ
フィールド絶縁膜（熱酸化膜）、２２０ａ，２２０ｂ
〜２２０ｄ Ｐウェル、２１８ ゲート電極層、２２０
ａ低濃度不純物領域、２２２ｂ 低濃度不純物領域、２
２４ａ，２２４ｂ 高濃度不純物領域、３００ メモリ
セル形成領域、３０６ 保護回路形成領域、Ｑ１，Ｑ２
ＳＲＡＭメモリセルトランジスタ、２５０ 半導体基
板、２５２ａ，２５２ｂ 高濃度不純物領域、２５４
フローティングゲート、２５６ コントロールゲート、
Ｍ１，Ｍ２ フラッシュメモリセル（ＥＥＰＲＯＭセ
ル）、３００半導体基板、３１０ 低濃度ウェル、３２
０ 比較的高濃度の不純物領域、３２２ 低濃度不純物
領域、３２４ 高濃度不純物領域、３３０ 高濃度不純
物領域、３１６，３１７ フィールド絶縁膜、１ 外部
端子、３５０ 半導体基板、３５２ ウェル、３５４
ａ，３５４ｂ 比較的高濃度の不純物領域、３５６ａ，
３５６ｂ 比較的低濃度の不純物領域、３５８ａ，３５
８ｂ 高濃度不純物領域、３６０ ゲート電極層、３６
５ ＭＯＳトランジスタ、３５９ チャネル領域、ＱＴ
ＮＰＮラテラルトランジスタ、ＤＰ１，ＤＰ２，ＤＰ
３，ＤＰ４，ＤＰ５ＰＮ接合ダイオード、ＱＴ１，ＱＴ
２ ＭＯＳトランジスタ（寄生バイポーラトランジス
タ）、ＱＴ３，ＱＴ４ ＮＰＮラテラルトランジスタ、
４００，４００ａ，４００ｂ 基板領域、４０２ 外部
端子、４０１ 出力回路、ＯＱＴ１，ＯＱＴ２ 低しき
い値電圧ＭＯＳトランジスタ（寄生バイポーラトランジ
スタ）、ＱＴ６ ＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242
Claims (15)
- 【請求項１】 外部端子に印加される異常電圧から内部
回路を保護するための半導体保護装置であって、 第１導電型の半導体基板領域、 第１の外部端子に電気的に接続される、第２導電型の第
１の不純物領域、 前記第１の不純物領域と前記半導体基板領域との間に前
記第１の不純物領域を取囲むように形成される、前記半
導体基板領域よりも高い不純物濃度を有する第１導電型
の第２の不純物領域、および前記第１および第２の不純
物領域と離れて前記半導体基板領域表面に形成される、
第２の外部端子に電気的に接続される第３の不純物領域
を備える、半導体保護装置。 - 【請求項２】 前記第１および第２の不純物領域の間に
前記第１の不純物領域を取囲みかつ前記第２の不純物領
域に取囲まれるように形成される、前記第１の不純物領
域の不純物濃度よりも低い不純物濃度を有する第４の不
純物領域をさらに備える、請求項１記載の半導体保護装
置。 - 【請求項３】 前記第３の不純物領域は前記第２導電型
の不純物領域であり、 前記第３の不純物領域を取囲むように前記半導体基板領
域表面に形成される、前記基板領域より高不純物濃度の
第１導電型の第４の不純物領域をさらに備える、請求項
１または２に記載の半導体保護装置。 - 【請求項４】 前記第３および第４の不純物領域の間に
形成される、前記第３の不純物領域よりも不純物濃度の
小さい第２導電型の第５の不純物領域をさらに備える、
請求項３記載の半導体保護装置。 - 【請求項５】 前記第３の不純物領域は、前記半導体基
板領域の不純物濃度よりも高い不純物濃度の第１導電型
の不純物領域である、請求項１または２に記載の半導体
保護装置。 - 【請求項６】 前記第１および第３の不純物領域の間の
前記半導体基板領域表面に形成される厚い絶縁膜をさら
に備える、請求項１ないし５のいずれかに記載の半導体
保護装置。 - 【請求項７】 前記第１および第３の不純物領域の間の
前記半導体基板領域表面上に薄い絶縁膜を介して形成さ
れるゲート電極層をさらに備える、請求項１ないし４の
いずれかに記載の半導体保護装置。 - 【請求項８】 前記第１および第２の外部端子の一方は
電源電圧および接地電圧の一方の電圧を受け、かつ他方
は入力信号および出力信号の一方を受ける、請求項１な
いし７のいずれかに記載の半導体保護装置。 - 【請求項９】 前記第１および第２の外部端子は一方
が、動作電源電圧および接地電圧の一方を受け、他方の
外部端子が前記動作電源電圧および接地電圧の他方を受
ける、請求項１ないし７のいずれかに記載の半導体保護
装置。 - 【請求項１０】 前記ゲート電極層は内部回路からの信
号を受け、前記第１および第２の外部端子の一方は、動
作電源電圧および接地電圧の一方を受け、かつ他方が信
号出力端子として作用する、請求項３記載の半導体保護
装置。 - 【請求項１１】 前記保護装置は情報を記憶するため
の、少なくとも１個の絶縁ゲート型電界効果トランジス
タを有するメモリセルを含む半導体記憶装置に用いら
れ、 前記絶縁ゲート型電界効果トランジスタのチャネル領域
の表面不純物濃度は前記第２の不純物領域の不純物濃度
と実質的に同じである、請求項１ないし１０のいずれか
に記載の半導体保護装置。 - 【請求項１２】 行列状に配列され、各々が少なくとも
１個の絶縁ゲート型電界効果トランジスタを有する複数
のメモリセルと、これら複数のメモリセルへアクセスを
するための内部回路と、前記内部回路を外部異常電圧か
ら保護するための少なくとも１個の互いに逆導電型の不
純物領域間に形成される接合部を有する保護素子とを有
する半導体装置の製造方法であって、 前記メモリセルの絶縁ゲート型電界効果トランジスタの
しきい値電圧調整のためのチャネル領域への不純物イオ
ン注入と同一工程で前記保護素子の前記少なくとも１個
の接合部形成領域へも前記不純物イオンを注入するよう
にしたことを特徴とする、半導体装置の製造方法。 - 【請求項１３】 前記メモリセルの絶縁ゲート型電界効
果トランジスタは、第１導電型の半導体基板領域に形成
され、前記不純物イオンは第１導電型の不純物イオンで
あり、 前記保護素子は、前記メモリセルの形成領域とは別に設
けられた第１導電型の第２の半導体基板領域と、前記第
２の半導体基板領域表面に互いに間をおいて形成される
第２導電型の第１および第２の不純物領域を含み、 前記不純物イオン注入は、前記第１および第２の不純物
領域形成領域に対して行なわれる、請求項１２記載の半
導体装置の製造方法。 - 【請求項１４】 前記不純物イオン注入は、前記第１お
よび第２の不純物領域の間の前記第２の半導体基板領域
の表面に対しても行なわれる、請求項１３記載の半導体
装置の製造方法。 - 【請求項１５】 前記メモリセルの絶縁ゲート型電界効
果トランジスタは第１導電型の半導体基板領域に形成さ
れ、 前記保護素子は、前記メモリセル形成領域と別の領域に
設けられた第１導電型の第２の半導体基板領域表面に互
いに間をおいて形成された第２導電型の第１のも純物領
域と第１導電型の第２不純物領域とを含み、 前記不純物イオン注入は、前記第１導電型不純物イオン
を前記メモリセルの絶縁ゲート型電界効果トランジスタ
のチャネル領域および前記第１の不純物領域形成領域に
対して行なわれる、請求項１２記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232938A JPH1079438A (ja) | 1996-09-03 | 1996-09-03 | 半導体保護装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232938A JPH1079438A (ja) | 1996-09-03 | 1996-09-03 | 半導体保護装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079438A true JPH1079438A (ja) | 1998-03-24 |
Family
ID=16947209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8232938A Withdrawn JPH1079438A (ja) | 1996-09-03 | 1996-09-03 | 半導体保護装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079438A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2700375A1 (fr) * | 1993-01-13 | 1994-07-13 | Peugeot | Membrane élastique imperméable. |
| WO2009147753A1 (en) * | 2008-06-04 | 2009-12-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2011119354A (ja) * | 2009-12-01 | 2011-06-16 | Toshiba Corp | 抵抗変化メモリ |
-
1996
- 1996-09-03 JP JP8232938A patent/JPH1079438A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2700375A1 (fr) * | 1993-01-13 | 1994-07-13 | Peugeot | Membrane élastique imperméable. |
| US5645922A (en) * | 1993-01-13 | 1997-07-08 | Automobiles Peugeot | Impermeable elastic membrane |
| WO2009147753A1 (en) * | 2008-06-04 | 2009-12-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| TWI419299B (zh) * | 2008-06-04 | 2013-12-11 | 東芝股份有限公司 | 半導體裝置 |
| US8611154B2 (en) | 2008-06-04 | 2013-12-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9324653B2 (en) * | 2008-06-04 | 2016-04-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2011119354A (ja) * | 2009-12-01 | 2011-06-16 | Toshiba Corp | 抵抗変化メモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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