JPH1079478A - ダイナミックｒａｍ装置及びその製造方法 - Google Patents
ダイナミックｒａｍ装置及びその製造方法Info
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- JPH1079478A JPH1079478A JP8234272A JP23427296A JPH1079478A JP H1079478 A JPH1079478 A JP H1079478A JP 8234272 A JP8234272 A JP 8234272A JP 23427296 A JP23427296 A JP 23427296A JP H1079478 A JPH1079478 A JP H1079478A
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- wiring
- electrode
- capacitor
- plate electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】低消費電力で高信頼、高密度の立体構造のキャ
パシタを有するＤＲＡＭ装置を提供する。 【解決手段】基板より上部のシリコン酸化膜１１内にト
レンチキャパシタを形成しプレート電極１４をトレンチ
内に埋め込むことによりプレート電極をメモリセル毎に
分離し、１ワード線で選択されるメモリセルのプレート
電極１４が共通に接続されるようにプレート配線となる
金属配線１６をトレンチキャパシタの上部に設けた。 【効果】隣接するメモリセルとは異なる信号をキャパシ
タのプレート電極に独立して供給することができるた
め、データ線の信号振幅を小さくでき、しかも高さの高
いトレンチキャパシタにより蓄積容量を大きくすること
ができるため、低消費電力でアルファー線耐性のある高
信頼で、高密度なＤＲＡＭ装置を提供することができ
る。
パシタを有するＤＲＡＭ装置を提供する。 【解決手段】基板より上部のシリコン酸化膜１１内にト
レンチキャパシタを形成しプレート電極１４をトレンチ
内に埋め込むことによりプレート電極をメモリセル毎に
分離し、１ワード線で選択されるメモリセルのプレート
電極１４が共通に接続されるようにプレート配線となる
金属配線１６をトレンチキャパシタの上部に設けた。 【効果】隣接するメモリセルとは異なる信号をキャパシ
タのプレート電極に独立して供給することができるた
め、データ線の信号振幅を小さくでき、しかも高さの高
いトレンチキャパシタにより蓄積容量を大きくすること
ができるため、低消費電力でアルファー線耐性のある高
信頼で、高密度なＤＲＡＭ装置を提供することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックＲＡ
Ｍ装置、特にメモリセル部の構成に係り、低消費電力で
高集積化が可能な微細化に好適な立体構造の半導体集積
回路で構成されるダイナミックＲＡＭ装置に関する。
Ｍ装置、特にメモリセル部の構成に係り、低消費電力で
高集積化が可能な微細化に好適な立体構造の半導体集積
回路で構成されるダイナミックＲＡＭ装置に関する。
【０００２】
【従来の技術】ダイナミック型ランダムアクセスメモリ
（以下ＤＲＡＭと略す）は情報を記憶する電荷蓄積用の
キャパシタに書き込み読み出し用のスイッチトランジス
タを接続したメモリセルをもつ記憶装置で、メモリセル
の構成素子数が少ないことから高集積化が可能なコンピ
ュータ機器の主記憶装置として広く一般に用いられてい
る。
（以下ＤＲＡＭと略す）は情報を記憶する電荷蓄積用の
キャパシタに書き込み読み出し用のスイッチトランジス
タを接続したメモリセルをもつ記憶装置で、メモリセル
の構成素子数が少ないことから高集積化が可能なコンピ
ュータ機器の主記憶装置として広く一般に用いられてい
る。
【０００３】このようなＤＲＡＭの記憶容量を増やすた
めには、メモリセル面積を微細化しメモリセルの集積度
を向上する必要がある。しかし、メモリセル面積の縮小
すると、メモリセルの電荷蓄積用のキャパシタの有効な
面積が低下し、蓄積容量が低下することによってＳ／Ｎ
比の低下やα線照射により生ずるメモリセルの情報が反
転するといった所謂ソフトエラー現象が顕在化し、信頼
性上の大きな問題になる。そのためにメモリセル占有面
積を大きくすることなく大きな蓄積容量が得られるメモ
リセル構造がこれまでに考案されてきたが、その一つに
キャパシタを構成する電極の厚さを厚くし、その電極の
側面もキャパシタの電極として利用した厚膜キャパシタ
を採用したメモリセルがある。
めには、メモリセル面積を微細化しメモリセルの集積度
を向上する必要がある。しかし、メモリセル面積の縮小
すると、メモリセルの電荷蓄積用のキャパシタの有効な
面積が低下し、蓄積容量が低下することによってＳ／Ｎ
比の低下やα線照射により生ずるメモリセルの情報が反
転するといった所謂ソフトエラー現象が顕在化し、信頼
性上の大きな問題になる。そのためにメモリセル占有面
積を大きくすることなく大きな蓄積容量が得られるメモ
リセル構造がこれまでに考案されてきたが、その一つに
キャパシタを構成する電極の厚さを厚くし、その電極の
側面もキャパシタの電極として利用した厚膜キャパシタ
を採用したメモリセルがある。
【０００４】厚膜キャパシタを採用したメモリセルのう
ち、ＤＲＡＭのデータ線上に厚膜キャパシタを設けた従
来のメモリセルについて図２１を用いて説明する。同図
はメモリセルの断面構造図でり、この種のメモリセル
は、例えば日経マイクロデバイス、１９９３年１１月
号、頁３１に記載されている。同図おいてメモリセル内
のスイッチトランジスタは、ｐ型シリコン基板１０１上
のフールド酸化膜１０２で分離された領域に形成された
ｎチャネル型の絶縁ゲート電解効果トランジスタ（以下
ＭＩＳＦＥＴと略す）であり、ゲート電極１０４は活性
領域上でワード線となっている。配線電極１０８はデー
タ線であり、コンタクト孔を介してスイッチトランジス
タのソース（又はドレイン）の高濃度ｎ型不純物領域１
０５に接続されている。さらに、このスイッチトランジ
スのドレイン（又はソース）領域の高濃度ｎ型不純物領
域１０６にはシリコン酸化膜１０７、１０９に開口され
た接続孔を介して、ワード線とデータ線の上部に形成さ
れた電荷蓄積用のキャパシタが接続されている。この電
荷蓄積用のキャパシタの電極のうち、蓄積電極１１２は
高濃度ｎ型不純物領域１０６に接続されている。また、
蓄積電極１１２上にはキャパシタ絶縁膜１１３が設けら
れており、その上にはプレート電極１１４がそれぞれ設
けられている。ここで、蓄積電極１１２は膜厚の厚い直
方体の多結晶シリコンからなり、その上平面の及び垂直
部分の外面も利用してキャパシタの有効面積を増加させ
ている。また、データ線の上部に蓄積電極１１２を設け
ることによって、キャパシタに有効な面積を最大限に大
きくすることができ、垂直部分の長さを長くすることに
よって、即ち蓄積電極の高さを高くすることによって容
易にキャパシタの蓄積容量を増加することができる。
ち、ＤＲＡＭのデータ線上に厚膜キャパシタを設けた従
来のメモリセルについて図２１を用いて説明する。同図
はメモリセルの断面構造図でり、この種のメモリセル
は、例えば日経マイクロデバイス、１９９３年１１月
号、頁３１に記載されている。同図おいてメモリセル内
のスイッチトランジスタは、ｐ型シリコン基板１０１上
のフールド酸化膜１０２で分離された領域に形成された
ｎチャネル型の絶縁ゲート電解効果トランジスタ（以下
ＭＩＳＦＥＴと略す）であり、ゲート電極１０４は活性
領域上でワード線となっている。配線電極１０８はデー
タ線であり、コンタクト孔を介してスイッチトランジス
タのソース（又はドレイン）の高濃度ｎ型不純物領域１
０５に接続されている。さらに、このスイッチトランジ
スのドレイン（又はソース）領域の高濃度ｎ型不純物領
域１０６にはシリコン酸化膜１０７、１０９に開口され
た接続孔を介して、ワード線とデータ線の上部に形成さ
れた電荷蓄積用のキャパシタが接続されている。この電
荷蓄積用のキャパシタの電極のうち、蓄積電極１１２は
高濃度ｎ型不純物領域１０６に接続されている。また、
蓄積電極１１２上にはキャパシタ絶縁膜１１３が設けら
れており、その上にはプレート電極１１４がそれぞれ設
けられている。ここで、蓄積電極１１２は膜厚の厚い直
方体の多結晶シリコンからなり、その上平面の及び垂直
部分の外面も利用してキャパシタの有効面積を増加させ
ている。また、データ線の上部に蓄積電極１１２を設け
ることによって、キャパシタに有効な面積を最大限に大
きくすることができ、垂直部分の長さを長くすることに
よって、即ち蓄積電極の高さを高くすることによって容
易にキャパシタの蓄積容量を増加することができる。
【０００５】このような厚膜の蓄積電極を有するキャパ
シタの採用により蓄積容量が増加し、その結果、微細な
メモリセルでもメモリセル動作や信頼性の確保に充分な
蓄積容量を確保することができるようになり、これによ
って大容量のＤＲＡＭの実現が可能になった。
シタの採用により蓄積容量が増加し、その結果、微細な
メモリセルでもメモリセル動作や信頼性の確保に充分な
蓄積容量を確保することができるようになり、これによ
って大容量のＤＲＡＭの実現が可能になった。
【０００６】一方、ＤＲＡＭの消費電力を低減する手段
としてプレート電極を分離してパルス駆動する方法がIE
EE Jounal of Solid-State Circuits, Vol. 24, No. 5,
October 1989の１２０６頁〜１２１２頁に述べられてい
る。この方法によれば３段階のワード線のパルスならび
にプレート電位のパルス駆動によりデータ線の振幅を必
要最小限にすることができ、データ線容量の充放電電流
に起因した消費電力を低減することができる。
としてプレート電極を分離してパルス駆動する方法がIE
EE Jounal of Solid-State Circuits, Vol. 24, No. 5,
October 1989の１２０６頁〜１２１２頁に述べられてい
る。この方法によれば３段階のワード線のパルスならび
にプレート電位のパルス駆動によりデータ線の振幅を必
要最小限にすることができ、データ線容量の充放電電流
に起因した消費電力を低減することができる。
【０００７】
【発明が解決しようとする課題】しかし、上記消費電力
を低減する手段によれば、ＤＲＡＭのプレート電極をワ
ード線毎に分離する必要があり、この手段を図２１に示
した従来の立体状のキャパシタに応用すると凹凸の大き
な段差上（蓄積電極１１２）でプレート電極１１４を微
細加工する必要がある。このような高段差上の微細加工
はパターニングが困難なばかりでなく、製造歩留まりも
大きく低下する。
を低減する手段によれば、ＤＲＡＭのプレート電極をワ
ード線毎に分離する必要があり、この手段を図２１に示
した従来の立体状のキャパシタに応用すると凹凸の大き
な段差上（蓄積電極１１２）でプレート電極１１４を微
細加工する必要がある。このような高段差上の微細加工
はパターニングが困難なばかりでなく、製造歩留まりも
大きく低下する。
【０００８】従って、本発明の目的は、立体状のキャパ
シタを形成して、高密度で、高い信頼性を得ると同時に
微細加工のパターニングが容易で、製造歩留まりも低下
せずに消費電力を低減することができるＤＲＡＭ装置を
提供することである。
シタを形成して、高密度で、高い信頼性を得ると同時に
微細加工のパターニングが容易で、製造歩留まりも低下
せずに消費電力を低減することができるＤＲＡＭ装置を
提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、立体状のキャパシタの第１電極である
蓄積電極をトランジスタが形成される基板主面より上部
の絶縁膜内にトレンチ状に形成し、立体状のキャパシタ
の第２電極であるプレート電極を上記トレンチ状の蓄積
電極内に埋め込み自己整合でメモリセル毎に分離する。
分離された複数個のメモリセルが複数のグループから構
成され、それぞれのグループ毎に上記プレート配線によ
って上記駆動回路に接続される。上記グループとは、例
えば、ワード線に接続されるメモリセル群を構成する。
め、本発明では、立体状のキャパシタの第１電極である
蓄積電極をトランジスタが形成される基板主面より上部
の絶縁膜内にトレンチ状に形成し、立体状のキャパシタ
の第２電極であるプレート電極を上記トレンチ状の蓄積
電極内に埋め込み自己整合でメモリセル毎に分離する。
分離された複数個のメモリセルが複数のグループから構
成され、それぞれのグループ毎に上記プレート配線によ
って上記駆動回路に接続される。上記グループとは、例
えば、ワード線に接続されるメモリセル群を構成する。
【００１０】ここで、基板主面とは半導体基板上で、ス
イッチトランジスタが形成される半導体層を意味する。
また、トレンチ状とは上側に開口部をもち底面及び側壁
をもつ形状を意味する。
イッチトランジスタが形成される半導体層を意味する。
また、トレンチ状とは上側に開口部をもち底面及び側壁
をもつ形状を意味する。
【００１１】本発明によれば、基板主面より上部に形成
された電荷蓄積用の立体状のキャパシタはトレンチの深
さを大きくすることにより蓄積容量を大きくしデータ読
み出し時の信号のＳ／Ｎ比を増大し、ソフトエラーに対
する耐性を向上し、信頼性を向上する。また、電荷蓄積
用のキャパシタは基板主面より上部の層間絶縁膜中に形
成されているために層間絶縁膜上に微細なプレート配線
を容易に形成することができ、メモリの高密度化が可能
となる。同時にプレート電極の電位を必要に応じて変化
させることによりデータ線の電圧の振幅を小さくするこ
とができ、消費電力の低減を実現することができる。
された電荷蓄積用の立体状のキャパシタはトレンチの深
さを大きくすることにより蓄積容量を大きくしデータ読
み出し時の信号のＳ／Ｎ比を増大し、ソフトエラーに対
する耐性を向上し、信頼性を向上する。また、電荷蓄積
用のキャパシタは基板主面より上部の層間絶縁膜中に形
成されているために層間絶縁膜上に微細なプレート配線
を容易に形成することができ、メモリの高密度化が可能
となる。同時にプレート電極の電位を必要に応じて変化
させることによりデータ線の電圧の振幅を小さくするこ
とができ、消費電力の低減を実現することができる。
【００１２】
【発明の実施の形態】以下、実施例を用いて本発明を詳
細に説明する。 ＜実施例１＞図１、図２及び図３は、それぞれ本発明に
よるＤＲＡＭ装置の第１の実施例の部分断面図、第１の
実施例の複数のメモリセルを配置したＭＩＳＦＥＴと蓄
積電極の部分の部分平面図及び第１の実施例の複数のメ
モリセルを配置したプレート電極とプレート配線の部分
の部分平面図である。図１の断面図は、図２におけるＸ
-Ｘ’線部の断面を示す。
細に説明する。 ＜実施例１＞図１、図２及び図３は、それぞれ本発明に
よるＤＲＡＭ装置の第１の実施例の部分断面図、第１の
実施例の複数のメモリセルを配置したＭＩＳＦＥＴと蓄
積電極の部分の部分平面図及び第１の実施例の複数のメ
モリセルを配置したプレート電極とプレート配線の部分
の部分平面図である。図１の断面図は、図２におけるＸ
-Ｘ’線部の断面を示す。
【００１３】図１に示すように、スイッチ用トランジス
タはｐ型シリコン基板１上のフィールド酸化膜１０２で
分離された領域に形成されたｎチャネル型のＭＩＳＦＥ
Ｔであり、ゲート電極４は活性領域上でワード線となっ
ている。配線電極８はデータ線であり、開口部１８（図
２）を介してスイッチトランジスタのソース（又はドレ
イン）の高濃度ｎ型不純物領域５に接続されている。さ
らに、ワード線とデータ線の上部には、電荷蓄積用のキ
ャパシタの蓄積電極１２が設けられている。蓄積電極１
２は、ワード線とデータ線の隙間の開口部１８（図２）
に形成されたシリコンプラグ１０を介してメモリセル内
ＭＩＳＦＥＴの高濃度ｎ型不純物領域６上に接続されて
いる。蓄積電極１２は、上側が開いた函状、すなわちト
レンチ状に形成され、その内側にキャパシタ絶縁膜１３
を挟んで直方体のプレート電極１４が形成されている。
プレート電極１４はシリコン酸化膜１５上に形成された
金属膜１６に接続されている。電荷蓄積用のキャパシタ
はメモリセル毎に分離して形成されている。
タはｐ型シリコン基板１上のフィールド酸化膜１０２で
分離された領域に形成されたｎチャネル型のＭＩＳＦＥ
Ｔであり、ゲート電極４は活性領域上でワード線となっ
ている。配線電極８はデータ線であり、開口部１８（図
２）を介してスイッチトランジスタのソース（又はドレ
イン）の高濃度ｎ型不純物領域５に接続されている。さ
らに、ワード線とデータ線の上部には、電荷蓄積用のキ
ャパシタの蓄積電極１２が設けられている。蓄積電極１
２は、ワード線とデータ線の隙間の開口部１８（図２）
に形成されたシリコンプラグ１０を介してメモリセル内
ＭＩＳＦＥＴの高濃度ｎ型不純物領域６上に接続されて
いる。蓄積電極１２は、上側が開いた函状、すなわちト
レンチ状に形成され、その内側にキャパシタ絶縁膜１３
を挟んで直方体のプレート電極１４が形成されている。
プレート電極１４はシリコン酸化膜１５上に形成された
金属膜１６に接続されている。電荷蓄積用のキャパシタ
はメモリセル毎に分離して形成されている。
【００１４】図２に示すように、ワード線（ＷＬ１、Ｗ
Ｌ２、ＷＬ３、ＷＬ４）はＹ方向に、データ線（ＤＬ１
ａ、ＤＬ１ｂ、ＤＬ２ａ）はＸ方向に設けられており、
ワード線ＷＬはメモリセル内のＭＩＳＦＥＴの共通のゲ
ート電極４（図１）であり、データ線配線８（図１）は
開口部１８を介してＭＩＳＦＥＴの活性領域１７（図１
の高濃度ｎ型不純物領域５）に接続されている。複数の
メモリセルを配置したプレート電極とプレート配線ＰＬ
１…ＰＬ４の部分のみの構成は図３に示す。
Ｌ２、ＷＬ３、ＷＬ４）はＹ方向に、データ線（ＤＬ１
ａ、ＤＬ１ｂ、ＤＬ２ａ）はＸ方向に設けられており、
ワード線ＷＬはメモリセル内のＭＩＳＦＥＴの共通のゲ
ート電極４（図１）であり、データ線配線８（図１）は
開口部１８を介してＭＩＳＦＥＴの活性領域１７（図１
の高濃度ｎ型不純物領域５）に接続されている。複数の
メモリセルを配置したプレート電極とプレート配線ＰＬ
１…ＰＬ４の部分のみの構成は図３に示す。
【００１５】図４は、上記実施例を使用したＤＲＡＭ装
置の等価回路図を示す。図１の金属膜１６からなるプレ
ート配線（例えばＰＬ３）はワード線（例えばＷＬ３）
と同様Ｙ方向に延在して配線され、プレート電位を駆動
するプレート駆動回路ＰＤ１に接続されている。また、
同一のワード線ＷＬによって選択されるメモリセル群の
プレート電極は同一のプレート配線ＰＬで接続されるよ
うに配置されている。さらに、プレート駆動回路ＰＤ１
及びＰＤ２はメモリアレーの両端に配置され、互いに隣
接するプレート配線ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４に
おいて、プレート配線ＰＬ１、ＰＬ２はプレート駆動回
路ＰＤ２に、プレート配線ＰＬ３、ＰＬ４はプレート駆
動回路ＰＤ１に接続されるよう、交互に配置されてい
る。なお、図４においてワード線ＷＬ１、ＷＬ２、ＷＬ
３、ＷＬ４…は列デコーデＲＤに、データ線ＤＬ１ａ、
ＤＬ１ｂ、ＤＬ２ａ、ＤＬ２ｂ…はセンスアンプＳＡ
１、ＳＡ２…にそれぞれ接続されている。図４の回路構
成自体は従来知られている回路構成と同じである。
置の等価回路図を示す。図１の金属膜１６からなるプレ
ート配線（例えばＰＬ３）はワード線（例えばＷＬ３）
と同様Ｙ方向に延在して配線され、プレート電位を駆動
するプレート駆動回路ＰＤ１に接続されている。また、
同一のワード線ＷＬによって選択されるメモリセル群の
プレート電極は同一のプレート配線ＰＬで接続されるよ
うに配置されている。さらに、プレート駆動回路ＰＤ１
及びＰＤ２はメモリアレーの両端に配置され、互いに隣
接するプレート配線ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４に
おいて、プレート配線ＰＬ１、ＰＬ２はプレート駆動回
路ＰＤ２に、プレート配線ＰＬ３、ＰＬ４はプレート駆
動回路ＰＤ１に接続されるよう、交互に配置されてい
る。なお、図４においてワード線ＷＬ１、ＷＬ２、ＷＬ
３、ＷＬ４…は列デコーデＲＤに、データ線ＤＬ１ａ、
ＤＬ１ｂ、ＤＬ２ａ、ＤＬ２ｂ…はセンスアンプＳＡ
１、ＳＡ２…にそれぞれ接続されている。図４の回路構
成自体は従来知られている回路構成と同じである。
【００１６】図５から図１３は、いずれも図１に示した
ＤＲＡＭの実施例の製造工程を説明するためのメモリセ
ル部の断面図である。まず、ｐ型のシリコン基板１上に
公知の選択酸化法を用いてフィールド酸化膜２を形成し
た後（図５）、活性領域上に公知の方法によりｎチャネ
ルのＭＩＳＦＥＴを形成する。ここで、メモリセル内の
ＭＩＳＦＥＴには高濃度ｎ型不純物領域５、６、ゲート
絶縁膜３、ゲート電極４が形成される（図６）。ここで
はｎチャネルのＭＩＳＦＥＴについて説明したが、ｐチ
ャネルのＭＩＳＦＥＴを用いることもできる。また、周
辺回路部分の製造工程については省略しているが、周辺
回路は公知のＣＭＯＳ製造プロセスで形成されるもので
ある。
ＤＲＡＭの実施例の製造工程を説明するためのメモリセ
ル部の断面図である。まず、ｐ型のシリコン基板１上に
公知の選択酸化法を用いてフィールド酸化膜２を形成し
た後（図５）、活性領域上に公知の方法によりｎチャネ
ルのＭＩＳＦＥＴを形成する。ここで、メモリセル内の
ＭＩＳＦＥＴには高濃度ｎ型不純物領域５、６、ゲート
絶縁膜３、ゲート電極４が形成される（図６）。ここで
はｎチャネルのＭＩＳＦＥＴについて説明したが、ｐチ
ャネルのＭＩＳＦＥＴを用いることもできる。また、周
辺回路部分の製造工程については省略しているが、周辺
回路は公知のＣＭＯＳ製造プロセスで形成されるもので
ある。
【００１７】次いでボロンとリンを含んだシリコン酸化
膜７を公知の化学気相成長法（以下ＣＶＤ法と略す）に
より堆積し、８００℃程度の温度でアニールを施すこと
によりシリコン酸化膜７の表面をなだらかにする。次い
でホトリソグラフィとドライエッチングにより開口部１
９（図２）をシリコン酸化膜７に形成し、厚さ１００ｎ
ｍ程度の導電膜８を堆積し、ホトリソグラフィとドライ
エッチングによりパターニングする。なお、導電膜８の
材料としては好ましくはタングステン等の高融点金属の
シリサイド膜と多結晶シリコン膜の複合膜（所謂ポリサ
イド膜）、もしくはタングステン等の高融点金属を用い
ることができる。また、図には示していないがタングス
テン等の高融点金属を用いる場合はシリコン基板との反
応を防止する目的でチタンナイトライド等のバリヤメタ
ル膜を下層に設けることが好ましい。また、シリコン酸
化膜７の下層には不純物拡散防止のためのノンドープの
シリコン酸化膜（図示せず）を形成しておくことが望ま
しい（図７）。
膜７を公知の化学気相成長法（以下ＣＶＤ法と略す）に
より堆積し、８００℃程度の温度でアニールを施すこと
によりシリコン酸化膜７の表面をなだらかにする。次い
でホトリソグラフィとドライエッチングにより開口部１
９（図２）をシリコン酸化膜７に形成し、厚さ１００ｎ
ｍ程度の導電膜８を堆積し、ホトリソグラフィとドライ
エッチングによりパターニングする。なお、導電膜８の
材料としては好ましくはタングステン等の高融点金属の
シリサイド膜と多結晶シリコン膜の複合膜（所謂ポリサ
イド膜）、もしくはタングステン等の高融点金属を用い
ることができる。また、図には示していないがタングス
テン等の高融点金属を用いる場合はシリコン基板との反
応を防止する目的でチタンナイトライド等のバリヤメタ
ル膜を下層に設けることが好ましい。また、シリコン酸
化膜７の下層には不純物拡散防止のためのノンドープの
シリコン酸化膜（図示せず）を形成しておくことが望ま
しい（図７）。
【００１８】次いで、ＴＥＯＳ（テトラ・エトキシ・シ
ラン）ガスを用いたＣＶＤ法を用いて厚さ５００ｎｍ程
度のシリコン酸化膜９を堆積し、高濃度ｎ型不純物領域
６上のシリコン酸化膜７ならびにシリコン酸化膜９に開
口部１８（図２）をホトリソグラフィとドライエッチン
グにより形成する。次いでｎ型の不純物を高濃度に添加
した２００ｎｍ程度の厚さの多結晶シリコン膜をＬＰＣ
ＶＤ（ＬｏｗＰｒｅｓｓｕｒｅ ＣＶＤ）法により堆積
し、上記開口部に多結晶シリコン膜を埋め込んだ後、公
知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦なシリコン酸化膜
９とシリコンプラグ電極１０を形成する（図８）。な
お、ここではｎ型の高濃度不純物領域７上に直接シリコ
ンプラグ電極１０を形成したが、公知の多結晶シリコン
膜のパッドを用いれば、ゲート電極４とプラグ電極１０
を自己整合で絶縁することもでき、メモリセル面積の縮
小に効果的である。さらに、開口部１８を形成する際に
予めゲート電極４の側壁及び上面をシリコンナイトライ
ド膜でカバーしておくことにより上述と同様に自己整合
でシリコンプラグ電極１０を形成することができる。
ラン）ガスを用いたＣＶＤ法を用いて厚さ５００ｎｍ程
度のシリコン酸化膜９を堆積し、高濃度ｎ型不純物領域
６上のシリコン酸化膜７ならびにシリコン酸化膜９に開
口部１８（図２）をホトリソグラフィとドライエッチン
グにより形成する。次いでｎ型の不純物を高濃度に添加
した２００ｎｍ程度の厚さの多結晶シリコン膜をＬＰＣ
ＶＤ（ＬｏｗＰｒｅｓｓｕｒｅ ＣＶＤ）法により堆積
し、上記開口部に多結晶シリコン膜を埋め込んだ後、公
知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦なシリコン酸化膜
９とシリコンプラグ電極１０を形成する（図８）。な
お、ここではｎ型の高濃度不純物領域７上に直接シリコ
ンプラグ電極１０を形成したが、公知の多結晶シリコン
膜のパッドを用いれば、ゲート電極４とプラグ電極１０
を自己整合で絶縁することもでき、メモリセル面積の縮
小に効果的である。さらに、開口部１８を形成する際に
予めゲート電極４の側壁及び上面をシリコンナイトライ
ド膜でカバーしておくことにより上述と同様に自己整合
でシリコンプラグ電極１０を形成することができる。
【００１９】次いで、厚さ０．５〜１μｍ程度のシリコ
ン酸化膜１１を公知のＴＥＯＳガスを用いたＣＶＤ法に
より４００℃程度の温度で堆積し、ホトリソグラフィと
ドライエッチングを用いてキャパシタの蓄積電極が形成
される部分のシリコン酸化膜１１にシリコンプラグ電極
１０に達する開口部（以下トレンチと呼ぶ）２１を形成
する（図９）。この場合、エッチングストッパとして、
シリコンナイトライド膜等のシリコン酸化膜と選択性の
ある絶縁膜をシリコン酸化膜１１の下部に設けておくこ
とが好ましい。
ン酸化膜１１を公知のＴＥＯＳガスを用いたＣＶＤ法に
より４００℃程度の温度で堆積し、ホトリソグラフィと
ドライエッチングを用いてキャパシタの蓄積電極が形成
される部分のシリコン酸化膜１１にシリコンプラグ電極
１０に達する開口部（以下トレンチと呼ぶ）２１を形成
する（図９）。この場合、エッチングストッパとして、
シリコンナイトライド膜等のシリコン酸化膜と選択性の
ある絶縁膜をシリコン酸化膜１１の下部に設けておくこ
とが好ましい。
【００２０】次いで、不純物が高濃度に添加された多結
晶シリコン膜２２を公知のＬＰＣＶＤ法により５０ｎｍ
の厚に堆積する。この際、トレンチ低部でシリコンプラ
グ電極１０と多結晶シリコン膜２２が接続される。次い
で、厚さ１μｍのホトレジストを塗布し、公知の異方性
のドライエッチングでエッチバックすることにより、ト
レンチ内にホトレジスト２３を埋め込む（図１０）。ホ
トレジスト２３をマスクにして、多結晶シリコン膜２２
をドライエッチングによりエッチングし、トレンチの内
壁にキャパシタの蓄積電極１２を形成する（図１１）。
晶シリコン膜２２を公知のＬＰＣＶＤ法により５０ｎｍ
の厚に堆積する。この際、トレンチ低部でシリコンプラ
グ電極１０と多結晶シリコン膜２２が接続される。次い
で、厚さ１μｍのホトレジストを塗布し、公知の異方性
のドライエッチングでエッチバックすることにより、ト
レンチ内にホトレジスト２３を埋め込む（図１０）。ホ
トレジスト２３をマスクにして、多結晶シリコン膜２２
をドライエッチングによりエッチングし、トレンチの内
壁にキャパシタの蓄積電極１２を形成する（図１１）。
【００２１】次いで、ホトレジスト２３を除去し所定の
洗浄を施した後、五酸化タンタル（Ｔａ2Ｏ5）膜等のシ
リコン酸化膜より比誘電率の大きなキャパシタ絶縁膜１
３を堆積する。この際、堆積方法としては、段差被覆性
の良いＣＶＤ法が好ましい。さらに、キャパシタ絶縁膜
１３の酸化膜換算膜厚は１ギガビットクラスの大容量Ｄ
ＲＡＭでは３ｎｍ以下にすることが好ましい。また、キ
ャパシタ絶縁膜１３の材料としては五酸化タンタル膜の
他、シリコンナイトライドとシリコン酸化膜の複合膜や
ＳｒＴｉＯ3膜、（Ｂａ、Ｓｒ）ＴｉＯ3膜（ＢＳＴ膜）
等の高誘電体膜、さらにはＰＺＴ膜のような公知の強誘
電体絶縁膜を用いることもできる。なお、ここでは蓄積
電極１２に多結晶シリコン膜を用いたが、タングステン
やチタンナイトライド膜等の高融点金属膜を用いること
もでき、その場合は多結晶シリコン膜表面の自然酸化膜
の影響を排除することができキャパシタ絶縁膜の酸化膜
換算膜厚を薄くできる。次いで、タングステン等の高融
点金属膜を３００ｎｍの厚さに堆積した後、公知のエッ
チバックまたはＣＭＰ法により平端部のタングステンを
除去し、トレンチ内にタングステンを埋め込みプレート
電極１４を形成する（図１２）。
洗浄を施した後、五酸化タンタル（Ｔａ2Ｏ5）膜等のシ
リコン酸化膜より比誘電率の大きなキャパシタ絶縁膜１
３を堆積する。この際、堆積方法としては、段差被覆性
の良いＣＶＤ法が好ましい。さらに、キャパシタ絶縁膜
１３の酸化膜換算膜厚は１ギガビットクラスの大容量Ｄ
ＲＡＭでは３ｎｍ以下にすることが好ましい。また、キ
ャパシタ絶縁膜１３の材料としては五酸化タンタル膜の
他、シリコンナイトライドとシリコン酸化膜の複合膜や
ＳｒＴｉＯ3膜、（Ｂａ、Ｓｒ）ＴｉＯ3膜（ＢＳＴ膜）
等の高誘電体膜、さらにはＰＺＴ膜のような公知の強誘
電体絶縁膜を用いることもできる。なお、ここでは蓄積
電極１２に多結晶シリコン膜を用いたが、タングステン
やチタンナイトライド膜等の高融点金属膜を用いること
もでき、その場合は多結晶シリコン膜表面の自然酸化膜
の影響を排除することができキャパシタ絶縁膜の酸化膜
換算膜厚を薄くできる。次いで、タングステン等の高融
点金属膜を３００ｎｍの厚さに堆積した後、公知のエッ
チバックまたはＣＭＰ法により平端部のタングステンを
除去し、トレンチ内にタングステンを埋め込みプレート
電極１４を形成する（図１２）。
【００２２】次いで、１００ｎｍ程度の厚さのシリコン
酸化膜１５をＣＶＤ法により堆積し、ホトリソグラフィ
とドライエッチングにより開口部２０（図３）を形成し
た後、厚さ１００ｎｍ程度のチタンナイトライド等の金
属膜をスパッタ法で堆積し、ホトリソグラフィとドライ
エッチングにより金属膜１６（図３における例えばＰＬ
３）を形成する（図１３）。金属膜の材料としてはチタ
ンナイトライド以外にタングステン等の低抵抗の高融点
金属や、アルミニウム、銅等の低抵抗金属を用いること
ができる。なお、図には示していないが、周辺回路の配
線層を形成する工程がこの後に続く。
酸化膜１５をＣＶＤ法により堆積し、ホトリソグラフィ
とドライエッチングにより開口部２０（図３）を形成し
た後、厚さ１００ｎｍ程度のチタンナイトライド等の金
属膜をスパッタ法で堆積し、ホトリソグラフィとドライ
エッチングにより金属膜１６（図３における例えばＰＬ
３）を形成する（図１３）。金属膜の材料としてはチタ
ンナイトライド以外にタングステン等の低抵抗の高融点
金属や、アルミニウム、銅等の低抵抗金属を用いること
ができる。なお、図には示していないが、周辺回路の配
線層を形成する工程がこの後に続く。
【００２３】本実施例では、金属膜１６は、メモリマッ
トの両側のプレート駆動回路ＰＤ１、ＰＤ２（図４）に
どちらでも接続することができるため、プレート配線の
引き出しのためのコンタクトホールやアルミ配線等のレ
イアウトをリラックスすることができ、高集積なＤＲＡ
Ｍ装置を提供することができる。
トの両側のプレート駆動回路ＰＤ１、ＰＤ２（図４）に
どちらでも接続することができるため、プレート配線の
引き出しのためのコンタクトホールやアルミ配線等のレ
イアウトをリラックスすることができ、高集積なＤＲＡ
Ｍ装置を提供することができる。
【００２４】＜実施例２＞図１４は本発明によるＤＲＡ
Ｍ装置の他の本実施例のメモリセル部の平面図である。
本実施例は実施例１におけるＤＲＡＭ装置に関し、プレ
ート配線の形成方法に関する。同図はメモリセルの活性
領域１７、プレート電極２４、プレート配線ＰＬ５、Ｐ
Ｌ６、ＰＬ７、ＰＬ８の部分のみを示す。他の部分につ
いては実施例１とほぼ同様である。同図においてプレー
ト電極２４は実施例１と同様にエッチバックもしくはＣ
ＭＰ法によりトレンチ内に埋め込まれたタングステンで
あり、メモリセル毎に分離されている。さらに、プレー
ト電極２４には絶縁膜を介さないで直接プレート配線
（例えばＰＬ７）が設けられている。
Ｍ装置の他の本実施例のメモリセル部の平面図である。
本実施例は実施例１におけるＤＲＡＭ装置に関し、プレ
ート配線の形成方法に関する。同図はメモリセルの活性
領域１７、プレート電極２４、プレート配線ＰＬ５、Ｐ
Ｌ６、ＰＬ７、ＰＬ８の部分のみを示す。他の部分につ
いては実施例１とほぼ同様である。同図においてプレー
ト電極２４は実施例１と同様にエッチバックもしくはＣ
ＭＰ法によりトレンチ内に埋め込まれたタングステンで
あり、メモリセル毎に分離されている。さらに、プレー
ト電極２４には絶縁膜を介さないで直接プレート配線
（例えばＰＬ７）が設けられている。
【００２５】図１５ないし図１８は、いずれも図１４に
示すＤＲＡＭのメモリセル部の製造工程を説明するため
の断面図である。ｐ型のシリコン基板１上にＭＩＳＦＥ
Ｔを形成し、シリコンプラグ１０、蓄積電極の多結晶シ
リコン膜２２を堆積するまでの製造工程は実施例１の図
５から図１０までと同様の工程による（図１５）。
示すＤＲＡＭのメモリセル部の製造工程を説明するため
の断面図である。ｐ型のシリコン基板１上にＭＩＳＦＥ
Ｔを形成し、シリコンプラグ１０、蓄積電極の多結晶シ
リコン膜２２を堆積するまでの製造工程は実施例１の図
５から図１０までと同様の工程による（図１５）。
【００２６】次いで、ホトレジスト２３を除去する前
に、トレンチ内壁の多結晶シリコン膜の上部を後退させ
るために多結晶シリコンのエッチングをさらに追加する
か若しくはホトレジスト２３を１００ｎｍ程度エッチン
グし、後退したホトレジスト２３をマスクにして露出し
たトレンチ上部の多結晶シリコン膜をエッチングし、ホ
トレジスト２３を除去する（図１６）。
に、トレンチ内壁の多結晶シリコン膜の上部を後退させ
るために多結晶シリコンのエッチングをさらに追加する
か若しくはホトレジスト２３を１００ｎｍ程度エッチン
グし、後退したホトレジスト２３をマスクにして露出し
たトレンチ上部の多結晶シリコン膜をエッチングし、ホ
トレジスト２３を除去する（図１６）。
【００２７】次いで所定の洗浄を施した後、五酸化タン
タル（Ｔａ2Ｏ5）膜等のシリコン酸化膜より比誘電率の
大きなキャパシタ絶縁膜１３を堆積する。この際、堆積
方法としては、段差被覆性の良いＣＶＤ法が好ましい。
さらに、キャパシタ絶縁膜１３の材料としては実施例同
様シリコンナイトライドとシリコン酸化膜の複合膜やＳ
ｒＴｉＯ3膜、（Ｂａ、Ｓｒ）ＴｉＯ3膜（ＢＳＴ膜）等
の高誘電体膜、さらにはＰＺＴ膜のような公知の強誘電
体絶縁膜を用いることもできる。なお、ここでは蓄積電
極１２に多結晶シリコン膜を用いたが、タングステンや
チタンナイトライド膜の様な高融点金属膜を用いること
もできる。次いで、タングステンを３００ｎｍの厚さに
堆積しトレンチ内にもタングステンを埋め込んだ後、公
知のエッチバックまたはＣＭＰ法により平端部のタング
ステンを除去し、トレンチ内にプレート電極２４を形成
する（図１７）。
タル（Ｔａ2Ｏ5）膜等のシリコン酸化膜より比誘電率の
大きなキャパシタ絶縁膜１３を堆積する。この際、堆積
方法としては、段差被覆性の良いＣＶＤ法が好ましい。
さらに、キャパシタ絶縁膜１３の材料としては実施例同
様シリコンナイトライドとシリコン酸化膜の複合膜やＳ
ｒＴｉＯ3膜、（Ｂａ、Ｓｒ）ＴｉＯ3膜（ＢＳＴ膜）等
の高誘電体膜、さらにはＰＺＴ膜のような公知の強誘電
体絶縁膜を用いることもできる。なお、ここでは蓄積電
極１２に多結晶シリコン膜を用いたが、タングステンや
チタンナイトライド膜の様な高融点金属膜を用いること
もできる。次いで、タングステンを３００ｎｍの厚さに
堆積しトレンチ内にもタングステンを埋め込んだ後、公
知のエッチバックまたはＣＭＰ法により平端部のタング
ステンを除去し、トレンチ内にプレート電極２４を形成
する（図１７）。
【００２８】次いで、厚さ１００ｎｍ程度の金属膜２５
をスパッタ法で堆積し、ホトリソグラフィとドライエッ
チングによりプレート配線（例えば、図１４におけるＰ
Ｌ７）を形成する（図１８）。金属膜２５の材料にはチ
タンナイトライドを用いる。また、チタンナイトライド
のエッチングには例えばＢＣｌ3ガスを用い、下地のプ
レート電極のタングステンが露出しても殆どエッチング
されることはない様にする。本実施例によれば、図１４
に示すように分離されたプレート電極上にワード線と同
じピッチで微細なプレート配線を形成することができ
る。なお、チタンナイトライドのエッチングには過酸化
水素水によるウェットエッチングを用いることもでき
る。さらに、本実施例ではプレート電極１４にタングス
テンを、プレート配線ＰＬにはチタンナイトライドを用
いたが、プレート電極１４にチタンナイトライドを用
い、プレート配線ＰＬにタングステンを用いてもよい。
この場合、タングステンのエッチングにフッ素系のガス
を用いればタングステンのオーバーエッチングの際の下
地チタンナイトライドの削れを小さくすることができ
る。さらに、プレート配線ＰＬをエッチングする際に露
出する下地プレート電極の材料がエッチングされない条
件の下で、他の材料を組み合わせることもできる。ま
た、これらの配線材料は周辺回路の配線と兼用すること
もできる。
をスパッタ法で堆積し、ホトリソグラフィとドライエッ
チングによりプレート配線（例えば、図１４におけるＰ
Ｌ７）を形成する（図１８）。金属膜２５の材料にはチ
タンナイトライドを用いる。また、チタンナイトライド
のエッチングには例えばＢＣｌ3ガスを用い、下地のプ
レート電極のタングステンが露出しても殆どエッチング
されることはない様にする。本実施例によれば、図１４
に示すように分離されたプレート電極上にワード線と同
じピッチで微細なプレート配線を形成することができ
る。なお、チタンナイトライドのエッチングには過酸化
水素水によるウェットエッチングを用いることもでき
る。さらに、本実施例ではプレート電極１４にタングス
テンを、プレート配線ＰＬにはチタンナイトライドを用
いたが、プレート電極１４にチタンナイトライドを用
い、プレート配線ＰＬにタングステンを用いてもよい。
この場合、タングステンのエッチングにフッ素系のガス
を用いればタングステンのオーバーエッチングの際の下
地チタンナイトライドの削れを小さくすることができ
る。さらに、プレート配線ＰＬをエッチングする際に露
出する下地プレート電極の材料がエッチングされない条
件の下で、他の材料を組み合わせることもできる。ま
た、これらの配線材料は周辺回路の配線と兼用すること
もできる。
【００２９】本実施例によれば、金属膜２５とプレート
電極２４の間の層間絶縁膜が不要で、層間絶縁膜に開口
部を形成する必要がないために、製造工程数を低減する
ことができ、低価格なＤＲＡＭの提供が可能になる。ま
た、半導体基板面の垂直方向におけるプレート電極２４
の断面がＴ型となり、蓄積電極１２の最上部がプレート
電極２４の主面より下側に位置しているため金属膜２５
が蓄積電極にショートすることもない。
電極２４の間の層間絶縁膜が不要で、層間絶縁膜に開口
部を形成する必要がないために、製造工程数を低減する
ことができ、低価格なＤＲＡＭの提供が可能になる。ま
た、半導体基板面の垂直方向におけるプレート電極２４
の断面がＴ型となり、蓄積電極１２の最上部がプレート
電極２４の主面より下側に位置しているため金属膜２５
が蓄積電極にショートすることもない。
【００３０】＜実施例３＞図１９は本発明によるＤＲＡ
Ｍ装置の更に他の実施例の複数のメモリセルを配置した
部分平面図である。本実施例は実施例１におけるＤＲＡ
Ｍ装置に関し、プレート配線の形成方法に関する。同図
において、プレート配線ＰＬ９、ＰＬ１０、ＰＬ１１、
ＰＬ１２は実施例２の図１４におけるプレート配線ＰＬ
５、ＰＬ６、ＰＬ７、ＰＬ８のパターンとプレート電極
２４のパターンの合成のパターンからなる。なお、上記
プレート配線を形成するときのホトリソグラフィにおい
て使用するマスクパターンは同図に示すようなマスクパ
ターン２７になっている。
Ｍ装置の更に他の実施例の複数のメモリセルを配置した
部分平面図である。本実施例は実施例１におけるＤＲＡ
Ｍ装置に関し、プレート配線の形成方法に関する。同図
において、プレート配線ＰＬ９、ＰＬ１０、ＰＬ１１、
ＰＬ１２は実施例２の図１４におけるプレート配線ＰＬ
５、ＰＬ６、ＰＬ７、ＰＬ８のパターンとプレート電極
２４のパターンの合成のパターンからなる。なお、上記
プレート配線を形成するときのホトリソグラフィにおい
て使用するマスクパターンは同図に示すようなマスクパ
ターン２７になっている。
【００３１】図２０は図１９のプレート配線を形成した
後のＸ−Ｘ’部の断面図である。プレート配線はプレー
ト電極２６と同一の材料（タングステン）からなってい
る。上記プレート配線は実施例２の図１７に示したプレ
ート電極２４の製造方法におけるトレンチ内に埋め込ん
だタングステン２４をドライエッチングする際に形成す
る。即ち、実施例２ではタングステン２４の平坦部をエ
ッチバックまたはＣＭＰ法を用いて除去したが、本実施
例ではマスクパターン２７（図１９）を用いたホトリソ
グラフィによりプレート配線が残されるようにしてエッ
チングすることにより、トレンチ内に埋め込まれ、メモ
リセル毎に分離されたプレート電極２６とそれらを接続
するプレート配線ＰＬ９、ＰＬ１０、ＰＬ１１、ＰＬ１
２（図１９）を同時に形成することができる。本実施例
によれば、プレート配線、プレート電極を形成するため
のドライエッチング工程は１回でよいため、製造工程を
簡略化することができる。
後のＸ−Ｘ’部の断面図である。プレート配線はプレー
ト電極２６と同一の材料（タングステン）からなってい
る。上記プレート配線は実施例２の図１７に示したプレ
ート電極２４の製造方法におけるトレンチ内に埋め込ん
だタングステン２４をドライエッチングする際に形成す
る。即ち、実施例２ではタングステン２４の平坦部をエ
ッチバックまたはＣＭＰ法を用いて除去したが、本実施
例ではマスクパターン２７（図１９）を用いたホトリソ
グラフィによりプレート配線が残されるようにしてエッ
チングすることにより、トレンチ内に埋め込まれ、メモ
リセル毎に分離されたプレート電極２６とそれらを接続
するプレート配線ＰＬ９、ＰＬ１０、ＰＬ１１、ＰＬ１
２（図１９）を同時に形成することができる。本実施例
によれば、プレート配線、プレート電極を形成するため
のドライエッチング工程は１回でよいため、製造工程を
簡略化することができる。
【００３２】以上、ここではＤＲＡＭを実施例に本発明
を説明したが、本発明は同一チップ内にメモリ回路、論
理回路等複数のＬＳＩが混在した所謂オンチップＬＳＩ
（ロジック搭載型メモリ）にも適用することができ、こ
れによってＬＳＩの低消費電力化、高機能化、高性能化
が図られる。
を説明したが、本発明は同一チップ内にメモリ回路、論
理回路等複数のＬＳＩが混在した所謂オンチップＬＳＩ
（ロジック搭載型メモリ）にも適用することができ、こ
れによってＬＳＩの低消費電力化、高機能化、高性能化
が図られる。
【００３３】
【発明の効果】以上説明したように、本発明によれば高
さの高いトレンチキャパシタの上部が平坦化されるた
め、トレンチ型のキャパシタ上の平坦な領域にプレート
配線を形成することができ、これによりプレート配線を
分離して微細な配線状に形成することができるため、１
本のワード線で選択されるメモリセル毎にプレート電位
を独立して変化させることができ、ソフトエラー耐性が
高く、しかも低消費電力で動作安定性に優れた高信頼で
高集積なＤＲＡＭ装置を提供することができる。
さの高いトレンチキャパシタの上部が平坦化されるた
め、トレンチ型のキャパシタ上の平坦な領域にプレート
配線を形成することができ、これによりプレート配線を
分離して微細な配線状に形成することができるため、１
本のワード線で選択されるメモリセル毎にプレート電位
を独立して変化させることができ、ソフトエラー耐性が
高く、しかも低消費電力で動作安定性に優れた高信頼で
高集積なＤＲＡＭ装置を提供することができる。
【図１】本発明によるＤＲＡＭ装置の第１の実施例の断
面図である。
面図である。
【図２】本発明によるＤＲＡＭ装置の第１の実施例の平
面図である。
面図である。
【図３】本発明によるＤＲＡＭ装置の第１の実施例の平
面図である。
面図である。
【図４】本発明によるＤＲＡＭ装置の第１の実施例のブ
ロック図である。
ロック図である。
【図５】本発明によるＤＲＡＭ装置の第１の実施例の製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
【図６】本発明によるＤＲＡＭ装置の第１の実施例の製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
【図７】本発明によるＤＲＡＭ装置の第１の実施例の製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
【図８】本発明によるＤＲＡＭ装置の第１の実施例の製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
【図９】本発明によるＤＲＡＭ装置の第１の実施例の製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
【図１０】本発明によるＤＲＡＭ装置の第１の実施例の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１１】本発明によるＤＲＡＭ装置の第１の実施例の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１２】本発明によるＤＲＡＭ装置の第１の実施例の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１３】本発明によるＤＲＡＭ装置の第１の実施例の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１４】本発明によるＤＲＡＭ装置の第２の実施例の
平面図である。
平面図である。
【図１５】本発明によるＤＲＡＭ装置の第２の実施例の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１６】本発明によるＤＲＡＭ装置の第２の実施例の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１７】本発明によるＤＲＡＭ装置の第２の実施例の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１８】本発明によるＤＲＡＭ装置の第２の実施例の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１９】本発明によるＤＲＡＭ装置の第３の実施例の
平面図である。
平面図である。
【図２０】本発明によるＤＲＡＭ装置の第３の実施例の
断面図である。
断面図である。
【図２１】従来のＤＲＡＭ装置の断面図である。
１、１０１…ｐ型シリコン基板、２、１０２…フィール
ド酸化膜、３、１０３…ゲート絶縁膜、４、１０４…ゲ
ート電極、５、６、１０５、１０６…高濃度ｎ型不純物
領域、７、９、１１、１５、１０７、１０９、１１１…
シリコン酸化膜、８、１０８…配線電極、１０…シリコ
ンプラグ電極、１２、１１２…蓄積電極、１３、１１３
…キャパシタ絶縁膜、１４、２４、２６、１１４…プレ
ート電極、１６、２５…金属膜、１７…活性領域、１
８、１９、２０…開口部、２１…トレンチ、２２…多結
晶シリコン、２３…ホトレジスト、２７…マスクパター
ン。
ド酸化膜、３、１０３…ゲート絶縁膜、４、１０４…ゲ
ート電極、５、６、１０５、１０６…高濃度ｎ型不純物
領域、７、９、１１、１５、１０７、１０９、１１１…
シリコン酸化膜、８、１０８…配線電極、１０…シリコ
ンプラグ電極、１２、１１２…蓄積電極、１３、１１３
…キャパシタ絶縁膜、１４、２４、２６、１１４…プレ
ート電極、１６、２５…金属膜、１７…活性領域、１
８、１９、２０…開口部、２１…トレンチ、２２…多結
晶シリコン、２３…ホトレジスト、２７…マスクパター
ン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松岡 秀行 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 関口 知紀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (14)
- 【請求項１】半導体基板上にスイッチ用トランジスタと
キャパシタをもつメモリセルが複数個形成され、当該キ
ャパシタの蓄積電極及びプレート電極はそれぞれスイッ
チ用トランジスタのソース（又はドレイン）及び電位を
制御する駆動回路に接続されたダイナミックＲＡＭ装置
において、上記キャパシタはスイッチ用トランジスタが
形成された基板主面より上部の第１の絶縁膜中に形成さ
れたトレンチ型のキャパシタであって、上記駆動回路か
らプレート電極へ給電するプレート配線が上記プレート
電極より上部の層に設けられ、かつ、複数個のメモリセ
ルが複数のグループから構成され、それぞれのグループ
毎に上記プレート配線によって上記駆動回路に接続され
たことを特徴とするダイナミックＲＡＭ装置。 - 【請求項２】上記プレート配線はメモリセルのワード線
が延在する方向と同方向に形成されていることを特徴と
する請求項１記載のダイナミックＲＡＭ装置。 - 【請求項３】上記駆動回路が上記複数のメモリセルが形
成された領域の両側に配された第１及び第２の駆動回路
をもち、上記プレート配線が第１の駆動回路接続される
第１の配線と、上記第１の配線に隣接し第２の駆動回路
に接続される第２の配線とが交互に配置されていること
を特徴とする請求項１記載のダイナミックＲＡＭ装置。 - 【請求項４】上記プレート電極は蓄積電極で構成される
トレンチ内に埋め込まれ、各メモリセル毎に分離されて
いることを特徴とする請求項１記載のダイナミックＲＡ
Ｍ装置。 - 【請求項５】上記プレート配線が上記プレート電極の上
部に形成された第２の絶縁膜に設けられた開口部を介し
て上記プレート電極に接続されたことを特徴とする請求
項１記載のダイナミックＲＡＭ装置。 - 【請求項６】上記プレート配線が１本のワード線によっ
て共通に選択されるメモリセルに接続された複数のキャ
パシタのそれぞれのプレート電極に共通に接続されたこ
とを特徴とする請求項１記載のダイナミックＲＡＭ装
置。 - 【請求項７】上記第１電極の最上部が上記プレート電極
の最上部より下側に位置しており、プレート電極の断面
形状がＴ字形であることを特徴とする請求項４記載のダ
イナミックＲＡＭ装置。 - 【請求項８】上記プレート電極の上部に絶縁膜を介する
ことなく上記プレート配線を設けたことを特徴とする請
求項１記載のダイナミックＲＡＭ装置。 - 【請求項９】上記プレート電極はタングステンからな
り、上記プレート配線はチタンナイトライド膜からなる
ことを特徴とする請求項６記載のダイナミックＲＡＭ装
置。 - 【請求項１０】上記プレート電極はチタンナイトライド
からなり、上記プレート配線はタングステン膜からなる
ことを特徴とする請求項６記載のダイナミックＲＡＭ装
置。 - 【請求項１１】半導体基板上にスイッチ用トランジスタ
とキャパシタをもつメモリセルが複数個形成され、当該
キャパシタの蓄積電極及びプレート電極はそれぞれスイ
ッチ用トランジスタのソース（又はドレイン）及び電位
を制御する駆動回路に接続されるダイナミックＲＡＭ装
置の製造方法であって、 半導体基板上にスイッチ用トランジスタを形成後、スイ
ッチ用トランジスタの上部に第１の絶縁層を介してトレ
ンチ型の蓄積電極、キャパシタ絶縁膜及び上記トレンチ
型の蓄積電極の内側に上記キャパシタ絶縁膜を介して埋
め込まれたプレート電極からなる上記キャパシタを形成
する第１工程と、上記プレート電極に上記駆動回路に接
続するプレート配線を形成する第２工程を有し、第２工
程がプレート電極の上面に上記プレート配線の形成を行
うことを特徴とするダイナミックＲＡＭ装置の製造方
法。 - 【請求項１２】第２工程のプレート電極の上面に上記プ
レート配線の形成を行う工程が上記プレート電極の上面
に第２の絶縁層を形成し、第２の絶縁層に開口を形成
し、上記開口を介して上記プレート電極と上記プレート
配線が接続するように上記プレート配線を第２の絶縁層
上に形成することを特徴とする請求項１１記載のダイナ
ミックＲＡＭ装置の製造方法。 - 【請求項１３】第２工程のプレート電極の上面に上記プ
レート配線の形成を行う工程が上記プレート電極の上面
及び上記キャパシタ囲み分離する絶縁層上面にプレート
配線を直接形成することを特徴とする請求項１１記載の
ダイナミックＲＡＭ装置の製造方法。 - 【請求項１４】第２工程のプレート電極の上面に上記プ
レート配線の形成を行う工程が上記プレート電極形成す
る工程でできた導電層の上部をプレート配線の形状にエ
ッチングしてプレート配線を形成することを特徴とする
請求項１１記載のダイナミックＲＡＭ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234272A JPH1079478A (ja) | 1996-09-04 | 1996-09-04 | ダイナミックｒａｍ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234272A JPH1079478A (ja) | 1996-09-04 | 1996-09-04 | ダイナミックｒａｍ装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079478A true JPH1079478A (ja) | 1998-03-24 |
Family
ID=16968376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8234272A Pending JPH1079478A (ja) | 1996-09-04 | 1996-09-04 | ダイナミックｒａｍ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079478A (ja) |
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- 1996-09-04 JP JP8234272A patent/JPH1079478A/ja active Pending
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