JPH0730077A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0730077A
JPH0730077A JP5152364A JP15236493A JPH0730077A JP H0730077 A JPH0730077 A JP H0730077A JP 5152364 A JP5152364 A JP 5152364A JP 15236493 A JP15236493 A JP 15236493A JP H0730077 A JPH0730077 A JP H0730077A
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JP
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electrode layer
insulating film
interlayer insulating
lower electrode
impurity region
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JP5152364A
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English (en)
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Tomohito Okudaira
智仁 奥平
Takeharu Kuroiwa
丈晴 黒岩
Nobuo Fujiwara
伸夫 藤原
Keiichirou Kashiwabara
慶一朗 柏原
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 ＤＲＡＭのキャパシタを構成する下部電極層
と上部電極層との間で良好な耐圧特性および耐リーク特
性を得ることのできる半導体装置およびその製造方法を
提供する。 【構成】 コンタクトホール１４１ａの側壁と埋込導電
層１４２の表面とによって形成される凹部において、コ
ンタクトホール１４１ａの側壁に層間絶縁膜１４１の上
面から埋込導電層１４２の表面にかけて徐々に膜厚が増
加する側壁スペーサ１５４が設けられている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、キャパシタの電極間に介在す
る誘電体膜に強誘電体を用いた半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】近年、コンピュータなどの情報機器の目
覚ましい普及によって、半導体記憶装置の需要は急速に
拡大している。また機能的には、大規模な記憶容量を有
し、かつ光速動作が可能なものが要求されている。
【０００３】これに伴って、半導体記憶装置の高集積化
および光速応答性あるいは高信頼性に関する技術開発が
進められている。
【０００４】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとしてＤＲＡＭ（Ｄｙｎａｎｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が一
般的に知られている。
【０００５】このＤＲＡＭは、多数の記憶情報を蓄積す
る記憶領域であるメモリセルアレイと、外部との入出力
に必要な周辺回路とから構成されている。
【０００６】以下、このＤＲＡＭの構成について説明す
る。図７６は、一般的なＤＲＡＭの構成を示すブロック
図である。図７６を参照して、ＤＲＡＭ３５０は、メモ
リセルアレイ３５１と、ローアンドカラムアドレスバッ
ファ３５２と、ローデコーダ３５３と、カラムデコーダ
３５４と、センスリフレッシュアンプ３５５と、データ
インバッファ３５６と、データアウトバッファ３５７
と、クロックジェネレータ３５８とを備えている。
【０００７】メモリセルアレイ３５１は、記憶情報のデ
ータ信号を蓄積する役割をなす。ローアンドカラムアド
レスバッファ３５２は、単位記憶回路を構成するメモリ
セルを選択するためのアドレスバッファ信号を外部から
受ける役割をなす。
【０００８】ローデコーダ３５３およびカラムデコーダ
３５４はアドレスバッファ信号を解読することによって
メモリセルを指定する役割をなす。
【０００９】センスリフレッシュアンプ３５５は、指定
されたメモリセルに蓄積された信号を増幅して読出す役
割をなす。データインバッファ３５６およびデータアウ
トバッファ３５７は、データを入力または出力する役割
をなす。クロックジェネレータ３５８はクロック信号を
発生する役割をなす。
【００１０】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイ３５１は大きな面積
を占めている。また、このメモリセルアレイ３５１に
は、単位記憶情報を蓄積するためのメモリセルがマトリ
ックス状に複数個配列されて形成されている。
【００１１】すなわち、メモリセルは、１個のＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタと、これに接続された１個のキャパシ
タとから構成されている。
【００１２】このメモリセルは、１トランジスタ１キャ
パシタ型のメモリセルとして広く知られている。このよ
うな構成を有するメモリセルは構造が簡単なためメモリ
セルアレイの集積度を向上させることが容易であり、キ
ャパシタの構造によっていくつかのタイプに分けること
ができる。
【００１３】この中でも、スタックトタイプキャパシタ
は、その構造上、キャパシタの電極間対向面積を増大さ
せることは容易である。それゆえ、半導体装置の集積化
に伴い組織が微細化された場合でも、キャパシタ容量を
確保することが容易である。このことにより、半導体記
憶装置の集積化に伴ってスタックトタイプのキャパシタ
が多く用いられるようになった。
【００１４】次に、図７７は、従来のスタックトタイプ
キャパシタを備えたＤＲＡＭの断面構造図である。図７
７を参照して、シリコン基板３３１の表面には、各素子
を電気的に分離するための分離酸化膜３３３が形成され
ている。
【００１５】また、分離酸化膜３３３の下側領域には、
チャネルストッパ領域３３５が形成されている。このよ
うに分離酸化膜３３３とチャネルストッパ領域３３５と
が、電気的に分離されたシリコン基板３３１の表面にＤ
ＲＡＭのメモリセルが形成されている。このメモリセル
は、１つのトランスファーゲートトランジスタ３３０
と、１つのキャパシタ３２０とを有している。
【００１６】このトランスファーゲートトランジスタ３
３０は、ゲート酸化膜３２１と、ゲート電極３２３と、
ソース／ドレイン領域３２５とを有している。シリコン
基板３３１の表面には、互いに所定の間隔を介して１対
のソース／ドレイン領域３２５が形成されている。
【００１７】このソース／ドレイン領域３２５は、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ ＤｏｐｅｔＤｒａｉｎ）構造を有
している。すなわち、ソース／ドレイン領域３２５は、
比較的低濃度の不純物領域３２５ａと比較的高濃度の不
純物領域３２５ｂとの２層構造よりなっている。
【００１８】この１対のソース／ドレイン領域３２５に
挟まれる領域上には、ゲート酸化膜３２１を介在してゲ
ート電極３２３が形成されている。このゲート電極３２
３の表面を覆うように絶縁膜３２７が形成されている。
【００１９】このトランスファーゲートトランジスタ３
３０を覆うように、かつ、１対のソース／ドレイン領域
３２５の一部表面を露出するように絶縁膜３２９が形成
されている。この絶縁膜３２９より露出する１対のソー
ス／ドレイン領域３２５のいずれか一方と接するように
キャパシタ３２０が形成されている。
【００２０】このキャパシタ３２０は、下部電極層３１
３と、キャパシタ誘電体膜３１５と、上部電極層３１７
とを有している。
【００２１】下部電極層（ストレージノード）３１３
は、１対のソース／ドレイン領域３２５の表面と接し、
かつ絶縁膜３２９上に延在して形成されている。この下
部電極層３１３の表面を覆うように、主にシリコン酸化
物よりなるキャパシタ誘電体膜３１５が形成されてい
る。
【００２２】さらに、このキャパシタ誘電体膜３１５を
介在して、下部電極層３１３を覆うように上部電極層
（セルプレート）３１７が形成されている。このキャパ
シタ誘電体膜３１５を挟む下部電極層３１３と上部電極
層３１７との対向領域において電荷が蓄積される。
【００２３】キャパシタ３２０を覆うようにシリコン基
板３３１の表面全面に層間絶縁膜３０１が形成されてい
る。この層間絶縁膜３０１には、コンタクトホール３０
１ａが形成されている。
【００２４】このコンタクトホール３０１ａは、１対の
ソース／ドレイン領域３２５のいずれか他方の表面に達
している。コンタクトホール３０１ａを通じてソース／
ドレイン領域３２５と接するように層間絶縁膜３０１上
にはビット線３３７が形成されている。
【００２５】ビット線３３７は、多結晶シリコン層３３
７ａと、タングステンシリサイド層３３７ｂとを有して
いる。
【００２６】すなわち、多結晶シリコン層３３７ａとタ
ングステンシリサイド層３３７ｂとが順次積層して形成
されることによりビット線３３７が構成されている。こ
のビット線３３７を覆うように絶縁膜３１９が形成され
ている。
【００２７】図５８に示すスタックトタイプのキャパシ
タを有するメモリセルは、上述したように構造上の特徴
から高集積化に適している。
【００２８】しかしながら、ＤＲＡＭの高集積化を推し
進めた場合、メモリセルサイズの縮小が余儀なくされ
る。このメモリセルサイズの縮小に伴って、キャパシタ
の平面的な占有面積も同時に縮小される。
【００２９】このように、平面占有面積が減少した場
合、その減少の割合にほぼ比例して下部電極層３１３の
表面領域は減少し、これに従ってキャパシタ３２０の電
極間対向面積も減少する。すなわち、キャパシタに蓄え
られる電荷量（１ビットのメモリセルに蓄えられる電荷
量）が低下することになる。
【００３０】この１ビットのメモリセルに蓄えられる電
荷量が一定値より低下した場合、記憶領域としてのＤＲ
ＡＭの動作が不安定なものとなり、信頼性が低下する。
【００３１】かかるＤＲＡＭの動作の不安定化を防止す
るために、限られた平面占有面積内において、キャパシ
タの容量を増加させる必要がある。
【００３２】この、キャパシタ容量を増加させる手段と
して、これまでに、 ｉ） キャパシタ誘電体膜の薄膜化 ｉｉ） キャパシタ誘電体膜の誘電率の増加 などが検討されてきた。
【００３３】ｉ）に示したキャパシタ誘電体膜の薄膜化
は、通常キャパシタ誘電体膜として用いられている層間
絶縁膜を使用する限り限界に達している。
【００３４】このため、層間絶縁膜よりなるキャパシタ
誘電体膜を用いて、キャパシタ容量を増加させるために
は、キャパシタ形状を円筒型やビン型などの複雑形状に
する必要がある。
【００３５】しかしながら、このような複雑形状を有す
るキャパシタを製造する場合、その製造方法が極めて煩
雑になるという問題点がある。
【００３６】そこで、最近では、特にｉｉ）に示したキ
ャパシタ誘電率の増加に関する開発が盛んに進められて
いる。
【００３７】キャパシタ誘電体膜の誘電率を増加させる
ためには、比誘電率が１５以上の高い誘電率を有する材
料、いわゆる高誘電率材料と呼ばれる材料をキャパシタ
誘電体膜に採用する方法がある。
【００３８】この高誘電率材料は、一般に層間絶縁膜の
数倍から数百倍の誘電率を有する。このため、この高誘
電体をキャパシタ誘電体膜に用いることにより、キャパ
シタの形状を単純形状に維持したまま、容易に容量の増
加を図ることが可能となる。
【００３９】なお、この高誘電率材料と呼ばれる材料の
一例としては、酸化タンタル（Ｔａ 2 Ｏ5 ）、チタン酸
ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸タンタル
塩（ＰＬＺＴ）、チタン酸ストロンチューム（ＳＴ）、
チタン酸バリウム（ＢＴ）などが挙げられる。
【００４０】以下、この高誘電体をキャパシタ誘電体膜
に用いたキャパシタを有するＤＲＡＭのメモリセル構造
を従来の半導体装置として図を用いて説明する。
【００４１】図７８は、従来の半導体装置の構成を概略
的に説明する断面図である。図７８を参照して、シリコ
ン基板１３１の分離酸化膜１３２とチャネルストッパ領
域１３３とにより分離された領域には、複数個のＤＲＡ
Ｍのメモリセルが形成されている。
【００４２】このメモリセルは、トランスファーゲート
トランジスタ１３６と、キャパシタ１４８とを有する１
トランジスタ１キャパシタ型のメモリセルである。
【００４３】トランスファーゲートトランジスタ１３６
は、ゲート酸化膜１３７と、ゲート電極１３８と、１対
のソース／ドレイン領域１３４，１３５とを有してい
る。
【００４４】この１対のソース／ドレイン領域１３４，
１３５に挟まれる領域上には、ゲート酸化膜１３７を介
在して、ゲート電極１３８が形成されている。このゲー
ト電極１３８の表面を覆うように絶縁膜１３９が形成さ
れている。
【００４５】トランスファーゲートトランジスタ１３６
を構成する１対のソース／ドレイン領域１３４，１３５
のいずれか一方に接するように、ビット線１４０が絶縁
膜１３９上に延在して形成されている。
【００４６】このビット線１４０とトランスファーゲー
トトランジスタ１３６とを覆うようにシリコン基板１３
１の表面全面に層間絶縁膜１４１が形成されている。
【００４７】ビット線１４０は、この層間絶縁膜１４１
によりその表面が覆われることにより埋込ビット線とさ
れている。
【００４８】層間絶縁膜１４１には、コンタクトホール
１４１ａが形成されている。このコンタクトホール１４
１ａは、１対のソース／ドレイン領域１３４，１３５の
いずれか他方の表面に達している。
【００４９】このコンタクトホール１４１ａ内を充填す
るように埋込導電層１４２が形成されている。この埋込
導電層１４２には、不純物が注入された多結晶シリコン
（以下ドープト多結晶シリコンとする）が用いられてい
る。
【００５０】この埋込導電層１４２の表面は、層間絶縁
膜１４１の表面より寸法ｒ分だけ後退している。
【００５１】この埋込導電層１４２を通じてソース／ド
レイン領域１３５と電気的に接続されるようにキャパシ
タ１４８が形成されている。
【００５２】キャパシタ１４８は、下部電極層１４４
と、高誘電体膜１４５と、上部電極層１４６とを有して
いる。このキャパシタ１４８の高誘電体膜１４５には、
上述した通り、たとえばＰＺＴよりなる高誘電率材料が
用いられている。そのため、下部電極層１４４には、白
金（Ｐｔ）層が用いられている。
【００５３】この下部電極層１４４は、バリア層１４３
を介在して埋込導電層１４２と電気的に接続されるよう
に、かつ層間絶縁膜１４１の表面上を延びるように形成
されている。なお、バリア層１４３は、主に埋込導電層
１４２内の不純物が下部電極層１４４へ拡散するのを防
止する役割をなしている。
【００５４】この下部電極層１４４の表面上を覆うよう
に高誘電率材料よりなる高誘電体膜１４５が形成されて
いる。また、この高誘電体膜１４５を介在して、下部電
極層１４４を覆うように上部電極層１４６が形成されて
いる。
【００５５】この上部電極層１４６は、白金、ドープト
多結晶シリコンなどよりなっている。さらに、このキャ
パシタ１４８の表面を覆うように絶縁膜１４７が形成さ
れている。
【００５６】次に、上記半導体装置の製造方法について
説明する。図７９〜図８３は、従来の半導体装置の製造
方法を工程順に示す概略断面図である。
【００５７】まず、図７９を参照して、シリコン基板１
３１の表面にＬＯＣＯＳ法などにより分離酸化膜１３２
を形成する。また、このとき同時に分離酸化膜１３２の
下側領域にチャネルストッパ領域１３３を形成する。
【００５８】次に、シリコン基板１３１の表面上にゲー
ト酸化膜１３７を介在してゲート電極１３８を形成す
る。このゲート電極１３８などをマスクとして、イオン
注入を施すことにより、ソース／ドレイン領域１３４，
１３５が形成される。
【００５９】次に、ゲート電極１３８を覆うように絶縁
膜１３９が形成される。以上により、トランスファーゲ
ートトランジスタ１３６が形成される。
【００６０】次に、ソース／ドレイン領域１３４と接す
るように埋込ビット線１４０が絶縁間１３９を延在する
ように形成される。この埋込ビット線１４０とトランス
ファーゲートトランジスタ１３６とを覆うように層間絶
縁膜１４１が、ＣＶＤ法によりシリコン基板１３１の表
面全面に形成される。
【００６１】次に、層間絶縁膜１４１の表面全面に所定
のパターンを有するフォトレジストを形成し、このフォ
トレジストのパターンを用いてエッチングを行なうこと
により、ソース／ドレイン領域１３５に通ずるコンタク
トホール１４１ａを形成する。
【００６２】次に、図８０を参照して、層間絶縁膜１４
１の表面全面に、コンタクトホール１４１ａの内部にま
で充填されるように、ドープト多結晶シリコン膜１４２
ａを堆積する。
【００６３】次に、図８１を参照して、このドープト多
結晶シリコン膜１４２ａを、層間絶縁膜１４１の表面が
露出するまでエッチバックを施す。このエッチバック
は、層間絶縁膜１４１表面上のエッチング残渣（図示せ
ず）を完全に除去するため、ドープト多結晶シリコン膜
１４２ａの膜厚の約２０〜３０％のオーバーエッチング
が施される。また、このオーバーエッチングを施すとと
もに、いわゆるローディング効果も伴うため、ドープト
多結晶シリコン膜１４２ａは、層間絶縁膜１４１の表面
から相当量（寸法ｒ）後退することになる。
【００６４】なお、このエッチバック時において、層間
絶縁膜１４１は、ドープト多結晶シリコン膜１４２ａに
対してエッチング選択比が高いためほとんどエッチング
除去されない。以上により、コンタクトホール１４１ａ
内に埋込導電層１４２が形成される。
【００６５】次に、図８２を参照して、このように埋込
導電層１４２の表面において、寸法ｒ分のリセスが生じ
た表面上に、スパッタリング法によって、Ｔｉ／ＴｉＮ
／Ｔｉよりなるバリア層１４３と白金層よりなる下部電
極層１４４とを順次積層し所定の形状にパターニングを
行なう。
【００６６】次に、図８３を参照して、下部電極層１４
４の表面を覆うように、たとえばＰＺＴなどからなる高
誘電体膜１４５をスパッタ法により形成する。
【００６７】その後、この高誘電体膜１４５の上に、た
とえば白金よりなる上部電極層１４６をスパッタ法によ
り形成する。これにより、下部電極層１４４と高誘電体
膜１４５と上部電極層１４６とからなるキャパシタ１４
８が形成される。
【００６８】さらに、その後キャパシタ１４８を覆うよ
うに絶縁膜１４７を堆積することにより、図７８に示す
半導体装置が完成する。
【００６９】
【発明が解決しようとする課題】以上のように、従来の
半導体装置は、キャパシタ誘電体膜として高誘電体膜を
用いて構成されかつ製造されている。また、上述したよ
うに、キャパシタ形状を単純形状に維持したまま、容易
にキャパシタ容量の増大を図ることができるため、この
ようなキャパシタを、たとえば２５６ＭのＤＲＡＭに代
表される高集積記憶素子に用いることが有望視されてい
る。
【００７０】しかしながら、従来の半導体装置およびそ
の製造方法には、以下に述べる問題点を有している。
【００７１】キャパシタ１４８を構成する下部電極層１
４４と上部電極層１４５との間の耐リーク特性および耐
圧特性が悪化するという問題点を生じている。
【００７２】図８０と図８１に示すドープト多結晶シリ
コン膜１４２ａのエッチバックプロセスにおいて、図示
しない他の個所の層間絶縁膜１４１の上部表面における
エッチング残渣を完全に除去するためにドープト多結晶
シリコン膜１４２ａにオーバーエッチングが施される。
【００７３】また、ドープト多結晶シリコン膜１４２ａ
のエッチバックが進み、層間絶縁膜１４１の上部表面が
露出すると、ドープト多結晶シリコン膜１４２ａの露出
面積は、コンタクトホール１４１ａ内に残存する部分の
みとなる。
【００７４】このように被エッチング膜（ドープト多結
晶膜１４２ａ）の露出面積が急激に小さくなった場合、
いわゆるローディング効果によって被エッチング膜のエ
ッチング速度が早くなってしまう。
【００７５】以上のように、ドープト多結晶シリコン膜
１４２ａがオーバーエッチングとローディング効果との
相乗効果により、埋込導電層１４２の上部表面は、コン
タクトホール１４１ａ内に落込んだ形状になってしま
う。すなわち、コンタクトホール１４１ａ内においてリ
セス部（凹部）が生じてしまう。
【００７６】このリセス部が生じた状態で、図８２に示
すように、スパッタ法のような段差被覆性の悪い方法を
用いて、白金層からなる下部電極層１４３と、高誘電体
膜からなるキャパシタ誘電体膜１４４を形成すると、下
部電極層１４３の段差部上で、キャパシタ誘電体膜１４
４の膜厚の薄い部分が生じてしまう。
【００７７】図８４は、図７８に示すリセス部（Ｐ部）
を拡大して示す部分断面図である。図８４を参照して、
高誘電体膜１４５は、特にリセス部の下端部（Ｒ部）に
おいて膜厚が薄くなるか、もしくは最悪の場合膜が途切
れてしまう。
【００７８】このように、高誘電体膜１４５の膜厚が小
さくなった場合、下部電極層１４４と上部電極層１４６
との間でリーク電流が増大し、所定の耐圧を確保するこ
とが困難となる。すなわち、下部電極層１４４と上部電
極層１４６との間で、良好な耐圧特性および耐リーク特
性を得ることができない。
【００７９】また、高誘電体膜１４５が途切れた場合に
は、下部電極層１４４と上部電極層１４６とが直接接続
されるため、キャパシタとしての機能が果たせなくなっ
てしまう。
【００８０】この発明は、上記問題点を解決するために
なされたもので、キャパシタを構成する下部電極層と上
部電極層との間で良好な耐圧特性と耐リーク特性を得る
ことができる半導体装置およびその製造方法を提供する
ことにある。
【００８１】
【課題を解決するための手段】この発明に基づいた請求
項１に記載の半導体装置においては、主表面を有する半
導体基板と、上記半導体基板の主表面に形成された不純
物領域と、上記不純物領域を覆うように上記半導体基板
の主表面上に形成され、かつ、上記不純物領域に達する
コンタクトホールを有する層間絶縁膜と、上記コンタク
トホールを充填し、上記不純物領域と接して、上記層間
絶縁膜の上面よりも下方に位置する上面を有する埋込導
電層と、上記コンタクトホールの側壁と上記埋込導電層
の上面とによって形成される凹部において、上記層間絶
縁膜の上面から上記埋込導電層の上面にかけて上記コン
タクトホール内の側壁に形成された側壁スペーサと、上
記埋込導電層の上面に接するように、上記層間絶縁膜の
表面上と上記側壁スペーサの表面上とに形成された下部
電極層と、上記下部電極層を覆うように形成された高誘
電率材料よりなる高誘電体膜と、上記高誘電体膜を覆う
ように形成された上部電極層とを備えている。
【００８２】次に、この発明に基づいた請求項２に記載
の半導体装置においては、主表面を有する半導体基板
と、上記半導体基板の主表面に形成された不純物領域
と、上記不純物領域を覆うように上記半導体基板の主表
面上に形成され、かつ、上記不純物領域に達するコンタ
クトホールを有する層間絶縁膜と、上記コンタクトホー
ルを充填し、上記不純物領域と接して上記層間膜の上面
よりも下方に位置する上面を有する埋込導電層と、上記
埋込導電層の上面に接するように、上記層間絶縁膜の表
面上に形成された下部電極層と、上記下部電極層の表面
から上記層間絶縁膜の表面にかけて設けられた第１の側
壁スペーサと、上記コンタクトホールの側壁と上記埋込
導電層の上面とによって形成される凹部に形成された上
記下部電極層の表面上に、上記層間絶縁膜の表面上の下
部電極層の表面から上記埋込導電層の表面上の下部電極
層表面にかけて設けられた第２の側壁スペーサと、上記
下部電極層と上記第１の側壁スペーサと上記第２の側壁
スペーサとを覆うように形成された高誘電率材料よりな
る高誘電体膜と、上記高誘電体膜を覆うように形成され
た上部電極層とを備えている。
【００８３】次に、この発明に基づいた請求項３に記載
の半導体装置においては、主表面を有する半導体基板
と、上記半導体基板の主表面に形成された不純物領域
と、上記不純物領域を覆うように上記半導体基板の主表
面上に形成され、かつ、上記不純物領域に達するコンタ
クトホールを有する層間絶縁膜と、上記コンタクトホー
ルを充填し、上記不純物領域と接して、上記層間絶縁膜
の表面よりも上方に位置する上面を有する埋込導電層
と、上記埋込導電層の上面から上記層間絶縁膜の表面に
かけて上記埋込導電層の側壁に形成された側壁スペーサ
と、上記埋込導電層の上面に接するように上記層間絶縁
膜の表面と上記側壁スペーサの表面上とに形成された下
部電極層と、上記下部電極層を覆うように形成された高
誘電率材料よりなる高誘電体膜と、上記高誘電体膜を覆
うように形成された上部電極層とを備えている。次に、
この発明に基づいた請求項４に記載の半導体装置におい
ては、主表面を有する半導体基板と、上記半導体基板の
主表面に形成された不純物領域と、上記不純物領域を覆
うように上記半導体基板の主表面上に形成され、かつ、
上記不純物領域に達するコンタクトホールを有する層間
絶縁膜と、上記コンタクトホールを充填し、上記不純物
領域と接して、上記層間絶縁膜の表面よりも上方に位置
する上面を有する埋込導電層と、上記埋込導電層の表面
に接するように、上記層間絶縁膜の表面上に形成された
下部電極層と、上記下部電極層の端面部分に、上記下部
電極層の表面から上記層間絶縁膜の表面にかけて設けら
れた第１の側壁スペーサと、上記層間絶縁膜に沿って形
成された上記下部電極層の凸部分において、上記層間絶
縁膜の表面上の下部電極層表面から上記埋込導電層の表
面上の下部電極層表面上にかけて設けられた第２の側壁
スペーサと、上記下部電極層と上記第１の側壁スペーサ
と上記第２の側壁スペーサとを覆うように形成された高
誘電率材料よりなる高誘電体膜と、上記高誘電体膜を覆
うように形成された上部電極層とを備えている。
【００８４】次に、この発明に基づいた請求項５に記載
の半導体装置においては、主表面を有する半導体基板
と、上記半導体基板の主表面に形成された不純物領域
と、上記不純物領域を覆うように上記半導体基板の主表
面上に形成され、上記不純物領域に達する第１の径を有
する第１のコンタクトーホールと、この第１のコンタク
トホールの上部に連続して設けられ、第１の径よりも大
きい第２の径を有する第２のコンタクトホールとを有す
る層間絶縁膜と、上記第１のコンタクトホールを充填
し、上記不純物領域と接する埋込導電層と、上記第２の
コンタクトホールを充填し、上記埋込導電層の表面と接
し上記層間絶縁膜の上面と実質的に同一平面をなす平面
を有する下部電極層と、上記下部電極層と接するように
上記層間絶縁膜が表面上に形成された高誘電率材料より
なる高誘電体膜と、上記高誘電体膜の上に形成された上
部電極層とを備えている。
【００８５】次に、この発明に基づいた請求項６に記載
の半導体装置においては、主表面を有する半導体基板
と、上記半導体基板の主表面に形成された不純物領域
と、上記不純物領域を覆うように上記半導体基板の主表
面上に形成され、かつ、上記不純物領域に達するコンタ
クトホールを有する層間絶縁膜と、上記コンタクトホー
ルを充填し、上記不純物領域と接して、上記層間絶縁膜
の上面よりも下方に位置する上面を有する埋込導電層
と、上記埋込導電層の上面に接するように、上記層間絶
縁膜の表面上に形成された下部電極層と、上記下部電極
層を介在して、上記層間絶縁膜を覆うように形成された
高誘電率材料よりなる高誘電体膜と、上記高誘電体膜を
覆うように形成された上部電極層とを備えている。さら
に、上記下部電極層は、その端面部の側面が、上記層間
絶縁膜の表面にかけて徐々に傾斜をなすように形成され
ている。
【００８６】次に、この発明に基づいた請求項７に記載
の半導体装置においては、主表面を有する半導体基板
と、上記半導体基板の主表面に形成された不純物領域
と、上記不純物領域を覆うように上記半導体基板の主表
面上に形成され、かつ、上記不純物領域に達するコンタ
クトホールを有する層間絶縁膜と、上記コンタクトホー
ルを充填し、上記不純物領域と接して、上記層間絶縁膜
の上面よりも下方に位置する上面を有する埋込み導電層
と、上記埋込み導電層の上面に接するように上記層間絶
縁膜の表面に延在して形成された下部電極層と、上記下
部電極層を覆うように形成された高誘電率材料よりなる
高誘電体膜と、上記高誘電体膜を覆うように形成された
上部電極層とを備えている。さらに、上記コンタクトホ
ールの側壁と上記層間絶縁膜の上面との交点となる位置
に、所定形状の斜面部を有している。
【００８７】次に、この発明に基づいた請求項８に記載
の半導体装置においては、主表面を有する半導体基板
と、上記半導体基板の主表面に形成された不純物領域
と、上記不純物領域を覆うように上記半導体基板の主表
面上に形成され、かつ、上記不純物領域に達するコンタ
クトホールを有する層間絶縁膜と、上記コンタクトホー
ルを充填し、上記不純物領域と接して、上記層間絶縁膜
の上面よりも下方に位置する上面を有する埋込み導電層
と、上記埋込み導電層の上面に接するとともに、上記層
間絶縁膜の表面上に形成された蒸着導電層と、上記蒸着
導電層の上に延在して形成された下部電極層と、上記蒸
着導電層と上記下部電極層とを覆うように形成された高
誘電率材料よりなる高誘電体膜と、上記高誘電体膜を覆
うように形成された上部電極層とを備えている。
【００８８】次に、この発明に基づいた請求項９に記載
の半導体装置の製造方法においては、以下の工程を備え
ている。
【００８９】まず、半導体基板の主表面に不純物領域が
形成される。その後、上記不純物領域を覆うように上記
半導体基板の主表面上に層間絶縁膜が形成される。
【００９０】次に、上記層間絶縁膜に上記不純物領域に
通ずるコンタクトホールが形成される。その後、上記コ
ンタクトホールを充填し、上記不純物領域と接して、上
記層間絶縁膜の上面よりも下方に位置する埋込導電層が
形成される。
【００９１】次に、上記コンタクトホールの側壁と上記
埋込導電層の表面とによって形成される凹部において、
上記コンタクトホール内の側壁に、上記層間絶縁膜の上
面から上記埋込導電層の表面にかけて側壁スペーサが形
成される。その後、上記埋込導電層の表面に接するよう
に、上記層間絶縁膜の表面上と上記側壁スペーサの表面
上とに下部電極層が形成される。
【００９２】次に、上記下部電極層を覆うように高誘電
率材料よりなる高誘電体膜が形成される。その後、前記
高誘電体膜を覆うように上部電極層を形成される。
【００９３】次に、この発明に基づいた請求項１０に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
【００９４】まず、半導体基板の主表面に不純物領域が
形成される。その後、上記不純物領域を覆うように上記
半導体基板の主表面上に層間絶縁膜が形成される。
【００９５】次に、上記層間絶縁膜に、上記不純物領域
に通ずるコンタクトホールが形成される。その後、上記
コンタクトホールを充填し、上記不純物領域と接して、
上記層間絶縁膜の上面よりも下方に位置する上面を有す
る埋込導電層が形成される。
【００９６】次に、上記埋込導電層の表面に接するよう
に、上記層間絶縁膜の表面上に下部電極層が形成され
る。その後、上記下部電極層の端面部分に、上記下部電
極層の表面から上記層間絶縁膜の表面にかけて設けられ
た第１の側壁スペーサが形成される。
【００９７】次に、上記コンタクトホールの側壁に上記
埋込導電層の表面とによって形成される凹部に形成され
た上記下部電極層の表面上に、上記層間絶縁膜表面上の
下部電極層表面から、上記埋込導電層の表面上の下部電
極層表面にかけて設けられた第２の側壁スペーサが形成
される。
【００９８】次に、上記下部電極層と上記第１の側壁ス
ペーサと上記第２の側壁スペーサとを覆うように高誘電
率材料よりなる高誘電体膜が形成される。その後、上記
高誘電体膜を覆うように上部電極層が形成される。
【００９９】次に、この発明に基づいた請求項１１に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
【０１００】まず、半導体基板の主表面に不純物領域が
形成される。その後、上記不純物領域を覆うように上記
半導体基板の主表面上に層間絶縁膜が形成される。
【０１０１】次に、上記層間絶縁膜に上記不純物領域に
通ずるコンタクトホールが形成される。その後、上記コ
ンタクトホールを充填し、上記不純物領域と接して上記
層間絶縁膜の上面よりも上方に位置する上面を有する埋
込導電層が形成される。
【０１０２】次に、上記埋込導電層の側壁に、上記埋込
導電層の上面から上記層間絶縁膜の表面にかけて設けら
れた側壁スペーサが形成される。その後、上記埋込導電
層の表面に接するように、上記層間絶縁膜の表面上と上
記側壁スペーサの表面上とに下部電極層が形成される。
【０１０３】次に、上記下部電極層を覆うように高誘電
率材料よりなる高誘電体膜が形成される。その後、上記
高誘電体膜を覆うように上部電極層が形成される。
【０１０４】次に、この発明に基づいた請求項１２に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
【０１０５】まず、半導体基板の主表面に不純物領域が
形成される。その後、上記不純物領域を覆うように上記
半導体基板の主表面上に層間絶縁膜が形成される。
【０１０６】次に、上記層間絶縁膜に上記不純物領域に
通ずるコンタクトホールが形成される。その後、上記コ
ンタクトホールを充填し、上記不純物領域と接して上記
層間絶縁膜の表面よりも上方に位置する上面を有する埋
込導電層が形成される。
【０１０７】次に、上記埋込導電層の表面に接するよう
に、上記層間絶縁膜の表面上に下部電極層が形成され
る。その後、上記下部電極層の端面部分に、上記下部電
極層の表面から上記層間絶縁膜の表面にかけて設けられ
た第１の側壁スペーサが形成される。
【０１０８】次に、上記層間絶縁膜に添って形成された
上記下部電極層の凸部分において、上記層間絶縁膜の表
面上の下部電極層表面から上記埋込導電層の表面上の下
部電極層表面にかけて設けられた第２の側壁スペーサが
形成される。
【０１０９】次に、上記下部電極層と上記第１の側壁ス
ペーサと上記第２の側壁スペーサとを覆うように高誘電
率材料よりなる高誘電体膜が形成される。その後、上記
高誘電体膜を覆うように上部電極層が形成される。
【０１１０】次に、この発明に基づいた請求項１３に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
【０１１１】まず、半導体基板の主表面に不純物領域が
形成される。その後、上記不純物領域を覆うように上記
半導体基板の主表面上に上記不純物領域に達する第１の
径を有する第１のコンタクトホールとこの第１のコンタ
クトホールの上部に連続して設けられ第１の径よりも大
きい第２の径を有する第２のコンタクトホールとを有す
る層間絶縁膜が形成される。
【０１１２】次に、上記第１のコンタクトホールを充填
し、上記不純物領域の一部表面と接する埋込導電層が形
成される。その後、上記第２のコンタクトホールを充填
し、上記埋込導電層の表面と接し、上記層間絶縁膜上面
と実質的に同一平面をなす表面を有する下部電極層が形
成される。
【０１１３】次に、上記下部電極層と接するように上記
層間絶縁膜の表面上に高誘電率材料よりなる高誘電体膜
が形成される。その後、上記高誘電体膜の上に上部電極
層が形成される。
【０１１４】次に、この発明に基づいた請求項１４に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
【０１１５】まず、半導体基板の主表面に不純物領域が
形成される。その後、上記不純物領域を覆うように上記
半導体基板の主表面上に層間絶縁膜が形成される。
【０１１６】次に、上記層間絶縁膜に上記不純物領域に
通ずるコンタクトホールが形成される。その後、上記コ
ンタクトホールを充填し、上記不純物領域と接して上記
層間絶縁膜の表面よりも下方に位置する上面を有する埋
込導電層が形成される。
【０１１７】次に、上記埋込導電層の表面に接するよう
に、上記層間絶縁膜の表面上に下部電極層が形成され
る。その後、上記下部電極層を介在して上記層間絶縁膜
を覆うように高誘電率材料よりなる高誘電体膜が形成さ
れる。その後、上記高誘電体膜を覆うように上部電極層
が形成される。さらに、上記下部電極層が形成される工
程においては、その端面部分の側面が、上記層間絶縁膜
の表面にかけて徐々に傾斜をなすように形成されてい
る。
【０１１８】次に、この発明に基づいた請求項１５に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
【０１１９】まず、半導体基板の主表面に不純物領域が
形成される。その後、不純物領域を覆うように上記半導
体基板の主表面上に、上記不純物領域に達するコンタク
トホールを有する層間絶縁膜が形成される。
【０１２０】次に、上記コンタクトホールを充填し、上
記不純物領域と接して上記層間絶縁膜の上面よりも下方
に位置する上面を有する埋込み導電層が形成される。そ
の後、上記埋込み導電層の上面に接するとともに上記層
間絶縁膜の表面に延在する下部電極層が形成される。そ
の後、上記下部電極層を覆うように高誘電率材料よりな
る高誘電体膜が形成される。
【０１２１】次に、上記高誘電体膜を覆うように上部電
極層が形成される。さらに、上記層間絶縁膜を形成する
工程において、上記コンタクトホールの側壁と上記層間
絶縁膜の上面との交点となる位置に所定形状の斜面部が
形成される。
【０１２２】次に、この発明に基づいた請求項１６に記
載の半導体装置においては、以下の工程を備えている。
【０１２３】まず、半導体基板の主表面に不純物領域が
形成される。その後、上記不純物領域を覆うように上記
半導体基板の主表面上に上記不純物領域に達するコンタ
クトホールを有する層間絶縁膜が形成される。
【０１２４】次に、上記コンタクトホールを充填し、上
記不純物領域と接して上記層間絶縁膜の上面よりも下方
に位置する上面を有する埋込み導電層が形成される。そ
の後、上記埋込み導電層の上面に接するとともに、上記
層間絶縁膜の表面上にＣＶＤ法により蒸着導電層が形成
される。
【０１２５】次に、上記蒸着導電層の上に下部電極層が
形成される。その後、この上記蒸着導電層と上記下部電
極層とを覆うように高誘電率材料よりなる高誘電体膜が
形成される。
【０１２６】次に、上記高誘電体膜を覆うように上部電
極層が形成される。次に、この発明に基づいた請求項１
７に記載の半導体装置の製造方法においては、以下の工
程を備えている。
【０１２７】まず、半導体基板の主表面に不純物領域が
形成される。その後、上記不純物領域を覆うように前記
半導体基板の主表面上に層間絶縁膜が形成される。
【０１２８】次に、上記層間絶縁膜に上記不純物領域に
通ずるコンタクトホールが形成される。その後、上記コ
ンタクトホールを充填し、上記不純物領域と接して、上
記層間絶縁膜の表面よりも下方に位置する上面を有する
埋込導電層が形成される。
【０１２９】次に、上記埋込導電層の表面に接するよう
に、上記層間絶縁膜の表面上に下部電極層が形成され
る。その後、上記下部電極層を介在して、上記層間絶縁
膜を覆うように高誘電率材料よりなる高誘電体膜が堆積
され、この高誘電体膜の表面をケミカルメカニカルポッ
シング法により平坦化が行なわれる。
【０１３０】次に、この高誘電体膜を覆うように上部電
極層が形成される。
【０１３１】
【作用】請求項１および請求項９に記載の半導体装置お
よびその製造方法によれば、コンタクトホールの側壁と
埋込導電層の表面とによって形成される凹部において、
コンタクトホール内の側壁に、層間絶縁膜の上面から埋
込導電層の表面にかけて側壁スペーサが形成されてい
る。
【０１３２】これによって、凹部分において、急峻な壁
面がなくなり、下部電極層に従来のような段差部が生じ
ることがない。その結果、下部電極層上に形成される高
誘電体膜の膜厚が、凹部分で薄くすることがない。これ
により、高誘電体膜上に上部電極層を形成した場合に、
下部電極層と上部電極層との間で従来のような間隔の狭
くなる部分が発生することはなく、キャパシタの耐圧特
性および耐リーク特性が悪化することもない。
【０１３３】次に、請求項２および請求項１０に記載の
半導体装置およびその製造方法によれば、コンタクトホ
ールの側壁と埋込導電層の表面とによって形成される凹
部分に形成された下部電極層の表面上に、層間絶縁膜の
表面上の下部電極層表面から埋込導電層の表面上の下部
電極層の表面にかけて第２の側壁スペーサが設けられて
いる。
【０１３４】これにより、凹部分の下部電極層表面上に
急峻な段差が生じることがない。その結果、下部電極層
上に形成される高誘電体膜の膜厚がその凹部分で薄くな
ることがない。これにより、高誘電体膜上に上部電極層
を形成した場合に下部電極層と上部電極層との間で従来
のような間隔の狭くなる部分が生じることがなく、キャ
パシタの耐圧特性および耐リーク特性が悪化することも
ない。
【０１３５】さらに、下部電極層の端面部分においても
下部電極層の表面から層間絶縁膜の表面にかけて第１の
側壁スペーサを設けている。
【０１３６】これにより、下部電極層の端面部分の段差
が低減される。その結果、下部電極層上に形成される高
誘電体膜の膜厚がこの段差部分で薄くなることがない。
これにより、高誘電体膜上に上部電極層を形成した場合
に、下部電極層と上部電極層との間で従来のような間隔
の狭くなる部分が発生することはなく、キャパシタの耐
圧特性および耐リーク特性が悪化することもない。
【０１３７】次に、請求項３および請求項１１に記載の
半導体装置およびその製造方法によれば、層間絶縁膜の
上面よりも上方に位置する表面を有する埋込導電層と、
この埋込導電層の上面から層間絶縁膜の表面にかけて徐
々に膜厚が増加する埋込導電層の側壁に設けられた側壁
スペーサとが設けられている。
【０１３８】これによって、埋込導電層上に下部電極層
を形成した場合に下部電極層に段差部が生じない。その
結果、下部電極層上に形成される高誘電体膜の膜厚が段
差部分で薄くなることがない。これにより、高誘電体膜
上に上部電極層を形成した場合に下部電極層と上部電極
層との間で従来のような間隔の狭くなる部分が発生する
ことがなく、キャパシタの耐圧特性および耐リーク特性
が悪化することもない。
【０１３９】次に、請求項４および請求項１２に記載の
半導体装置およびその製造方法によれば、層間絶縁膜の
上面よりも上方に位置する表面を有する埋込導電層と、
埋込導電層の表面に接するように層間絶縁膜の表面上に
形成された下部電極層と、この下部電極層の凸部分にお
いて、層間絶縁膜の表面上の下部電極層表面から埋込導
電層の表面上の下部電極層表面にかけて徐々に膜厚が増
加する第２の側壁スペーサが設けられている。
【０１４０】これにより、埋込導電層の表面に形成され
た下部電極層に生じる段差を低減し、この下部電極層上
に形成される高誘電体膜の膜厚がその段差部分で薄くな
ることがない。これにより、高誘電体膜上に上部電極層
を形成した場合に下部電極層と上部電極層との間で従来
のような間隔の狭くなる部分が発生することがなく、キ
ャパシタの耐圧特性および耐リーク特性が悪化すること
もない。
【０１４１】さらに、下部電極層の端面部分に下部電極
層の表面から層間絶縁膜の表面にかけて徐々に膜厚が増
加する第１の側壁スペーサを設けている。
【０１４２】これにより、下部電極層の端面部分の段差
が低減される。その結果、下部電極層層上に形成される
高誘電体膜の膜厚がその段差部分で薄くなることがな
い。これにより、高誘電体膜上に上部電極層を形成した
場合に下部電極層と上部電極層との間で従来のような間
隔の狭くなる部分が発生することがなくキャパシタの耐
圧特性および耐リーク特性が悪化することもない。
【０１４３】次に、請求項５および請求項１３に記載の
半導体装置およびその製造方法によれば、第１の径を有
する第１のコンタクトホールとこの第１のコンタクトホ
ールの上部に連続して設けられ、第１の径よりも大きい
第２の径を有する第２のコンタクトホールとを有する層
間絶縁膜と、この第１のコンタクトホールを充填し、不
純物領域の一部表面と接する埋込導電層と、第２のコン
タクトホールを充填し埋込導電層の表面と接し、層間絶
縁膜の上面と実質的に同一平面をなす表面を有する下部
電極層とを備えている。
【０１４４】これにより、第２のコンタクトホール内に
おいて、スパッタ法による段差被覆性の悪さの影響を受
けずに下部電極層を形成することができる。また、下部
電極層の表面を層間絶縁膜の上面と実質的に同一平面と
なすように形成していることから、層間絶縁膜上に形成
される高誘電体膜の膜厚が、従来のような段差部分で薄
くなることはない。その結果、高誘電体膜上に上部電極
層を形成した場合に下部電極層と上部電極層との間で従
来のような間隔の狭くなる部分が発生することがなく、
キャパシタの耐圧特性および耐リーク特性が悪化するこ
ともない。
【０１４５】次に、請求項６および請求項１４に記載の
半導体装置およびその製造方法によれば、下部電極層の
端面部の側面が、層間絶縁膜の表面にかけて徐々に傾斜
をなすように形成されている。これにより、この下部電
極層の端面部分での段差を低減する。その結果、下部電
極層上に形成される高誘電体膜の膜厚がこの端面部分で
薄くなることがない。これにより、高誘電体膜上に上部
電極層を形成した場合に下部電極層と上部電極層との間
で従来のような間隔の狭くなる部分が発生することがな
く、キャパシタの耐圧特性および耐リーク特性が悪化す
ることもない。
【０１４６】次に、この発明に基づいた請求項７および
請求項１５に記載の半導体装置およびその製造方法によ
れば、コンタクトホールの側壁と層間絶縁膜の上面との
交点となる位置に所定形状の斜面部が設けられているの
で、埋込み導電層上に下部電極層を形成した場合に、下
部電極層に従来のような段差部が生じることはない。
【０１４７】その結果、下部電極層上に形成される高誘
電体膜の膜厚がその段差部で薄くなることがない。これ
により、高誘電体膜上に上部電極層を形成した場合に、
下部電極層と上部電極層との間で従来のような間隔の狭
くなる部分が発生することがなく、キャパシタの耐圧特
性および耐リーク特性が悪化することもない。
【０１４８】次に、この発明に基づいた請求項８および
請求項１６に記載の半導体装置およびその製造方法によ
れば、埋込み導電層と下部電極層との間にＣＶＤ法によ
り成膜される蒸着導電層を設けているので、埋込み導電
層上の段差部分の形状に丸みをもたせることができる。
そのため、埋込み導電層上に下部電極層を形成した場合
に、下部電極層に従来のような段差部が生じることはな
い。
【０１４９】その結果、下部電極層上に形成される高誘
電体膜の膜厚がその段差部で薄くなることがない。これ
により、高誘電体膜上に上部電極層を形成した場合に下
部電極層と上部電極層との間で従来のような間隔の狭く
なる部分が発生することがなく、キャパシタの耐圧特性
および耐リーク特性が悪化することもない。
【０１５０】次に、この発明に基づいた請求項１７に記
載の半導体装置の製造方法によれば、下部電極層を介在
して、層間絶縁膜を覆うように高誘電体膜を堆積し、こ
の高誘電体膜の表面をケミカルメカニカルポリッシング
法により平坦化を行なっている。これにより、高誘電体
膜の表面が平坦化されるために、段差部が生じることが
ない。その結果、高誘電体膜の上に上部電極層を形成し
た場合に下部電極層と上部電極層との間で間隔の狭くな
る部分が発生することがなく、キャパシタの耐圧特性お
よび耐リーク特性が悪化することもない。
【０１５１】
【実施例】以下、この発明に基づいた第１の実施例につ
いて図を参照して説明する。
【０１５２】図１は、第１の実施例における半導体装置
の構成を概略的に説明する断面図である。
【０１５３】図１を参照して、シリコン基板１３１の分
離酸化膜１３２とチャネルストッパ領域１３３とにより
分離された領域には、複数個のＤＲＡＭのメモリセルが
形成されている。このメモリセルは、トランスファーゲ
ートトランジスタ１３６と、キャパシタ１４８とを有す
る１トランジスタ１キャパシタ型のメモリセルである。
【０１５４】トランスファーゲートトランジスタ１３６
は、ゲート酸化膜１３７と、ゲート電極１３８と、１対
のソース／ドレイン領域１３４，１３５とを有してい
る。
【０１５５】この１対のソース／ドレイン領域１３４，
１３５に挟まれる領域上には、ゲート酸化膜１３７を介
在して、ゲート電極１３８が形成されている。このゲー
ト電極１３８の表面を覆うように絶縁膜１３９が形成さ
れている。
【０１５６】トランスファーゲートトランジスタ１３６
を構成する１対のソース／ドレイン領域１３４，１３５
のいずれか一方に接するように、ビット線１４０が絶縁
膜１３９上に延在して形成されている。このビット線１
４０とトランスファーゲートトランジスタ１３６とを覆
うようにシリコン基板１３１の表面全面に層間絶縁膜１
４１が形成されている。
【０１５７】ビット線１４０は、この層間絶縁膜１４１
によりその表面が覆われることにより埋込ビット線とさ
れている。
【０１５８】層間絶縁膜１４１には、コンタクトホール
１４１ａが形成されている。このコンタクトホール１４
１ａは、１対のソース／ドレイン領域１３４，１３５の
いずれか他方の表面に達している。
【０１５９】このコンタクトホール１４１ａ内を充填す
るように埋込導電層１４２が形成されている。この埋込
導電層１４２は、ドープト多結晶シリコン、タングステ
ン、窒化チタンなどが用いられている。
【０１６０】この埋込導電層１４２の表面は、層間絶縁
膜１４１の表面より従来技術において説明した理由によ
り寸法ｒ分だけ後退している。このため、層間絶縁膜１
４１の表面には寸法ｒ分だけ後退した凹部が形成されて
いる。
【０１６１】この埋込導電層１４２を通じてソース／ド
レイン領域１３５と電気的に接続されるようにキャパシ
タ１４８が形成されている。
【０１６２】キャパシタ１４８は、下部電極層１４４
と、高誘電体膜１４５と、上部電極層１４６とを有して
いる。このキャパシタ１４８の高誘電体膜１４５には、
従来と同様に高誘電体膜が用いられている。そのため
に、下部電極層１４４には、白金（Ｐｔ）が用いられて
いる。
【０１６３】この下部電極層１４４は、バリア層１４３
を介在して埋込導電層１４２と電気的に接続されるよう
に、かつ層間絶縁膜１４１の表面に延びるように形成さ
れている。
【０１６４】なお、ここでバリア層１４３は、従来技術
と同様に、主に埋込層１４２内の不純物が下部電極層１
４４へ拡散するのを防止する役目をなしている。
【０１６５】ここで、上述した凹部において、層間絶縁
膜１４１の上面から埋込導電層１４２の表面にかけて、
徐々に膜厚が増加する側壁スペーサ１５４がコンタクト
ホール１４１ａの内壁に設けられている。
【０１６６】この側壁スペーサ１５４を設けることによ
り、この凹部に形成される下部電極層１４４の成膜時の
ステップカバレッジが良くなり、従来のような膜厚の薄
い部分が生じることがない。
【０１６７】下部電極層１４４の表面上には、高誘電率
材料よりなる高誘電体膜１４５が形成されている。ま
た、この高誘電体膜１４５を介在して、下部電極層１４
４を覆うように上部電極層１４６が形成されている。
【０１６８】なお、上部電極層１４６は、白金もしくは
ドープト多結晶シリコンよりなっている。さらに、その
キャパシタ１４８の表面を覆うように絶縁膜１４７が形
成されている。
【０１６９】次に、上記半導体装置の製造方法について
説明する。図２〜図８は、第１の実施例における半導体
装置の製造方法を工程順に示す断面図である。
【０１７０】まず図２を参照して、シリコン基板１３１
の表面にＬＯＣＯＳ法などにより分離酸化膜１３２を形
成する。また、このとき同時に分離酸化膜１３２の下側
領域にチャネルストッパー領域１３３を形成する。
【０１７１】次に、シリコン基板１３１の表面上にゲー
ト酸化膜１３７を介在してゲート電極１３８を形成す
る。このゲート電極１３８などをマスクとして、イオン
注入を施すことにより、ソース／ドレイン領域１３４，
１３５が形成される。
【０１７２】次に、ゲート電極１３８を覆うように絶縁
膜１３９が形成される。以上により、トランスファーゲ
ートトランジスタ１３６が形成される。
【０１７３】次に、ソース／ドレイン領域１３４と接す
るように埋込ビット線１４０が絶縁膜１３９を延在する
ように形成される。この埋込ビット線１４０とトランス
ファーゲートトランジスタ１３６とを覆うように層間絶
縁膜１４１が、ＣＶＤ法によりシリコン基板１３１の表
面全面に形成される。
【０１７４】次に、層間絶縁膜１４１の表面全面に所定
のパターンを有するフォトレジストを形成し、このフォ
トレジストのパターンを用いてエッチングを行なうこと
により、ソース／ドレイン領域１３５に通ずるコンタク
トホール１４１ａを形成する。
【０１７５】次に、図３を参照して、たとえばドープト
多結晶シリコン膜１４２ａを、コンタクトホール１４１
ａ内に充填し、層間絶縁膜１４１の上に所定の厚さ堆積
する。
【０１７６】次に、図４を参照して、このドープ多結晶
シリコン膜１４２ａを、層間絶縁膜１４１の表面が露出
するまでエッチバックを施す。このエッチバックは、層
間絶縁膜１４１表面上の図示しない他の個所のエッチン
グ残渣を完全に除去するため、ドープト多結晶シリコン
膜１４２ａの膜厚の約２０〜３０％のオーバーエッチン
グが施される。
【０１７７】以上により、コンタクトホール１４１ａ内
に埋込導電層１４２が形成される。次に、図５を参照し
て、層間絶縁膜１４１の表面上全面にＳｉＯ2 膜１５４
ａを約１０００Å形成する。
【０１７８】次に、図６を参照して、ＳｉＯ2 膜１５４
ａを、異方性のドライエッチングを行なうことにより、
コンタクトホール１４１ａと埋込導電層１４２によって
形成されるリセス部分のコンタクトホール１４１ａの側
壁に側壁スペーサ１５４を形成する。
【０１７９】なお、上記において、埋込導電層１４２に
ドープトポリシリコン膜を用い、側壁スペーサ１５４に
ＳｉＯ2 膜を用いた場合について示しているが、これに
限られることなく、埋込導電層としてタングステンや窒
化チタンなどを用いることが可能である。
【０１８０】次に、図７を参照して、層間絶縁膜１４１
とコンタクトホール１４１ａの表面上に、スパッタリン
グ法によりＴｉ／ＴｉＮ／Ｔｉよりなるバリア層１４３
と、白金層よりなる下部電極層１４４とを順次積層し所
定の形状にパターニングを行なう。
【０１８１】このとき、側壁スペーサ１５４を設けてお
くことにより、下部電極層１４４の成膜時のステップカ
バレッジが良くなり、下部電極層１４４に従来のような
膜厚が薄くなるようなことが生じることはない。
【０１８２】次に、図８を参照して、下部電極層１４４
を覆うように、たとえばＰＺＴなどの高誘電率材料から
なる高誘電体膜１４５をスパッタリング法により形成す
る。
【０１８３】その後、高誘電体膜１４５の上に、たとえ
ば白金よりなる上部電極層１４６をスパッタリング法に
より形成する。これにより、下部電極層１４４と高誘電
体膜１４５と上部電極層１４６とからなるキャパシタ１
４８が形成される。
【０１８４】その後、キャパシタ１４８を覆うように絶
縁膜１４７を堆積することにより、図１に示す半導体装
置が完成する。
【０１８５】以上、この第１の実施例によれば、コンタ
クトホール１４１ａの側壁と埋込導電層１４２の表面と
によって形成される凹部において、コンタクトホール１
４１ａの内側壁に、層間絶縁膜１４１の上面から埋込導
電層１４２の表面にかけて徐々に膜厚が増加する、側壁
スペーサ１５４を形成している。
【０１８６】これにより、この凹部分には、急峻な壁面
がなくなり、下部電極層１４４のステップカバレッジが
良くなる。その結果、下部電極層１４３上に形成される
高誘電体膜１４５の膜厚がその段差部分で薄くなること
がない。これにより、高誘電体膜１４５上に上部電極層
１４６を形成した場合に下部電極層１４４と上部電極層
１４６との間で従来のような間隙の狭くなる部分が発生
することがなく、キャパシタの耐圧特性および耐リーク
特性が悪化することもない。
【０１８７】次に、この発明に基づいた第２の実施例に
ついて、図を参照して説明する。図９は、第２の実施例
における半導体装置の構成を概略的に示す断面図であ
る。なお、図１に示す第１の実施例の構造と比較した場
合、トランスファーゲートトランジスタ１３６とコンタ
クトホール１４１ａと埋込導電層１４２の構造は同一で
あるため、ここでの説明は省略する。
【０１８８】図９を参照して、埋込導電層１４２を通じ
てソース／ドレイン領域１３５と電気的に接続されるよ
うにキャパシタ１４８が形成されている。
【０１８９】キャパシタ１４８は、下部電極層１４４と
高誘電体膜１４５と上部電極層１４６とを有している。
このキャパシタ１４８の高誘電体膜１４５には、たとえ
ばＰＺＴによりなる高誘電率材料が用いられている。そ
のため、下部電極層１４４には、白金（Ｐｔ）層が用い
られている。
【０１９０】この下部電極層１４４は、バリア層１４３
を介在して埋込導電層１４２と電気的に接続されるよう
に、かつ層間絶縁膜１４１の表面上を延びるように形成
されている。
【０１９１】この下部電極層１４４の端面部分には、下
部電極層１４４の表面から層間絶縁膜１４１の表面にか
けて徐々に膜厚が増加する第１の側壁スペーサ１５８ａ
が設けられている。
【０１９２】さらに、コンタクトホール１４１ａの側壁
と埋込導電層１４２の表面とによって形成されるリセス
部に形成された下部電極層１４４の表面上には、層間絶
縁膜１４１の表面上の下部電極層１４１の表面から、埋
込導電層１４２の表面上の下部電極層１４４表面にかけ
て、徐々に膜厚が増加する第２の側壁スペーサ１５８ｂ
が設けられている。
【０１９３】また、この下部電極層１４４と、第１の側
壁スペーサ１５８ａと、第２の側壁スペーサ１５８ｂと
を覆うように高誘電体膜１４５が形成されている。ま
た、この高誘電体膜１４５を介在して、下部電極層１４
４を覆うように上部電極層１４６が形成されている。
【０１９４】なお、上部電極層１４６は、白金、ドープ
ト多結晶シリコンなどより形成されている。さらに、こ
のキャパシタ１４８の表面を覆うように絶縁膜１４７が
形成されている。
【０１９５】次に、上記半導体装置の製造方法について
説明する。図１０〜図１６は、第２の実施例における半
導体装置の製造方法を工程順に示す概略断面図である。
【０１９６】なお、層間絶縁膜１４１が堆積されるまで
の工程は、第１の実施例と同じであるためここでの説明
は省略する。
【０１９７】図１０を参照して、層間絶縁膜１４１の表
面全面に所定のパターンを有するフォトレジストを形成
し、このフォトレジストのパターンを用いてエッチング
を行なうことにより、ソース／ドレイン領域１３５に通
ずるコンタクトホール１４１ａを形成する。
【０１９８】次に、層間絶縁膜１４１の表面全面にコン
タクトホール１４１ａが充填するまでドープト多結晶シ
リコン膜１４２ａを堆積する。
【０１９９】次に、図１２を参照して、ドープト多結晶
シリコン膜１４２ａを、層間絶縁膜１４１の表面が露出
するまでエッチバックを施す。このエッチバックは、第
１の実施例と同様に、層間絶縁膜１４１表面上のエッチ
ング残渣を完全に除去するため、ドープト多結晶シリコ
ン膜１４２ａの膜厚の約２０〜３０％のオーバーエッチ
ングが施される。
【０２００】次に、図１３を参照して、埋込導電層１４
２の表面に接するように、層間絶縁膜１４１の表面上
に、スパッタリング法によって、Ｔｉ／ＴｉＮ／Ｔｉよ
りなるバリア層１４３と白金層よりなる下部電極層１４
４とを順次積層し所定の形状にパターニングを行なう。
【０２０１】次に、図１４を参照して、下部電極層１４
４の表面を覆うように、膜厚約８００〜１２００ÅのＳ
ｉＯ2 膜１５８ａを形成する。
【０２０２】次に、図１５を参照して、ＳｉＯ2 膜１５
８ａを異方性エッチングすることにより、下部電極層１
４４の端面部分と、下部電極層１４４のリセス部分とに
第１の側壁スペーサ１５８ａと第２の側壁スペーサ１５
８ｂを形成する。
【０２０３】次に、図１６を参照して、下部電極層１４
４と第１の側壁スペーサ１５８ａと第２の側壁スペーサ
１５８ｂとを覆うようにたとえばＰＺＴなどの高誘電率
材料からなる高誘電体膜１４５をスパッタ法により形成
する。このとき、下部電極層１４４の段差部分には、第
１の側壁スペーサ１５８ａと第２の側壁スペーサ１５８
ｂとが設けられていることにより、高誘電体膜１４５の
膜厚が薄くなるようなことはない。
【０２０４】その後、高誘電体膜１４５の上に、たとえ
ば白金よりなる上部電極層１４６をスパッタ法により形
成する。これにより、下部電極層１４４と高誘電体膜１
４５と上部電極層１４６とからなるキャパシタ１４８が
形成される。さらに、その後キャパシタ１４８を覆うよ
うに絶縁膜１４７を堆積することにより、図９に示す第
２の実施例における半導体装置が完成する。
【０２０５】以上、この第２の実施例によれば、コンタ
クトホール１４１ａの側壁と、埋込導電層１４２の表面
とによって形成される凹部に形成された上部電極層１４
４の表面上に、層間絶縁膜１４１の表面上の下部電極層
表面上から埋込導電層１４２の表面上の下部電極層１４
４の表面にかけて徐々に膜厚が増加する第２の側壁スペ
ーサ１５８ｂを設けている。
【０２０６】これにより、凹部分の下部電極層１４４の
表面上に急峻な段差が生じることがない。その結果、下
部電極層１４４上に形成される高誘電体膜１４５の膜厚
がその段差部分で薄くなることがない。
【０２０７】したがって、高誘電体膜１４５上に上部電
極層１４６を形成した場合に下部電極層１４４と上部電
極層１４６との間で従来のような間隔の狭くなる部分が
発生することがなく、キャパシタの耐圧特性および耐リ
ーク特性が悪化することもない。
【０２０８】さらに、下部電極層１４４の端面部分にお
いても下部電極層１４４の表面から層間絶縁膜１４２の
表面にかけて徐々に膜厚が増加する第１の側壁スペーサ
１５８ａを設けている。
【０２０９】したがって、下部電極層１４４の端面部分
の段差が低減される。その結果、下部電極層１４４上に
形成される高誘電体膜１４５の膜厚がこの段差部分で薄
くなることがない。
【０２１０】これにより高誘電体膜１４５上に上部電極
層１４６を形成したがって場合に、下部電極層１４４と
上部電極層１４６との間で従来の様な間隔の狭くなる部
分が発生することはなく、キャパシタの耐圧特性および
耐リーク特性が悪化することもない。
【０２１１】次に、この発明に基づいた第３の実施例に
ついて図を参照して説明する。図１７は、第３の実施例
における半導体装置の構成を概略的に説明する断面図で
ある。なお、図１に示す第１の実施例と比較した場合、
トランスファーゲートトランジスタ１３６の構造は同一
であるためここでの説明は省略する。
【０２１２】まず、図１７を参照して、コンタクトホー
ル１４１ａを充填し、１対のソース／ドレイン領域１３
５の表面と接して、層間絶縁膜１４１の上面よりも上方
に位置する表面を有する埋込導電層１４２が形成されて
いる。
【０２１３】埋込導電層１４２の表面から、層間絶縁膜
１４１の表面にかけて、徐々に膜厚が増加する埋込導電
層１４２の側壁に側壁スペーサ１５６が形成されてい
る。
【０２１４】埋込導電層１４２を通じて、ソース／ドレ
イン領域１３５と電気的に接続されるようにキャパシタ
１４８が形成されている。このキャパシタ１４８は、下
部電極層１４４と高誘電体膜１４５と上部電極層１４６
とを有している。
【０２１５】このキャパシタ１４８の高誘電体膜１４５
には、第１および第２の実施例と同様にＰＺＴなどより
なる高誘電率材料が用いられている。そのため、下部電
極層１４４には、白金（Ｐｔ）層が用いられている。
【０２１６】この下部電極層１４４は、バリア層１４３
を介在して埋込導電層１４２と電気的に接続されるよう
に、かつ層間絶縁膜１４１の表面上を延びるように形成
されている。
【０２１７】なお、このバリア層１４３は、第１および
第２の実施例と同様に、主に埋込導電層１４２内の不純
物が下部電極層１４４へ拡散するのを防止する役割をな
している。
【０２１８】次に、この下部電極層１４４の表面上を覆
うように高誘電率材料よりなる高誘電体膜１４５が形成
されている。この高誘電体膜１４５を介在して、下部電
極層１４４を覆うように上部電極層１４６が形成されて
いる。なお、この上部電極層１４６は、白金またはドー
プト多結晶シリコンよりなっている。
【０２１９】さらに、このキャパシタ１４８の表面を覆
うように絶縁膜１４７が形成されている。
【０２２０】次に、上記半導体装置の製造方法について
説明する。図１８〜図２５は、第３の実施例における半
導体装置の製造方法を工程順に示す概略断面図である。
なお、層間絶縁膜１４１が堆積されるまでの工程は第１
の実施例と同じであるため、ここでの説明は省略する。
まず、図１８を参照して、層間絶縁膜１４１の表面全面
に所定のパターンを有するフォトレジストを形成し、こ
のフォトレジストのパターンを用いてエッチングを行な
うことにより、ソース／ドレイン領域１３５に通ずるコ
ンタクトホール１４１ａを形成する。
【０２２１】次に、図１９を参照して、層間絶縁膜１４
１の表面全面に、コンタクトホール１４１ａの内部にま
で充填されるようにドープト多結晶シリコン膜１４２ａ
を堆積する。
【０２２２】次に、図２０を参照して、このドープト多
結晶シリコン膜１４２ａを層間絶縁膜１４１の表面が露
出するまでエッチバックを施す。このエッチバックは、
層間絶縁膜１４１表面上のエッチング段差を完全に除去
するため、ドープト多結晶シリコン膜１４２ａの膜厚の
約２０〜３０％のオーバーエッチングが施される。
【０２２３】次に、図２１を参照し、埋込導電層１４２
の表面が約８００〜１０００Å露出するように、層間絶
縁膜１４１の異方性のドライエッチングを行なう。
【０２２４】次に、図２２を参照して、埋込導電層１４
２の表面および層間絶縁膜１４１の表面上に、ＣＶＤ法
を用いてＳｉＯ2 膜１５６ａを約１０００Å堆積する。
【０２２５】その後、図２３を参照して、ＳｉＯ2 膜１
５６を異方性のドライエッチングにより加工して、埋込
導電層１４２の側壁に側壁スペーサ１５６を形成する。
【０２２６】次に、図２４を参照して、埋込導電層１４
２と、側壁スペーサ１５６の表面と。層間絶縁膜１４１
の表面上とに、スパッタリング法によって、Ｔｉ／Ｔｉ
Ｎ／Ｔｉよりなるバリア層１４３と、白金層よりなる下
部電極層１４４とを順次積層し所定の形状のパターニン
グを行なう。
【０２２７】次に、図２５を参照して、下部電極層１４
４の表面を覆うように、たとえばＰＺＴなどの高誘電率
材料からなる高誘電体膜１４５をスパッタリング法によ
り形成する。
【０２２８】その後、この高誘電体膜１４５の上に、た
とえば白金よりなる上部電極層１４６をスパッタリング
法により形成する。これにより、下部電極層１４４と高
誘電体膜１４５と上部電極層１４６とからなるキャパシ
タ１４８が形成される。
【０２２９】さらに、その後キャパシタ１４８を覆うよ
うに絶縁膜１４７を堆積することにより、図１７に示す
半導体装置が完成する。
【０２３０】以上、この第３の実施例における半導体装
置によれば、層間絶縁膜１４１の上面よりも上方に位置
する表面を有する埋込導電層１４２と、この埋込導電層
１４２の上面から層間絶縁膜１４１の表面にかけて徐々
に膜厚が増加する、埋込導電層１４２の側壁に形成され
た側壁スペーサ１５６を設けている。
【０２３１】これにより、埋込導電層１４２上に下部電
極層１４４を形成した場合に、下部電極層１４４に従来
のような段差部が生じることがない。その結果、下部電
極層１４４上に形成される高誘電体膜１４５の膜厚がそ
の段差部分で薄くなることがない。これにより、高誘電
体膜１４５上に上部電極層１４６を形成した場合に下部
電極層１４４と上部電極層１４６との間で従来のような
間隔の狭くなる部分が発生することがなく、キャパシタ
の耐圧特性および耐リーク特性が悪化することもない。
【０２３２】次に、この発明に基づいた第４の実施例に
ついて図を参照して説明する。図２６は、第４の実施例
における半導体装置の構成を概略的に説明する断面図で
ある。
【０２３３】なお、図１に示す第１の実施例と比較した
場合、トランスファーゲートトランジスタ１３６の構造
は同一であるためここでの説明は省略する。
【０２３４】図２６を参照して、コンタクトホール１４
１ａを充填し、ソース／ドレイン領域１３５と接して、
層間絶縁膜１４１の上方に位置する表面を有する埋込導
電層１４２が形成されている。
【０２３５】この埋込導電層１４２を通じてソース／ド
レイン領域１３５と電気的に接続されるようにキャパシ
タ１４８が形成されている。
【０２３６】キャパシタ１４８は、下部電極層１４４
と、高誘電体膜１４５と、上部電極層１４６とを有して
いる。このキャパシタ１４８の高誘電体膜１４５には、
上述したとおり、たとえばＰＺＴからなる強誘電体材料
が用いられている。そのため、下部電極層１４４には、
白金（Ｐｔ）層が用いられている。
【０２３７】この下部電極層１４４は、バリア層１４３
を介在して埋込導電層１４２と電気的に接続されるよう
に、かつ層間絶縁膜１４１の表面上を延びるように形成
されている。なお、バリア層１４３は、主に埋込導電層
内の不純物が下部電極層１４４へ拡散するのを防止する
役割をなしている。
【０２３８】この下部電極層１４４の端面部分には、下
部電極層１４４の表面から層間絶縁膜１４１の表面にか
けて徐々に膜厚が増加する第１の側壁スペーサ１６０ａ
が設けられている。
【０２３９】さらに、層間絶縁膜１４１に沿って形成さ
れた下部電極層１４４の凸部分において、埋込導電層１
４１の表面上の下部電極層１４４表面から上記層間絶縁
膜１４１の表面上の下部電極層１４４の表面にかけて、
徐々に膜厚が増加する第２の側壁スペーサ１６０ｂとが
設けられている。
【０２４０】このように、第１の側壁スペーサ１６０ａ
と第２の側壁スペーサ１６０ｂとを設けることにより、
下部電極層１４４に形成される急峻な段差部分を低減さ
せることができる。
【０２４１】次に、下部電極層１４４と、第１の側壁ス
ペーサ１６０ａと、第２の側壁スペーサ１６０ｂの表面
上を覆うように高誘電率材料よりなる高誘電体膜１４５
が形成されている。
【０２４２】また、この高誘電体膜１４５を介在して、
下部電極層１４４を覆うように上部電極層１４６が形成
されている。なお、上部電極層１４６は、白金、ドープ
ト多結晶シリコンなどより形成されている。さらに、キ
ャパシタ１４８の表面を覆うように絶縁膜１４７が形成
されている。
【０２４３】次に、上記半導体装置の製造方法について
説明する。図２７〜図３４は、第４の実施例における半
導体装置の製造方法を工程順に示す断面図である。な
お、層間絶縁膜１４１が堆積されるまでの工程は第１の
実施例と同じであるためここでの説明は省略する。
【０２４４】まず図２７を参照して、層間絶縁膜１４１
の表面全面に所定のパターンを有するレジスト膜を形成
し、層間絶縁膜１４１の表面全面に所定のパターンを有
するフォトレジストを形成して、このフォトレジストの
パターンを用いてエッチングを行なうことによりソース
／ドレイン領域１３５に通ずるコンタクトホール１４１
ａを形成する。
【０２４５】次に、図２８を参照して、シリコン１４１
の表面全面にコンタクトホール１４１ａの内部にまで充
填されるようにドープト多結晶シリコン膜１４２ａを堆
積する。
【０２４６】次に、図２９を参照して、ドープト多結晶
シリコン膜１４２ａを、層間絶縁膜１４１の表面が露出
するまでエッチバックを施す。このエッチバックは、層
間絶縁膜１４１表面のエッチング残渣を完全に除去する
ため、ドープト多結晶シリコン膜１４２ａの膜厚の約２
０〜３０％のオーバーエッチングが施される。
【０２４７】次に、図３０を参照して、異方性のドライ
エッチングを用いて、層間絶縁膜１４１のみをエッチン
グし、埋込導電層１４２の表面を層間絶縁膜１４１より
も上方に露出させる。
【０２４８】次に、図３１を参照して、埋込導電層１４
２の表面に接するように、スパッタリング法を用いて、
Ｔｉ／ＴｉＮ／Ｔｉよりなるバリア層１４３と白金層よ
りなる下部電極層１４４とを順次積層し所定の形状にパ
ターニングを行なう。
【０２４９】次に、図３２を参照して、下部電極層１４
４と層間絶縁膜１４１との表面全面にＳｉＯ2 膜１６０
ａを約１０００Å堆積する。
【０２５０】次に、図３３を参照して、ＳｉＯ2 膜１６
０ａを異方性エッチングにより加工し、下部電極層１４
４の端面部分に、下部電極層１４４の表面から層間絶縁
膜１４１の表面にかけて徐々に膜厚が増加する第１の側
壁スペーサ１６０ａと、下部電極層の凸部分において、
埋込導電層１４２の表面上の下部電極層１４４の表面か
ら層間絶縁膜１４１の表面上の下部電極層１４４の表面
にかけて膜厚が徐々に蔵する第２の側壁スペーサとを形
成する。
【０２５１】次に、図３４を参照して、下部電極層１４
４と第１の側壁スペーサ１６０ａと、第２の側壁スペー
サ１６０ｂとを覆うように、たとえばＰＺＴなどの高誘
電率材料からなる高誘電体膜１４５をスパッタリング法
により形成する。
【０２５２】その後、この高誘電体膜１４５の上に、た
とえば白金よりなる上部電極層１４６をスパッタリング
法により形成する。これにより、下部電極層１４４と高
誘電体膜１４５と上部電極層１４６とからなるキャパシ
タ１４８が形成される。さらに、その後キャパシタ１４
８を覆うように絶縁膜１４７を堆積することにより、図
２６に示す半導体装置が完成する。
【０２５３】以上、この第４の実施例によれば、埋込導
電層１４２の表面に沿って形成された下部電極層１４２
の凸部分において、埋込導電層１４２の表面上の下部電
極層１４４の表面から、層間絶縁膜区１４１の表面上の
下部電極層１４４の表面にかけて徐々に膜厚が増加する
第２の側壁スペーサ１６０ｂを設けている。
【０２５４】これにより、下部電極層１４４に従来のよ
うな段差部が生じることがない。その結果、下部電極層
１４４上に形成される高誘電体膜１４５の膜厚がその段
差部分で薄くなることがない。これにより、高誘電体膜
１４５上に上部電極層１４６を形成した場合に下部電極
層１４４と上部電極層１４６との間で従来のような間隔
の狭くなる部分が発生することはなく、キャパシタの耐
圧特性および耐リーク特性が悪化することもない。
【０２５５】さらに、下部電極層１４４の端面部分に、
下部電極層１４４の表面から層間絶縁膜１４１の表面に
かけて徐々に膜厚が増加する第１の側壁スペーサ１６０
ａを設けている。
【０２５６】これによっても、下部電極層１４４に急峻
な段差部分が生じることがない。その結果、下部電極層
上に形成される高誘電体膜１４５の膜厚がこの段差部分
で薄くなることがない。これにより、高誘電体膜１４５
上に上部電極層１４６を形成した場合に下部電極層１４
４と上部電極層１４６との間で従来のような間隔の狭く
なる部分が発生することがなく、キャパシタの耐圧特性
および耐リーク特性が悪化することもない。
【０２５７】次に、この発明に基づいた第５の実施例に
ついて図を参照して説明する。図３５は、第５の実施例
における半導体装置の構成を概略的に示す断面図であ
る。なお、図１に示す第１の実施例と比較した場合、ト
ランスファーゲートトランジスタ１３６の構造は同一で
あるためここでの説明は省略する。
【０２５８】図３５を参照して、層間絶縁膜１４１に
は、ソース／ドレイン領域１３５の一部表面に達する第
１の径を有する第１のコンタクトホール１４１ａと、こ
の第１のコンタクトホール１４１ａの上部に連続して設
けられ、第１の径よりも大きい第２の径を有する第２の
コンタクトホール１４１ｂが設けられている。
【０２５９】第１のコンタクトホール１４１ａの内部に
は、ポリシリコンなどからなる埋込導電層１４２が形成
されている。
【０２６０】第２のコンタクトホール１４１ｂの内部に
は、埋込導電層１４２の表面と電気的に接するように下
部電極層１４４が設けられ、この下部電極層１４４の表
面と層間絶縁膜１４１の表面とが実質的に同一平面をな
している。
【０２６１】この下部導電層１４４は、バリア層１４３
を介在して、埋込導電層１４２と電気的に接続されるよ
うに形成されている。なお、バリア層１４３は、上述し
た各実施例と同様に、主に埋込導電層１４２内の不純物
が下部電極層１４４へ拡散するのを防止する役割をなし
ている。
【０２６２】下部電極層１４４と層間絶縁膜１４１との
表面には、たとえばＰＺＴなどの高誘電率材料からなる
高誘電体膜１４５が形成されている。そのため、下部電
極層１４４には白金（Ｐｔ）層が用いられている。
【０２６３】高誘電体膜１４５の上には、上部電極層１
４６が形成されている。この上部電極層１４６は、白金
またはドープト多結晶シリコンよりなっている。
【０２６４】以上により、下部電極層１４４と高誘電体
膜１４５と上部電極層１６４とからなるキャパシタ１４
８が形成され、ソース／ドレイン領域１３５と電気的に
接続されている。
【０２６５】さらに、このキャパシタ１４８の表面を覆
うように絶縁膜１４７が形成されている。
【０２６６】次に、上記半導体装置の製造方法について
説明する。図３６〜図４２は、第５の実施例における半
導体装置の製造方法を工程順に示す概略断面図である。
なお、層間絶縁膜１４１が堆積されるまでの工程は、第
１の実施例と同じであるためここでの説明は省略する。
【０２６７】まず、図３６を参照して、層間絶縁膜１４
１の表面全面に所定のパターンを有するフォトレジスト
を形成し、このフォトレジストのパターンを用いてエッ
チングを行なうことにより、ソース／ドレイン領域１３
５に通ずる第１のコンタクトホール１４１ａを形成す
る。
【０２６８】次に、図３７を参照して、層間絶縁膜１４
１の表面全面に、コンタクトホール１４１ａの内部にま
で充填されるようにドープト多結晶シリコン膜１４２ａ
を堆積する。
【０２６９】次に、図３８を参照して、このドープト多
結晶シリコン膜１４２ａを、層間絶縁膜１４１の表面が
露出するまでエッチバックを施す。これにより、第１の
コンタクトホール１４１ａ内に埋込導電層１４２が形成
される。
【０２７０】次に、図３９を参照して、層間絶縁膜１４
１の上に、所定のパターンを有するレジスト膜１５８を
形成し、このレジスト膜１５８をマスクにして、層間絶
縁膜１４１のエッチングを行ない、第１のコンタクトホ
ール１４１ａの径よりも大きい第２の径を有する第２の
コンタクトホール１４１ｂを形成する。
【０２７１】次に、図４０を参照して、レジスト膜１５
８を除去した後、コンタクトホール１４１ｂ内にスパッ
タリング法により、Ｔｉ／ＴｉＮ／Ｔｉよりなるバリア
層１４３と白金層よりなる下部電極層１４４とを順次積
層する。
【０２７２】次に、図４１を参照して、ケミカルメカニ
カルポリッシング法を用いて、バリア層１４３と下部電
極層１４４と層間絶縁膜１４１の加工を行ない、下部電
極層１４４の表面と層間絶縁膜１４１の表面とが実質的
に同一平面をなすように形成する。
【０２７３】次に、図４２を参照して、下部電極層１４
４の表面上に、たとえばＰＺＴなどの高誘電率材料から
なる高誘電体膜１４５をスパッタリング法により形成す
る。
【０２７４】その後、この高誘電体膜１４５の上に、た
とえば白金よりなる上部電極層１４６をスパッタリング
法により形成する。これにより、下部電極層１４４と高
誘電体膜１４５と上部電極層１４６とからなるキャパシ
タ１４８が形成される。
【０２７５】さらに、その後キャパシタ１４８を覆うよ
うに絶縁膜１４７を堆積することにより、図３５に示す
半導体装置が完成する。
【０２７６】以上、この第５の実施例によれば、ソース
／ドレイン領域の一部表面に達する第１の径を有する第
１のコンタクトホール１４１ａとこの第１のコンタクト
ホールの上部に連続して設けられ第１の径よりも大きい
第２の径を有する第２のコンタクトホール１４１ｂとを
有する層間絶縁膜１４１が設けられ、第１のコンタクト
ホール１４１ａ内に埋込導電層１４２が形成され、さら
に、第２のコンタクトホール１４１ｂ内に、層間絶縁膜
１４１の上面と実質的に同一平面を有する下部電極層１
４４が形成されている。
【０２７７】これにより、下部電極層に従来のような段
差部が生じることがない。その結果、この下部電極層１
４４上に形成される高誘電体膜１４５の膜厚が段差部分
で薄くなるということがない。これにより、高誘電体膜
１４５上に従部電極層１４６を形成した場合に、下部電
極層１４４と上部電極層１４６との間で従来のような間
隔の狭くなる部分が発生することがなく、キャパシタの
耐圧特性および耐リーク特性が悪化することもない。
【０２７８】次に、この発明に基づいた第６の実施例に
ついて、図を参照して説明する。図４３は、第６の実施
例における半導体装置の構成を概略的に説明する断面図
である。なお、図１に示す第１の実施例と比較した場
合、トランスファーゲートトランジスタ１３６の構造は
同一であるためここでの説明は省略する。
【０２７９】図４３を参照して、埋込導電層１４２を通
じてソース／ドレイン領域１３５と電気的に接続される
ようにキャパシタ１４８が形成されている。
【０２８０】このキャパシタ１４８は、下部電極層１４
４と、高誘電体膜１４５と、上部電極層１４６とを有し
ている。このキャパシタ１４８の高誘電体膜１４５に
は、上述したとおり、たとえばＰＺＴなどよりなる高誘
電率材料が用いられている。そのため、下部電極層１４
４には、白金（Ｐｔ）層が用いられている。
【０２８１】この下部電極層１４４は、バリア層１４３
を介在して埋込導電層１４２と電気的に接続されるよう
に、かつ層間絶縁膜１４１の表面上を延びるように形成
されている。なお、バリア層１４３は、上述した実施例
と同様に、主に埋込導電層１４２内の不純物が下部電極
層１４４へ拡散するのを防止する役割をなしている。
【０２８２】また、この下部電極層１４４の端面部分の
側面は、層間絶縁膜１４１の表面にかけて徐々に傾斜を
なすように形成されている。
【０２８３】これにより、従来のように、下部電極層１
４４の端面部分に急峻な段差部が生じることがない。
【０２８４】この下部電極層１４４の表面上を覆うよう
に高誘電率材料よりなる高誘電体膜１４５が形成されて
いる。また、この高誘電体膜１４５を介在して下部電極
層１４４を覆うように上部電極層１４６が形成されてい
る。この上部電極層１４６は、白金、ドープト多結晶シ
リコンなどより形成されている。さらに、このキャパシ
タ１４８の表面を覆うように絶縁膜１４７が形成されて
いる。
【０２８５】次に、上記半導体装置の製造方法について
説明する。図４４〜図４９は、第６の実施例における半
導体装置の製造方法を工程順に示す概略断面図である。
なお、層間絶縁膜１４１が堆積されるまでの工程は第１
の実施例と同じであるためここでの説明は省略する。
【０２８６】まず、図４４を参照して、層間絶縁膜１４
１の表面全面に所定のパターンを有するフォトレジスト
を形成し、このフォトレジストのパターンを用いてエッ
チングを行なうことにより、ソース／ドレイン領域１３
５に通ずるコンタクトホール１４１ａを形成する。
【０２８７】次に、図４５を参照して、層間絶縁膜１４
１の表面全面にコンタクトホール１４１ａの内部にまで
充填されるようにドープト多結晶シリコン膜１４２ａを
堆積する。
【０２８８】次に、図４６を参照して、このドープト多
結晶シリコン膜１４２ａを、層間絶縁膜１４１の表面が
露出するまでエッチバックを施す。これにより、コンタ
クトホール１４１ａ内に埋込導電層１４２が形成され
る。
【０２８９】次に、図４７を参照して、埋込導電層１４
２の表面および層間絶縁膜１４１の表面に、スパッタリ
ング法によりＴｉ／ＴｉＮ／Ｔｉよりなるバリア層１４
３と白金層よりなる下部電極層１４４とを順次積層す
る。その後、下部電極層１４４の上に、所定形状のレジ
スト膜１６２を形成する。
【０２９０】次に、図４８を参照して、このレジスト膜
１６２をマスクとして、マスク後退法またはデポテーパ
エッチング法のいずれかの方法を用いて、下部電極層１
４４の端面部分が傾斜を有するようにエッチングを施
す。
【０２９１】次に、図４９を参照して、レジスト膜１６
２を除去した後、下部電極層１４４の表面を覆うよう
に、たとえばＰＺＴなどの高誘電率材料からなる高誘電
体膜１４５をスパッタリング法により形成する。
【０２９２】その後、この高誘電体膜１４５の上に、た
とえば白金よりなる上部電極層１４６をスパッタリング
法により形成する。これにより、下部電極層１４４と高
誘電体膜１４５と上部電極層１４６とからなるキャパシ
タ１４８が形成される。さらに、その後キャパシタ１４
８を覆うように絶縁膜１４７を堆積することにより、図
４９に示す半導体装置が完成する。
【０２９３】以上、この第６の実施例によれば、下部電
極層１４４の端面部分の側面が層間絶縁膜１４１の表面
にかけて徐々に傾斜をなすように形成されている。
【０２９４】これにより、この端面部分において、下部
電極層１４４に従来のような急峻な段差部が生じること
がない。その結果、この下部電極層１４４上に形成され
る高誘電体膜１４５の膜厚がその段差部分で薄くなるこ
とがない。これにより、高誘電体膜１４５の上に上部電
極層１４６を形成した場合に、下部電極層１４４と上部
電極層１４６との間で従来のような間隔の狭くなる部分
が発生することがなく、キャパシタの耐圧特性および耐
リーク特性が悪化することもない。
【０２９５】次に、この発明に基づいた第７の実施例に
ついて図を参照して説明する。図５０は、第１の実施例
における半導体装置の構成を概略的に説明する断面図で
ある。
【０２９６】図５０を参照して、シリコン基板１３１の
分離酸化膜１３２とチャネルストッパ領域１３３とによ
り分離された領域には、複数のＤＲＡＭのメモリセルが
形成されている。
【０２９７】このメモリセルは、トランスファゲートト
ランジスタ１３６と、キャパシタ１４８とを有する１ト
ランジスタ１キャパシタ型のメモリセルである。
【０２９８】トランスファゲートトランジスタ１３６
は、ゲート酸化膜１３７と、ゲート電極１３８と、１対
のソース／ドレイン領域１３４，１３５とを有してい
る。
【０２９９】この１対のソース／ドレイン領域１３４，
１３５に挟まれる領域上には、ゲート酸化膜１３７を介
在して、ゲート電極１３８が形成されている。このゲー
ト電極１３８の表面を覆うように絶縁膜１３９が形成さ
れている。
【０３００】トランスファゲートトランジスタ１３６を
構成する１対のソース／ドレイン領域１３４，１３５の
いずれか一方に接するように、ビット線１４０が絶縁膜
１３９上に延在して形成されている。
【０３０１】このビット線１４０とトランスファゲート
トランジスタ１３６とを覆うようにシリコン基板１３１
の表面全面に層間絶縁膜１４１が形成されている。
【０３０２】ビット線１４０は、この層間絶縁膜１４１
によりその表面が覆われることにより埋込みビット線と
されている。
【０３０３】層間絶縁膜１４１には、コンタクトホール
１４１ａが形成されている。このコンタクトホール１４
１ａは、１対のソース／ドレイン領域１３４，１３５の
いずれか他方の表面に達している。
【０３０４】このコンタクトホール１４１ａの側壁と、
層間絶縁膜１４１の上面との交点となる位置には、所定
のＲ形状からなる傾斜部１５８が設けられている。
【０３０５】このコンタクトホール１４１ａ内を充填す
るように埋込み導電層１４２が形成されている。この埋
込み導電層１４２には、導電性を有するたとえばドープ
ト多結晶シリコンが用いられている。
【０３０６】この埋込み導電層１４２の表面には、埋込
み導電層１４２を通じてソース／ドレイン領域１３５と
電気的に接続されるようにキャパシタ１４８が形成され
ている。
【０３０７】キャパシタ１４８は、下部電極層１４４
と、高誘電体膜１４５と、上部電極層１４６とを有して
いる。このキャパシタ１４８の高誘電体膜１４５には、
ＰＺＴなどが用いられている。そのため、下部電極層１
４４には、白金（Ｐｔ）、パラジウム、その他金属層が
用いられている。
【０３０８】この下部電極層１４４は、バリア層１４３
を介在して埋込み導電層１４２と電気的に接続されるよ
うに、かつ層間絶縁膜１４１の表面上を延びるように形
成されている。なお、このバリア層１４３は、主に埋込
み導電層１４２内の不純物が下部電極層１４４へ拡散す
るのを防止する役割をなしている。
【０３０９】この下部電極層１４４の表面上を覆うよう
に高誘電体膜１４５が形成されている。また、この高誘
電体膜１４５を介在して、下部電極層１４４を覆うよう
に上部電極層１４６が形成されている。この上部電極層
１４６は、白金，ドープト多結晶シリコンなどより形成
されている。
【０３１０】さらに、このキャパシタ１４８の表面を覆
うように絶縁膜１４７が形成されている。
【０３１１】次に、上記半導体装置の製造方法について
説明する。図５１〜図５５は、従来の半導体装置の製造
方法を工程順に示す概略断面図である。
【０３１２】まず、図５１を参照して、シリコン基板１
３１の表面にＬＯＣＯＳ法などにより分離酸化膜１３２
を形成する。またこのとき同時に分離酸化膜１３２の下
側領域にチャネルストッパ領域１３３を形成する。
【０３１３】次に、シリコン基板１３１の表面上にゲー
ト酸化膜１３７を介在してゲート電極１３８を形成す
る。このゲート電極１３８などをマスクとして、イオン
注入を施すことにより、ソース／ドレイン領域１３４，
１３５が形成される。
【０３１４】次に、ゲート電極１３８を覆うように絶縁
膜１３９が形成される。以上により、トランスファゲー
トトランジスタ１３６が形成される。
【０３１５】次に、ソース／ドレイン領域１３４と接す
るように埋込みビット線１４０が絶縁膜１３９を延在す
るように形成される。この埋込みビット線１４０とトラ
ンスファゲートトランジスタ１３６とを覆うようにシリ
コン酸化膜からなる層間絶縁膜１４１がＣＶＤ法により
シリコン基板１３１の表面全面に形成される。
【０３１６】次に、層間絶縁膜１４１の表面全面に所定
のパターンを有するフォトレジストを形成し、このフォ
トレジストのパターンを用いてエッチングを行なうこと
により、ソース／ドレイン領域１３５に通ずるコンタク
トホール１４１ａを形成する。
【０３１７】次に、図５２を参照して、層間絶縁膜１４
１の表面全面にコンタクトホール１４１ａの内部にまで
充填されるように、ドープト多結晶シリコン膜１４２ａ
をＣＶＤ法等により堆積する。
【０３１８】次に、図５３を参照して、このドープト多
結晶シリコン膜１４２ａを、層間絶縁膜１４１の表面が
露出するまでエッチバックを施す。このエッチバックは
層間絶縁膜１４１表面上の図示しない箇所のエッチング
残渣を完全に除去するため、ドープト多結晶シリコン膜
１４２ａの膜厚の約２０〜３０％のオーバエッチングが
施される。以上により、コンタクトホール１４１ａ内に
埋込み導電層１４２が形成される。
【０３１９】次に、図５４を参照して、層間絶縁膜１４
１に、等方性のウェットエッチングを施すことにより、
コンタクトホール１４１ａの側壁と層間絶縁膜１４１の
上面との交点となる位置に、所定のＲ形状からなる傾斜
部１５８を形成する。
【０３２０】次に、埋込み導電層１４２の表面および層
間絶縁膜１４１の表面に、スパッタリング法により、た
とえばＴｉ／ＴｉＮ／Ｔｉよりなるバリア層１４３と白
金層よりなる下部電極層１４４とを順次積層し所定の形
状にパターニングを行なう。
【０３２１】次に、図５５を参照して、下部電極層１４
４の表面を覆うように、たとえばＰＺＴなどの高誘電率
材料１４５をスパッタリング法により形成する。
【０３２２】その後、高誘電体膜１４５の上に、たとえ
ば白金よりなる上部電極層１４６をスパッタリング法に
より形成する。これにより、下部電極層１４４と高誘電
体膜１４５と上部電極層１４６とからなるキャパシタ１
４８が形成される。
【０３２３】さらに、その後キャパシタ１４８を覆うよ
うに絶縁膜１４７を堆積することにより、図５０に示す
半導体装置が完成する。
【０３２４】以上、この第７の実施例における半導体装
置およびその製造方法によれば、コンタクトホール１４
１ａの側壁と層間絶縁膜１４１の上面との交点となる位
置に、Ｒ形状の傾斜部１５８が設けられているので、埋
込み導電層１４２上に下部電極層１４４を形成した場
合、下部電極層１４４に薄くなるような箇所が生じるこ
とがなく、したがって、下部電極層１４４に従来のよう
な段差部が生じることがない。
【０３２５】その結果、下部電極層１４４上に形成され
る高誘電体膜１４５の膜厚がその段差部で薄くなること
がない。これにより、高誘電体膜１４５上に上部電極層
１４６を形成した場合に下部電極層１４４と上部電極層
１４６との間で従来のような間隔の狭くなるような部分
が発生することがなく、キャパシタの耐圧特性および耐
リーク特性が悪化することもない。
【０３２６】次に、この発明に基づいた第８の実施例に
ついて図を参照して説明する。図５６は、第８の実施例
における半導体装置の構成を概略的に説明する断面図で
ある。なお、図５０に示す第７の実施例と比較した場
合、トランスファゲートトランジスタ１３６の構造は同
一であるためここでの説明は省略する。
【０３２７】まず、図５６を参照して、層間絶縁膜１４
１には、コンタクトホール１４１ａが形成されている。
このコンタクトホール１４１ａは、１対のソース／ドレ
イン領域１３４，１３５のいずれか他方の表面に達して
いる。
【０３２８】このコンタクトホール１４１ａの側面と層
間絶縁膜１４１の上面との交点となる位置には、所定の
曲面形状からなる傾斜部１５８が設けられている。
【０３２９】このコンタクトホール１４１ａ内を充填す
るように、埋込み導電層１４２が形成されている。この
埋込み導電層１４２の表面は、この第２の実施例におい
ては、傾斜部１５８の下方部分に位置している。また、
この埋込み導電層１４２には、ドープト多結晶シリコン
が用いられている。
【０３３０】この埋込み導電層１４２の表面には、埋込
み導電層１４２を通じてソース／ドレイン領域１３５と
電気的に接続されるようにキャパシタ１４８が形成され
ている。
【０３３１】このキャパシタ１４８は、下部電極層１４
４と、高誘電体膜１４５と、上部電極層１４６とを有し
ている。このキャパシタ１４８の高誘電体膜１４５に
は、ＰＺＴなどが用いられている。そのため、下部電極
層１４４には、白金（Ｐｔ）層が用いられている。
【０３３２】この下部電極層１４４は、バリア層１４３
を介在して埋込み導電層１４２と電気的に接続されるよ
うに、かつ、層間絶縁膜１４１の表面上を延びるように
形成されている。なお、バリア層１４３は、第１の実施
例と同様に主に埋込み導電層１４２内の不純物が下部電
極層１４４まで拡散するのを防止する役割をなしてい
る。
【０３３３】この下部電極層１４４の表面上を覆うよう
に高誘電体膜１４５が形成されている。また、この高誘
電体膜１４５を介在して、下部電極層１４４を覆うよう
に上部電極層１４６が形成されている。この上部電極層
１４６は、白金，ドープト多結晶シリコンなどによりな
っている。さらに、このキャパシタ１４８の表面を覆う
ように絶縁膜１４７が形成されている。
【０３３４】次に、上記半導体装置の製造方法について
説明する。図５７〜図６２は、第８の実施例における半
導体装置の製造方法を工程順に示す概略断面図である。
なお、層間絶縁膜１４１を堆積するまでの工程は第７の
実施例と同じであるためここでの説明は省略する。
【０３３５】まず、図５７を参照して、層間絶縁膜１４
１の上に所定のパターンを有するレジスト膜１５０を形
成する。その後、このレジスト膜１５０をマスクとし
て、等方性のウェットエッチングにより、層間絶縁膜１
４１に、所定の曲面形状からなる傾斜部１５８を形成す
る。
【０３３６】次に、図５８を参照して、再びレジスト膜
１５０を用いて、異方性のドライエッチングにより、ソ
ース／ドレイン領域１３５に通ずるコンタクトホール１
４１ａを形成する。
【０３３７】このときのエッチング条件は、 ガス系 ＣＨＦ3 ：Ａｒ：Ｏ2 ≒１０：２０：１ ガス圧 ２００ｍＴｏｒｒ ＲＦ電力 ５００−１０００Ｗ レート １０００〜３０００Å／ｍｉｎ 時間 ３０−６０秒 とする。
【０３３８】次に、図５９を参照して、レジスト膜１５
０を除去した後、層間絶縁膜１４１の表面全面に、コン
タクトホール１４１ａの内部および傾斜部１５８を充填
されるように、ドープト多結晶シリコン膜１４２ａを堆
積する。
【０３３９】次に、図６０を参照して、ドープト多結晶
シリコン膜１４２ａを、シリコン酸化膜１４１の表面が
露出するまでエッチバックを施す。このエッチバック
は、シリコン酸化膜１４１表面上のエッチング残渣を完
全に除去するため、ドープト多結晶シリコン膜１４２ａ
の膜厚の約２０〜３０％のオーバエッチングが施され
る。
【０３４０】このとき、図６０に示すようにドープト多
結晶シリコン膜１４２ａの表面が傾斜部１５８の下方部
に位置するようにオーバエッチングを制御する。以上に
より、コンタクトホール１４１ａ内に埋込み導電層１４
２が形成される。
【０３４１】次に、図６１を参照して、埋込み導電層１
４２の表面に、スパッタリング法を用いて、たとえばＴ
ｉ／ＴｉＮ／Ｔｉよりなるバリア層１４３と白金層より
なる下部電極層１４４とを順次積層し所定の形状にパタ
ーニングを行なう。
【０３４２】次に、図６２を参照して、下部電極層１４
４の表面を覆うように、ＰＺＴなどの高誘電体膜１４５
をスパッタリング法により形成する。
【０３４３】その後、この高誘電体膜１４５の上に、た
とえば白金よりなる上部電極層１４６をスパッタリング
法により形成する。これにより、下部電極層１４４とキ
ャパシタ誘電体膜１４５と上部電極層１４６とからなる
キャパシタ１４８が形成される。さらに、その後キャパ
シタ１４８を覆うように絶縁膜１４７を堆積することに
より、図５６に示す半導体装置が完成する。
【０３４４】以上、この第２の実施例における半導体装
置およびその製造方法によれば、コンタクトホール１４
１ａの側壁と層間絶縁膜１４１の上面との交点となる位
置に、曲面形状の傾斜部１５８が設けられているので、
埋込み導電層１４２上に下部電極層１４４を形成した場
合に、下部電極層１４４に従来のような段差部が生じる
ことがない。
【０３４５】その結果、下部電極層１４４上に形成され
る高誘電体膜１４５の膜厚がその段差部で薄くなること
がない。これにより、高誘電体膜１４５上に上部電極層
１４６を形成した場合に下部電極層１４４と上部電極層
１４６との間で従来のような間隔の狭くなる部分が発生
することがなく、キャパシタの耐圧特性および耐リーク
特性が悪化することもない。
【０３４６】次に、この発明に基づいた第９の実施例に
ついて図を参照して説明する。図６３は、第９の実施例
における半導体装置の構成を概略的に説明する断面図で
ある。なお、図５０に示す第７の実施例と比較した場
合、トランスファゲートトランジスタ１３６の構成は同
一であるためここでの説明は省略する。
【０３４７】まず、図６３を参照して、層間絶縁膜１４
１には、コンタクトホール１４１ａが形成されている。
このコンタクトホール１４１ａは、１対のソース／ドレ
イン領域１３４，１３５のいずれか他方の表面に達して
いる。
【０３４８】このコンタクトホール１４１ａ内を充填す
るように埋込み導電層１４２が形成されている。この埋
込み導電層１４２には、ドープト多結晶シリコンが用い
られている。
【０３４９】この埋込み導電層１４２の表面には、ＣＶ
Ｄ法により形成された蒸着導電層１５２が形成されてい
る。さらに、この蒸着導電層１５２の上には、埋込み導
電層１４２を通じてソース／ドレイン領域１３５と電気
的に接続されるようにキャパシタ１４８が形成されてい
る。
【０３５０】このキャパシタ１４８は、下部電極層１４
４と、高誘電体膜１４５と、上部電極層１４６とを有し
ている。このキャパシタ１４８の高誘電体膜１４５は、
ＰＺＴなどから形成されている。そのため、下部電極層
１４４には、白金（Ｐｔ）層が用いられている。
【０３５１】この下部電極層１４４は、バリア層１４３
を介在して、蒸着導電層１５２および埋込み導電層１４
２と電気的に接続されるように、かつ層間絶縁膜１４１
の表面上を延びるように形成されている。なお、バリア
層１４３は、主に埋込み導電層１４２内の不純物が下部
電極層１４４へ拡散するのを防止する役割をなしてい
る。
【０３５２】この下部電極１４４の表面上を覆うように
高誘電体膜１４５が形成されている。また、この高誘電
体膜１４５を介在して、下部電極層１４４を覆うように
上部電極層１４６が形成されている。この上部電極層１
４６は、白金，ドープト多結晶シリコンなどより形成さ
れている。さらに、このキャパシタ１４８の表面を覆う
ように絶縁膜１４７が形成されている。
【０３５３】次に、上記半導体装置の製造方法について
説明する。図６４〜図６８は、第３の実施例における半
導体装置の製造方法を工程順に示す概略断面図である。
なお、層間絶縁膜１４１を堆積するまでの工程は第１の
実施例と同じであるためここでの説明は省略する。
【０３５４】まず、図６４を参照して、層間絶縁膜１４
１の表面全面に所定のパターンを有するフォトレジスト
を形成し、このフォトレジストのパターンを用いてエッ
チングを行なうことにより、ソース／ドレイン領域１３
５に通ずるコンタクトホール１４１ａを形成する。
【０３５５】次に、図６５を参照して、層間絶縁膜１４
１の表面全面に、コンタクトホール１４１ａの内部にま
で充填されるようにドープト多結晶シリコン膜１４２を
堆積する。
【０３５６】次に、図６６を参照して、このドープト多
結晶シリコン膜１４２ａを、シリコン酸化膜１４１の表
面が露出するまでエッチバックを施す。このエッチバッ
クは、シリコン酸化膜１４１表面上のエッチング残渣を
完全に除去するため、ドープト多結晶シリコン膜１４２
ａの膜厚の約２０〜３０％のオーバエッチングが施され
る。
【０３５７】以上により、コンタクトホール１４１ａ内
に埋込み導電層１４２が形成される。
【０３５８】次に、図６７を参照して、埋込み導電層１
４２の表面に、ＣＶＤ法によりたとえばドープト多結晶
シリコン層よりなる蒸着導電層１５２を形成する。その
後、この蒸着導電層１５２の上に、スパッタリング法に
より、たとえばＴｉ／ＴｉＮ／Ｔｉよりなるバリア層１
４３と白金層よりなる下部電極層１４４とを順次積層
し、所定の形状にパターニングを行なう。
【０３５９】次に、図６８を参照して、下部電極層１４
４の表面を覆うように、たとえばＰＺＴなどの高誘電体
膜１４５をスパッタリング法により形成する。その後、
この高誘電体膜１４５の上に、たとえば白金よりなる上
部電極層１４６をスパッタリング法により形成する。
【０３６０】これにより、下部電極層１４４と、高誘電
体膜１４５と、上部電極層１４６とからなるキャパシタ
１４８が形成される。さらに、その後キャパシタ１４８
を覆うように絶縁膜１４７を堆積することにより、図６
３に示す半導体装置が完成する。
【０３６１】以上、この第９の実施例における半導体装
置の製造方法によれば、埋込み導電層１４２と下部電極
層１４４との間にＣＶＤ法により成膜される蒸着導電層
１５２を設けているので、埋込み導電層１４２上の段差
部分に丸みをもたせることができる。そのため、埋込み
導電層１４２の上に下部電極層１４４を形成した場合
に、下部電極層１４４に従来のような段差部が生じるこ
とがない。
【０３６２】その結果、下部電極層１４４上に形成され
る高誘電体膜１４５の膜厚がその段差部で薄くなること
がない。これにより、高誘電体膜１４５上に上部電極層
１４６を形成した場合に、下部電極層１４４と上部電極
層１４６との間で従来のような間隔の狭くなる部分が発
生することがなく、キャパシタの耐圧特性および耐リー
ク特性が悪化することもない。
【０３６３】次に、この発明に基づいた第１０の実施例
について図を参照して説明する。図６９は、第１０の実
施例における半導体装置の構成を概略的に説明する断面
図である。なお、図１に示す第１の実施例と比較した場
合、トランスファーゲートトランジスタ１３６の構造は
同一であるためここでの説明は省略する。また、本実施
例における特徴を明瞭にするために、この実施例におい
ては、素子分離領域１３２により分離される隣接する２
つのトランスファーゲートトランジスタ１３６を示すよ
うにしている。
【０３６４】図６９を参照して、埋込導電層１４２を通
じて、ソース／ドレイン領域１３５と電気的に接続され
るようにキャパシタ１４８が形成されている。
【０３６５】キャパシタ１４８は、下部電極層１４４
と、高誘電体膜１４５と、上部電極層１４６とを有して
いる。このキャパシタ１４８の高誘電体膜１４５には、
たとえばＰＺＴなどよりなる高誘電率材料が用いられて
いる。そのため、下部電極層１４４には、白金Ｐ（ｔ）
層が用いられている。
【０３６６】この下部電極層１４４は、バリア層１４３
を介在して埋込導電層１４２と電気的に接続されるよう
に、かつ層間絶縁膜１４１の表面上を延びるように形成
されている。なお、バリア層１４３は、主に埋込導電層
１４２の不純物が下部電極層１４４へ拡散するのを防止
する役割をなしている。
【０３６７】この下部電極層１４４の表面上を覆うよう
に高誘電率材料よりなる高誘電体膜１４５が形成されて
いる。また、この高誘電体膜１４５を介在して、下部電
極層１４４を覆うように上部電極層１４６が形成されて
いる。
【０３６８】なお、上部電極層１４６は、白金もしくは
ドープト多結晶シリコンより構成されている。
【０３６９】さらに、このキャパシタ１４８の上面を覆
うように絶縁膜１４７が形成されている。
【０３７０】次に、上記半導体装置の製造方法について
説明する。図７０〜図７５は、第１０に実施例における
半導体装置の製造方法を工程順に示す概略断面図であ
る。なお、層間絶縁膜１４１が堆積されるまでの工程は
第１の実施例と同じであるためここでの説明は省略す
る。
【０３７１】まず、図７０を参照して、層間絶縁膜１４
１の表面全面に所定のパターンを有するフォトレジスト
を形成し、このフォトレジストのパターンを用いてエッ
チングを行なうことにより、ソース／ドレイン領域１３
５に通ずるコンタクトホール１４１ａを形成する。
【０３７２】次に、図７１を参照して、層間絶縁膜１４
１の表面全面にコンタクトホール１４１ａの内部にまで
充填されるようにドープト多結晶シリコン膜１４２ａを
堆積する。
【０３７３】次に、図７２を参照して、このドープト多
結晶シリコン膜１４２ａを、層間絶縁膜１４１の表面が
露出するまでエッチバックを施す。このエッチバック
は、層間絶縁膜１４１表面上のエッチング残渣を完全に
除去するために、ドープト多結晶シリコン膜１４２ａの
膜厚の約２０〜３０％のオーバーエッチングが施され
る。これにより、コンタクトホール１４１ａ内に埋込導
電層１４２が形成される。
【０３７４】次に、図７３を参照して、埋込導電層１４
２と層間絶縁膜１４１の表面上に、スパッタリング法に
より、Ｔｉ／ＴｉＮ／Ｔｉよりなるバリア層１４３と白
金層よりなる下部電極層１４４とを順次積層し所定の形
状にパターニングを行なう。
【０３７５】次に、図７４を参照して、下部電極層１４
４の表面を覆うようにたとえばＰＺＴなどの高誘電体膜
からなる高誘電体膜１４５をスパッタリング法により膜
厚１０００〜２０００Å堆積する。
【０３７６】次に、図７５を参照して、比較的厚く堆積
された高誘電体膜１４５の表面を、ケミカルメカニカル
ポリッシング法により加工を行ない平坦化処理を行な
う。
【０３７７】その後、この高誘電体膜１４５の上に、た
とえば白金よりなる上部電極層１４６をスパッタリング
法により形成する。これにより、下部電極層１４４と高
誘電体膜１４５と上部電極層１４６とからなるキャパシ
タ１４８が形成される。さらに、その後キャパシタ１４
８を覆うように絶縁膜１４７を堆積することにより、図
５０に示す半導体装置が完成する。
【０３７８】以上、この第１０の実施例によれば、下部
電極層１４４を介在して、層間絶縁膜１４１を覆うよう
に高誘電体膜１４５を比較的厚く堆積し、この高誘電体
膜１４５の表面をケミカルメカニカルポリッシング法に
より平坦化を行なっている。
【０３７９】これにより、キャパシタ誘電体膜の表面に
段差部分が生じることがない。その結果、高誘電体膜１
４５上に上部電極層１４６を形成した場合に、下部電極
層１４４と上部電極層１４６との間で従来のような間隔
の狭くなる部分が発生することがなく、キャパシタの耐
圧特性および耐リーク特性が悪化することもない。
【０３８０】
【発明の効果】請求項１および請求項９に記載の半導体
装置およびその製造方法によれば、コンタクトホールの
側壁と埋込導電層の表面とによって形成される凹部にお
いて、層間絶縁膜の上面から埋込導電層の表面にかけて
徐々に膜厚が増加するコンタクトホール内の側壁に側壁
スペーサが形成されている。
【０３８１】したがって、このリセス部分には急峻な壁
面がなくなり、下部電極層に従来のような段差部が生じ
ることがない。その結果、下部電極層上に形成されるキ
ャパシタ誘電体膜の膜厚がその段差部分で薄くなること
がない。
【０３８２】これにより、キャパシタ誘電体膜上に上部
電極層を形成した場合に下部電極層と上部電極層との間
で従来のような間隔の狭くなる部分が発生することがな
く、キャパシタの耐圧特性および耐リーク特性が悪化す
ることもない。
【０３８３】以上により、リーク特性および耐圧特性の
良好な高性能の半導体装置を得ることが可能となる。
【０３８４】次に、請求項２および請求項１０に記載の
半導体装置およびその製造方法によれば、コンタクトホ
ールの側壁と埋込導電層の表面とによって形成される凹
部に形成された下部電極層の表面上に層間絶縁膜の表面
上の下部電極層表面から上記埋込導電層の表面上の下部
電極層表面にかけて徐々に膜厚が増加する第２の側壁ス
ペーサが設けられている。
【０３８５】したがって、リセス部分の下部電極層表面
上に急峻な段差が生じることがない。その結果、下部電
極層上に形成されるキャパシタ誘電体膜の膜厚がその段
差部分で薄くなることがない。
【０３８６】これにより、キャパシタ誘電体膜上に上部
電極層を形成した場合に下部電極層と上部電極層との間
で従来のような間隔の狭くなる部分が発生することがな
く、耐圧特性および耐リーク特性が悪化することもな
い。
【０３８７】さらに、下部電極層の端面部分において
も、下部電極層の表面から層間絶縁膜の表面にかけて徐
々に膜厚が増加する第１の側壁スペーサを設けている。
【０３８８】したがって、下部電極層の端面部分の段差
が低減される。その結果、下部電極層上に形成されるキ
ャパシタ誘電体膜の膜厚がその端面部分の段差部分で薄
くなることがない。
【０３８９】これにより、キャパシタ誘電体膜上に上部
電極層を形成した場合に下部電極層と上部電極層との間
で従来のような間隔の狭くなる部分が発生することはな
く、キャパシタの耐圧特性および耐リーク特性が悪化す
ることもない。
【０３９０】以上により、耐リーク特性および耐圧特性
の良好な信頼性の高い半導体装置を得ることが可能とな
る。
【０３９１】次に、請求項３および請求項１１に記載の
半導体装置およびその製造方法によれば、層間絶縁膜の
上面よりも上方に位置する表面を有する埋込導電層と、
この埋込導電層の上面から層間絶縁膜の表面にかけて徐
々に膜厚が増加する埋込導電層の側壁に形成された側壁
スペーサが設けられている。
【０３９２】したがって、下部電極層に従来のような段
差部が生じることがない。その結果、下部電極層上に形
成されるキャパシタ誘電体膜の膜厚がその段差部分で薄
くなることがない。
【０３９３】これにより、キャパシタ誘電体膜上に上部
電極層を形成した場合に下部電極層と上部電極層との間
で従来のような間隔の狭くなる部分が発生することはな
く、キャパシタの耐圧特性および耐リーク特性が悪化す
ることもない。
【０３９４】以上により、耐リーク特性および耐圧特性
の良好な信頼性の高い半導体装置を提供することが可能
となる。
【０３９５】次に、請求項４および請求項１２に記載の
半導体装置およびその製造方法によれば、層間絶縁膜の
上面よりも上方に位置する表面を有する埋込導電層と、
この埋込導電層に沿って形成された下部電極層の表面
に、埋込導電層の表面上の下部電極層表面から層間絶縁
膜の表面上の下部電極層表面にかけて徐々に膜厚が増加
する第２の側壁スペーサが設けられている。
【０３９６】したがって、下部電極層に生じる段差を低
減し、この下部電極層上に形成されるキャパシタ誘電体
膜の膜厚がこの段差部分で薄くなることがない。これに
より、キャパシタ誘電体膜上に上部電極層を形成した場
合に下部電極層と上部電極層との間で従来のような間隔
の狭くなる部分が発生することはなく、キャパシタの耐
圧特性および耐リーク特性が悪化することもない。
【０３９７】さらに、この下部電極層の端面部分には、
下部電極層の表面から層間絶縁膜の表面にかけて徐々に
膜厚が増加する第１の側壁スペーサも設けられている。
【０３９８】したがって、この下部電極層の端面部分に
おける段差を低減することが可能となり、下部電極層上
に形成されるキャパシタ誘電体膜の膜厚がこの端面部分
で薄くなることがない。
【０３９９】これにより、キャパシタ誘電体膜上に上部
電極層を形成した場合に、下部電極層と上部電極層との
間で従来のような間隔の狭くなる部分が発生することは
なく、キャパシタの耐圧特性および耐リーク特性が悪化
することもない。
【０４００】以上により、耐リーク特性および耐圧特性
の良好な信頼性の高い半導体装置を得ることが可能とな
る。
【０４０１】次に、請求項５および請求項１３に記載の
半導体装置およびその製造方法によれば、第１の径を有
する第１のコンタクトホールとこの第１のコンタクトホ
ールの上部に連続して設けられ第１の径よりも大きい第
２の径を有する第２のコンタクトホールとを有する層間
絶縁膜が設けられ、この第１のコンタクトホール内に
は、埋込導電層が形成されており、第２のコンタクトホ
ール内には、埋込導電層の表面と接し、層間絶縁膜の上
面と実質的に同一平面をなす下部電極層が設けられてい
る。
【０４０２】したがって、下部電極層と層間絶縁膜の表
面が実質的に同一平面をなすことにより、下部電極層上
に形成されるキャパシタ誘電体膜の膜厚が薄くなること
がない。これにより、キャパシタ誘電体膜上に上部電極
層を形成した場合に下部電極層と上部電極層との間で従
来のような間隔の狭くなる部分が発生することがなく、
キャパシタの耐圧特性および耐リーク特性が悪化するこ
ともない。
【０４０３】以上により、耐リーク特性および耐圧特性
の良好な信頼性の高い半導体装置を得ることが可能とな
る。
【０４０４】次に、請求項６および請求項１４に記載の
半導体装置およびその製造方法によれば、下部電極層の
端面部分が層間絶縁膜の表面にかけて徐々に傾斜をなす
ように形成されている。
【０４０５】したがって、この端面部分において、従来
のような段差部分が生じることがない。その結果、この
下部電極層上に形成されるキャパシタ誘電体膜の膜厚が
その端面部分で薄くなることがない。これにより、キャ
パシタ誘電体膜上に上部電極層を形成した場合に、下部
電極層と上部電極層との間で従来のような間隔の狭くな
る部分が発生することがなく、キャパシタの耐圧特性お
よび耐リーク特性が悪化することもない。
【０４０６】以上により、耐リーク特性および耐圧特性
の良好な信頼性の高い半導体装置を得ることが可能とな
る。
【０４０７】次に、この発明に基づいた請求項７および
請求項１５に記載の半導体装置およびその製造方法によ
れば、コンタクトホールの側壁と層間絶縁膜の表面との
交点となる位置に、所定形状の斜面が設けられているの
で、埋込み導電層上に下部電極層を形成した場合に下部
電極層に従来のような段差部が生じることがない。
【０４０８】その結果、下部電極層上に形成される高誘
電体膜の膜厚がその段差部で薄くなることがない。これ
により、高誘電体膜上に上部電極層を形成した場合に下
部電極層と上部電極層との間で従来のような間隔の狭く
なる部分が発生することがなくキャパシタの耐圧特性お
よび耐リーク特性が悪化することもない。
【０４０９】したがって、リーク特性および耐圧特性の
良好な信頼性の高い半導体装置を得ることができる。
【０４１０】次に、この発明に基づいた請求項８および
請求項１６に記載の半導体装置およびその製造方法によ
れば、埋込み導電層と下部電極層との間にＣＶＤ法によ
り成膜される蒸着導電層を設けているので、埋込み導電
層上の段差を低減することができる。そのため、埋込み
導電層上に下部電極層を形成した場合、下部電極層に従
来のような段差部が生じることがない。
【０４１１】その結果、下部電極層上に形成される高誘
電体膜の膜厚がその段差部で薄くなることがない。これ
により、高誘電体膜上に上部電極層を形成した場合に下
部電極層と上部電極層との間で従来のような間隔の狭く
なる部分が発生することがなくキャパシタの耐圧特性お
よび耐リーク特性が悪化することもない。
【０４１２】したがって、リーク特性および耐圧特性の
良好な信頼性の高い半導体装置を得ることができる。
【０４１３】次に、請求項１７に記載の半導体装置の製
造方法によれば、下部電極層を介在して、層間絶縁膜を
覆うように高誘電体膜を比較的厚く堆積し、この高誘電
体膜の表面をケミカルメカニカルポリッシング法により
平坦化を行なっている。
【０４１４】したがって、キャパシタ誘電体膜に段差部
分が生じることがないため、キャパシタ誘電体膜が薄く
なることがない。
【０４１５】これにより、キャパシタ誘電体膜上に上部
電極層を形成した場合に下部電極層と上部電極層との間
で従来のような間隔の狭くなる部分が発生することがな
く、キャパシタの耐圧特性および耐リーク特性が悪化す
ることもない。
【０４１６】以上により、耐リーク特性および耐圧特性
の良好な信頼性の高い半導体装置を得ることが可能とな
る。
【図面の簡単な説明】
【図１】この発明に基づいた第１の実施例における半導
体装置の断面構造図である。
【図２】この発明に基づいた第１の実施例における半導
体装置の製造方法の第１工程図である。
【図３】この発明に基づいた第１の実施例における半導
体装置の製造方法の第２工程図である。
【図４】この発明に基づいた第１の実施例における半導
体装置の製造方法の第３工程図である。
【図５】この発明に基づいた第１の実施例における半導
体装置の製造方法の第４工程図である。
【図６】この発明に基づいた第１の実施例における半導
体装置の製造方法の第５工程図である。
【図７】この発明に基づいた第１の実施例における半導
体装置の製造方法の第６工程図である。
【図８】この発明に基づいた第１の実施例における半導
体装置の製造方法の第７工程図である。
【図９】この発明に基づいた第２の実施例における半導
体装置の断面構造図である。
【図１０】この発明に基づいた第２の実施例における半
導体装置の製造方法の第１工程図である。
【図１１】この発明に基づいた第２の実施例における半
導体装置の製造方法の第２工程図である。
【図１２】この発明に基づいた第２の実施例における半
導体装置の製造方法の第３工程図である。
【図１３】この発明に基づいた第２の実施例における半
導体装置の製造方法の第４工程図である。
【図１４】この発明に基づいた第２の実施例における半
導体装置の製造方法の第５工程図である。
【図１５】この発明に基づいた第２の実施例における半
導体装置の製造方法の第６工程図である。
【図１６】この発明に基づいた第２の実施例における半
導体装置の製造方法の第７工程図である。
【図１７】この発明に基づいた第３の実施例における半
導体装置の断面構造図である。
【図１８】この発明に基づいた第３の実施例における半
導体装置の製造方法の第１工程図である。
【図１９】この発明に基づいた第３の実施例における半
導体装置の製造方法の第２工程図である。
【図２０】この発明に基づいた第３の実施例における半
導体装置の製造方法の第３工程図である。
【図２１】この発明に基づいた第３の実施例における半
導体装置の製造方法の第４工程図である。
【図２２】この発明に基づいた第３の実施例における半
導体装置の製造方法の第５工程図である。
【図２３】この発明に基づいた第３の実施例における半
導体装置の製造方法の第６工程図である。
【図２４】この発明に基づいた第３の実施例における半
導体装置の製造方法の第７工程図である。
【図２５】この発明に基づいた第３の実施例における半
導体装置の製造方法の第８工程図である。
【図２６】この発明に基づいた第４の実施例における半
導体装置の断面構造図である。
【図２７】この発明に基づいた第４の実施例における半
導体装置の製造方法の第１工程図である。
【図２８】この発明に基づいた第４の実施例における半
導体装置の製造方法の第２工程図である。
【図２９】この発明に基づいた第４の実施例における半
導体装置の製造方法の第３工程図である。
【図３０】この発明に基づいた第４の実施例における半
導体装置の製造方法の第４工程図である。
【図３１】この発明に基づいた第４の実施例における半
導体装置の製造方法の第５工程図である。
【図３２】この発明に基づいた第４の実施例における半
導体装置の製造方法の第６工程図である。
【図３３】この発明に基づいた第４の実施例における半
導体装置の製造方法の第７工程図である。
【図３４】この発明に基づいた第４の実施例における半
導体装置の製造方法の第８工程図である。
【図３５】この発明に基づいた第５の実施例における半
導体装置の断面構造図である。
【図３６】この発明に基づいた第５の実施例における半
導体装置の製造方法の第１工程図である。
【図３７】この発明に基づいた第５の実施例における半
導体装置の製造方法の第２工程図である。
【図３８】この発明に基づいた第５の実施例における半
導体装置の製造方法の第３工程図である。
【図３９】この発明に基づいた第５の実施例における半
導体装置の製造方法の第４工程図である。
【図４０】この発明に基づいた第５の実施例における半
導体装置の製造方法の第５工程図である。
【図４１】この発明に基づいた第５の実施例における半
導体装置の製造方法の第６工程図である。
【図４２】この発明に基づいた第５の実施例における半
導体装置の製造方法の第７工程図である。
【図４３】この発明に基づいた第６の実施例における半
導体装置の断面構造図である。
【図４４】この発明に基づいた第６の実施例における半
導体装置の製造方法の第１工程図である。
【図４５】この発明に基づいた第６の実施例における半
導体装置の製造方法の第２工程図である。
【図４６】この発明に基づいた第６の実施例における半
導体装置の製造方法の第３工程図である。
【図４７】この発明に基づいた第６の実施例における半
導体装置の製造方法の第４工程図である。
【図４８】この発明に基づいた第６の実施例における半
導体装置の製造方法の第５工程図である。
【図４９】この発明に基づいた第６の実施例における半
導体装置の製造方法の第６工程図である。
【図５０】この発明の第７の実施例における半導体装置
の構成を概略的に示す断面図である。
【図５１】この発明の第７の実施例における半導体装置
の製造方法の第１工程を示す断面図である。
【図５２】この発明の第７の実施例における半導体装置
の製造方法の第２工程を示す断面図である。
【図５３】この発明の第７の実施例における半導体装置
の製造方法の第３工程を示す断面図である。
【図５４】この発明の第７の実施例における半導体装置
の製造方法の第４工程を示す断面図である。
【図５５】この発明の第７の実施例における半導体装置
の製造方法の第５工程を示す断面図である。
【図５６】この発明の第８の実施例における半導体装置
の構成を概略的に示す断面図である。
【図５７】この発明の第８の実施例における半導体装置
の製造方法の第１工程を示す断面図である。
【図５８】この発明の第８の実施例における半導体装置
の製造方法の第２工程を示す断面図である。
【図５９】この発明の第８の実施例における半導体装置
の製造方法の第３工程を示す断面図である。
【図６０】この発明の第８の実施例における半導体装置
の製造方法の第４工程を示す断面図である。
【図６１】この発明の第８の実施例における半導体装置
の製造方法の第５工程を示す断面図である。
【図６２】この発明の第８の実施例における半導体装置
の製造方法の第６工程を示す断面図である。
【図６３】この発明の第９の実施例における半導体装置
の構成を概略的に示す断面図である。
【図６４】この発明の第９の実施例における半導体装置
の製造方法の第１工程を示す断面図である。
【図６５】この発明の第９の実施例における半導体装置
の製造方法の第２工程を示す断面図である。
【図６６】この発明の第９の実施例における半導体装置
の製造方法の第３工程を示す断面図である。
【図６７】この発明の第９の実施例における半導体装置
の製造方法の第４工程を示す断面図である。
【図６８】この発明の第９の実施例における半導体装置
の製造方法の第５工程を示す断面図である。
【図６９】この発明に基づいた第１０の実施例における
半導体装置の断面構造図である。
【図７０】この発明に基づいた第１０の実施例における
半導体装置の製造方法の第１工程図である。
【図７１】この発明に基づいた第１０の実施例における
半導体装置の製造方法の第２工程図である。
【図７２】この発明に基づいた第１０の実施例における
半導体装置の製造方法の第３工程図である。
【図７３】この発明に基づいた第１０の実施例における
半導体装置の製造方法の第４工程図である。
【図７４】この発明に基づいた第１０の実施例における
半導体装置の製造方法の第５工程図である。
【図７５】この発明に基づいた第１０の実施例における
半導体装置の製造方法の第６工程図である。
【図７６】一般的なＤＲＡＭのブロック図である。
【図７７】従来のスタックトタイプのキャパシタを有す
るＤＲＡＭのメモリセル構造を示す断面図である。
【図７８】従来の半導体装置の構成を概略的に示す断面
図である。
【図７９】従来の半導体装置の製造方法の第１工程を示
す断面図である。
【図８０】従来の半導体装置の製造方法の第２工程を示
す断面図である。
【図８１】従来の半導体装置の製造方法の第３工程を示
す断面図である。
【図８２】従来の半導体装置の製造方法の第４工程を示
す断面図である。
【図８３】従来の半導体装置の製造方法の第５工程を示
す断面図である。
【図８４】従来の半導体装置における問題点を説明する
ための拡大断面図である。
【符号の説明】
１４３ バリア層 １４４ 下部電極層 １４５ 高誘電体膜 １４６ 上部電極層 １４８ キャパシタ １５４，１５６ 側壁スペーサ １５８ａ，１６０ａ 第１の側壁スペーサ １５８ｂ，１６０ｂ 第２の側壁スペーサ １４１ａ 第１のコンタクトホール １４１ｂ 第２のコンタクトホール １５２ 蒸着導電層 １５８ 傾斜部 なお、図中同一符号は、同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 21/822 27/04 (72)発明者 柏原 慶一朗 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物領域と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に形成され、かつ、前記不純物領域に達するコンタクト
    ホールを有する層間絶縁膜と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の上面よりも下方に位置する上面を
    有する埋込導電層と、 前記コンタクトホールの側壁と前記埋込導電層の上面と
    によって形成される凹部において、前記層間絶縁膜の上
    面から前記埋込導電層の上面にかけて前記コンタクトホ
    ール内の側壁に形成された側壁スペーサと、 前記埋込導電層の上面に接するように、前記層間絶縁膜
    の表面上と前記側壁スペーサの表面上とに形成された下
    部電極層と、 前記下部電極層を覆うように形成された高誘電率材料よ
    りなる高誘電体膜と、 前記高誘電体膜を覆うように形成された上部電極層と、
    を備えた半導体装置。
  2. 【請求項２】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物領域と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に形成され、かつ、前記不純物領域に達するコンタクト
    ホールを有する層間絶縁膜と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て前記層間膜の上面よりも下方に位置する上面を有する
    埋込導電層と、 前記埋込導電層の上面に接するように、前記層間絶縁膜
    の表面上に形成された下部電極層と、 前記下部電極層の表面から前記層間絶縁膜の表面にかけ
    て設けられた第１の側壁スペーサと、 前記コンタクトホールの側壁と前記埋込導電層の上面と
    によって形成される凹部に形成された前記下部電極層の
    表面上に、前記層間絶縁膜の表面上の下部電極層の表面
    から前記埋込導電層の表面上の下部電極層表面にかけて
    設けられた第２の側壁スペーサと、 前記下部電極層と前記第１の側壁スペーサと前記第２の
    側壁スペーサとを覆うように形成された高誘電率材料よ
    りなる高誘電体膜と、 前記高誘電体膜を覆うように形成された上部電極層と、
    を備えた半導体装置。
  3. 【請求項３】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物領域と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に形成され、かつ、前記不純物領域達するコンタクトホ
    ールを有する層間絶縁膜と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の表面よりも上方に位置する上面を
    有する埋込導電層と、 前記埋込導電層の上面から前記層間絶縁膜の表面にかけ
    て前記埋込導電層の側壁に形成された側壁スペーサと、 前記埋込導電層の上面に接するように前記層間絶縁膜の
    表面と前記側壁スペーサの表面上とに形成された下部電
    極層と、 前記下部電極層を覆うように形成された高誘電率材料よ
    りなる高誘電体膜と、 前記高誘電体膜を覆うように形成された上部電極層と、
    を備えた半導体装置。
  4. 【請求項４】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物領域と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に形成され、かつ、前記不純物領域に達するコンタクト
    ホールを有する層間絶縁膜と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の表面よりも上方に位置する上面を
    有する埋込導電層と、 前記埋込導電層の表面に接するように前記層間絶縁膜の
    表面上に形成された下部電極層と、 前記下部電極層の端面部分に、前記下部電極層の表面か
    ら前記層間絶縁膜の表面にかけて設けられた第１の側壁
    スペーサと、 前記埋込導電層に沿って形成された前記下部電極層の凸
    部分において、前記埋込導電層の表面上の下部電極層表
    面から前記層間絶縁膜の表面上の下部電極層表面上にか
    けて設けられた第２の側壁スペーサと、 前記下部電極層と前記第１の側壁スペーサと前記第２の
    側壁スペーサとを覆うように形成された高誘電率材料よ
    りなる高誘電体膜と、 前記高誘電体膜を覆うように形成された上部電極層と、
    を備えた半導体装置。
  5. 【請求項５】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物領域と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に形成され、前記不純物領域に達する第１の径を有する
    第１のコンタクトーホールと、この第１のコンタクトホ
    ールの上部に連続して設けられ、第１の径よりも大きい
    第２の径を有する第２のコンタクトホールとを有する層
    間絶縁膜と、 前記第１のコンタクトホールを充填し、前記不純物領域
    と接する埋込導電層と、 前記第２のコンタクトホールを充填し、前記埋込導電層
    の表面と接し前記層間絶縁膜の上面と実質的に同一平面
    をなす平面を有する下部電極層と、 前記下部電極層と接するように前記層間絶縁膜が表面上
    に形成された高誘電率材料よりなる高誘電体膜と、 前記高誘電体膜の上に形成された上部電極層と、を備え
    た半導体装置。
  6. 【請求項６】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物領域と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に形成され、かつ、前記不純物領域に達するコンタクト
    ホールを有する層間絶縁膜と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の上面よりも下方に位置する上面を
    有する埋込導電層と、 前記埋込導電層の上面に接するように、前記層間絶縁膜
    の表面上に形成された下部電極層と、 前記下部電極層を介在して、前記層間絶縁膜を覆うよう
    に形成された高誘電率材料よりなる高誘電体膜と、 前記高誘電体膜を覆うように形成された上部電極層と、
    を備え、 前記下部電極層は、その端面部の側面が、前記層間絶縁
    膜の表面にかけて徐々に傾斜をなすように形成された、
    半導体装置。
  7. 【請求項７】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物領域と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に形成され、かつ、前記不純物領域に達するコンタクト
    ホールを有する層間絶縁膜と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の上面よりも下方に位置する上面を
    有する埋込み導電層と、 前記埋込み導電層の上面に接するとともに、前記層間絶
    縁膜の表面に延在して形成された下部電極層と、 前記下部電極層を覆うように形成された高誘電率材料よ
    りなる高誘電体膜と、 前記高誘電体膜を覆うように形成された上部電極層と、
    を備え、 前記コンタクトホールの側壁と前記層間絶縁膜の上面と
    の交点となる位置に所定形状の斜面部を有する、半導体
    装置。
  8. 【請求項８】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物領域と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に形成され、かつ、前記不純物領域に達するコンタクト
    ホールを有する層間絶縁膜と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の上面よりも下方に位置する上面を
    有する埋込み導電層と、 前記埋込み導電層の上面に接するとともに、前記層間絶
    縁膜の表面上に延在して形成された蒸着導電層と、 前記蒸着導電層の上に形成された下部電極層と、 前記蒸着導電層と前記下部電極層とを覆うように形成さ
    れた高誘電率材料よりなる高誘電体膜と、 前記高誘電体膜を覆うように形成された上部電極層と、
    を備えた半導体装置。
  9. 【請求項９】 半導体基板の主表面に不純物領域を形成
    する工程と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記不純物領域に通ずるコンタクトホ
    ールを形成する工程と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の上面よりも下方に位置する埋込導
    電層を形成する工程と、 前記コンタクトホールの側壁と前記埋込導電層の表面と
    によって形成される凹部において、前記コンタクトホー
    ル内の側壁に、前記層間絶縁膜の上面から前記埋込導電
    層の表面にかけて側壁スペーサを形成する工程と、 前記埋込導電層の表面に接するように、前記層間絶縁膜
    の表面上と前記側壁スペーサの表面上とに下部電極層を
    形成する工程と、 前記下部電極層を覆うように高誘電率材料よりなる高誘
    電体膜を形成する工程と、 前記高誘電体膜を覆うように上部電極層を形成する工程
    と、を備えた半導体装置の製造方法。
  10. 【請求項１０】 半導体基板の主表面に不純物領域を形
    成する工程と、 前記不純物領域を覆うように前記半導体基板の主表面に
    層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記不純物領域に通ずるコンタクトホ
    ールを形成する工程と、 前記コンタクトホールを充填し、前記不純物領域と接
    し、前記層間絶縁膜の上面よりも下方に位置する上面を
    有する埋込導電層を形成する工程と、 前記埋込導電層の表面に接するように、前記層間絶縁膜
    の表面上に下部電極層を形成する工程と、 前記下部電極層の端面部分に、前記下部電極層の表面か
    ら前記層間絶縁膜の表面にかけて設けられた第１の側壁
    スペーサを形成する工程と、 前記コンタクトホールの側壁と前記埋込導電層の表面と
    によって形成される凹部に形成された前記下部電極層の
    表面上に、前記層間絶縁膜の表面上の下部電極層表面か
    ら、前記埋込導電層の表面上の下部電極層表面にかけて
    設けられた第２の側壁スペーサを形成する工程と、 前記下部電極層と前記第１の側壁スペーサと前記第２の
    側壁スペーサとを覆うように形成された高誘電率材料よ
    りなる高誘電体膜を形成する工程と、 前記高誘電体膜を覆うように形成された上部電極層を形
    成する工程と、を備えた半導体装置の製造方法。
  11. 【請求項１１】 半導体基板の主表面に不純物領域を形
    成する工程と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記不純物領域に通ずるコンタクトホ
    ールを形成する工程と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の上面より上方に位置する上面を有
    する埋込導電層を形成する工程と、 前記埋込導電層の側壁に、前記埋込導電層の上面から前
    記層間絶縁膜の表面に設けられた側壁スペーサを形成す
    る工程と、 前記埋込導電層の表面に接するように、前記層間絶縁膜
    の表面上と前記側壁スペーサの表面上とに下部電極層を
    形成する工程と、 前記下部電極層を覆うように高誘電率材料よりなる高誘
    電体膜を形成する工程と、 前記高誘電体膜を覆うように上部電極層を形成する工程
    と、を備えた半導体装置の製造方法。
  12. 【請求項１２】 半導体基板の主表面に不純物領域を形
    成する工程と、 前記不純物領域を覆うように前記半導体基板の主表面に
    層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記不純物領域に通ずるコンタクトホ
    ールを形成する工程と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の表面よりも上方に位置する上面を
    有する埋込導電層を形成する工程と、 前記埋込導電層の表面に接するように、前記層間絶縁膜
    の表面上に下部電極層を形成する工程と、 前記下部電極層の端面部分に前記下部電極層の表面から
    前記層間絶縁膜の表面にかけて設けられた第１の側壁ス
    ペーサを形成する工程と、 前記層間絶縁膜によって形成された前記下部電極層の凸
    部分において、前記層間絶縁膜の表面上の下部電極層表
    面から前記埋込導電層の表面上の下部電極層表面にかけ
    て設けられた第２の側壁スペーサを形成する工程と、 前記下部電極層と前記第１の側壁スペーサと前記第２の
    側壁スペーサとを覆うように高誘電率材料よりなる高誘
    電体膜を形成する工程と、 前記高誘電体膜を覆うように上部電極層を形成する工程
    と、を備えた半導体装置の製造方法。
  13. 【請求項１３】 半導体基板の主表面に不純物領域を形
    成する工程と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に前記不純物領域に達する第１の径を有する第１のコン
    タクトホールと、この第１のコンタクトホールの上部に
    連続して設けられ、第１の径よりも大きい第２の径を有
    する第２のコンタクトホールとを有する層間絶縁膜を形
    成する工程と、 前記第１のコンタクトホールを充填し、前記不純物領域
    の一部表面と接する埋込導電層を形成する工程と、 前記第２のコンタクトホールを充填し、前記埋込導電層
    の表面と接して、前記層間絶縁膜上面と実質的に同一平
    面をなす平面を有する下部電極層を形成する工程と、 前記下部電極層と接するように前記層間絶縁膜の表面上
    に高誘電率材料よりなる高誘電体膜を形成する工程と、 前記高誘電体膜の上に上部電極層を形成する工程と、を
    備えた半導体装置の製造方法。
  14. 【請求項１４】 半導体基板の主表面に不純物領域を形
    成する工程と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に前記不純物領域に達するコンタクトホールを有する層
    間絶縁膜を形成する工程と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の表面よりも下方に位置する上面を
    有する埋込導電層を形成する工程と、 前記埋込導電層の表面に接するように、前記層間絶縁膜
    の表面上に下部電極層を形成する工程と、 前記下部電極層を介在して、前記層間絶縁膜を覆うよう
    に高誘電率材料よりなる高誘電体膜を形成する工程と、 前記高誘電体膜を覆うように上部電極層を形成する工程
    とを備え、 前記下部電極層を形成する工程は、 その下部電極層の端面部の側面が、前記層間絶縁膜の表
    面にかけて徐々に傾斜をなすように形成する工程を含
    む、半導体装置の製造方法。
  15. 【請求項１５】 半導体基板の主表面に不純物領域を形
    成する工程と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に不純物領域に達するコンタクトホールを有する層間絶
    縁膜を形成する工程と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の上面よりも下方に位置する上面を
    有する埋込み導電層を形成する工程と、 前記埋込み導電層の上面に接するとともに、前記層間絶
    縁膜の表面に延在して下部電極層を形成する工程と、 前記下部電極層を覆うように高誘電率材料よりなる高誘
    電体膜を形成する工程と、 前記高誘電体膜を覆うように上部電極層を形成する工程
    とを備え、 前記埋込み導電層を形成する工程は、 前記コンタクトホールの側壁と前記層間絶縁膜の上面と
    の交点となる位置にウェットエッチングにより所定形状
    の斜面部を形成する工程を含む、半導体装置の製造方
    法。
  16. 【請求項１６】 半導体基板の主表面に不純物領域を形
    成する工程と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に不純物領域に達するコンタクトホールを有する層間絶
    縁膜を形成する工程と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て、前記層間絶縁膜の上面よりも下方に位置する上面を
    有する埋込み導電層を形成する工程と、 前記埋込み導電層の上面に接するとともに、前記層間絶
    縁膜の表面上にＣＶＤ法により蒸着導電層を形成する工
    程と、 前記蒸着導電層の上に下部電極層を形成する工程と、 前記蒸着導電層と前記下部電極層とを覆うように高誘電
    率材料よりなる高誘電体膜を形成する工程と、 前記高誘電体膜を覆うように上部電極層を形成する工程
    と、を備えた半導体装置の製造方法。
  17. 【請求項１７】 半導体基板の主表面に不純物領域を形
    成する工程と、 前記不純物領域を覆うように前記半導体基板の主表面上
    に層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記不純物領域に通ずるコンタクトホ
    ールを形成する工程と、 前記コンタクトホールを充填し、前記不純物領域と接し
    て前記層間絶縁膜の表面よりも下方に位置する上面を有
    する埋込導電層を形成する工程と、 前記埋込導電層の表面に接するように前記層間絶縁膜の
    表面上に下部電極層を形成する工程と、 前記下部電極層を介在して、前記層間絶縁膜を覆うよう
    に高誘電率材料よりなる高誘電体膜を堆積し、この高誘
    電体膜の表面をケミカルメカニカルポリシング法により
    平坦化を行なう工程と、 この高誘電体膜を覆うように上部電極層を形成する工程
    と、を備えた半導体装置の製造方法。
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