JPH1082802A - 波形記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力波形をＡ／Ｄ変換してメモリに記憶して
いく波形記憶装置において、波形記憶中のメモリアドレ
スの多ビットの同時信号変化によるノイズの発生を抑え
ることを目的とする。 【解決手段】 メモリアドレスの発生回路にグレイコー
ド出力を用い、サンプリング中のメモリアドレスの多ビ
ットの同時変化をなくしノイズを抑える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルオシロ
スコープ等の波形記憶装置のメモリへの記憶方式の改良
に関するものである。

【０００２】

【従来の技術】図４に従来技術例を示す。同図は２チャ
ンネル入力の波形記憶装置の一部を示したブロック図で
ある。

【０００３】１と２はアッテネータ回路、３と４はアン
プ、５と６はＡ／Ｄ変換器、７と８はメモリ、１０はタ
イムベース回路、１１はメモリアドレスカウンタ回路で
ある。ｃｈ１の入力信号は、アッテネータ１、アンプ３
を通して適当な振幅になり、タイムベース１０から出力
されるクロック信号ＤによるタイミングでＡ／Ｄ変換器
５でディジタル変換され、波形データを得る。同じくタ
イムベース１０から出力される書込信号Ｅによりメモリ
７に記憶される。 このとき、タイムベース回路１０か
らのアドレスカウンタ用のクロック信号Ｆにより、メモ
リアドレスカウンタ回路１１がカウントアップして、メ
モリアドレスＡを順次バスを介して出力していき、メモ
リの異なるアドレスにＡ／Ｄ変換された前記波形データ
を順次記憶していく。

【０００４】このときメモリアドレスカウンタ１１から
出力されるメモリアドレスはバイナリコードで出力され
ている。

【０００５】

【発明が解決しようとする課題】前述の従来技術には、
波形データ記憶中のメモリのアドレスのビット変化が激
しく、さらに多ビットが同時に変化するという欠点があ
る。

【０００６】図３にアドレスバスにおけるこのメモリア
ドレスＡのタイムチャートを示す。バイナリコードで０
から順次カウントアップしていくと、実線の矢印で示す
ように全ビットが同時に変化するところが有れば、破線
の矢印で示すように１ビットを除いて全て同時に変化す
るところがあったりする。本例では、説明の都合上４ビ
ットしか記載していないが、メモリ容量が大きくなるほ
どアドレスのビット数が増え、同時に変化するタイミン
グで大きなノイズが発生することになる。変化するビッ
ト数がタイミングによりまちまちなので、ノイズの量も
大から小までまちまちになる。このノイズが前段の高感
度のアナログ回路（アッテネータ１、２、アンプ３、
４、Ａ／Ｄ変換器５、６）に飛び込んで悪影響を及ぼす
ことになる。

【０００７】また、このアドレス信号は変化の頻度が多
いので、メモリアドレスの入力容量を駆動するための消
費電流が多くなる欠点がある。一般にＣＭＯＳ回路で
は、静的な消費電流はほとんどなく、ロジックレベルの
変化点で負荷容量を充放電する時の駆動電流が消費電流
の大半を占めるからである。

【０００８】図は２チャネルであるが、多チャンネルに
なり、並列に駆動するメモリが多くなればなるほどこの
消費電流が多くなることになる。

【０００９】本発明の第一の目的は、メモリアドレスバ
スからのノイズを減らすことにある。 本発明の第二の
目的はメモリアドレス駆動回路の消費電流を削減するこ
とにある。

【００１０】

【課題を解決するための手段】本発明は上記の目的を達
成するために、メモリアドレスが１進むごとに変化する
前後のアドレス数値のハミング距離が１となるように、
バイナリコードではなくグレイコードを用いるようにし
たものである。

【００１１】

【発明の実施の形態】以下この発明の実施例を図１と図
２を用いて説明する。

【００１２】図１は前述の従来技術の図４に対応する本
発明の実施例を示す図で、図４と同じ参照符号は同一物
を示す。

【００１３】次にこの動作を説明する。

【００１４】ｃｈ１の入力信号は、アッテネータ１、ア
ンプ３を通して適当な振幅になりタイムベース１０から
出力されるクロック信号ＤによるタイミングでＡ／Ｄ変
換器５でディジタル変換され、同じくタイムベース１０
から出力される書込信号Ｅによりメモリ７に記憶され
る。９のグレイコードメモリアドレスカウンタ回路は図
４のメモリアドレスカウンタ１１とは異なる。このと
き、タイムベース回路１０からのアドレスカウンタ用の
クロック信号Ｆによりグレイコードメモリアドレスカウ
ンタ回路９がカウントアップして、メモリアドレスＡを
メモリアドレスバスに順次出力していき、メモリの異な
るアドレスにＡ／Ｄ変換された波形データを順次記憶し
ていく。

【００１５】この出力のメモリアドレスＡは、図２に示
すグレイコードで出力される。この実施例では説明を簡
単にするため、図３と同じく４ビットによるアドレス指
定の例を示した。

【００１６】以上説明した実施例では、図２のタイムチ
ャートに示すように、メモリアドレスの変化は、１アド
レス進む毎に１ビットしか変化しない。このようにメモ
リアドレスは、いつでも、どれか１ビットしか変化しな
い。もし、アドレス数がｎビットならば図３のアドレス
変化を行う従来技術のバイナリコードのアドレスカウン
タでは最大ｎビットの同時変化が起きるが、本実施例の
図２のグレイコードのアドレスカウンタでは２ビット以
上の同時変化は無いので、最大１／ｎにノイズの発生を
抑えたことになる。

【００１７】また、アドレス信号の変化を見てみると、
従来技術の図３の例では、アドレス０から１５を経てま
た０に戻るまでに４本のアドレス信号のロジックレベル
は、３０箇所で変化しているが、本実施例で適用した図
２の例では１６箇所しか変化していない。メモリのアド
レス入力の負荷容量の駆動を考えるとき単位時間内の信
号の変化数が多いほど負荷容量を充放電する頻度が多
く、消費電力の増加となる。本例では、約１／２の消費
電力の削減を図ることができる。

【００１８】

【発明の効果】本発明のメモリの記憶装置では、アドレ
スを示すビットは、いつでも、どれか１ビットしか変化
しない。このため、大幅にノイズの発生を抑えるこがで
き、アナログ回路への、悪影響を防止することができ
る。したがって、このような、波形記憶装置をデジタル
オシロスコープ等の測定器に応用すれば、装置の信頼性
の向上に役立つ。

【００１９】さらに、前述の通り、アドレスを示すビッ
トは、いつでも、どれか１ビットしか変化しないため、
負荷容量を充放電する頻度が少なくなり、消費電力を大
幅に削減することができる。このため、バッテリー駆動
のデジタルオシロスコープ等に使用するれば非常に大き
な効果があり、使用可能時間を大幅に伸ばすことができ
る。

【図面の簡単な説明】

【図１】 本発明の一実施例を示すブロック図

【図２】 本発明の実施例におけるメモリアドレスの変
化を説明するタイムチャート

【図３】 従来技術におけるメモリアドレスの変化を示
すタイムチャート

【図４】 従来技術の動作を説明するブロック図

【符号の説明】

１、２ アッテネータ回路、３、４ アンプ、５、６
Ａ／Ｄ変換器、７、８ メモリ、９ グレイコードメモ
リアドレスカウンタ回路、１０：タイムベース回路、１
１：メモリアドレスカウンタ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号をＡＤ変換してメモリに記憶し
   ていく波形記憶装置において、 前記メモリが１アドレスのデータを記憶するごとに前後
   のアドレス数値のハミング距離が１となるグレイコード
   のメモリアドレスを順次発生させ、このアドレス順にメ
   モリに記憶していくことを特徴とした波形記憶装置。
2. 【請求項２】 入力信号をレベル変換するアッテネータ
   回路及び次段のアンプと、該任意レベルに変換された入
   力信号をデジタルデータに変換するＡ／Ｄ変換器と、該
   Ａ／Ｄ変換器により変換された入力信号の波形データを
   記憶するメモリと、該メモリのアドレスを発生するメモ
   リアドレスカウンタと、該メモリアドレスカウンタと前
   記Ａ／Ｄ変換器と前記メモリにクロックを供給するタイ
   ムベース回路とを有する波形記憶装置において、 前記メモリアドレスカウンタは前記メモリが１アドレス
   のデータを記憶するごとに前後のアドレス数値のハミン
   グ距離が１となるグレイコードのメモリアドレスを順次
   発生させ、このアドレス順に前記波形データを前記メモ
   リに記憶していくことを特徴とする波形記憶装置。