JPH07120505A - 波形記憶装置 - Google Patents
波形記憶装置Info
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- JPH07120505A JPH07120505A JP5266269A JP26626993A JPH07120505A JP H07120505 A JPH07120505 A JP H07120505A JP 5266269 A JP5266269 A JP 5266269A JP 26626993 A JP26626993 A JP 26626993A JP H07120505 A JPH07120505 A JP H07120505A
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/1532—Peak detectors
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of AC or of pulses
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- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【目的】比較のビット数を減らして比較速度を上げ、数
段にわたり数クロックで全ビットの比較を行うようにし
た、安価なデバイスを使用しても高速でピーク値抽出部
を動作させることができる波形記憶装置を提供する。 【構成】入力波形信号を変換するＡＤ変換器と、少なく
とも上位と下位の複数に分割したデータのそれぞれから
ピーク値を抽出するコンパレータとラッチ回路を備えた
ピーク値抽出部と、抽出したピーク値を記憶するメモリ
回路とを具備する。
段にわたり数クロックで全ビットの比較を行うようにし
た、安価なデバイスを使用しても高速でピーク値抽出部
を動作させることができる波形記憶装置を提供する。 【構成】入力波形信号を変換するＡＤ変換器と、少なく
とも上位と下位の複数に分割したデータのそれぞれから
ピーク値を抽出するコンパレータとラッチ回路を備えた
ピーク値抽出部と、抽出したピーク値を記憶するメモリ
回路とを具備する。
Description
【０００１】
【産業上の利用分野】本発明は、オシロスコープ等表示
装置と組合せて使用するのに好適な入力信号の最大値あ
るいは最小値または最大値および最小値（すなわち、ピ
ーク値）を抽出し記憶する波形記憶装置の改良に関する
ものである。
装置と組合せて使用するのに好適な入力信号の最大値あ
るいは最小値または最大値および最小値（すなわち、ピ
ーク値）を抽出し記憶する波形記憶装置の改良に関する
ものである。
【０００２】
【従来の技術】従来から各種データの波形観測等にオシ
ロスコープが使用されており、特に電子機器の研究開発
・生産等には必須で有用であったが、波形記憶ができな
いという一面があった。しかし、ディジタル技術の発展
とともに、ディジタル化されたオシロスコープが開発さ
れ、波形記憶も可能となってきた。その中にあって、波
形記憶装置は、各種データのアナログ入力信号をディジ
タル処理後記憶し、表示装置やコンピュータ等との組合
せにより、記憶した波形の観測またその他の応用を可能
とするものである。アナログ入力信号を高速でサンプリ
ングし、ＡＤ変換してディジタルデータとし、該ディジ
タルデータの任意時間内の最大ピーク振幅（すなわち、
最大値と最小値）を次々に記憶、表示することにより、
通常のサンプリングでは抽出できないような非常に高速
なノイズを抽出するいわゆるグリッチ抽出、あるいはエ
ンベロープ測定、エイリアシングを抽出することができ
る。また、同様にして最大値あるいは最小値を抽出する
ことにより、ピーク値を抽出できることは広く知られて
いる。
ロスコープが使用されており、特に電子機器の研究開発
・生産等には必須で有用であったが、波形記憶ができな
いという一面があった。しかし、ディジタル技術の発展
とともに、ディジタル化されたオシロスコープが開発さ
れ、波形記憶も可能となってきた。その中にあって、波
形記憶装置は、各種データのアナログ入力信号をディジ
タル処理後記憶し、表示装置やコンピュータ等との組合
せにより、記憶した波形の観測またその他の応用を可能
とするものである。アナログ入力信号を高速でサンプリ
ングし、ＡＤ変換してディジタルデータとし、該ディジ
タルデータの任意時間内の最大ピーク振幅（すなわち、
最大値と最小値）を次々に記憶、表示することにより、
通常のサンプリングでは抽出できないような非常に高速
なノイズを抽出するいわゆるグリッチ抽出、あるいはエ
ンベロープ測定、エイリアシングを抽出することができ
る。また、同様にして最大値あるいは最小値を抽出する
ことにより、ピーク値を抽出できることは広く知られて
いる。
【０００３】図４に従来技術による波形記憶装置の構成
を示す。この波形記憶装置は、ＡＤ変換器でアナログ入
力波形信号をディジタルデータに変換し、最大値抽出部
あるいは最小値抽出部（以後ピーク値抽出部という。図
４には一方の値の抽出部のみが記載されている）でデー
タの最大値あるいは最小値（以後ピーク値という）を抽
出し、メモリ回路で記憶するものである。以後の説明に
おいては、代表としてピーク値抽出部として最大値抽出
部を使用し、ピーク値として最大値を抽出する説明をす
るが、最小値を抽出する場合も同一技術であることはも
ちろんである。
を示す。この波形記憶装置は、ＡＤ変換器でアナログ入
力波形信号をディジタルデータに変換し、最大値抽出部
あるいは最小値抽出部（以後ピーク値抽出部という。図
４には一方の値の抽出部のみが記載されている）でデー
タの最大値あるいは最小値（以後ピーク値という）を抽
出し、メモリ回路で記憶するものである。以後の説明に
おいては、代表としてピーク値抽出部として最大値抽出
部を使用し、ピーク値として最大値を抽出する説明をす
るが、最小値を抽出する場合も同一技術であることはも
ちろんである。
【０００４】図４において、５０はアナログ入力波形信
号の入力端子、５１は波形記憶装置に印加されたアナロ
グ入力波形信号を第１のクロック信号５７のタイミング
でディジタルデータに変換するＡＤ変換器、５２は入力
Ａ（ＡＤ変換器５１からのデータ）と入力Ｂ（ラッチ回
路５４からのデータ）の二つの入力ディジタルデータの
大小を比較するコンパレータ、５３はコンパレータ５２
からのディジタルデータと第２のクロック信号５８の二
つの入力信号のレベル状態に応じ信号（ラッチ回路４の
イネーブル信号）を出力するＯＲ回路、５４はＡＤ変換
器５１からのディジタルデータを第１のクロック信号５
７のタイミングでラッチするラッチ回路、５５はラッチ
回路５４からの最大値のディジタルデータを第２のクロ
ック信号のタイミングで記憶するメモリ回路、そして５
６は波形記憶装置の出力端子である。前記構成におい
て、コンパレータ５２とＯＲ回路５３とラッチ回路５４
とで最大値抽出部５９を構成している。（前記したよう
に、図４には一方の抽出部のみが記載されているので、
最大値および最小値を抽出し記憶する場合は、最大値抽
出部および最小値抽出部の２系統が必要である。）
号の入力端子、５１は波形記憶装置に印加されたアナロ
グ入力波形信号を第１のクロック信号５７のタイミング
でディジタルデータに変換するＡＤ変換器、５２は入力
Ａ（ＡＤ変換器５１からのデータ）と入力Ｂ（ラッチ回
路５４からのデータ）の二つの入力ディジタルデータの
大小を比較するコンパレータ、５３はコンパレータ５２
からのディジタルデータと第２のクロック信号５８の二
つの入力信号のレベル状態に応じ信号（ラッチ回路４の
イネーブル信号）を出力するＯＲ回路、５４はＡＤ変換
器５１からのディジタルデータを第１のクロック信号５
７のタイミングでラッチするラッチ回路、５５はラッチ
回路５４からの最大値のディジタルデータを第２のクロ
ック信号のタイミングで記憶するメモリ回路、そして５
６は波形記憶装置の出力端子である。前記構成におい
て、コンパレータ５２とＯＲ回路５３とラッチ回路５４
とで最大値抽出部５９を構成している。（前記したよう
に、図４には一方の抽出部のみが記載されているので、
最大値および最小値を抽出し記憶する場合は、最大値抽
出部および最小値抽出部の２系統が必要である。）
【０００５】つぎに、前記従来技術による波形記憶装置
の動作の説明をする。図４において、波形記憶装置の信
号入力端子５０に印加されたアナログ入力波形信号は、
ＡＤ変換器５１に入力され、第１のクロック信号５７の
タイミングでｎビットのディジタルデータに変換され、
最大値抽出部５９のラッチ回路５４とコンパレータ５２
の入力Ａへ出力される。コンパレータ５２には、入力Ａ
に前記ＡＤ変換器５１からのｎビットのディジタルデー
タが入力され、もう一方の入力Ｂにラッチ回路５４でラ
ッチされたｎビットのディジタルデータが入力され比較
される。
の動作の説明をする。図４において、波形記憶装置の信
号入力端子５０に印加されたアナログ入力波形信号は、
ＡＤ変換器５１に入力され、第１のクロック信号５７の
タイミングでｎビットのディジタルデータに変換され、
最大値抽出部５９のラッチ回路５４とコンパレータ５２
の入力Ａへ出力される。コンパレータ５２には、入力Ａ
に前記ＡＤ変換器５１からのｎビットのディジタルデー
タが入力され、もう一方の入力Ｂにラッチ回路５４でラ
ッチされたｎビットのディジタルデータが入力され比較
される。
【０００６】コンパレータ５２は、入力Ａおよび入力Ｂ
のそれぞれにデータが入力され、大小を比較の結果はＡ
＞ＢあるいはＡ＜Ｂとなるが、最大値抽出部であるので
入力Ａのデータが大きいＡ＞Ｂの出力を（最小値抽出部
とする場合は入力Ａのデータが小さいＡ＜Ｂの出力）Ｏ
Ｒ回路５３へ出力する接続回路とする。（最大値抽出部
および最小値抽出部とする場合は、Ａ＞Ｂ接続とＡ＜Ｂ
接続の２つの抽出部を使用する。） ＯＲ回路５３は、コンパレータ５２からの入力信号と、
第２のクロック信号５８がそれぞれ入力され、最大値Ａ
＞Ｂの出力または第２のクロック信号５８のタイミング
で、ラッチ回路５４のイネーブル信号を出力する。
のそれぞれにデータが入力され、大小を比較の結果はＡ
＞ＢあるいはＡ＜Ｂとなるが、最大値抽出部であるので
入力Ａのデータが大きいＡ＞Ｂの出力を（最小値抽出部
とする場合は入力Ａのデータが小さいＡ＜Ｂの出力）Ｏ
Ｒ回路５３へ出力する接続回路とする。（最大値抽出部
および最小値抽出部とする場合は、Ａ＞Ｂ接続とＡ＜Ｂ
接続の２つの抽出部を使用する。） ＯＲ回路５３は、コンパレータ５２からの入力信号と、
第２のクロック信号５８がそれぞれ入力され、最大値Ａ
＞Ｂの出力または第２のクロック信号５８のタイミング
で、ラッチ回路５４のイネーブル信号を出力する。
【０００７】ラッチ回路５４では、ＡＤ変換器５１から
のデータが、ＯＲ回路５３からのイネーブル信号により
イネーブル状態となり、第１のクロック信号５７により
ラッチされるとともに、メモリ回路５５へ出力される。
メモリ回路５５は、第２のクロック信号５８のタイミン
グでディジタルデータを記憶し、そして必要に応じ読み
出され信号出力端子５６から最大値のデータを出力する
ことができる。
のデータが、ＯＲ回路５３からのイネーブル信号により
イネーブル状態となり、第１のクロック信号５７により
ラッチされるとともに、メモリ回路５５へ出力される。
メモリ回路５５は、第２のクロック信号５８のタイミン
グでディジタルデータを記憶し、そして必要に応じ読み
出され信号出力端子５６から最大値のデータを出力する
ことができる。
【０００８】しかしながら、前記従来技術による波形記
憶装置には、ｎビットのディジタルデータが、ラッチ回
路５４→コンパレータ５２→ラッチ回路５４のルートで
フィードバックするため、このフィードバックの遅延時
間ｔPDが影響する。この遅延時間ｔPDは、デバイスの動
作速度に依存するため、その動作速度に限界がある。し
たがって、動作速度を速くするためには、高速の高価な
デバイスを使用しなければならないという問題がある。
また、比較ビット数の増大による遅延時間ｔPDの増加は
避けられず、速度低下となるのみであった。波形記憶装
置に関連する公知技術文献としては、特公昭５８−４７
６６１号公報、特開平３−６２１２３号公報等がある。
憶装置には、ｎビットのディジタルデータが、ラッチ回
路５４→コンパレータ５２→ラッチ回路５４のルートで
フィードバックするため、このフィードバックの遅延時
間ｔPDが影響する。この遅延時間ｔPDは、デバイスの動
作速度に依存するため、その動作速度に限界がある。し
たがって、動作速度を速くするためには、高速の高価な
デバイスを使用しなければならないという問題がある。
また、比較ビット数の増大による遅延時間ｔPDの増加は
避けられず、速度低下となるのみであった。波形記憶装
置に関連する公知技術文献としては、特公昭５８−４７
６６１号公報、特開平３−６２１２３号公報等がある。
【０００９】
【発明が解決しようとする課題】高速サンプリング、高
分解能を期待されているディジタルオシロスコープは、
波形記憶装置と表示装置の組合せの一つであるが、従来
技術による波形記憶装置では、ピーク値抽出部の動作速
度が遅く、高速の回路が要求されている。本発明は、比
較のビット数を減らして比較速度を上げ、比較ビット数
を減らした分、数段にわたり数クロックで全ビットの比
較を行うようにした、また、安価なデバイスを使用して
も高速でピーク抽出部を動作させることができる新規な
波形記憶装置を提供することを目的とする。
分解能を期待されているディジタルオシロスコープは、
波形記憶装置と表示装置の組合せの一つであるが、従来
技術による波形記憶装置では、ピーク値抽出部の動作速
度が遅く、高速の回路が要求されている。本発明は、比
較のビット数を減らして比較速度を上げ、比較ビット数
を減らした分、数段にわたり数クロックで全ビットの比
較を行うようにした、また、安価なデバイスを使用して
も高速でピーク抽出部を動作させることができる新規な
波形記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明による波形記憶装置は、任意時間内における
被測定入力波形信号のピーク値を抽出するピーク値抽出
部を備えた波形記憶装置において、入力波形信号をディ
ジタル変換するＡＤ変換器と、該ＡＤ変換器からのデー
タをビットの桁に応じて少なくとも２分割したデータの
それぞれからピーク値を抽出するコンパレータおよびラ
ッチ回路を有するピーク値抽出部と、抽出したピーク値
を記憶するメモリ回路とを具備するものである。
め、本発明による波形記憶装置は、任意時間内における
被測定入力波形信号のピーク値を抽出するピーク値抽出
部を備えた波形記憶装置において、入力波形信号をディ
ジタル変換するＡＤ変換器と、該ＡＤ変換器からのデー
タをビットの桁に応じて少なくとも２分割したデータの
それぞれからピーク値を抽出するコンパレータおよびラ
ッチ回路を有するピーク値抽出部と、抽出したピーク値
を記憶するメモリ回路とを具備するものである。
【００１１】また、波形記憶装置が、入力波形信号をデ
ィジタル変換するＡＤ変換器と、変換された波形データ
を記憶するメモリ回路と、記憶された波形データを読み
出しビットの桁に応じて少なくとも２分割したデータの
それぞれからピーク値を抽出するコンパレータおよびラ
ッチ回路を有するピーク値抽出部とを具備するものであ
る。また、より詳しくは、コンパレータおよびラッチ回
路を有するピーク値抽出部が、上位データのピーク値抽
出部のピーク値データと均等値データとを、下位データ
のピーク値抽出部のイネーブル信号発生のための論理回
路の入力信号とするものである。
ィジタル変換するＡＤ変換器と、変換された波形データ
を記憶するメモリ回路と、記憶された波形データを読み
出しビットの桁に応じて少なくとも２分割したデータの
それぞれからピーク値を抽出するコンパレータおよびラ
ッチ回路を有するピーク値抽出部とを具備するものであ
る。また、より詳しくは、コンパレータおよびラッチ回
路を有するピーク値抽出部が、上位データのピーク値抽
出部のピーク値データと均等値データとを、下位データ
のピーク値抽出部のイネーブル信号発生のための論理回
路の入力信号とするものである。
【００１２】また、波形記憶装置が、被測定入力波形信
号をＡＤ変換しピーク値を抽出してメモリ回路に記憶す
る波形記憶装置において、入力波形信号を第１のクロッ
ク信号でディジタルデータに変換し、該ディジタルデー
タのビットの桁に応じて少なくとも２分割したディジタ
ルデータの上位データから前記第１のクロック信号周波
数以下の第２のクロック信号の期間内に前記第１のクロ
ック信号のタイミングでピーク値を抽出し、下位データ
を前記上位データのピーク値データをもとに前記第２の
クロック信号の期間内に前記第１のクロック信号のタイ
ミングでピーク値を抽出し、前記下位データのピーク抽
出動作を少なくとも前記第１のクロック信号の１クロッ
ク分遅延させるものである。
号をＡＤ変換しピーク値を抽出してメモリ回路に記憶す
る波形記憶装置において、入力波形信号を第１のクロッ
ク信号でディジタルデータに変換し、該ディジタルデー
タのビットの桁に応じて少なくとも２分割したディジタ
ルデータの上位データから前記第１のクロック信号周波
数以下の第２のクロック信号の期間内に前記第１のクロ
ック信号のタイミングでピーク値を抽出し、下位データ
を前記上位データのピーク値データをもとに前記第２の
クロック信号の期間内に前記第１のクロック信号のタイ
ミングでピーク値を抽出し、前記下位データのピーク抽
出動作を少なくとも前記第１のクロック信号の１クロッ
ク分遅延させるものである。
【００１３】
【作用】本発明による波形記憶装置は、入力波形信号を
ＡＤ変換器でディジタル変換して、該ＡＤ変換器からの
データをビットの桁に応じて少なくとも２分割し、コン
パレータおよびラッチ回路を有するピーク値抽出部でデ
ータのそれぞれからピーク値を抽出し、抽出したピーク
値をメモリ回路に記憶する。また、波形記憶装置は、入
力波形信号をＡＤ変換器でディジタルデータに変換し
て、変換された波形データをメモリ回路に記憶し、記憶
された波形データを読み出し、ビットの桁に応じて少な
くとも２分割し、コンパレータおよびラッチ回路を有す
るピーク値抽出部でデータのそれぞれからピーク値を抽
出する。
ＡＤ変換器でディジタル変換して、該ＡＤ変換器からの
データをビットの桁に応じて少なくとも２分割し、コン
パレータおよびラッチ回路を有するピーク値抽出部でデ
ータのそれぞれからピーク値を抽出し、抽出したピーク
値をメモリ回路に記憶する。また、波形記憶装置は、入
力波形信号をＡＤ変換器でディジタルデータに変換し
て、変換された波形データをメモリ回路に記憶し、記憶
された波形データを読み出し、ビットの桁に応じて少な
くとも２分割し、コンパレータおよびラッチ回路を有す
るピーク値抽出部でデータのそれぞれからピーク値を抽
出する。
【００１４】また、コンパレータおよびラッチ回路を有
するピーク値抽出部が、上位データのピーク値抽出部の
ピーク値データと均等値データとを、下位データのピー
ク値抽出部のイネーブル信号発生のための論理回路の入
力信号としてピーク値を抽出する。また、波形記憶装置
は、入力波形信号を第１のクロック信号でディジタルデ
ータに変換し、該ディジタルデータのビットの桁に応じ
て少なくとも２分割したディジタルデータの上位データ
から前記第１のクロック信号周波数以下の第２のクロッ
ク信号の期間内に前記第１のクロック信号のタイミング
でピーク値を抽出し、下位データを前記上位データのピ
ーク値データをもとに前記第２のクロック信号の期間内
に前記第１のクロック信号のタイミングでピーク値を抽
出し、前記下位データのピーク抽出動作を少なくとも前
記第１のクロック信号の１クロック分遅延させる。
するピーク値抽出部が、上位データのピーク値抽出部の
ピーク値データと均等値データとを、下位データのピー
ク値抽出部のイネーブル信号発生のための論理回路の入
力信号としてピーク値を抽出する。また、波形記憶装置
は、入力波形信号を第１のクロック信号でディジタルデ
ータに変換し、該ディジタルデータのビットの桁に応じ
て少なくとも２分割したディジタルデータの上位データ
から前記第１のクロック信号周波数以下の第２のクロッ
ク信号の期間内に前記第１のクロック信号のタイミング
でピーク値を抽出し、下位データを前記上位データのピ
ーク値データをもとに前記第２のクロック信号の期間内
に前記第１のクロック信号のタイミングでピーク値を抽
出し、前記下位データのピーク抽出動作を少なくとも前
記第１のクロック信号の１クロック分遅延させる。
【００１５】
〔実施例 １〕本発明の第１の実施例を図１および図２
により説明する。図１は、本発明による波形記憶装置の
構成を示し、図２はそのシーケンスチャートである。な
お図１に示す本発明の波形記憶装置は、従来技術の説明
と同様に、ピーク値抽出部の一方の値の抽出部のみが記
載されている。以後の説明においては、代表として、ピ
ーク値抽出部として最大値抽出部を使用し、ピーク値と
して最大値を抽出する説明をするが、最小値を抽出する
場合も同一技術であることはもちろんである。図１にお
いて、１は入力端子１４に印加されたアナログ入力波形
信号を第１のクロック信号２０のタイミングでｎビット
のディジタルデータに変換するＡＤ変換器である。以後
のデータ処理は、ＡＤ変換器１の出力を上位ｎ／２ビッ
トデータ２１と下位ｎ／２ビットデータ２４とに分けて
行う最大値抽出部で最大値を抽出する回路構成となって
いる。
により説明する。図１は、本発明による波形記憶装置の
構成を示し、図２はそのシーケンスチャートである。な
お図１に示す本発明の波形記憶装置は、従来技術の説明
と同様に、ピーク値抽出部の一方の値の抽出部のみが記
載されている。以後の説明においては、代表として、ピ
ーク値抽出部として最大値抽出部を使用し、ピーク値と
して最大値を抽出する説明をするが、最小値を抽出する
場合も同一技術であることはもちろんである。図１にお
いて、１は入力端子１４に印加されたアナログ入力波形
信号を第１のクロック信号２０のタイミングでｎビット
のディジタルデータに変換するＡＤ変換器である。以後
のデータ処理は、ＡＤ変換器１の出力を上位ｎ／２ビッ
トデータ２１と下位ｎ／２ビットデータ２４とに分けて
行う最大値抽出部で最大値を抽出する回路構成となって
いる。
【００１６】上位ｎ／２ビットデータ２１の最大値抽出
部の回路構成で、２は入力Ａ（ＡＤ変換器１からのデー
タ２１）と入力Ｂ（ラッチ回路４からのデータ２２）の
二つの入力データの大小を比較するコンパレータ、３は
コンパレータ２からのデータと第２のクロック信号２７
の二つの入力信号のレベル状態に応じ信号（ラッチ回路
４のイネーブル信号）を出力するＯＲ回路、４はＡＤ変
換器１からの上位ｎ／２ビットデータ２１を第１のクロ
ック信号２０のタイミングでラッチするラッチ回路、１
０はラッチ回路４からの最大値のデータを第１のクロッ
ク信号２０でラッチするラッチ回路である。
部の回路構成で、２は入力Ａ（ＡＤ変換器１からのデー
タ２１）と入力Ｂ（ラッチ回路４からのデータ２２）の
二つの入力データの大小を比較するコンパレータ、３は
コンパレータ２からのデータと第２のクロック信号２７
の二つの入力信号のレベル状態に応じ信号（ラッチ回路
４のイネーブル信号）を出力するＯＲ回路、４はＡＤ変
換器１からの上位ｎ／２ビットデータ２１を第１のクロ
ック信号２０のタイミングでラッチするラッチ回路、１
０はラッチ回路４からの最大値のデータを第１のクロッ
ク信号２０でラッチするラッチ回路である。
【００１７】下位ｎ／２ビットデータ２４の最大値抽出
部の回路構成で、６はＡＤ変換器１からの下位ｎ／２ビ
ットデータ２４を第１のクロック信号２０でラッチする
ラッチ回路、７は入力Ａ（ラッチ回路６からのデータ２
５）と入力Ｂ（ラッチ回路１１からのデータ２６）の二
つの入力データの大小を比較するコンパレータ、５はコ
ンパレータ２からの入力信号とＯＲ回路３からの入力信
号の二つの入力信号を第１のクロック信号２０でラッチ
する回路、８はラッチ回路５からの入力信号とコンパレ
ータ７からの入力信号の二つの入力信号のレベル状態に
応じ信号を出力するＡＮＤ回路、９はラッチ回路５から
の入力信号とＡＮＤ回路８からの入力信号の二つの入力
信号のレベル状態に応じ信号（ラッチ回路１１のイネー
ブル信号）を出力するＯＲ回路、１１はラッチ回路６か
らの下位ｎ／２ビットデータ２５を第１のクロック信号
２０のタイミングでラッチするラッチ回路である。
部の回路構成で、６はＡＤ変換器１からの下位ｎ／２ビ
ットデータ２４を第１のクロック信号２０でラッチする
ラッチ回路、７は入力Ａ（ラッチ回路６からのデータ２
５）と入力Ｂ（ラッチ回路１１からのデータ２６）の二
つの入力データの大小を比較するコンパレータ、５はコ
ンパレータ２からの入力信号とＯＲ回路３からの入力信
号の二つの入力信号を第１のクロック信号２０でラッチ
する回路、８はラッチ回路５からの入力信号とコンパレ
ータ７からの入力信号の二つの入力信号のレベル状態に
応じ信号を出力するＡＮＤ回路、９はラッチ回路５から
の入力信号とＡＮＤ回路８からの入力信号の二つの入力
信号のレベル状態に応じ信号（ラッチ回路１１のイネー
ブル信号）を出力するＯＲ回路、１１はラッチ回路６か
らの下位ｎ／２ビットデータ２５を第１のクロック信号
２０のタイミングでラッチするラッチ回路である。
【００１８】上記上位ｎ／２ビットデータ２１の最大値
抽出部と下位ｎ／２ビットデータ２４の最大値抽出部の
回路構成で最大値抽出部１６を構成している。前記した
ように、図１には一方の値の抽出部のみが記載されてい
る。最大値および最小値を抽出し記憶する場合は、最大
値抽出部および最小値抽出部の２系統が必要になる。１
３は上位ｎ／２ビットデータ２１の最大値のデータ２２
をラッチするラッチ回路１０の出力データ２３と下位ｎ
／２ビットデータ２４の最大値を出力するラッチ回路１
１の出力データ２６とを記憶するメモリ回路、１２は第
２のクロック信号２７を第１のクロック信号２０でラッ
チして遅延させるラッチ回路である。
抽出部と下位ｎ／２ビットデータ２４の最大値抽出部の
回路構成で最大値抽出部１６を構成している。前記した
ように、図１には一方の値の抽出部のみが記載されてい
る。最大値および最小値を抽出し記憶する場合は、最大
値抽出部および最小値抽出部の２系統が必要になる。１
３は上位ｎ／２ビットデータ２１の最大値のデータ２２
をラッチするラッチ回路１０の出力データ２３と下位ｎ
／２ビットデータ２４の最大値を出力するラッチ回路１
１の出力データ２６とを記憶するメモリ回路、１２は第
２のクロック信号２７を第１のクロック信号２０でラッ
チして遅延させるラッチ回路である。
【００１９】つぎに、本発明による波形記憶装置の動作
の説明をする。図１において、波形記憶装置の入力端子
１４に印加されたアナログ入力波形信号は、ＡＤ変換器
１に入力され、第１のクロック信号２０（図２、２０参
照）のタイミングでｎビットのディジタルデータに変換
され、上位ｎ／２ビットデータ２１（図２、２１参照）
と下位ｎ／２ビットデータ２４とに分割して最大値抽出
部１６へ出力される。ＡＤ変換器１からのｎビットのデ
ータ出力から分割された上位ｎ／２ビットのデータ２１
は、第１のクロック信号２０のタイミングでデータをラ
ッチするラッチ回路４とコンパレータ２の入力Ａへ出力
される。
の説明をする。図１において、波形記憶装置の入力端子
１４に印加されたアナログ入力波形信号は、ＡＤ変換器
１に入力され、第１のクロック信号２０（図２、２０参
照）のタイミングでｎビットのディジタルデータに変換
され、上位ｎ／２ビットデータ２１（図２、２１参照）
と下位ｎ／２ビットデータ２４とに分割して最大値抽出
部１６へ出力される。ＡＤ変換器１からのｎビットのデ
ータ出力から分割された上位ｎ／２ビットのデータ２１
は、第１のクロック信号２０のタイミングでデータをラ
ッチするラッチ回路４とコンパレータ２の入力Ａへ出力
される。
【００２０】コンパレータ２は、一方の入力Ａに前記Ａ
Ｄ変換器１からの上位ｎ／２ビットのデータ２１が入力
され、他方の入力Ｂにラッチ回路４でラッチされ第１の
クロック信号２０の１クロック分遅延した上位ｎ／２ビ
ットのデータ２２（図２、２２参照）が入力され、比較
結果をＯＲ回路３へ出力する。コンパレータ２において
は、入力Ａおよび入力Ｂのそれぞれにデータが入力さ
れ、大小を比較の結果がＡ＞ＢあるいはＡ＜Ｂとなる
が、最大値抽出部であるので入力Ａのデータが大きいＡ
＞Ｂの出力を（最小値抽出部とする場合は入力Ａのデー
タが小さいＡ＜Ｂの出力）ＯＲ回路３へ出力する接続回
路とする。（最大値抽出部および最小値抽出部とする場
合は、Ａ＞Ｂ接続とＡ＜Ｂ接続の２つのピーク値検出部
を使用する。）
Ｄ変換器１からの上位ｎ／２ビットのデータ２１が入力
され、他方の入力Ｂにラッチ回路４でラッチされ第１の
クロック信号２０の１クロック分遅延した上位ｎ／２ビ
ットのデータ２２（図２、２２参照）が入力され、比較
結果をＯＲ回路３へ出力する。コンパレータ２において
は、入力Ａおよび入力Ｂのそれぞれにデータが入力さ
れ、大小を比較の結果がＡ＞ＢあるいはＡ＜Ｂとなる
が、最大値抽出部であるので入力Ａのデータが大きいＡ
＞Ｂの出力を（最小値抽出部とする場合は入力Ａのデー
タが小さいＡ＜Ｂの出力）ＯＲ回路３へ出力する接続回
路とする。（最大値抽出部および最小値抽出部とする場
合は、Ａ＞Ｂ接続とＡ＜Ｂ接続の２つのピーク値検出部
を使用する。）
【００２１】ＯＲ回路３は、コンパレータ２からの入力
信号と、第２のクロック信号２７（図２、２７参照）が
それぞれ入力され、最大値Ａ＞Ｂの出力または第２のク
ロック信号２７のタイミングでラッチ回路４のイネーブ
ル信号として、またラッチ回路５の入力信号として出力
される。ラッチ回路４では、ＡＤ変換器１からの上位ｎ
／２ビットデータ２１が、ＯＲ回路３からのイネーブル
信号によりイネーブル状態となり、第１のクロック信号
２０によりラッチされるとともに、データ２２としてラ
ッチ回路１０およびコンパレータ２の入力Ｂへ出力され
る。ラッチ回路１０は、ラッチ回路４から入力された最
大値データ２２を第１のクロック信号２０でラッチし、
第１のクロック信号２０の１クロック分遅延した最大値
データ２３（図２、２３参照）をメモリ回路１３へ出力
する。（ラッチ回路１０でデータ２２をラッチすること
により、ラッチ回路１１の出力データ２６とラッチ回路
１０の出力データ２３の位相が一致する。）
信号と、第２のクロック信号２７（図２、２７参照）が
それぞれ入力され、最大値Ａ＞Ｂの出力または第２のク
ロック信号２７のタイミングでラッチ回路４のイネーブ
ル信号として、またラッチ回路５の入力信号として出力
される。ラッチ回路４では、ＡＤ変換器１からの上位ｎ
／２ビットデータ２１が、ＯＲ回路３からのイネーブル
信号によりイネーブル状態となり、第１のクロック信号
２０によりラッチされるとともに、データ２２としてラ
ッチ回路１０およびコンパレータ２の入力Ｂへ出力され
る。ラッチ回路１０は、ラッチ回路４から入力された最
大値データ２２を第１のクロック信号２０でラッチし、
第１のクロック信号２０の１クロック分遅延した最大値
データ２３（図２、２３参照）をメモリ回路１３へ出力
する。（ラッチ回路１０でデータ２２をラッチすること
により、ラッチ回路１１の出力データ２６とラッチ回路
１０の出力データ２３の位相が一致する。）
【００２２】ここで第１のクロック信号２０と第２のク
ロック信号２７の関係を説明する。第１に、第１のクロ
ック信号２０と第２のクロック信号２７とは同期したク
ロック信号である。第２に、第２のクロック信号２７の
１周期の間に第１のクロック信号２０が１周期以上含ま
れるクロック信号である。ただし、１周期の場合、すな
わち、第２のクロック信号２７と第１のクロック信号２
０の周期が等しい場合は、入力データがそのまま出力さ
れる（比較動作はしない）。
ロック信号２７の関係を説明する。第１に、第１のクロ
ック信号２０と第２のクロック信号２７とは同期したク
ロック信号である。第２に、第２のクロック信号２７の
１周期の間に第１のクロック信号２０が１周期以上含ま
れるクロック信号である。ただし、１周期の場合、すな
わち、第２のクロック信号２７と第１のクロック信号２
０の周期が等しい場合は、入力データがそのまま出力さ
れる（比較動作はしない）。
【００２３】一方、ＡＤ変換器１からのｎビットのデー
タ出力から分割された下位ｎ／２ビットのデータ２４
は、第１のクロック信号２０のタイミングでデータをラ
ッチするラッチ回路６に入力される。ラッチ回路６は、
入力された下位ｎ／２ビットのデータ２４を第１のクロ
ック信号２０のタイミングでラッチし、１クロック分遅
延したデータ２５（図２、２５参照）をラッチ回路１１
とコンパレータ７の入力Ａへ出力する。（ラッチ回路６
でデータ２４をラッチすることにより、ラッチ回路４の
出力データ２２とラッチ回路６の出力データ２５の位相
が一致する。）
タ出力から分割された下位ｎ／２ビットのデータ２４
は、第１のクロック信号２０のタイミングでデータをラ
ッチするラッチ回路６に入力される。ラッチ回路６は、
入力された下位ｎ／２ビットのデータ２４を第１のクロ
ック信号２０のタイミングでラッチし、１クロック分遅
延したデータ２５（図２、２５参照）をラッチ回路１１
とコンパレータ７の入力Ａへ出力する。（ラッチ回路６
でデータ２４をラッチすることにより、ラッチ回路４の
出力データ２２とラッチ回路６の出力データ２５の位相
が一致する。）
【００２４】コンパレータ７は、一方の入力Ａにラッチ
６回路からの第１のクロック信号２０の１クロック分遅
延した下位ｎ／２ビットのデータ２５が入力され、他方
の入力Ｂにラッチ回路１１でラッチされ第１のクロック
信号２０の１クロック分遅延した下位ｎ／２ビットのデ
ータ２５が入力され、比較結果をＡＮＤ回路８へ出力す
る。コンパレータ７においては、前述のコンパレータ２
と同様に、入力Ａおよび入力Ｂのそれぞれにデータが入
力され、大小を比較の結果がＡ＞ＢあるいはＡ＜Ｂとな
るが、最大値抽出部であるので入力Ａのデータが大きい
Ａ＞Ｂの出力を（最小値抽出部の場合は入力Ａが小さい
Ａ＜Ｂの出力）ＡＮＤ回路８へ出力する接続回路とす
る。
６回路からの第１のクロック信号２０の１クロック分遅
延した下位ｎ／２ビットのデータ２５が入力され、他方
の入力Ｂにラッチ回路１１でラッチされ第１のクロック
信号２０の１クロック分遅延した下位ｎ／２ビットのデ
ータ２５が入力され、比較結果をＡＮＤ回路８へ出力す
る。コンパレータ７においては、前述のコンパレータ２
と同様に、入力Ａおよび入力Ｂのそれぞれにデータが入
力され、大小を比較の結果がＡ＞ＢあるいはＡ＜Ｂとな
るが、最大値抽出部であるので入力Ａのデータが大きい
Ａ＞Ｂの出力を（最小値抽出部の場合は入力Ａが小さい
Ａ＜Ｂの出力）ＡＮＤ回路８へ出力する接続回路とす
る。
【００２５】一方、ｎビットのデータの最大値抽出をｎ
／２ビットに分割しそれぞれで抽出するので、上位ｎ／
２ビットの最大値抽出データをもとに下位ｎ／２ビット
の最大値抽出をする必要がある。そのため、ラッチ回路
５は、コンパレータ２から均等値データＡ＝Ｂの出力信
号とＯＲ回路３の最大値Ａ＞Ｂ（最小値の場合はＡ＜
Ｂ）に関する出力信号を入力し、第１のクロック信号２
０でラッチして、出力信号をＡＮＤ回路８とＯＲ回路９
へ出力する。（ラッチ回路５で均等値データＡ＝Ｂと最
大値Ａ＞Ｂをラッチすることにより、ラッチ回路６の出
力データ２５と位相が一致する。） ＡＮＤ回路８は、ラッチ回路５からの入力信号とコンパ
レータ７からの入力信号がそれぞれ入力され、レベルに
応じ信号がＯＲ回路９へ出力される。ＯＲ回路９は、ラ
ッチ回路５からの入力信号とＡＮＤ回路８からの入力信
号がそれぞれ入力され、最大値Ａ＞Ｂの出力がラッチ回
路１１のイネーブル信号として出力される。
／２ビットに分割しそれぞれで抽出するので、上位ｎ／
２ビットの最大値抽出データをもとに下位ｎ／２ビット
の最大値抽出をする必要がある。そのため、ラッチ回路
５は、コンパレータ２から均等値データＡ＝Ｂの出力信
号とＯＲ回路３の最大値Ａ＞Ｂ（最小値の場合はＡ＜
Ｂ）に関する出力信号を入力し、第１のクロック信号２
０でラッチして、出力信号をＡＮＤ回路８とＯＲ回路９
へ出力する。（ラッチ回路５で均等値データＡ＝Ｂと最
大値Ａ＞Ｂをラッチすることにより、ラッチ回路６の出
力データ２５と位相が一致する。） ＡＮＤ回路８は、ラッチ回路５からの入力信号とコンパ
レータ７からの入力信号がそれぞれ入力され、レベルに
応じ信号がＯＲ回路９へ出力される。ＯＲ回路９は、ラ
ッチ回路５からの入力信号とＡＮＤ回路８からの入力信
号がそれぞれ入力され、最大値Ａ＞Ｂの出力がラッチ回
路１１のイネーブル信号として出力される。
【００２６】ラッチ回路１１では、ラッチ回路６からの
下位ｎ／２ビットのデータ２５が、ＯＲ回路９からの最
大値を表わすイネーブル信号によりイネーブル状態とな
り、第１のクロック信号２０によりラッチされるととも
に、下位ｎ／２ビットの最大値データ２６（図２、２６
参照）としてメモリ回路１３へ出力される。メモリ回路
１３は、ラッチ回路１０から入力された上位ｎ／２ビッ
トの最大値データ２３とラッチ回路１１から入力された
下位ｎ／２ビットの最大値データ２６とを、ラッチ回路
１２で第１のクロック信号により１クロック遅延された
第２のクロック信号２７によりｎビットデータの最大値
として記憶し、また読み出して出力端子１５から波形記
憶装置のデータを出力する。
下位ｎ／２ビットのデータ２５が、ＯＲ回路９からの最
大値を表わすイネーブル信号によりイネーブル状態とな
り、第１のクロック信号２０によりラッチされるととも
に、下位ｎ／２ビットの最大値データ２６（図２、２６
参照）としてメモリ回路１３へ出力される。メモリ回路
１３は、ラッチ回路１０から入力された上位ｎ／２ビッ
トの最大値データ２３とラッチ回路１１から入力された
下位ｎ／２ビットの最大値データ２６とを、ラッチ回路
１２で第１のクロック信号により１クロック遅延された
第２のクロック信号２７によりｎビットデータの最大値
として記憶し、また読み出して出力端子１５から波形記
憶装置のデータを出力する。
【００２７】この動作をより具体的に説明する。コンパ
レータ２でＡ＝Ｂを抽出する（すなわち、上位ビット
が、任意時間内での前回までのサンプリング最大値と等
しい値を抽出したとき）と、ラッチ回路５を経由してＡ
ＮＤ回路８の一方がＯＮとなり、このときのコンパレー
タ７のＡ＞Ｂ（すなわち、下位ビットが、同じく前回ま
でのサンプリング最大値より大きいとき）でＡＮＤ回路
８の他方もＯＮとなる。このためＯＲ回路９を経由し
て、ラッチ回路１１がイネーブル状態となり、そのとき
のデータがラッチされる。すなわち、上位ビットが前回
までのデータと等しいときにはじめて下位ビットの比較
結果により下位ビットのデータが書き変わる。また、コ
ンパレータ２でＡ＞Ｂを抽出すると、ＯＲ回路３、ラッ
チ回路５を経由して、ＯＲ回路９がＯＮとなるため、ラ
ッチ１１がイネーブル状態となり、そのときのデータが
コンパレータ７の比較結果にかかわらず下位ビットデー
タとしてラッチされる。以上の動作により任意時間内に
おける最大値を抽出する。
レータ２でＡ＝Ｂを抽出する（すなわち、上位ビット
が、任意時間内での前回までのサンプリング最大値と等
しい値を抽出したとき）と、ラッチ回路５を経由してＡ
ＮＤ回路８の一方がＯＮとなり、このときのコンパレー
タ７のＡ＞Ｂ（すなわち、下位ビットが、同じく前回ま
でのサンプリング最大値より大きいとき）でＡＮＤ回路
８の他方もＯＮとなる。このためＯＲ回路９を経由し
て、ラッチ回路１１がイネーブル状態となり、そのとき
のデータがラッチされる。すなわち、上位ビットが前回
までのデータと等しいときにはじめて下位ビットの比較
結果により下位ビットのデータが書き変わる。また、コ
ンパレータ２でＡ＞Ｂを抽出すると、ＯＲ回路３、ラッ
チ回路５を経由して、ＯＲ回路９がＯＮとなるため、ラ
ッチ１１がイネーブル状態となり、そのときのデータが
コンパレータ７の比較結果にかかわらず下位ビットデー
タとしてラッチされる。以上の動作により任意時間内に
おける最大値を抽出する。
【００２８】図２を使用してさらに動作を説明する。Ａ
Ｄ変換器１に入力された入力波形信号を第１のクロック
信号２０（図２、２０参照）の１番目のクロック信号で
ＡＤ変換する。ＡＤ変換したｎビットのシリアルデータ
中の上位ｎ／２ビットのデータ２１（図２、２１参照）
は、第２のクロック信号２７（図２、２７参照）の１番
目のクロック信号でラッチ回路４をイネーブル状態と
し、第１のクロック信号２０の２番目のクロック信号で
上位ｎ／２ビットのデータ２１の１番目のデータ（図
２、２１のデータ１参照）を無条件にラッチする。
Ｄ変換器１に入力された入力波形信号を第１のクロック
信号２０（図２、２０参照）の１番目のクロック信号で
ＡＤ変換する。ＡＤ変換したｎビットのシリアルデータ
中の上位ｎ／２ビットのデータ２１（図２、２１参照）
は、第２のクロック信号２７（図２、２７参照）の１番
目のクロック信号でラッチ回路４をイネーブル状態と
し、第１のクロック信号２０の２番目のクロック信号で
上位ｎ／２ビットのデータ２１の１番目のデータ（図
２、２１のデータ１参照）を無条件にラッチする。
【００２９】つぎに、第１のクロック信号２０の３番目
のクロック信号までに前記データ２１の１番目のデータ
とＡＤ変換器１の出力上位ｎ／２ビットのデータ２１の
２番目のデータをコンパレータ２で比較し、その出力信
号Ａ＞Ｂはラッチ回路４のイネーブルに入力される。そ
して、ラッチ回路４は、１番目のデータを保持するか、
２番目のデータをラッチするかを決定する。この比較動
作は、第２のクロック信号２７のタイミングｔ3 の間に
第１のクロック２０のタイミングｔ2 毎に行われる。ラ
ッチ回路１０は、ラッチ回路４の出力データ２２を第１
のクロック信号２０でラッチし、その出力データ２３を
メモリ回路１３に入力する。
のクロック信号までに前記データ２１の１番目のデータ
とＡＤ変換器１の出力上位ｎ／２ビットのデータ２１の
２番目のデータをコンパレータ２で比較し、その出力信
号Ａ＞Ｂはラッチ回路４のイネーブルに入力される。そ
して、ラッチ回路４は、１番目のデータを保持するか、
２番目のデータをラッチするかを決定する。この比較動
作は、第２のクロック信号２７のタイミングｔ3 の間に
第１のクロック２０のタイミングｔ2 毎に行われる。ラ
ッチ回路１０は、ラッチ回路４の出力データ２２を第１
のクロック信号２０でラッチし、その出力データ２３を
メモリ回路１３に入力する。
【００３０】つぎに、下位ｎ／２ビットのデータ２４
は、第１のクロック信号２０の２番目のクロック信号
で、ラッチ回路６にラッチされる。第２のクロック信号
２７の１番目のクロック信号は、ラッチ回路５で第１の
クロック信号２０の１クロック分遅延し、ラッチ回路１
１をイネーブル状態とする。第１のクロック信号２０の
３番目のクロック信号は、ラッチ回路１１の１番目のデ
ータを無条件にラッチし、また、２番目のデータをラッ
チ回路６にラッチする。つぎに、上位データ同様に、比
較動作を行い、ラッチ回路１１の出力データ２６をメモ
リ回路１３へ出力する。
は、第１のクロック信号２０の２番目のクロック信号
で、ラッチ回路６にラッチされる。第２のクロック信号
２７の１番目のクロック信号は、ラッチ回路５で第１の
クロック信号２０の１クロック分遅延し、ラッチ回路１
１をイネーブル状態とする。第１のクロック信号２０の
３番目のクロック信号は、ラッチ回路１１の１番目のデ
ータを無条件にラッチし、また、２番目のデータをラッ
チ回路６にラッチする。つぎに、上位データ同様に、比
較動作を行い、ラッチ回路１１の出力データ２６をメモ
リ回路１３へ出力する。
【００３１】ここで、ラッチ回路１１に入力されるイネ
ーブル信号は、上位ビットのＡ＝Ｂ出力とＡ＞Ｂとをラ
ッチ回路５により第１のクロック信号２０の１クロック
分遅延させ、ＡＮＤ回路８でＡＮＤ動作をおよびＯＲ回
路９でＯＲ動作を行った結果がＯＲ回路９から出力され
る。メモリ回路１３の入力データは、上位ｎ／２ビット
ラッチ回路１０および下位ｎ／２ビットラッチ回路１１
ともに、上記したように第１のクロック信号２０による
遅延の位相が同等となっているので、ｎビットの最大値
を記憶することができる。
ーブル信号は、上位ビットのＡ＝Ｂ出力とＡ＞Ｂとをラ
ッチ回路５により第１のクロック信号２０の１クロック
分遅延させ、ＡＮＤ回路８でＡＮＤ動作をおよびＯＲ回
路９でＯＲ動作を行った結果がＯＲ回路９から出力され
る。メモリ回路１３の入力データは、上位ｎ／２ビット
ラッチ回路１０および下位ｎ／２ビットラッチ回路１１
ともに、上記したように第１のクロック信号２０による
遅延の位相が同等となっているので、ｎビットの最大値
を記憶することができる。
【００３２】〔実施例 ２〕本発明の第２の実施例を図
３により説明する。図３は、本発明による波形記憶装置
の構成を示し、表示装置に接続したことを想定した構成
図となっている。なお、図３に示す本発明の波形記憶装
置は、第１の実施例の説明と同様に、最大値抽出部ある
いは最小値抽出部の一方の値の抽出部のみが記載されて
いる。図３において、３１は入力端子３０に印加された
アナログ入力波形信号を第１のクロック信号３４でｎビ
ットのディジタルデータに変換するＡＤ変換器、３２は
ｎビットのディジタルデータを記憶するメモリ回路、３
３は上位ｎ／２ビットデータと下位ｎ／２ビットデータ
からそれぞれの最大値を抽出する最大値抽出部で、回路
構成は第１の実施例で説明した最大値抽出部１６と同一
であるので詳細な説明は省略する。
３により説明する。図３は、本発明による波形記憶装置
の構成を示し、表示装置に接続したことを想定した構成
図となっている。なお、図３に示す本発明の波形記憶装
置は、第１の実施例の説明と同様に、最大値抽出部ある
いは最小値抽出部の一方の値の抽出部のみが記載されて
いる。図３において、３１は入力端子３０に印加された
アナログ入力波形信号を第１のクロック信号３４でｎビ
ットのディジタルデータに変換するＡＤ変換器、３２は
ｎビットのディジタルデータを記憶するメモリ回路、３
３は上位ｎ／２ビットデータと下位ｎ／２ビットデータ
からそれぞれの最大値を抽出する最大値抽出部で、回路
構成は第１の実施例で説明した最大値抽出部１６と同一
であるので詳細な説明は省略する。
【００３３】つぎに、本発明による波形記憶装置の動作
の説明をする。図３において、波形記憶装置の入力端子
３０に印加されたアナログ入力波形信号は、ＡＤ変換器
３１に入力され、第１のクロック信号３４のタイミング
でｎビットのディジタルデータに変換され、メモリ回路
３２へ出力される。メモリ回路３２は、入力されたｎビ
ットのデータを記憶する。記憶されたｎビットのデータ
は、最大値の抽出が要求される毎に、第１のクロック信
号３４を読み出し信号としてメモリ回路３２から読み出
され、上位ｎ／２ビットデータと下位ｎ／２ビットデー
タとに分割され、コンパレータおよびラツチ回路を備え
た最大値抽出部３３へ出力される。
の説明をする。図３において、波形記憶装置の入力端子
３０に印加されたアナログ入力波形信号は、ＡＤ変換器
３１に入力され、第１のクロック信号３４のタイミング
でｎビットのディジタルデータに変換され、メモリ回路
３２へ出力される。メモリ回路３２は、入力されたｎビ
ットのデータを記憶する。記憶されたｎビットのデータ
は、最大値の抽出が要求される毎に、第１のクロック信
号３４を読み出し信号としてメモリ回路３２から読み出
され、上位ｎ／２ビットデータと下位ｎ／２ビットデー
タとに分割され、コンパレータおよびラツチ回路を備え
た最大値抽出部３３へ出力される。
【００３４】最大値抽出部３３は、上位ｎ／２ビットデ
ータと下位ｎ／２ビットデータそれぞれについて最大値
を抽出する。抽出されたそれぞれの最大値は、上位ｎ／
２ビットデータと下位ｎ／２ビットデータとに分割され
ているので、必要に応じｎビットデータとする。図３に
一例として記載した表示装置３６には図示していないメ
モリ回路が設けられているので、そのメモリ回路により
ｎビットデータとすることができる。また、ラッチ回路
３７の出力で、表示装置３６の波形表示更新のタイミン
グとすることができる。
ータと下位ｎ／２ビットデータそれぞれについて最大値
を抽出する。抽出されたそれぞれの最大値は、上位ｎ／
２ビットデータと下位ｎ／２ビットデータとに分割され
ているので、必要に応じｎビットデータとする。図３に
一例として記載した表示装置３６には図示していないメ
モリ回路が設けられているので、そのメモリ回路により
ｎビットデータとすることができる。また、ラッチ回路
３７の出力で、表示装置３６の波形表示更新のタイミン
グとすることができる。
【００３５】図５に、本発明をより具体的にしたオシロ
スコープのブロック図を示す。図５において、６０は入
力端子、６１はアナログ入力波形信号を所定のレベルま
で増幅する増幅器、６２は所定レベルの入力波形信号を
ディジタルデータに変換するＡＤ変換器、６３はＡＤ変
換器６２のデータ出力を記憶する第１メモリ回路、６４
は最大値抽出部および最小値抽出部（最大値抽出部およ
び最小値抽出部の２系統を備えている）、６５は最大値
抽出部および最小値抽出部６４が出力する最大値および
最小値データを記憶する第２メモリ回路、６６は表示器
６７へ信号を処理し出力する表示回路、６８のカウンタ
と６９のＤＭＡコントローラとマイクロプロセッサはオ
シロスコープの制御を行うものである。
スコープのブロック図を示す。図５において、６０は入
力端子、６１はアナログ入力波形信号を所定のレベルま
で増幅する増幅器、６２は所定レベルの入力波形信号を
ディジタルデータに変換するＡＤ変換器、６３はＡＤ変
換器６２のデータ出力を記憶する第１メモリ回路、６４
は最大値抽出部および最小値抽出部（最大値抽出部およ
び最小値抽出部の２系統を備えている）、６５は最大値
抽出部および最小値抽出部６４が出力する最大値および
最小値データを記憶する第２メモリ回路、６６は表示器
６７へ信号を処理し出力する表示回路、６８のカウンタ
と６９のＤＭＡコントローラとマイクロプロセッサはオ
シロスコープの制御を行うものである。
【００３６】第２の実施例の特徴は、メモリ回路にアナ
ログ入力波形信号のデータがそのまま記憶されているこ
とである。したがって、いつでも入力波形信号の必要な
部分を選択しピーク値が抽出できるが、一方、第１の実
施例は、選択された必要な部分のピーク値が抽出された
データがメモリ回路に記憶されているので、入力波形信
号の他の必要な部分は選択できない。
ログ入力波形信号のデータがそのまま記憶されているこ
とである。したがって、いつでも入力波形信号の必要な
部分を選択しピーク値が抽出できるが、一方、第１の実
施例は、選択された必要な部分のピーク値が抽出された
データがメモリ回路に記憶されているので、入力波形信
号の他の必要な部分は選択できない。
【００３７】なお、上記実施例では、ピーク値抽出部の
分割数を上位と下位の２分割として説明したが、同様に
３分割以上としても回路構成を実現可能であることはも
ちろんである。本発明により、ｎビットのラッチ回路の
出力→ｎビットコンパレータ→ｎビットのラッチ回路の
フィードバックという遅延時間が、ｎ／αビットのラッ
チ回路の出力→ｎ／αビットのコンパレータ→ｎ／αビ
ットのラッチ回路のフィードバックという遅延時間とな
り、遅延時間ｔPDが減少するので、最高動作速度が速く
なる。本発明によれば、ｋ個のｎビットシリアルデータ
の比較は、図２のようにｋ＋αクロック（図２の例では
α＝２）で行う（α：ピーク値抽出部の分割数）ことが
でき、従来例では比較時間（ｋ＋１）×ｔ1 （ｔ1 ：ｎ
ビットの比較時間）に対し（ｋ＋α）×ｔ2 （ｔ2 ：ｎ
／αビットの比較時間）となる。ｔ1 ＞ｔ2 であるた
め、比較数ｋが増えるほど効果が増す。また、従来例で
はビット数が増加した分、動作速度が遅くならざるを得
ないが、本発明では、数クロック余分になるだけで済む
ので、動作速度の極端な減少が避けられる。
分割数を上位と下位の２分割として説明したが、同様に
３分割以上としても回路構成を実現可能であることはも
ちろんである。本発明により、ｎビットのラッチ回路の
出力→ｎビットコンパレータ→ｎビットのラッチ回路の
フィードバックという遅延時間が、ｎ／αビットのラッ
チ回路の出力→ｎ／αビットのコンパレータ→ｎ／αビ
ットのラッチ回路のフィードバックという遅延時間とな
り、遅延時間ｔPDが減少するので、最高動作速度が速く
なる。本発明によれば、ｋ個のｎビットシリアルデータ
の比較は、図２のようにｋ＋αクロック（図２の例では
α＝２）で行う（α：ピーク値抽出部の分割数）ことが
でき、従来例では比較時間（ｋ＋１）×ｔ1 （ｔ1 ：ｎ
ビットの比較時間）に対し（ｋ＋α）×ｔ2 （ｔ2 ：ｎ
／αビットの比較時間）となる。ｔ1 ＞ｔ2 であるた
め、比較数ｋが増えるほど効果が増す。また、従来例で
はビット数が増加した分、動作速度が遅くならざるを得
ないが、本発明では、数クロック余分になるだけで済む
ので、動作速度の極端な減少が避けられる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
比較のビット数の増大に依存せず、高速に動作し、ま
た、高価な高速のデバイスを必要とせず、安価な低速デ
バイスで高速比較を実現できるコンパレータおよびラッ
チ回路を備えたピーク値抽出部を具備する波形記憶装置
を提供できる。
比較のビット数の増大に依存せず、高速に動作し、ま
た、高価な高速のデバイスを必要とせず、安価な低速デ
バイスで高速比較を実現できるコンパレータおよびラッ
チ回路を備えたピーク値抽出部を具備する波形記憶装置
を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図。
【図２】本発明の第１の実施例のシーケンスチャート。
【図３】本発明の第２の実施例を示すブロック図。
【図４】従来技術による実施例を示すブロック図。
【図５】本発明を実施したオシロスコープの実施例を示
すブロック図。
すブロック図。
１、３１、５１、６２…ＡＤ変換器、２、７、５２…コ
ンパレータ、３、９、５３…ＯＲ回路、４、１１、５４
…ラッチ回路、５、６、１０、１２、３７…ラッチ回
路、８…ＡＮＤ回路、１３、３２、５５、６３、６５…
メモリ回路、１６、３３…ピーク値抽出部、３６…表示
装置、５９…ピーク値抽出部、６１…増幅器、６４…ピ
ーク値抽出部、６６…表示回路、６７…表示器、６８…
カウンタ、６９…ＤＭＡコントローラ、７０…マイクロ
コンピュータ。２０、３４、５７…第１のクロック信
号、２７、３５、５８…第２のクロック信号。
ンパレータ、３、９、５３…ＯＲ回路、４、１１、５４
…ラッチ回路、５、６、１０、１２、３７…ラッチ回
路、８…ＡＮＤ回路、１３、３２、５５、６３、６５…
メモリ回路、１６、３３…ピーク値抽出部、３６…表示
装置、５９…ピーク値抽出部、６１…増幅器、６４…ピ
ーク値抽出部、６６…表示回路、６７…表示器、６８…
カウンタ、６９…ＤＭＡコントローラ、７０…マイクロ
コンピュータ。２０、３４、５７…第１のクロック信
号、２７、３５、５８…第２のクロック信号。
Claims (4)
- 【請求項１】 任意時間内における被測定入力波形信号
のピーク値を抽出するピーク値抽出部を備えた波形記憶
装置において、入力波形信号をディジタル変換するＡＤ
変換器と、該ＡＤ変換器からのデータをビットの桁に応
じて少なくとも２分割したデータのそれぞれからピーク
値を抽出するコンパレータおよびラッチ回路を有するピ
ーク値抽出部と、抽出したピーク値を記憶するメモリ回
路とを具備することを特徴とする波形記憶装置。 - 【請求項２】 任意時間内における被測定入力波形信号
のピーク値を抽出するピーク値抽出部を備えた波形記憶
装置において、入力波形信号をディジタル変換するＡＤ
変換器と、変換された波形データを記憶するメモリ回路
と、記憶された波形データを読み出しビットの桁に応じ
て少なくとも２分割したデータのそれぞれからピーク値
を抽出するコンパレータおよびラッチ回路を有するピー
ク値抽出部とを具備することを特徴とする波形記憶装
置。 - 【請求項３】 請求項１あるいは請求項２記載のものに
おいて、コンパレータおよびラッチ回路を有するピーク
値抽出部が、上位データのピーク値抽出部のピーク値デ
ータと均等値データとを、下位データのピーク値抽出部
のイネーブル信号発生のための論理回路の入力信号とす
ることを特徴とする波形記憶装置。 - 【請求項４】 被測定入力波形信号をＡＤ変換しピーク
値を抽出してメモリ回路に記憶する波形記憶装置におい
て、入力波形信号を第１のクロック信号でディジタルデ
ータに変換し、該ディジタルデータのビットの桁に応じ
て少なくとも２分割したディジタルデータの上位データ
から前記第１のクロック信号周波数以下の第２のクロッ
ク信号の期間内に前記第１のクロック信号のタイミング
でピーク値を抽出し、下位データを前記上位データのピ
ーク値データをもとに前記第２のクロック信号の期間内
に前記第１のクロック信号のタイミングでピーク値を抽
出し、前記下位データのピーク抽出動作を少なくとも前
記第１のクロック信号の１クロック分遅延させることを
特徴とする波形記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266269A JP2826452B2 (ja) | 1993-10-25 | 1993-10-25 | 波形記憶装置 |
| US08/327,878 US5548232A (en) | 1993-10-25 | 1994-10-24 | Method and apparatus for detecting/storing waveform peak value |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266269A JP2826452B2 (ja) | 1993-10-25 | 1993-10-25 | 波形記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07120505A true JPH07120505A (ja) | 1995-05-12 |
| JP2826452B2 JP2826452B2 (ja) | 1998-11-18 |
Family
ID=17428626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5266269A Expired - Fee Related JP2826452B2 (ja) | 1993-10-25 | 1993-10-25 | 波形記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5548232A (ja) |
| JP (1) | JP2826452B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111585742A (zh) * | 2020-04-29 | 2020-08-25 | 宁波大学科学技术学院 | 一种多路信号峰值同步检测系统 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3479154B2 (ja) * | 1995-04-04 | 2003-12-15 | 株式会社アドバンテスト | 信号弁別回路 |
| US6529923B2 (en) * | 1998-05-29 | 2003-03-04 | Cidra Corporation | Method for improving the accuracy in the determination of a waveform center of a waveform signal |
| US6344844B1 (en) * | 1998-08-21 | 2002-02-05 | Agilent Technologies, Inc. | Digital oscilloscope having improved peak detect mode |
| US6121799A (en) * | 1999-04-29 | 2000-09-19 | Tektronix, Inc. | Interleaved digital peak detector |
| CN102466747B (zh) * | 2010-11-03 | 2016-06-01 | 北京普源精电科技有限公司 | 一种测量数据压缩显示装置及其控制方法 |
| US9509285B1 (en) * | 2013-12-10 | 2016-11-29 | Marvell Israel (M.I.S.L) Ltd. | Power saving latches |
| GB201514249D0 (en) * | 2015-08-12 | 2015-09-23 | Trw Ltd | Processing received radiation reflected from a target |
| EP3388844B1 (en) * | 2017-04-14 | 2019-12-25 | Tektronix, Inc. | Analog transitional storage |
Citations (4)
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| JPS6144337A (ja) * | 1984-08-07 | 1986-03-04 | Sumitomo Rubber Ind Ltd | タイヤのコーナリング特性試験装置 |
| JPH02163821A (ja) * | 1988-12-16 | 1990-06-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0362123A (ja) * | 1989-07-29 | 1991-03-18 | Sharp Corp | マグニチュードコンパレータ |
| JP3099368U (ja) * | 2003-07-22 | 2004-04-02 | 輔祥實業股▲分▼有限公司 | 双蛍光灯の逆光源モジュール |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585028A (en) * | 1978-12-22 | 1980-06-26 | Hitachi Ltd | Mark detecting signal amplifier |
| JPS5847661A (ja) * | 1981-09-17 | 1983-03-19 | Kamizaki Kokyu Koki Seisakusho Kk | 移動作業車の変速装置 |
| JPS6382034A (ja) * | 1986-09-26 | 1988-04-12 | Nec Corp | クロツク再生回路 |
-
1993
- 1993-10-25 JP JP5266269A patent/JP2826452B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-24 US US08/327,878 patent/US5548232A/en not_active Expired - Lifetime
Patent Citations (4)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111585742A (zh) * | 2020-04-29 | 2020-08-25 | 宁波大学科学技术学院 | 一种多路信号峰值同步检测系统 |
| CN111585742B (zh) * | 2020-04-29 | 2022-06-21 | 宁波大学科学技术学院 | 一种多路信号峰值同步检测系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2826452B2 (ja) | 1998-11-18 |
| US5548232A (en) | 1996-08-20 |
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