JPH1082833A - 半導体装置及びその試験方法 - Google Patents
半導体装置及びその試験方法Info
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- JPH1082833A JPH1082833A JP8234867A JP23486796A JPH1082833A JP H1082833 A JPH1082833 A JP H1082833A JP 8234867 A JP8234867 A JP 8234867A JP 23486796 A JP23486796 A JP 23486796A JP H1082833 A JPH1082833 A JP H1082833A
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- 238000012360 testing method Methods 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims description 16
- 238000010998 test method Methods 0.000 claims description 9
- 238000004364 calculation method Methods 0.000 claims description 2
- 230000002950 deficient Effects 0.000 abstract description 7
- 238000011990 functional testing Methods 0.000 abstract 1
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体、特にＣＭＯＳ ＬＳＩの試験時にお
いて、最適なＩＤＤＱテスト規格を算出することによ
り、ファンクションテストにて除去できない潜在的な製
造不具合品を検出、除去することができる半導体装置の
試験方法の提供。 【解決手段】 ソース５及びドレイン４がパッドに接続
され、ゲート３は開放状態にしたトランジスタ素子６を
ＬＳＩの中に少なくとも１個挿入、配置する。また上記
トランジスタ素子６のソース５とドレイン４間に電圧を
印加してその電流値を測定する。更に、既に設定されて
いるＩＤＤＱテスト規格と上記ソース・ドレイン間の電
流実測値を比較して、ソース・ドレイン間の電流実測値
が上記ＩＤＤＱテスト規格より小さい場合にはテスト規
格をソース・ドレイン間の実測値よりわずかに小さい値
に置き換える処理を行う。この試験法により、最適なＩ
ＤＤＱテスト規格を算出してＩＤＤＱテストを実行す
る。
いて、最適なＩＤＤＱテスト規格を算出することによ
り、ファンクションテストにて除去できない潜在的な製
造不具合品を検出、除去することができる半導体装置の
試験方法の提供。 【解決手段】 ソース５及びドレイン４がパッドに接続
され、ゲート３は開放状態にしたトランジスタ素子６を
ＬＳＩの中に少なくとも１個挿入、配置する。また上記
トランジスタ素子６のソース５とドレイン４間に電圧を
印加してその電流値を測定する。更に、既に設定されて
いるＩＤＤＱテスト規格と上記ソース・ドレイン間の電
流実測値を比較して、ソース・ドレイン間の電流実測値
が上記ＩＤＤＱテスト規格より小さい場合にはテスト規
格をソース・ドレイン間の実測値よりわずかに小さい値
に置き換える処理を行う。この試験法により、最適なＩ
ＤＤＱテスト規格を算出してＩＤＤＱテストを実行す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の試験方法に関し、特にＣＭＯＳ ＬＳＩの全電流を測
定するＩＤＤＱテストに関する。
の試験方法に関し、特にＣＭＯＳ ＬＳＩの全電流を測
定するＩＤＤＱテストに関する。
【０００２】
【従来の技術】ＬＳＩを検証するためには、通常テスタ
と呼ばれる試験装置を用いて電気的特性試験を行う。こ
こで最も重要な試験は動作確認のための試験であり、フ
ァンクションテストパターンを用いたテストが行われ
る。ところが、近年のＬＳＩの大規模化に伴い、ＬＳＩ
の全動作をカバーしたテストパターンを生成することが
困難となってきた。テストパターンのカバー率、即ち動
作検証率の低下は製品の品質低下に直結するため、上記
試験を補完するテストとして、最近ＩＤＤＱテストが導
入されてきた。
と呼ばれる試験装置を用いて電気的特性試験を行う。こ
こで最も重要な試験は動作確認のための試験であり、フ
ァンクションテストパターンを用いたテストが行われ
る。ところが、近年のＬＳＩの大規模化に伴い、ＬＳＩ
の全動作をカバーしたテストパターンを生成することが
困難となってきた。テストパターンのカバー率、即ち動
作検証率の低下は製品の品質低下に直結するため、上記
試験を補完するテストとして、最近ＩＤＤＱテストが導
入されてきた。
【０００３】ＩＤＤＱテストは、ＣＭＯＳ ＬＳＩがス
タティックな状態においては、電源電流値がほぼゼロと
なる特質を利用しており、制止時の電源電流（ＩＤＤ
Ｑ）を測定することで不良を検出、除去する手法であ
る。
タティックな状態においては、電源電流値がほぼゼロと
なる特質を利用しており、制止時の電源電流（ＩＤＤ
Ｑ）を測定することで不良を検出、除去する手法であ
る。
【０００４】従来のＩＤＤＱテストについて、図４を用
いて説明する。
いて説明する。
【０００５】図４において、ＶＤＤは正の電源、ＧＮＤ
は接地電位である。また、ＶＤＤとＧＮＤ間に電流測定
ユニット１が接続されており、これにより電源電流値を
測定する。この構成はいわゆる電源電流試験：ＩＤＤと
同じであるが、ＩＤＤＱテストの特徴は、ＬＳＩ内部に
おけるより多くのノード変化をカバーした試験を行うこ
とにある。よって、ＬＳＩ内部のトグル率を高くするた
め、通常多ポイントのＩＤＤＱテストを実施することに
なる。多ポイントをサーチするパターンは、いわゆるフ
ァンクションテストパターンでもよく、ＩＤＤＱテスト
用に特別に生成されたパターンを使用してもよい。
は接地電位である。また、ＶＤＤとＧＮＤ間に電流測定
ユニット１が接続されており、これにより電源電流値を
測定する。この構成はいわゆる電源電流試験：ＩＤＤと
同じであるが、ＩＤＤＱテストの特徴は、ＬＳＩ内部に
おけるより多くのノード変化をカバーした試験を行うこ
とにある。よって、ＬＳＩ内部のトグル率を高くするた
め、通常多ポイントのＩＤＤＱテストを実施することに
なる。多ポイントをサーチするパターンは、いわゆるフ
ァンクションテストパターンでもよく、ＩＤＤＱテスト
用に特別に生成されたパターンを使用してもよい。
【０００６】ＩＤＤＱテスト規格は、一般的に製造プロ
セスの種類とＬＳＩ内に搭載される素子数により決定さ
れ、通常数μＡ〜数十μＡ程度の値に設定される。ファ
ンクションテストにてＰＡＳＳした場合においてもこの
ＩＤＤＱテストを実施することによりファンクションテ
ストでは検出できない不具合を有する製品を除去できる
ことになる。
セスの種類とＬＳＩ内に搭載される素子数により決定さ
れ、通常数μＡ〜数十μＡ程度の値に設定される。ファ
ンクションテストにてＰＡＳＳした場合においてもこの
ＩＤＤＱテストを実施することによりファンクションテ
ストでは検出できない不具合を有する製品を除去できる
ことになる。
【０００７】
【発明が解決しようとする課題】この従来のＩＤＤＱテ
ストの問題点は、最適なＩＤＤＱテスト規格を設定する
ことが難かしいことにある。
ストの問題点は、最適なＩＤＤＱテスト規格を設定する
ことが難かしいことにある。
【０００８】その理由について以下に説明する。
【０００９】ＩＤＤＱのテスト規格は、プロセスが正常
に製造された状態においても生じる微少のトランジスタ
リーク値よりも大きく、且つプロセス異常時に生じる電
流値よりも小さな値に設定しなければならない（例え
ば、ここでは５０μＡに設定する）。ところが、上記微
少のトランジスタリーク値はプロセスの許容範囲内のバ
ラツキにおいても大きく変動するので、規格値設定を困
難にしている。ここで、上記プロセスの異常時における
信号線のショート等の場合ではかなりの大電流が流れる
が、信号線のオープンによるゲートフローティングのよ
うなモードでは、それほど大きなＩＤＤ値は示さない。
またこのプロセス異常の主たる要因の一つであるトラン
ジスタのゲート・オープンから生じるＩＤＤの値はプロ
セスが正常に製造された範囲内においても大きく変動す
る（たとえば、３０μＡ〜数百μＡ）。したがって、Ｉ
ＤＤＱのテスト規格を緩和すれば上記異常を除去できな
くなる場合が発生し、またＩＤＤＱのテスト規格を厳し
くすれば本来良品であるところの製品をも不良としてし
まうことになる。
に製造された状態においても生じる微少のトランジスタ
リーク値よりも大きく、且つプロセス異常時に生じる電
流値よりも小さな値に設定しなければならない（例え
ば、ここでは５０μＡに設定する）。ところが、上記微
少のトランジスタリーク値はプロセスの許容範囲内のバ
ラツキにおいても大きく変動するので、規格値設定を困
難にしている。ここで、上記プロセスの異常時における
信号線のショート等の場合ではかなりの大電流が流れる
が、信号線のオープンによるゲートフローティングのよ
うなモードでは、それほど大きなＩＤＤ値は示さない。
またこのプロセス異常の主たる要因の一つであるトラン
ジスタのゲート・オープンから生じるＩＤＤの値はプロ
セスが正常に製造された範囲内においても大きく変動す
る（たとえば、３０μＡ〜数百μＡ）。したがって、Ｉ
ＤＤＱのテスト規格を緩和すれば上記異常を除去できな
くなる場合が発生し、またＩＤＤＱのテスト規格を厳し
くすれば本来良品であるところの製品をも不良としてし
まうことになる。
【００１０】この関係を図２を用いて説明する。
【００１１】図２においてａは５０μＡに設定したＩＤ
ＤＱ規格値であり、図中の点はウェハ内でのＩＤＤ値の
バラツキをプロットしたものである。ここでたとえばＩ
ＤＤＱ規格を１０μＡ：ａ′に設定すれば、本来正常品
であるものまでも不良と判定してしまう。ＩＤＤはプロ
セスバラツキ許容範囲内においてもかなり変動するの
で、最適規格値設定は容易ではない。図２において、ｂ
とｃの範囲（ここでは３０μＡ〜数百μＡ）はゲート・
オープンから生じる出力トランジスタリーク電流であ
る。この例でいえば、上記リーク電流がＩＤＤＱ規格値
ａ（５０μＡ）より小さければ、このリーク不良をＩＤ
ＤＱテストで除去できないことを意味する。
ＤＱ規格値であり、図中の点はウェハ内でのＩＤＤ値の
バラツキをプロットしたものである。ここでたとえばＩ
ＤＤＱ規格を１０μＡ：ａ′に設定すれば、本来正常品
であるものまでも不良と判定してしまう。ＩＤＤはプロ
セスバラツキ許容範囲内においてもかなり変動するの
で、最適規格値設定は容易ではない。図２において、ｂ
とｃの範囲（ここでは３０μＡ〜数百μＡ）はゲート・
オープンから生じる出力トランジスタリーク電流であ
る。この例でいえば、上記リーク電流がＩＤＤＱ規格値
ａ（５０μＡ）より小さければ、このリーク不良をＩＤ
ＤＱテストで除去できないことを意味する。
【００１２】本発明の目的は、半導体、特にＣＭＯＳ
ＬＳＩの試験時において、最適なＩＤＤＱテスト規格を
算出することにより、ファンクションテストにて除去で
きない潜在的な製造不具合品を検出、除去することがで
きる半導体装置の試験方法を提供することにある。
ＬＳＩの試験時において、最適なＩＤＤＱテスト規格を
算出することにより、ファンクションテストにて除去で
きない潜在的な製造不具合品を検出、除去することがで
きる半導体装置の試験方法を提供することにある。
【００１３】
【課題を解決するための手段】請求項１記載の発明によ
れば、ＣＭＯＳ ＬＳＩにおいて、ＬＳＩの中に少なく
とも１個のトランジスタを挿入し、該トランジスタのソ
ース及びドレインはパッドに接続され、ゲートは開放さ
れていることを特徴とする半導体装置が得られる。
れば、ＣＭＯＳ ＬＳＩにおいて、ＬＳＩの中に少なく
とも１個のトランジスタを挿入し、該トランジスタのソ
ース及びドレインはパッドに接続され、ゲートは開放さ
れていることを特徴とする半導体装置が得られる。
【００１４】請求項２記載の発明によれば、ＣＭＯＳ
ＬＳＩにおいて、ＬＳＩの中に少なくとも１個のトラン
ジスタを挿入し、該トランジスタのソース及びドレイン
はパッドに接続され、ゲートは開放した状態において、
前記ソースとドレイン間に電圧を印加して電流値を測定
した後、該電流値をもとにＬＳＩの電源電流測定時のテ
スト規格を算出してなることを特徴とする半導体装置の
試験方法が得られる。
ＬＳＩにおいて、ＬＳＩの中に少なくとも１個のトラン
ジスタを挿入し、該トランジスタのソース及びドレイン
はパッドに接続され、ゲートは開放した状態において、
前記ソースとドレイン間に電圧を印加して電流値を測定
した後、該電流値をもとにＬＳＩの電源電流測定時のテ
スト規格を算出してなることを特徴とする半導体装置の
試験方法が得られる。
【００１５】請求項３記載の発明によれば、前記電源電
流測定時のテスト規格は、ＣＭＯＳＬＳＩにおいて既に
設定されている電源電流テスト規格と前記ソース・ドレ
イン間の電流実測値を比較して、該ソース・ドレイン間
の電流実測値が前記電源電流テスト規格より小さい場合
にはテスト規格を前記ソース・ドレイン間の電流実測値
未満の値に置き換える処理を持って算出されることを特
徴とする請求項２記載の半導体装置の試験方法が得られ
る。
流測定時のテスト規格は、ＣＭＯＳＬＳＩにおいて既に
設定されている電源電流テスト規格と前記ソース・ドレ
イン間の電流実測値を比較して、該ソース・ドレイン間
の電流実測値が前記電源電流テスト規格より小さい場合
にはテスト規格を前記ソース・ドレイン間の電流実測値
未満の値に置き換える処理を持って算出されることを特
徴とする請求項２記載の半導体装置の試験方法が得られ
る。
【００１６】
【作用】最適なＩＤＤＱテスト規格を算出、適用するこ
とで、従来のＩＤＤＱテスト規格が大きすぎる値を適用
した場合に比べ、規格をプロセスの許容範囲ぎりぎりま
で厳しくしていることにより、プロセス異常品は市場へ
出荷されない。このため、市場での動作不具合発生率を
低減することができる。
とで、従来のＩＤＤＱテスト規格が大きすぎる値を適用
した場合に比べ、規格をプロセスの許容範囲ぎりぎりま
で厳しくしていることにより、プロセス異常品は市場へ
出荷されない。このため、市場での動作不具合発生率を
低減することができる。
【００１７】また、従来のＩＤＤＱテスト規格が過度に
小さすぎる値を適用した場合に比べ、プロセス正常品ま
で不良と判定しなくなり、ＬＳＩの歩留まりが向上す
る。
小さすぎる値を適用した場合に比べ、プロセス正常品ま
で不良と判定しなくなり、ＬＳＩの歩留まりが向上す
る。
【００１８】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１９】図１（ａ）は、本発明の半導体装置及びそ
の試験方法に関する一実施形態を示すチップ全体図であ
る。図中ＶＤＤは正の電源であり、ＧＮＤは接地電位を
意味する。また、ＶＤＤとＧＮＤ間には電流測定ユニッ
ト１が接続されており、これにより電源電流値（ＩＤＤ
Ｑ）を測定する。ここで、図１（ａ）に示す半導体装置
には図１（ｂ）に示すトランジスタ素子６が図のごとく
挿入されている。図１（ｂ）のトランジスタ素子６にお
いて、４，５はＭＯＳトランジスタのドレイン、及びソ
ースであり、３はゲートである。また、上記ドレイン４
とソース５は図１（ａ）に示すようにそれぞれ端子（パ
ッド）７，８に接続されている。端子７，８はＩＤＤＱ
規格算出用モニター端子を意味し、これによりドレイン
４とソース５間に外部より電圧を印加してその電流値を
測定する（図１（ｂ）参照）。なお、図１（ｂ）の電流
測定装置２は電圧印加と電流測定の機能さえ有ればよ
く、電流測定ユニット１と同じ構成の装置である必要は
ない。
の試験方法に関する一実施形態を示すチップ全体図であ
る。図中ＶＤＤは正の電源であり、ＧＮＤは接地電位を
意味する。また、ＶＤＤとＧＮＤ間には電流測定ユニッ
ト１が接続されており、これにより電源電流値（ＩＤＤ
Ｑ）を測定する。ここで、図１（ａ）に示す半導体装置
には図１（ｂ）に示すトランジスタ素子６が図のごとく
挿入されている。図１（ｂ）のトランジスタ素子６にお
いて、４，５はＭＯＳトランジスタのドレイン、及びソ
ースであり、３はゲートである。また、上記ドレイン４
とソース５は図１（ａ）に示すようにそれぞれ端子（パ
ッド）７，８に接続されている。端子７，８はＩＤＤＱ
規格算出用モニター端子を意味し、これによりドレイン
４とソース５間に外部より電圧を印加してその電流値を
測定する（図１（ｂ）参照）。なお、図１（ｂ）の電流
測定装置２は電圧印加と電流測定の機能さえ有ればよ
く、電流測定ユニット１と同じ構成の装置である必要は
ない。
【００２０】図１（ｂ）において、ＭＯＳトランジスタ
のゲート端子３は開放状態（オープン）にしておく。ま
た、図中端子７をドレイン、端子８をソースにしている
が、その逆の構成でもよく、更には、上記素子を複数個
用意しても良い。
のゲート端子３は開放状態（オープン）にしておく。ま
た、図中端子７をドレイン、端子８をソースにしている
が、その逆の構成でもよく、更には、上記素子を複数個
用意しても良い。
【００２１】図３に、ＩＤＤＱテストのフローを示す。
工程１にてＩＤＤＱテスト規格値を設定した後、工程
２では上記モニター端子４，５に電圧を印加し電流値を
測定する（測定値＝）。工程３では、工程２での測定
値をＬＳＩ試験装置（テスタ）内のレジスタに格納す
る。なお工程２，３の後工程１を実施しても支障はな
い。工程４にて上記との値を比較し、もしの値が
の値より小さければ工程５にてＩＤＤＱ規格値をよ
りわずかに小さい値に設定し直す。そして、最後に工程
６にてＩＤＤＱテストを実施し、製品の良否を判定す
る。
工程１にてＩＤＤＱテスト規格値を設定した後、工程
２では上記モニター端子４，５に電圧を印加し電流値を
測定する（測定値＝）。工程３では、工程２での測定
値をＬＳＩ試験装置（テスタ）内のレジスタに格納す
る。なお工程２，３の後工程１を実施しても支障はな
い。工程４にて上記との値を比較し、もしの値が
の値より小さければ工程５にてＩＤＤＱ規格値をよ
りわずかに小さい値に設定し直す。そして、最後に工程
６にてＩＤＤＱテストを実施し、製品の良否を判定す
る。
【００２２】次に、本実施形態におけるＩＤＤＱ規格算
出例について、図３及び図２を参照して説明する。
出例について、図３及び図２を参照して説明する。
【００２３】図３の工程１でのＩＤＤＱ規格が＝５０
μＡ（即ち図２のａ）であったとする。続いて工程２に
て＝３０μＡの値が実測されると、ＩＤＤＱテスト時
の規格は３０μＡよりわずかに小さな値、例えば２９μ
Ａに設定される。これによりＩＤＤＱ規格は図２におけ
るｂの値より小さく、且つａ′の値より大きな値に設定
される。
μＡ（即ち図２のａ）であったとする。続いて工程２に
て＝３０μＡの値が実測されると、ＩＤＤＱテスト時
の規格は３０μＡよりわずかに小さな値、例えば２９μ
Ａに設定される。これによりＩＤＤＱ規格は図２におけ
るｂの値より小さく、且つａ′の値より大きな値に設定
される。
【００２４】なお、上記説明からわかるように、本発明
のＩＤＤＱ規格値はチップ毎、製品毎に最適な値に設定
される。
のＩＤＤＱ規格値はチップ毎、製品毎に最適な値に設定
される。
【００２５】
【発明の効果】本発明の第１の効果は、従来のＩＤＤＱ
テストに比べて、最適なＩＤＤＱテスト規格を設定でき
るということである。これにより、ファンクションテス
トでは除去できない潜在的な製造不具合品が市場へ出荷
されなくなり、市場での動作不具合発生率を低減できる
ようになる。また、従来に比べてプロセス正常品を不良
と判定しなくなり、ＬＳＩの歩留まりが改善されるよう
になる。
テストに比べて、最適なＩＤＤＱテスト規格を設定でき
るということである。これにより、ファンクションテス
トでは除去できない潜在的な製造不具合品が市場へ出荷
されなくなり、市場での動作不具合発生率を低減できる
ようになる。また、従来に比べてプロセス正常品を不良
と判定しなくなり、ＬＳＩの歩留まりが改善されるよう
になる。
【００２６】その理由は、ＬＳＩのチップ内にゲート端
子を開放状態にしたトランジスタ素子を挿入し、このト
ランジスタの電流実測値を基準にしてＩＤＤＱテスト規
格を設定しているからである。
子を開放状態にしたトランジスタ素子を挿入し、このト
ランジスタの電流実測値を基準にしてＩＤＤＱテスト規
格を設定しているからである。
【００２７】本発明の第２の効果は、上記ＩＤＤＱテス
ト規格をチップ毎、製品毎に自動的に設定できるという
ことである。これにより、プロセス変動に対しても最適
なＩＤＤＱテスト規格を容易に設定できるようになる。
ト規格をチップ毎、製品毎に自動的に設定できるという
ことである。これにより、プロセス変動に対しても最適
なＩＤＤＱテスト規格を容易に設定できるようになる。
【００２８】その理由は、既に設定しているＩＤＤＱテ
スト規格と上記トランジスタの電流実測値を比較して、
ＩＤＤＱテスト規格を再設定するアルゴリズムを採用し
ているからである。
スト規格と上記トランジスタの電流実測値を比較して、
ＩＤＤＱテスト規格を再設定するアルゴリズムを採用し
ているからである。
【図１】本発明の半導体装置及びその試験方法の一実施
形態を示し、（ａ）はチップ全体図、（ｂ）はチップに
挿入するトランジスタ素子を示す図である。
形態を示し、（ａ）はチップ全体図、（ｂ）はチップに
挿入するトランジスタ素子を示す図である。
【図２】図１に示す半導体装置及びその試験方法におけ
るトランジスタ素子の電流値、及びＩＤＤ値を示す図で
ある。
るトランジスタ素子の電流値、及びＩＤＤ値を示す図で
ある。
【図３】図１に示す半導体装置及びその試験方法におけ
るＩＤＤＱテストフローを示す図である。
るＩＤＤＱテストフローを示す図である。
【図４】従来の半導体装置及びその試験方法の一例を示
すチップ全体図である。
すチップ全体図である。
１ 電流測定ユニット ２ 電流測定装置 ３ ＭＯＳトランジスタのゲート ４ ＭＯＳトランジスタのドレイン ５ ＭＯＳトランジスタのソース ６ ＭＯＳトランジスタ素子 ａ ＩＤＤＱ規格値：その１ ａ′ ＩＤＤＱ規格値：その２ ｂ ＭＯＳトランジスタ素子６のゲート３がオープン
時の電流最小値 ｃ ＭＯＳトランジスタ素子６のゲート３がオープン
時の電流最大値
時の電流最小値 ｃ ＭＯＳトランジスタ素子６のゲート３がオープン
時の電流最大値
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (3)
- 【請求項１】 ＣＭＯＳ ＬＳＩにおいて、ＬＳＩの中
に少なくとも１個のトランジスタを挿入し、該トランジ
スタのソース及びドレインはパッドに接続され、ゲート
は開放されていることを特徴とする半導体装置。 - 【請求項２】 ＣＭＯＳ ＬＳＩにおいて、ＬＳＩの中
に少なくとも１個のトランジスタを挿入し、該トランジ
スタのソース及びドレインはパッドに接続され、ゲート
は開放した状態において、前記ソースとドレイン間に電
圧を印加して電流値を測定した後、該電流値をもとにＬ
ＳＩの電源電流測定時のテスト規格を算出してなること
を特徴とする半導体装置の試験方法。 - 【請求項３】 前記電源電流測定時のテスト規格は、Ｃ
ＭＯＳ ＬＳＩにおいて既に設定されている電源電流テ
スト規格と前記ソース・ドレイン間の電流実測値を比較
して、該ソース・ドレイン間の電流実測値が前記電源電
流テスト規格より小さい場合にはテスト規格を前記ソー
ス・ドレイン間の電流実測値未満の値に置き換える処理
を持って算出されることを特徴とする請求項２記載の半
導体装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234867A JP2907278B2 (ja) | 1996-09-05 | 1996-09-05 | 半導体装置及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234867A JP2907278B2 (ja) | 1996-09-05 | 1996-09-05 | 半導体装置及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1082833A true JPH1082833A (ja) | 1998-03-31 |
| JP2907278B2 JP2907278B2 (ja) | 1999-06-21 |
Family
ID=16977590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8234867A Expired - Lifetime JP2907278B2 (ja) | 1996-09-05 | 1996-09-05 | 半導体装置及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907278B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1042893C (zh) * | 1992-08-15 | 1999-04-14 | 船井电机株式会社 | 面包烤箱揉面容器手柄结构 |
| KR100569543B1 (ko) * | 1998-12-31 | 2006-08-21 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 장치 |
| US7557598B2 (en) | 2006-03-09 | 2009-07-07 | Panasonic Corporation | Method of inspecting quiescent power supply current in semiconductor integrated circuit and device for executing the method |
-
1996
- 1996-09-05 JP JP8234867A patent/JP2907278B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1042893C (zh) * | 1992-08-15 | 1999-04-14 | 船井电机株式会社 | 面包烤箱揉面容器手柄结构 |
| KR100569543B1 (ko) * | 1998-12-31 | 2006-08-21 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 장치 |
| US7557598B2 (en) | 2006-03-09 | 2009-07-07 | Panasonic Corporation | Method of inspecting quiescent power supply current in semiconductor integrated circuit and device for executing the method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2907278B2 (ja) | 1999-06-21 |
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