JPH1083337A - メモリ、集積回路およびメモリを動作させる方法 - Google Patents
メモリ、集積回路およびメモリを動作させる方法Info
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- JPH1083337A JPH1083337A JP9159005A JP15900597A JPH1083337A JP H1083337 A JPH1083337 A JP H1083337A JP 9159005 A JP9159005 A JP 9159005A JP 15900597 A JP15900597 A JP 15900597A JP H1083337 A JPH1083337 A JP H1083337A
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Abstract
(57)【要約】
【課題】 データポートを通したアクセスを最適化でき
る装置、システムおよび方法を提供する。 【解決手段】 第１のメモリバンク２０１および第２の
メモリバンク２０１を有し、複数のデータ入力／出力端
子を備えるメモリであって、上記複数のデータ入力／出
力端子のうちの第１のサブセットは、第１のメモリバン
クにアクセスするためのものであり、上記複数のデータ
入力／出力端子のうちの第２のサブセットは、第２のメ
モリバンクにアクセスするためのものである、メモリで
ある。
る装置、システムおよび方法を提供する。 【解決手段】 第１のメモリバンク２０１および第２の
メモリバンク２０１を有し、複数のデータ入力／出力端
子を備えるメモリであって、上記複数のデータ入力／出
力端子のうちの第１のサブセットは、第１のメモリバン
クにアクセスするためのものであり、上記複数のデータ
入力／出力端子のうちの第２のサブセットは、第２のメ
モリバンクにアクセスするためのものである、メモリで
ある。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、広くは電子メモリ
に関する。より具体的には、本発明は、マルチバンク・
マルチポートメモリならびに同メモリを用いたシステム
および方法に関する。
に関する。より具体的には、本発明は、マルチバンク・
マルチポートメモリならびに同メモリを用いたシステム
および方法に関する。
【０００２】
【従来の技術】典型的な処理システムは、中央処理機構
（ＣＰＵ）と、ＣＰＵローカルバスを通して（直接にお
よび／またはコアロジックを介して）ＣＰＵに結合され
たディスプレイコントローラと、コアロジックを介して
ＣＰＵローカルバスに結合されたシステムメモリと、周
辺ローカルバス（例えばＰＣＩバス）を介してディスプ
レイコントローラに結合されたフレームバッファメモリ
と、（例えばクロックドライバおよび信号変換器、表示
駆動回路のような）周辺回路と、ディスプレイユニット
とを備えている。
（ＣＰＵ）と、ＣＰＵローカルバスを通して（直接にお
よび／またはコアロジックを介して）ＣＰＵに結合され
たディスプレイコントローラと、コアロジックを介して
ＣＰＵローカルバスに結合されたシステムメモリと、周
辺ローカルバス（例えばＰＣＩバス）を介してディスプ
レイコントローラに結合されたフレームバッファメモリ
と、（例えばクロックドライバおよび信号変換器、表示
駆動回路のような）周辺回路と、ディスプレイユニット
とを備えている。
【０００３】ＣＰＵはシステムマスタであり、ソフトウ
ェア操作システムと連係してシステム全体の制御全般を
おこなう。中でも、ＣＰＵはシステムメモリと通信し、
通常はコアロジックを介して、プログラムの実行に必要
なインストラクションおよびデータを保持する。コアロ
ジックは、典型的には、２〜７個のチップの集合体であ
る。この集合体において、１つ以上のチップが「アドレ
スおよびシステムコントローラ専用」であり、他の１つ
以上のチップが「データパス専用」である。またＣＰＵ
は、ユーザコマンドおよびプログラムインストラクショ
ンに応答して、グラフィックイメージの内容が、ディス
プレイコントローラによってディスプレイユニット上に
表示されるように制御する。
ェア操作システムと連係してシステム全体の制御全般を
おこなう。中でも、ＣＰＵはシステムメモリと通信し、
通常はコアロジックを介して、プログラムの実行に必要
なインストラクションおよびデータを保持する。コアロ
ジックは、典型的には、２〜７個のチップの集合体であ
る。この集合体において、１つ以上のチップが「アドレ
スおよびシステムコントローラ専用」であり、他の１つ
以上のチップが「データパス専用」である。またＣＰＵ
は、ユーザコマンドおよびプログラムインストラクショ
ンに応答して、グラフィックイメージの内容が、ディス
プレイコントローラによってディスプレイユニット上に
表示されるように制御する。
【０００４】ＣＰＵの高速化が実現されるにつれて、メ
モリをさらに高速化する必要性もますます急を要する課
題になってきている。ＣＰＵがメモリから頻繁にランダ
ムアクセスすることが必要になる動作（例えば数値計
算）では、アクセス時間を短くすることが特に重要にな
る。また、おびただしい量のデータがメモリからストリ
ーム化される、表示リフレッシュ／アップデートのよう
な動作のあいだは、各フレームをリフレッシュするのに
必要な時間の累計を確実に最小化するためには、アクセ
ス時間を短くすることが重要である。いずれの場合にお
いても、メモリアクセス時間の最小化は、パフォーマン
スの改善につながる。なぜなら、バスおよびコアロジッ
クのようなシステムリソースを解放して、付加的なタス
クに用いることができるからである。
モリをさらに高速化する必要性もますます急を要する課
題になってきている。ＣＰＵがメモリから頻繁にランダ
ムアクセスすることが必要になる動作（例えば数値計
算）では、アクセス時間を短くすることが特に重要にな
る。また、おびただしい量のデータがメモリからストリ
ーム化される、表示リフレッシュ／アップデートのよう
な動作のあいだは、各フレームをリフレッシュするのに
必要な時間の累計を確実に最小化するためには、アクセ
ス時間を短くすることが重要である。いずれの場合にお
いても、メモリアクセス時間の最小化は、パフォーマン
スの改善につながる。なぜなら、バスおよびコアロジッ
クのようなシステムリソースを解放して、付加的なタス
クに用いることができるからである。
【０００５】
【発明が解決しようとする課題】現在のところ、システ
ムおよびフレームバッファメモリは、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）から構成されるのがふ
つうである。これは、このようなメモリ装置のセル密度
が高く、消費電力が低いという特性を活用することを目
的としている。しかし、速度の面では（特に、ＤＲＡＭ
をスタティックランダムアクセスメモリ（ＳＲＡＭ）と
比較すれば）トレードオフを余儀なくされるといえよ
う。よって、ＤＲＡＭの低消費電力・高セル密度特性を
活用し続けることを目的として、ＤＲＡＭのもつ速度面
での欠陥を解消するために、さまざまな技術がシステム
レベルで開発されてきている。しかし、そのような技術
はいずれも、デバイスレベルにおいて根本的な原因をな
すメモリアクセス速度の問題を理想的なかたちでは解決
できていないし、また、この問題に直接対処しているも
のもない。
ムおよびフレームバッファメモリは、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）から構成されるのがふ
つうである。これは、このようなメモリ装置のセル密度
が高く、消費電力が低いという特性を活用することを目
的としている。しかし、速度の面では（特に、ＤＲＡＭ
をスタティックランダムアクセスメモリ（ＳＲＡＭ）と
比較すれば）トレードオフを余儀なくされるといえよ
う。よって、ＤＲＡＭの低消費電力・高セル密度特性を
活用し続けることを目的として、ＤＲＡＭのもつ速度面
での欠陥を解消するために、さまざまな技術がシステム
レベルで開発されてきている。しかし、そのような技術
はいずれも、デバイスレベルにおいて根本的な原因をな
すメモリアクセス速度の問題を理想的なかたちでは解決
できていないし、また、この問題に直接対処しているも
のもない。
【０００６】ＣＰＵによるデータへアクセスを改善する
ために、キャッシュメモリがしばしば用いられる。この
場合、ＣＰＵによりデータがシステムメモリから要求さ
れるとき、ある与えられた空間的および／または時間的
位置づけをもつデータの複数のブロックの全体がシステ
ムメモリから取り出されて、高速ＳＲＡＭキャッシュメ
モリに格納される。そうすれば、ＣＰＵによるキャッシ
ュからのアクセスが、より短いアクセス時間でおこなわ
れうる。それでもなお（キャッシュヒットレート次第
で）５〜１０％の時間のあいだ、ＣＰＵは、システムメ
モリのＤＲＡＭに直接、アクセスしなければならない。
他のシステムでは、データアクセス時間を改善するため
に、多数のメモリバンクおよびインタリーブされたアク
セスが用いられている。このようなシステムは、通常、
より複雑なタイミングスキームの実現を要求し、はるか
に大型のメモリの使用を要求することも多い。
ために、キャッシュメモリがしばしば用いられる。この
場合、ＣＰＵによりデータがシステムメモリから要求さ
れるとき、ある与えられた空間的および／または時間的
位置づけをもつデータの複数のブロックの全体がシステ
ムメモリから取り出されて、高速ＳＲＡＭキャッシュメ
モリに格納される。そうすれば、ＣＰＵによるキャッシ
ュからのアクセスが、より短いアクセス時間でおこなわ
れうる。それでもなお（キャッシュヒットレート次第
で）５〜１０％の時間のあいだ、ＣＰＵは、システムメ
モリのＤＲＡＭに直接、アクセスしなければならない。
他のシステムでは、データアクセス時間を改善するため
に、多数のメモリバンクおよびインタリーブされたアク
セスが用いられている。このようなシステムは、通常、
より複雑なタイミングスキームの実現を要求し、はるか
に大型のメモリの使用を要求することも多い。
【０００７】ＤＲＡＭおよびＳＲＡＭの両方を含む現在
利用可能な半導体メモリ装置に伴う別の問題点として
は、データポートの自由度に制約があることが挙げられ
る。従来の半導体メモリ装置においては、ＣＰＵおよび
／またはコアロジックは、ある与えられたアクセスサイ
クルのあいだ、データポートを通してリードまたはライ
トすることはできるが、そのデータポートのもつ複数の
ピンのうちのいくつかを通してリードしつつ、データポ
ートの他のいくつかのピンを通してリードすることはで
きない。このような制約があるために、特に一貫してフ
ルのデータポート幅未満のワードを対象に動作し続ける
場合には、メモリ装置に対して最適なアクセスおよび／
または最も高速なアクセスを実現することができないこ
とが多い。
利用可能な半導体メモリ装置に伴う別の問題点として
は、データポートの自由度に制約があることが挙げられ
る。従来の半導体メモリ装置においては、ＣＰＵおよび
／またはコアロジックは、ある与えられたアクセスサイ
クルのあいだ、データポートを通してリードまたはライ
トすることはできるが、そのデータポートのもつ複数の
ピンのうちのいくつかを通してリードしつつ、データポ
ートの他のいくつかのピンを通してリードすることはで
きない。このような制約があるために、特に一貫してフ
ルのデータポート幅未満のワードを対象に動作し続ける
場合には、メモリ装置に対して最適なアクセスおよび／
または最も高速なアクセスを実現することができないこ
とが多い。
【０００８】よって、データポートを通したアクセスを
最適化できる装置、システムおよび方法が必要になって
いる。そのような装置は、不揮発メモリおよび揮発メモ
リを含んでいるべきである。ＤＲＡＭの場合は、アクセ
スを最適化する能力によって、速度の改善も実現される
べきである。
最適化できる装置、システムおよび方法が必要になって
いる。そのような装置は、不揮発メモリおよび揮発メモ
リを含んでいるべきである。ＤＲＡＭの場合は、アクセ
スを最適化する能力によって、速度の改善も実現される
べきである。
【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、データポートを通したア
クセスを最適化できる装置、システムおよび方法を提供
することである。
れたものであり、その目的は、データポートを通したア
クセスを最適化できる装置、システムおよび方法を提供
することである。
【００１０】
【課題を解決するための手段】本発明によるメモリは、
第１のメモリバンクと、第２のメモリバンクと、複数の
データ入力／出力端子と、を備えているメモリであっ
て、該複数のデータ入力／出力の第１のサブセットは、
該第１のメモリバンクにアクセスするためのものであ
り、該複数のデータ入力／出力端子の第２のサブセット
は、該第２のメモリバンクにアクセスするためのもので
あり、そのことにより上記目的が達成される。
第１のメモリバンクと、第２のメモリバンクと、複数の
データ入力／出力端子と、を備えているメモリであっ
て、該複数のデータ入力／出力の第１のサブセットは、
該第１のメモリバンクにアクセスするためのものであ
り、該複数のデータ入力／出力端子の第２のサブセット
は、該第２のメモリバンクにアクセスするためのもので
あり、そのことにより上記目的が達成される。
【００１１】ある実施形態では、前記メモリバンクがそ
れぞれ、複数のメモリセルから構成される複数のロウお
よび複数のカラムをなすアレイと、アドレスビットに応
答して、該アレイの該複数のメモリセルの中からアクセ
スすべきいくつかのセルを選択するアドレシング回路
と、を備えている。
れぞれ、複数のメモリセルから構成される複数のロウお
よび複数のカラムをなすアレイと、アドレスビットに応
答して、該アレイの該複数のメモリセルの中からアクセ
スすべきいくつかのセルを選択するアドレシング回路
と、を備えている。
【００１２】ある実施形態では、前記第１および第２の
メモリバンクにアクセスするためのアドレスを受け取る
アドレスポートをさらに備えている。
メモリバンクにアクセスするためのアドレスを受け取る
アドレスポートをさらに備えている。
【００１３】ある実施形態では、前記アドレスポートに
おいて受け取られたアドレスが、前記第１および第２の
バンクの両方をアドレシングする。
おいて受け取られたアドレスが、前記第１および第２の
バンクの両方をアドレシングする。
【００１４】ある実施形態では、前記複数のデータ入力
／出力端子のうちの少なくとも１つが、前記第１および
第２のメモリバンクのうちの少なくとも１つをアドレシ
ングするために、アドレシングモードにおいて前記アド
レスビットの１つをさらに受け取るためにマルチプレク
スされている。
／出力端子のうちの少なくとも１つが、前記第１および
第２のメモリバンクのうちの少なくとも１つをアドレシ
ングするために、アドレシングモードにおいて前記アド
レスビットの１つをさらに受け取るためにマルチプレク
スされている。
【００１５】ある実施形態では、第１および第２のリー
ド−ライト制御信号を受け取る入力をさらに備えている
メモリであって、該第１のリード−ライト制御信号が、
前記第１のバンクへのアクセスを制御し、該第２のリー
ド−ライト制御信号が、前記第２のバンクへのアクセス
を制御する。
ド−ライト制御信号を受け取る入力をさらに備えている
メモリであって、該第１のリード−ライト制御信号が、
前記第１のバンクへのアクセスを制御し、該第２のリー
ド−ライト制御信号が、前記第２のバンクへのアクセス
を制御する。
【００１６】ある実施形態では、複数のメモリセルから
構成される前記アレイが、複数のダイナミックランダム
アクセスメモリセルから構成されるアレイを含んでい
る。
構成される前記アレイが、複数のダイナミックランダム
アクセスメモリセルから構成されるアレイを含んでい
る。
【００１７】本発明によるメモリは、複数のメモリバン
クであって、それぞれが、複数のメモリセルから構成さ
れるアレイと、受け取られたアドレスに応答して、該ア
レイの中からアクセスすべきセルを選択するためのアド
レシング回路とを備えており、該複数のバンクの１つに
対するアクセスのタイプが、該メモリの制御ポートにお
いて受け取られたリード−ライトビットに応答して選択
される、複数のメモリバンクと、該複数のセルの中から
アドレシングされたいくつかのセルからのデータにアク
セスするための複数の端子であって、該複数の端子の中
から選択されたあるサブセットが、該複数のバンクのう
ちの対応する１つとデータをやりとりする、複数の端子
と、を備えており、そのことにより上記目的が達成され
る。
クであって、それぞれが、複数のメモリセルから構成さ
れるアレイと、受け取られたアドレスに応答して、該ア
レイの中からアクセスすべきセルを選択するためのアド
レシング回路とを備えており、該複数のバンクの１つに
対するアクセスのタイプが、該メモリの制御ポートにお
いて受け取られたリード−ライトビットに応答して選択
される、複数のメモリバンクと、該複数のセルの中から
アドレシングされたいくつかのセルからのデータにアク
セスするための複数の端子であって、該複数の端子の中
から選択されたあるサブセットが、該複数のバンクのう
ちの対応する１つとデータをやりとりする、複数の端子
と、を備えており、そのことにより上記目的が達成され
る。
【００１８】ある実施形態では、前記制御ポートが、複
数のリード−ライト制御ビットを受け取るための複数の
端子を有しており、該複数のリード−ライト制御ビット
がそれぞれ、前記複数のバンクのうちの対応する１つへ
のアクセスのタイプの選択を制御する。
数のリード−ライト制御ビットを受け取るための複数の
端子を有しており、該複数のリード−ライト制御ビット
がそれぞれ、前記複数のバンクのうちの対応する１つへ
のアクセスのタイプの選択を制御する。
【００１９】ある実施形態では、前記アクセスのタイプ
が、リードアクセスおよびライトアクセスからなる群か
ら選択される。
が、リードアクセスおよびライトアクセスからなる群か
ら選択される。
【００２０】ある実施形態では、アドレシングモードの
あいだに複数の端子を通してアドレスが入力される。
あいだに複数の端子を通してアドレスが入力される。
【００２１】ある実施形態では、アドレスを入力するた
めの前記複数の端子のうちの少なくとも１つが、データ
にアクセスための前記複数の端子の中から選択されたあ
る端子を含んでいる。
めの前記複数の端子のうちの少なくとも１つが、データ
にアクセスための前記複数の端子の中から選択されたあ
る端子を含んでいる。
【００２２】ある実施形態では、前記複数のバンクの両
方のタイミングおよび制御が、前記制御ポートを通して
受け取られた単一セットのタイミングおよび制御信号に
より実現される。
方のタイミングおよび制御が、前記制御ポートを通して
受け取られた単一セットのタイミングおよび制御信号に
より実現される。
【００２３】ある実施形態では、前記複数のバンクそれ
ぞれのタイミングおよび制御が、前記制御ポートを通し
て受け取られた、独立した複数セットのタイミングおよ
び制御信号により実現される。
ぞれのタイミングおよび制御が、前記制御ポートを通し
て受け取られた、独立した複数セットのタイミングおよ
び制御信号により実現される。
【００２４】ある実施形態では、前記メモリが単一チッ
プ上に製造される。
プ上に製造される。
【００２５】本発明による集積回路は、複数のダイナミ
ックランダムアクセスメモリセルから構成されるアレイ
と、少なくとも１つのアドレスビットに応答して、該ア
レイにおける該複数のセルのうちの少なくとも１つをア
クセスする対象として選択するデコーダ回路と、を有す
る第１のメモリバンクと、複数のダイナミックランダム
アクセスメモリセルから構成されるアレイと、少なくと
も１つのアドレスビットに応答して、該アレイにおける
該複数のセルのうちの少なくとも１つをアクセスする対
象として選択するデコーダ回路と、を備えた第２のメモ
リバンクと、該第１および第２のメモリバンクに結合さ
れた入力／出力回路であって、該複数のバンクのうちの
少なくとも１つをアドレシングするアドレスビットを受
け取る複数のアドレス端子、複数のデータ端子であっ
て、該複数のデータ端子のうちから選択されたいくつか
の第１端子が、該第１のバンクの該複数のセルの中から
アドレシングされたいくつかのセルとデータをやりとり
するためのものであり、該複数のデータ端子のうちから
選択されたいくつかの第２端子が、該第２のバンクの複
数のセルの中からアドレシングされたいくつかのセルと
データをやりとりするためのものである、複数のデータ
端子である該第１のバンクとのリードおよびライトを制
御する制御信号を受け取る第１の端子、および該第２の
バンクとのリードおよびライトを制御する制御信号を受
け取る第２の端子を有する入力／出力回路と、を備えて
おり、そのことにより上記目的が達成される。
ックランダムアクセスメモリセルから構成されるアレイ
と、少なくとも１つのアドレスビットに応答して、該ア
レイにおける該複数のセルのうちの少なくとも１つをア
クセスする対象として選択するデコーダ回路と、を有す
る第１のメモリバンクと、複数のダイナミックランダム
アクセスメモリセルから構成されるアレイと、少なくと
も１つのアドレスビットに応答して、該アレイにおける
該複数のセルのうちの少なくとも１つをアクセスする対
象として選択するデコーダ回路と、を備えた第２のメモ
リバンクと、該第１および第２のメモリバンクに結合さ
れた入力／出力回路であって、該複数のバンクのうちの
少なくとも１つをアドレシングするアドレスビットを受
け取る複数のアドレス端子、複数のデータ端子であっ
て、該複数のデータ端子のうちから選択されたいくつか
の第１端子が、該第１のバンクの該複数のセルの中から
アドレシングされたいくつかのセルとデータをやりとり
するためのものであり、該複数のデータ端子のうちから
選択されたいくつかの第２端子が、該第２のバンクの複
数のセルの中からアドレシングされたいくつかのセルと
データをやりとりするためのものである、複数のデータ
端子である該第１のバンクとのリードおよびライトを制
御する制御信号を受け取る第１の端子、および該第２の
バンクとのリードおよびライトを制御する制御信号を受
け取る第２の端子を有する入力／出力回路と、を備えて
おり、そのことにより上記目的が達成される。
【００２６】ある実施形態では、前記複数のデータ端子
のうちの少なくとも１つが、前記複数のバンクのうちの
少なくとも１つをアドレシングするあいだはアドレスビ
ットを受け取り、該複数のバンクのうちの少なくとも１
つのデータにアクセスするあいだはデータビットをやり
とりするマルチプレクスされた端子を備えている。
のうちの少なくとも１つが、前記複数のバンクのうちの
少なくとも１つをアドレシングするあいだはアドレスビ
ットを受け取り、該複数のバンクのうちの少なくとも１
つのデータにアクセスするあいだはデータビットをやり
とりするマルチプレクスされた端子を備えている。
【００２７】ある実施形態では、前記複数のアドレス端
子のうちの少なくとも１つが、前記複数のバンクのうち
の少なくとも１つをアドレシングするあいだはアドレス
ビットを受け取り、該複数のバンクのうちの少なくとも
１つのデータにアクセスするあいだはデータビットをや
りとりするマルチプレクスされた端子を備えている。
子のうちの少なくとも１つが、前記複数のバンクのうち
の少なくとも１つをアドレシングするあいだはアドレス
ビットを受け取り、該複数のバンクのうちの少なくとも
１つのデータにアクセスするあいだはデータビットをや
りとりするマルチプレクスされた端子を備えている。
【００２８】ある実施形態では、前記複数のバンクがそ
れぞれＤＲＡＭメモリバンクを備えており、前記第１お
よび第２のバンクのタイミングおよび制御が、単一セッ
トのＤＲＡＭ制御信号により実現される。
れぞれＤＲＡＭメモリバンクを備えており、前記第１お
よび第２のバンクのタイミングおよび制御が、単一セッ
トのＤＲＡＭ制御信号により実現される。
【００２９】ある実施形態では、前記単一セットのＤＲ
ＡＭ制御信号が、ロウアドレスストローブとカラムアド
レスストローブとを含んでいる。
ＡＭ制御信号が、ロウアドレスストローブとカラムアド
レスストローブとを含んでいる。
【００３０】ある実施形態では、前記複数のバンクがそ
れぞれＤＲＡＭバンクを備えており、前記第１および第
２のバンクのタイミングおよび制御が、別々のセットの
ＤＲＡＭ制御信号により実現される。
れぞれＤＲＡＭバンクを備えており、前記第１および第
２のバンクのタイミングおよび制御が、別々のセットの
ＤＲＡＭ制御信号により実現される。
【００３１】ある実施形態では、アドレスが、前記ロウ
アドレスストローブにより制御されるプリチャージサイ
クルのあいだに、複数のアドレス端子を通して受け取ら
れる。
アドレスストローブにより制御されるプリチャージサイ
クルのあいだに、複数のアドレス端子を通して受け取ら
れる。
【００３２】本発明による第１および第２のメモリバン
クと、複数のデータ入力／出力端子とを有するメモリを
動作させる方法は、該複数のデータ入力／出力端子のう
ちの第１のサブセットを通して該第１のメモリバンクに
アクセスするステップと、該複数のデータ入力／出力端
子のうちの第２のサブセットを通して該第２のメモリバ
ンクに実質的に同時にアクセスするステップと、を含ん
でおり、そのことにより上記目的が達成される。
クと、複数のデータ入力／出力端子とを有するメモリを
動作させる方法は、該複数のデータ入力／出力端子のう
ちの第１のサブセットを通して該第１のメモリバンクに
アクセスするステップと、該複数のデータ入力／出力端
子のうちの第２のサブセットを通して該第２のメモリバ
ンクに実質的に同時にアクセスするステップと、を含ん
でおり、そのことにより上記目的が達成される。
【００３３】ある実施形態では、前記第１のメモリバン
クにアクセスする前記ステップがリードするステップを
含んでおり、前記第２のバンクにアクセスする前記ステ
ップが、ライトするステップを含んでいる。
クにアクセスする前記ステップがリードするステップを
含んでおり、前記第２のバンクにアクセスする前記ステ
ップが、ライトするステップを含んでいる。
【００３４】以下に作用を説明する。
【００３５】本発明の原理に基づく第１の実施の形態で
は、第１および第２のメモリバンクを有するメモリが提
供される。複数のデータ入力／出力端子が設けられる。
複数のデータ入力／出力端子のうちの第１のサブセット
は、第１のメモリバンクにアクセスするためのものであ
り、複数のデータ入力／出力端子のうちの第２のサブセ
ットは、第２のメモリバンクにアクセスするためのもの
である。
は、第１および第２のメモリバンクを有するメモリが提
供される。複数のデータ入力／出力端子が設けられる。
複数のデータ入力／出力端子のうちの第１のサブセット
は、第１のメモリバンクにアクセスするためのものであ
り、複数のデータ入力／出力端子のうちの第２のサブセ
ットは、第２のメモリバンクにアクセスするためのもの
である。
【００３６】本発明の原理に基づく第２の実施の形態で
は、複数のメモリバンクを有するメモリが提供される。
これらのメモリバンクはそれぞれ、メモリセルのアレイ
と、受け取られたアドレスに応答して、このアレイの中
からアクセス対象セルを選択するためのアドレシング回
路とを備えている。ある与えられたバンクに対するアク
セスのタイプは、メモリの制御ポートにおいて受け取ら
れたリード・ライトビットに応答して選択される。この
メモリはまた、複数のセルの中からアドレシングされた
いくつかのセルからのデータにアクセスするための複数
の端子も備えている。これらの端子の中から選択された
サブセットは、複数のバンクのうちの対応する１つのバ
ンクとデータをやりとりする。
は、複数のメモリバンクを有するメモリが提供される。
これらのメモリバンクはそれぞれ、メモリセルのアレイ
と、受け取られたアドレスに応答して、このアレイの中
からアクセス対象セルを選択するためのアドレシング回
路とを備えている。ある与えられたバンクに対するアク
セスのタイプは、メモリの制御ポートにおいて受け取ら
れたリード・ライトビットに応答して選択される。この
メモリはまた、複数のセルの中からアドレシングされた
いくつかのセルからのデータにアクセスするための複数
の端子も備えている。これらの端子の中から選択された
サブセットは、複数のバンクのうちの対応する１つのバ
ンクとデータをやりとりする。
【００３７】本発明の原理に基づく第３の実施の形態で
は、複数のダイナミックランダムアクセスメモリセルか
ら構成されるアレイと、少なくとも１つのアドレスビッ
トに応答して、そのアレイにおける複数のセルのうちの
少なくとも１つのセルをアクセス対象として選択するデ
コーダ回路と、を有する第１のメモリバンクを備えた集
積回路が提供される。複数のダイナミックランダムアク
セスメモリセルから構成されるアレイと、少なくとも１
つのアドレスビットに応答して、そのアレイにおける複
数のセルのうちの少なくとも１つのセルをアクセス対象
として選択するデコーダ回路と、を備えた第２のメモリ
バンクが設けられる。この集積回路はまた、第１および
第２のメモリバンクに結合された入力／出力回路を備え
ている。この入力／出力回路は、これらのバンクのうち
の少なくとも１つをアドレシングするアドレスビットを
受け取る複数のアドレス端子を備えている。また、この
入力／出力回路は、複数のデータ端子を備えている。こ
れら複数のデータ端子のうちから選択されたいくつかの
第１端子は、第１のバンクに含まれる複数のセルの中か
らアドレシングされたいくつかのセルとデータをやりと
りするためのものであり、これら複数のデータ端子のう
ちから選択されたいくつかの第２端子は、第２のバンク
に含まれる複数のセルの中からアドレシングされたいく
つかのセルとデータをやりとりするためのものである。
第１のバンクとのリードおよびライトを制御する制御信
号を受け取る第１の制御端子が設けられ、第２のバンク
とのリードおよびライトを制御する制御信号を受け取る
第２の制御端子が設けられる。
は、複数のダイナミックランダムアクセスメモリセルか
ら構成されるアレイと、少なくとも１つのアドレスビッ
トに応答して、そのアレイにおける複数のセルのうちの
少なくとも１つのセルをアクセス対象として選択するデ
コーダ回路と、を有する第１のメモリバンクを備えた集
積回路が提供される。複数のダイナミックランダムアク
セスメモリセルから構成されるアレイと、少なくとも１
つのアドレスビットに応答して、そのアレイにおける複
数のセルのうちの少なくとも１つのセルをアクセス対象
として選択するデコーダ回路と、を備えた第２のメモリ
バンクが設けられる。この集積回路はまた、第１および
第２のメモリバンクに結合された入力／出力回路を備え
ている。この入力／出力回路は、これらのバンクのうち
の少なくとも１つをアドレシングするアドレスビットを
受け取る複数のアドレス端子を備えている。また、この
入力／出力回路は、複数のデータ端子を備えている。こ
れら複数のデータ端子のうちから選択されたいくつかの
第１端子は、第１のバンクに含まれる複数のセルの中か
らアドレシングされたいくつかのセルとデータをやりと
りするためのものであり、これら複数のデータ端子のう
ちから選択されたいくつかの第２端子は、第２のバンク
に含まれる複数のセルの中からアドレシングされたいく
つかのセルとデータをやりとりするためのものである。
第１のバンクとのリードおよびライトを制御する制御信
号を受け取る第１の制御端子が設けられ、第２のバンク
とのリードおよびライトを制御する制御信号を受け取る
第２の制御端子が設けられる。
【００３８】本発明の原理は、また、メモリを動作させ
る方法のかたちでも実施される。そのようなある実施の
形態では、第１および第２のメモリバンクと、複数のデ
ータ入力／出力端子とを有するメモリを動作させる方法
が提供される。この方法は、これら複数のデータ入力／
出力端子のうちの第１のサブセットを通して第１のメモ
リバンクにアクセスするステップを含んでいる。これら
複数のデータ入力／出力端子のうちの第２のサブセット
を通して第２のバンクに実質的に同時にアクセスするス
テップも含まれている。
る方法のかたちでも実施される。そのようなある実施の
形態では、第１および第２のメモリバンクと、複数のデ
ータ入力／出力端子とを有するメモリを動作させる方法
が提供される。この方法は、これら複数のデータ入力／
出力端子のうちの第１のサブセットを通して第１のメモ
リバンクにアクセスするステップを含んでいる。これら
複数のデータ入力／出力端子のうちの第２のサブセット
を通して第２のバンクに実質的に同時にアクセスするス
テップも含まれている。
【００３９】マルチポートメモリならびに同メモリを用
いたシステムおよび方法は、従来の技術に対して実質的
な利点を有している。中でも、このような装置、システ
ムおよび方法は、データポートを通したデータアクセス
の最適化を実現することができる。また、本発明の原理
は、不揮発メモリにも揮発メモリにも同様に適用可能で
ある。特にＤＲＡＭの場合、アクセスを最適化する能力
が実現されるので、望みとあれば、対応するバンクにお
けるデータポートを通してリードおよびライトを同時に
おこなうことが可能になることにより速度が改善され
る。
いたシステムおよび方法は、従来の技術に対して実質的
な利点を有している。中でも、このような装置、システ
ムおよび方法は、データポートを通したデータアクセス
の最適化を実現することができる。また、本発明の原理
は、不揮発メモリにも揮発メモリにも同様に適用可能で
ある。特にＤＲＡＭの場合、アクセスを最適化する能力
が実現されるので、望みとあれば、対応するバンクにお
けるデータポートを通してリードおよびライトを同時に
おこなうことが可能になることにより速度が改善され
る。
【００４０】以上の要旨は、以下に述べる本発明の詳細
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所をやや大まかに概観したものである。
本発明の請求の範囲の各主題を構成する、本発明のその
他の特徴および長所について以下に説明する。本願明細
書に開示される着想および具体的な実施の形態について
は、本発明と同じ目的を実現するために別種の構造を改
変・設計する際の基礎として容易に利用可能であること
は、当業者には理解できるであろう。また、そのように
等価である構成が、添付の請求の範囲に述べられている
本発明の精神および範囲を超えることはないことも、当
業者には認識できるであろう。
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所をやや大まかに概観したものである。
本発明の請求の範囲の各主題を構成する、本発明のその
他の特徴および長所について以下に説明する。本願明細
書に開示される着想および具体的な実施の形態について
は、本発明と同じ目的を実現するために別種の構造を改
変・設計する際の基礎として容易に利用可能であること
は、当業者には理解できるであろう。また、そのように
等価である構成が、添付の請求の範囲に述べられている
本発明の精神および範囲を超えることはないことも、当
業者には認識できるであろう。
【００４１】
【発明の実施の形態】以下に掲げる同時係属中であり、
同一の譲受人に譲渡された特許出願は、本願に関連する
情報を含んでいるので、本願においても参考として援用
する。すなわち、本願と同時に出願され、「デュアルポ
ートメモリならびに同メモリを用いたシステムおよび方
法」と題された米国特許出願（出願番号未定、代理人番
号第2836-P030US/0443-VPRT-US号）および1996年4月12
日に特許許可され、「ピンカウントが小さく、幅の広い
メモリ装置ならびに同メモリ装置を用いたシステムおよ
び方法」と題された米国特許出願第08/521,867号（代理
人番号第2836-P036US/0344-VPRT-US号）。
同一の譲受人に譲渡された特許出願は、本願に関連する
情報を含んでいるので、本願においても参考として援用
する。すなわち、本願と同時に出願され、「デュアルポ
ートメモリならびに同メモリを用いたシステムおよび方
法」と題された米国特許出願（出願番号未定、代理人番
号第2836-P030US/0443-VPRT-US号）および1996年4月12
日に特許許可され、「ピンカウントが小さく、幅の広い
メモリ装置ならびに同メモリ装置を用いたシステムおよ
び方法」と題された米国特許出願第08/521,867号（代理
人番号第2836-P036US/0344-VPRT-US号）。
【００４２】本発明およびその長所をよりよく理解でき
るように、添付の図面を参照しながら、以下に本発明を
詳細に説明する。
るように、添付の図面を参照しながら、以下に本発明を
詳細に説明する。
【００４３】本発明の原理およびその長所は、図１Ａ〜
図５に図示されている実施の形態の一例を参照すれば、
最もよく理解することができる。なお全図面を通して、
同一の参照番号は同一の構成要素を示す。本発明の原理
を実施するメモリ装置は数多くのアプリケーションにお
いて有用ではあるが、例示を目的としてこのメモリ装置
は、パーソナルコンピュータに典型的に用いられる基本
的な処理システムアーキテクチャに関連づけて説明され
る。
図５に図示されている実施の形態の一例を参照すれば、
最もよく理解することができる。なお全図面を通して、
同一の参照番号は同一の構成要素を示す。本発明の原理
を実施するメモリ装置は数多くのアプリケーションにお
いて有用ではあるが、例示を目的としてこのメモリ装置
は、パーソナルコンピュータに典型的に用いられる基本
的な処理システムアーキテクチャに関連づけて説明され
る。
【００４４】図１Ａは、処理システム１００の一部を示
す高レベル機能ブロック図である。システム１００は、
中央処理ユニット１０１と、ＣＰＵローカルバス１０２
と、コアロジック１０３と、ディスプレイコントローラ
１０４と、システムメモリ１０５と、ディジタル／アナ
ログ変換器（ＤＡＣ）１０６と、フレームバッファ１０
８と、ディスプレイデバイス１０７と、を備えている。
す高レベル機能ブロック図である。システム１００は、
中央処理ユニット１０１と、ＣＰＵローカルバス１０２
と、コアロジック１０３と、ディスプレイコントローラ
１０４と、システムメモリ１０５と、ディジタル／アナ
ログ変換器（ＤＡＣ）１０６と、フレームバッファ１０
８と、ディスプレイデバイス１０７と、を備えている。
【００４５】ＣＰＵ１０１は、システム１００の全動作
を制御する「マスタ」である。ＣＰＵ１０１は、特に各
種データ処理機能を実行し、ユーザのコマンドおよび／
またはアプリケーションソフトウェアの実行に応答し
て、ディスプレイユニット１０７上に表示されるグラフ
ィックデータの内容を決定する。ＣＰＵ１０１は、例え
ばインテルペンティアムTMクラスのマイクロプロセッサ
のような市販のパーソナルコンピュータに用いられてい
る汎用のマイクロプロセッサでありうる。ＣＰＵ１０１
は、ＣＰＵローカルバス１０２を介してシステム１００
の残りの部分と通信する。ＣＰＵローカルバス１０２
は、例えば、この技術でふつう用いられている専用バス
や汎用バスでありうる。
を制御する「マスタ」である。ＣＰＵ１０１は、特に各
種データ処理機能を実行し、ユーザのコマンドおよび／
またはアプリケーションソフトウェアの実行に応答し
て、ディスプレイユニット１０７上に表示されるグラフ
ィックデータの内容を決定する。ＣＰＵ１０１は、例え
ばインテルペンティアムTMクラスのマイクロプロセッサ
のような市販のパーソナルコンピュータに用いられてい
る汎用のマイクロプロセッサでありうる。ＣＰＵ１０１
は、ＣＰＵローカルバス１０２を介してシステム１００
の残りの部分と通信する。ＣＰＵローカルバス１０２
は、例えば、この技術でふつう用いられている専用バス
や汎用バスでありうる。
【００４６】コアロジック１０３は、ＣＰＵ１０１の制
御の下に、ＣＰＵ１０１、ディスプレイコントローラ１
０４およびシステムメモリ１０５間でのデータ、アドレ
ス、制御信号およびインストラクションのやりとりを制
御する。コアロジック１０３は、システムの残りの部
分、特にＣＰＵ１０１と互換性を有するように設計され
た、市販されている多数のコアロジックチップセットの
どれでもよい。図示されたシステムにおけるチップ１１
２のような１つ以上のコアロジックチップは、典型的に
は「アドレスおよびシステムコントローラ専用」であ
り、いっぽう図１におけるチップ１１４のような１つ以
上のコアロジックチップは「データ専用」である。概略
的にいうと、アドレス専用コアロジックチップ１１２
は、ＣＰＵ１０１をＣＰＵバス１０２のアドレスパスと
インタフェースし、キャッシュのコヒーレンシを確保す
るために必要なキャッシュタグ、セットに関連づけられ
たキャッシュタグおよびその他のデータを含むキャッシ
ュメモリを保守し、キャッシュ「バススヌーピング」を
実行し、システムメモリまたはキャッシュにおけるＤＲ
ＡＭに必要な制御信号を発生し、全体の管理トランザク
ションを制御する。概略的にいうと、データ専用チップ
１１４は、ＣＰＵ１０１をＣＰＵバス１０２のデータパ
スとインタフェースし、アドレスチップ１１２またはＣ
ＰＵ１０１に対してサイクル終了レスポンスを発し、も
しそれらのサイクルが終了していないなら動作をアボー
トし、かつバス１０２のデータパスについて調停をす
る。
御の下に、ＣＰＵ１０１、ディスプレイコントローラ１
０４およびシステムメモリ１０５間でのデータ、アドレ
ス、制御信号およびインストラクションのやりとりを制
御する。コアロジック１０３は、システムの残りの部
分、特にＣＰＵ１０１と互換性を有するように設計され
た、市販されている多数のコアロジックチップセットの
どれでもよい。図示されたシステムにおけるチップ１１
２のような１つ以上のコアロジックチップは、典型的に
は「アドレスおよびシステムコントローラ専用」であ
り、いっぽう図１におけるチップ１１４のような１つ以
上のコアロジックチップは「データ専用」である。概略
的にいうと、アドレス専用コアロジックチップ１１２
は、ＣＰＵ１０１をＣＰＵバス１０２のアドレスパスと
インタフェースし、キャッシュのコヒーレンシを確保す
るために必要なキャッシュタグ、セットに関連づけられ
たキャッシュタグおよびその他のデータを含むキャッシ
ュメモリを保守し、キャッシュ「バススヌーピング」を
実行し、システムメモリまたはキャッシュにおけるＤＲ
ＡＭに必要な制御信号を発生し、全体の管理トランザク
ションを制御する。概略的にいうと、データ専用チップ
１１４は、ＣＰＵ１０１をＣＰＵバス１０２のデータパ
スとインタフェースし、アドレスチップ１１２またはＣ
ＰＵ１０１に対してサイクル終了レスポンスを発し、も
しそれらのサイクルが終了していないなら動作をアボー
トし、かつバス１０２のデータパスについて調停をす
る。
【００４７】ＣＰＵ１０１は、直接、または外部（Ｌ
２）キャッシュ１１５を通してコアロジック１０３と通
信しうる。Ｌ２キャッシュ１１５は、例えば２５６キロ
バイトの高速ＳＲＡＭ装置でありうる。なお、ＣＰＵ１
０１は、典型的には１６キロバイト以下のオンボード
（Ｌ１）キャッシュを含んでいてもよい。
２）キャッシュ１１５を通してコアロジック１０３と通
信しうる。Ｌ２キャッシュ１１５は、例えば２５６キロ
バイトの高速ＳＲＡＭ装置でありうる。なお、ＣＰＵ１
０１は、典型的には１６キロバイト以下のオンボード
（Ｌ１）キャッシュを含んでいてもよい。
【００４８】上述した従来の機能に加えて、コアロジッ
ク１０３および／またはＣＰＵ１０１は、（例えばコア
ロジック１０３での）ソフトウェアプログラミングまた
はハードウェア改良を通して後述する追加的な機能をも
実現する。
ク１０３および／またはＣＰＵ１０１は、（例えばコア
ロジック１０３での）ソフトウェアプログラミングまた
はハードウェア改良を通して後述する追加的な機能をも
実現する。
【００４９】ディスプレイコントローラ１０４は、多く
の市販のＶＧＡディスプレイコントローラならどれでも
よい。ディスプレイコントローラ１０４は、例えば、シ
ーラスロジック社のＣＬ−ＧＤ７５４ｘシリーズのディ
スプレイコントローラのいずれかであればよい。このよ
うなコントローラの構成および動作は、ＣＬ−ＧＤ７５
４ｘアプリケーションブック（Rev 1.0、1994年11月22
日）およびＣＬ−ＧＤ７５４２ ＬＣＤ ＶＧＡコント
ローラ暫定版データブック（Rev 1.0.2、1994年6月）に
記載されている。これらの文献はいずれもカリフォルニ
ア州、フレモントのシーラスロジック社（Cirrus Logi
c, Inc.）から入手可能であり、本明細書においても参
考として援用される。ディスプレイコントローラ１０４
は、ＣＰＵ１０１からのデータ、インストラクションお
よび／またはアドレスを、コアロジック１０３を通して
ＣＰＵ１０１から受け取ることもできるし、ＣＰＵロー
カルバス１０２を介してＣＰＵ１０１から直接、受け取
ることもできる。データ、インストラクションおよびア
ドレスは、コアロジック１０３を通して、ディスプレイ
コントローラ１０４およびシステムメモリ１０５の間で
もやりとりされる。さらにアドレスおよびインストラク
ションは、例えばＰＣＩローカルバスでありうるローカ
ルバス１１６を介しても、コアロジック１０３およびデ
ィスプレイコントローラ１０４の間でやりとりされう
る。概略的にいうと、ディスプレイコントローラ１０４
は、スクリーンリフレッシュを制御し、例えばライン描
画、ポリゴン塗りつぶし、色空間変換、表示データ補
間、ズーミングおよびビデオストリーム化などの限られ
た数のグラフィック機能を実行し、電力管理といったそ
の他のシステム管理タスクの操作をおこなう。最も重要
なのは、ディスプレイコントローラ１０４は、スクリー
ンリフレッシュのあいだにフレームバッファ１０８から
ディスプレイユニット１０７への画素データのラスタを
制御し、表示データの更新をおこなう間にＣＰＵ１０１
およびフレームバッファ１０８をインタフェースするこ
とである。ビデオデータは、ディスプレイコントローラ
１０４に直接、入力されてもよい。
の市販のＶＧＡディスプレイコントローラならどれでも
よい。ディスプレイコントローラ１０４は、例えば、シ
ーラスロジック社のＣＬ−ＧＤ７５４ｘシリーズのディ
スプレイコントローラのいずれかであればよい。このよ
うなコントローラの構成および動作は、ＣＬ−ＧＤ７５
４ｘアプリケーションブック（Rev 1.0、1994年11月22
日）およびＣＬ−ＧＤ７５４２ ＬＣＤ ＶＧＡコント
ローラ暫定版データブック（Rev 1.0.2、1994年6月）に
記載されている。これらの文献はいずれもカリフォルニ
ア州、フレモントのシーラスロジック社（Cirrus Logi
c, Inc.）から入手可能であり、本明細書においても参
考として援用される。ディスプレイコントローラ１０４
は、ＣＰＵ１０１からのデータ、インストラクションお
よび／またはアドレスを、コアロジック１０３を通して
ＣＰＵ１０１から受け取ることもできるし、ＣＰＵロー
カルバス１０２を介してＣＰＵ１０１から直接、受け取
ることもできる。データ、インストラクションおよびア
ドレスは、コアロジック１０３を通して、ディスプレイ
コントローラ１０４およびシステムメモリ１０５の間で
もやりとりされる。さらにアドレスおよびインストラク
ションは、例えばＰＣＩローカルバスでありうるローカ
ルバス１１６を介しても、コアロジック１０３およびデ
ィスプレイコントローラ１０４の間でやりとりされう
る。概略的にいうと、ディスプレイコントローラ１０４
は、スクリーンリフレッシュを制御し、例えばライン描
画、ポリゴン塗りつぶし、色空間変換、表示データ補
間、ズーミングおよびビデオストリーム化などの限られ
た数のグラフィック機能を実行し、電力管理といったそ
の他のシステム管理タスクの操作をおこなう。最も重要
なのは、ディスプレイコントローラ１０４は、スクリー
ンリフレッシュのあいだにフレームバッファ１０８から
ディスプレイユニット１０７への画素データのラスタを
制御し、表示データの更新をおこなう間にＣＰＵ１０１
およびフレームバッファ１０８をインタフェースするこ
とである。ビデオデータは、ディスプレイコントローラ
１０４に直接、入力されてもよい。
【００５０】ディジタル／アナログ変換器１０６は、デ
ィジタルデータをコントローラ１０４から受け取り、こ
れに応じてディスプレイ１０７を（使用する時にはそれ
を）ドライブするためにアナログデータを出力する。図
示されている実施の形態においては、ＤＡＣ１０６は、
ディスプレイコントローラ１０４とともに、好ましくは
ＲＡＭＤＡＣおよび位相同期ループ（PLL）を含む単一
のチップ上に一体化されている。システム１００の具体
的な実現方式によっては、ＤＡＣ１０６は、いくつか選
択肢を挙げれば、カラーパレット、ＹＵＶ／ＲＧＢフォ
ーマット変換回路、および／またはＸおよびＹズーミン
グ回路を備えていてもよい。ディスプレイ１０７は、例
えば、ＣＲＴユニット、液晶ディスプレイ、電界発光デ
ィスプレイ、プラズマディスプレイ、あるいは、イメー
ジを複数の画素としてスクリーン上に表示するその他の
タイプのディスプレイデバイスでありうる。なお、代わ
りに実施可能な形態では、「ディスプレイ」１０７は、
例えばレーザプリンタあるいはそれに類する文書表示／
印刷装置のような他のタイプの出力装置でもよい。
ィジタルデータをコントローラ１０４から受け取り、こ
れに応じてディスプレイ１０７を（使用する時にはそれ
を）ドライブするためにアナログデータを出力する。図
示されている実施の形態においては、ＤＡＣ１０６は、
ディスプレイコントローラ１０４とともに、好ましくは
ＲＡＭＤＡＣおよび位相同期ループ（PLL）を含む単一
のチップ上に一体化されている。システム１００の具体
的な実現方式によっては、ＤＡＣ１０６は、いくつか選
択肢を挙げれば、カラーパレット、ＹＵＶ／ＲＧＢフォ
ーマット変換回路、および／またはＸおよびＹズーミン
グ回路を備えていてもよい。ディスプレイ１０７は、例
えば、ＣＲＴユニット、液晶ディスプレイ、電界発光デ
ィスプレイ、プラズマディスプレイ、あるいは、イメー
ジを複数の画素としてスクリーン上に表示するその他の
タイプのディスプレイデバイスでありうる。なお、代わ
りに実施可能な形態では、「ディスプレイ」１０７は、
例えばレーザプリンタあるいはそれに類する文書表示／
印刷装置のような他のタイプの出力装置でもよい。
【００５１】システム１００におけるデータパスは、設
計次第で変わることがある。例えば、システム１００
は、「６４ビット」システムでもありうるし、「７２ビ
ット」システムでもありうる。ここでは、議論を目的と
して、６４ビットのシステムが採用される。その場合、
ＣＰＵバス１０２およびＰＣＩバス１１６のデータパス
を含む各データ接続部、コアロジック１０３を介してシ
ステムメモリ１０５およびディスプレイコントローラ１
０４にいたるデータパス、およびディスプレイコントロ
ーラ１０４とフレームバッファ１０８との間のデータ相
互接続部は、すべて６４ビット幅である。なお、アドレ
ス相互接続部は、メモリのサイズ、および、データバイ
トの選択をサポートする必要性や、誤り検出・訂正や、
仮想メモリ動作を含むさまざまな要因によって変わるこ
とがある。
計次第で変わることがある。例えば、システム１００
は、「６４ビット」システムでもありうるし、「７２ビ
ット」システムでもありうる。ここでは、議論を目的と
して、６４ビットのシステムが採用される。その場合、
ＣＰＵバス１０２およびＰＣＩバス１１６のデータパス
を含む各データ接続部、コアロジック１０３を介してシ
ステムメモリ１０５およびディスプレイコントローラ１
０４にいたるデータパス、およびディスプレイコントロ
ーラ１０４とフレームバッファ１０８との間のデータ相
互接続部は、すべて６４ビット幅である。なお、アドレ
ス相互接続部は、メモリのサイズ、および、データバイ
トの選択をサポートする必要性や、誤り検出・訂正や、
仮想メモリ動作を含むさまざまな要因によって変わるこ
とがある。
【００５２】図１Ｂは、本発明の原理が効果的に適用さ
れるシステム１００の代わりに実施可能なシステムアー
キテクチャである。この実施の形態では、メモリ１０５
は「統一された」メモリシステムである。なぜなら、シ
ステムメモリ１０９およびフレームバッファ１０８が、
単一の集積回路、または複数の集積回路から構成される
単一のバンク内に一括して配置されているからである。
このことは、フレームバッファがシステムメモリと別々
に離れた位置に設けられており、ディスプレイコントロ
ーラを通してシステムの残りの部分とインタフェースす
る各種システムとは対照的である。このような構成にお
いても、システムメモリ１０９は、ＣＰＵ１０１の制御
の下に必要に応じてデータ、アドレスおよびインストラ
クションを格納することによって、各種処理機能および
アプリケーションプログラムを実行する従来のシステム
メモリであるのが好ましい。従来のシステムと同様に、
フレームバッファ１０８は、ディスプレイユニット１０
７のスクリーン上に要求されたイメージを生成するのに
必要な画素データを格納する。
れるシステム１００の代わりに実施可能なシステムアー
キテクチャである。この実施の形態では、メモリ１０５
は「統一された」メモリシステムである。なぜなら、シ
ステムメモリ１０９およびフレームバッファ１０８が、
単一の集積回路、または複数の集積回路から構成される
単一のバンク内に一括して配置されているからである。
このことは、フレームバッファがシステムメモリと別々
に離れた位置に設けられており、ディスプレイコントロ
ーラを通してシステムの残りの部分とインタフェースす
る各種システムとは対照的である。このような構成にお
いても、システムメモリ１０９は、ＣＰＵ１０１の制御
の下に必要に応じてデータ、アドレスおよびインストラ
クションを格納することによって、各種処理機能および
アプリケーションプログラムを実行する従来のシステム
メモリであるのが好ましい。従来のシステムと同様に、
フレームバッファ１０８は、ディスプレイユニット１０
７のスクリーン上に要求されたイメージを生成するのに
必要な画素データを格納する。
【００５３】図２は、本発明の原理を実施するメモリサ
ブシステム（装置）２００を示す高レベル機能ブロック
図である。メモリ２００は、数多くのアプリケーション
のいずれにおいても使用可能である。メモリ２００は、
例えば、図１Ａに示されているシステム１００のシステ
ムメモリ１０５にも、図１Ｂのシステムに示されている
統一されたメモリ１０５にも用いることができる。好ま
しい実施の形態では、メモリサブシステム２００は、単
一の集積化された装置（チップ）として製造される。た
だし、本発明の原理は、単一のチップを用いたそのよう
な実施の形態には限定されない。
ブシステム（装置）２００を示す高レベル機能ブロック
図である。メモリ２００は、数多くのアプリケーション
のいずれにおいても使用可能である。メモリ２００は、
例えば、図１Ａに示されているシステム１００のシステ
ムメモリ１０５にも、図１Ｂのシステムに示されている
統一されたメモリ１０５にも用いることができる。好ま
しい実施の形態では、メモリサブシステム２００は、単
一の集積化された装置（チップ）として製造される。た
だし、本発明の原理は、単一のチップを用いたそのよう
な実施の形態には限定されない。
【００５４】好ましい実施の形態では、メモリサブシス
テム２００は、２つの内部メモリバンク２０１を備えて
いる。これらのバンクを、ここでは議論を目的として、
バンク０およびバンク１と称する。なお、マルチプルバ
ンク２０１の個数は、２よりも大きくてもよい。マルチ
プルバンクの役割については、多数の（分割された）デ
ータポートの説明に関連して後でさらに説明する。
テム２００は、２つの内部メモリバンク２０１を備えて
いる。これらのバンクを、ここでは議論を目的として、
バンク０およびバンク１と称する。なお、マルチプルバ
ンク２０１の個数は、２よりも大きくてもよい。マルチ
プルバンクの役割については、多数の（分割された）デ
ータポートの説明に関連して後でさらに説明する。
【００５５】図示されている実施の形態では、メモリバ
ンク２０１はそれぞれ、複数のダイナミックランダムア
クセスメモリ（ＤＲＡＭ）セルから構成される２つのサ
ブアレイ２０２ａおよび２０２ｂを備えている。これら
のサブアレイはそれぞれ、その全体がＭ本のロウ×Ｎ本
のカラムを成すように配置されている。それぞれのバン
ク２０１のサブアレイ２０２ａおよび２０２ｂは、カラ
ムデコーダ／センスアンプ回路２０３と関連づけられて
いる。メモリサブシステム２００のある実施の形態で
は、各バンク２０１のサブアレイ２０２ａおよび２０２
ｂは、開ビットライン構成により対応するセンスアンプ
に結合されている。この例では、サブアレイ２０２ａは
それぞれ、「真の」ハーフビットラインＢＬMを含んで
いる。これに伴って、サブアレイ２０２ｂは、対応する
バンク２０１用の相補ハーフビットライン／ ＢＬMを含
むことになる。別の実施の形態では、各サブアレイ２０
２のビットラインが折返しビットライン構成で配置さ
れ、ある与えられたビットラインＢＬMおよびそれを補
うビットライン／ ＢＬMが同一のサブアレイ２０２内に
配置されるようにしてもよい。
ンク２０１はそれぞれ、複数のダイナミックランダムア
クセスメモリ（ＤＲＡＭ）セルから構成される２つのサ
ブアレイ２０２ａおよび２０２ｂを備えている。これら
のサブアレイはそれぞれ、その全体がＭ本のロウ×Ｎ本
のカラムを成すように配置されている。それぞれのバン
ク２０１のサブアレイ２０２ａおよび２０２ｂは、カラ
ムデコーダ／センスアンプ回路２０３と関連づけられて
いる。メモリサブシステム２００のある実施の形態で
は、各バンク２０１のサブアレイ２０２ａおよび２０２
ｂは、開ビットライン構成により対応するセンスアンプ
に結合されている。この例では、サブアレイ２０２ａは
それぞれ、「真の」ハーフビットラインＢＬMを含んで
いる。これに伴って、サブアレイ２０２ｂは、対応する
バンク２０１用の相補ハーフビットライン／ ＢＬMを含
むことになる。別の実施の形態では、各サブアレイ２０
２のビットラインが折返しビットライン構成で配置さ
れ、ある与えられたビットラインＢＬMおよびそれを補
うビットライン／ ＢＬMが同一のサブアレイ２０２内に
配置されるようにしてもよい。
【００５６】それぞれのサブアレイ２０２の複数のセル
から構成される複数のロウに関連づけられている複数の
ワードラインが、ロウデコーダ回路２０５に結合されて
おり、この回路２０５により制御される。カラムアドレ
スは、回路ブロック２０３のカラムデコーダに供給さ
れ、ロウアドレスは、内部アドレスバス２０８を介して
ロウデコーダ回路２０５のブロックに供給される。カラ
ムアドレスおよびロウアドレスは、バス２０８を通し
て、専用の（マルチプレクスされていない）カラムアド
レスラインおよびロウアドレスライン上へと伝送するこ
ともできるし、マルチプレクス方式により複数のライン
から構成される単一のセットへと伝送することもでき
る。さらには、多数のバンク２０１のそれぞれについ
て、独立したアドレスバスを設けてもよい。
から構成される複数のロウに関連づけられている複数の
ワードラインが、ロウデコーダ回路２０５に結合されて
おり、この回路２０５により制御される。カラムアドレ
スは、回路ブロック２０３のカラムデコーダに供給さ
れ、ロウアドレスは、内部アドレスバス２０８を介して
ロウデコーダ回路２０５のブロックに供給される。カラ
ムアドレスおよびロウアドレスは、バス２０８を通し
て、専用の（マルチプレクスされていない）カラムアド
レスラインおよびロウアドレスライン上へと伝送するこ
ともできるし、マルチプレクス方式により複数のライン
から構成される単一のセットへと伝送することもでき
る。さらには、多数のバンク２０１のそれぞれについ
て、独立したアドレスバスを設けてもよい。
【００５７】データは、独立したデータライン（バス）
２０９ａを介して、バンク２０１ａの入力／出力および
制御回路２１０とカラムデコーダとの間でやりとりされ
る。同様に、データは、独立したデータライン（バス）
２０９ｂを介して、バンク２０１ｂの入力／出力および
制御回路２１０とカラムデコーダとの間でもやりとりさ
れる。データラインのセット２０９ａおよび２０９ｂを
それぞれ独立して設けることによって、バンク２０１ａ
および２０１ｂに独立して同時にアクセスすることが可
能になる。これにより、データは、単一の／ＲＡＳサイ
クル内に両方のバンクへと同時にライトすることも、単
一の／ＲＡＳサイクルの間に両方のバンクから同時にリ
ードすることも、また、単一の／ＲＡＳサイクル内に一
方のバンクからリードし、他方のバンクへとライトする
ことも可能になることは特筆すべきである。
２０９ａを介して、バンク２０１ａの入力／出力および
制御回路２１０とカラムデコーダとの間でやりとりされ
る。同様に、データは、独立したデータライン（バス）
２０９ｂを介して、バンク２０１ｂの入力／出力および
制御回路２１０とカラムデコーダとの間でもやりとりさ
れる。データラインのセット２０９ａおよび２０９ｂを
それぞれ独立して設けることによって、バンク２０１ａ
および２０１ｂに独立して同時にアクセスすることが可
能になる。これにより、データは、単一の／ＲＡＳサイ
クル内に両方のバンクへと同時にライトすることも、単
一の／ＲＡＳサイクルの間に両方のバンクから同時にリ
ードすることも、また、単一の／ＲＡＳサイクル内に一
方のバンクからリードし、他方のバンクへとライトする
ことも可能になることは特筆すべきである。
【００５８】データ、アドレスクロックおよび制御信号
は、入力／出力および制御回路２１０を介して、メモリ
サブシステム２００と、それに関連づけられた外部装置
との間でやりとりされる。システム１００では、これら
の信号は、コアロジック１０３から受け取られてもよ
い。回路２１０は、特に、メモリ２００のダイナミック
回路を駆動するのに必要なクロックを発生する従来のク
ロック発生回路を備えている。入力／出力回路２１０
は、さらに、従来のデータバッファおよびラッチ、アド
レスレベル変換器およびアドレスラッチ、ページモード
カラムインクリメント回路、ならびに電力分配制御回路
を備えている。
は、入力／出力および制御回路２１０を介して、メモリ
サブシステム２００と、それに関連づけられた外部装置
との間でやりとりされる。システム１００では、これら
の信号は、コアロジック１０３から受け取られてもよ
い。回路２１０は、特に、メモリ２００のダイナミック
回路を駆動するのに必要なクロックを発生する従来のク
ロック発生回路を備えている。入力／出力回路２１０
は、さらに、従来のデータバッファおよびラッチ、アド
レスレベル変換器およびアドレスラッチ、ページモード
カラムインクリメント回路、ならびに電力分配制御回路
を備えている。
【００５９】メモリサブシステム２００は、好ましく
は、マルチプレクスされたアドレスバス２０８と共に動
作するように設計される。図示されている実施の形態で
は、サブシステム２００は、ＡＤＤ０〜ＡＤＤ（Ｘ−
１）とラベルのつけられたＸビット幅のアドレスポート
を備えている。アドレスラインＸの本数は、装置の容
量、ワード幅、バンクセレクトビットの数といったファ
クタ次第で、それぞれの実施の形態によって変わってく
る。必要な場合には、バンクセレクトビットは、それぞ
れのロウアドレスの一部として供給されるものとする。
ただし、このことは常に要求されるわけではない。好ま
しい実施の形態では、アドレスポートに供給されたアド
レスは、両方のバンクが同時にアクセスされる例では、
両方のバンクにアクセスするのに用いられる。すべての
バンク２０１が常に同時にアクセスされる実施の形態で
は、単数または複数のバンクセレクトビットをなくして
もよい。あるいはマルチプルバンクシステムにおける各
バンクを独立してアドレシングすることができるよう
に、多数のアドレスポートを設けてもよい。
は、マルチプレクスされたアドレスバス２０８と共に動
作するように設計される。図示されている実施の形態で
は、サブシステム２００は、ＡＤＤ０〜ＡＤＤ（Ｘ−
１）とラベルのつけられたＸビット幅のアドレスポート
を備えている。アドレスラインＸの本数は、装置の容
量、ワード幅、バンクセレクトビットの数といったファ
クタ次第で、それぞれの実施の形態によって変わってく
る。必要な場合には、バンクセレクトビットは、それぞ
れのロウアドレスの一部として供給されるものとする。
ただし、このことは常に要求されるわけではない。好ま
しい実施の形態では、アドレスポートに供給されたアド
レスは、両方のバンクが同時にアクセスされる例では、
両方のバンクにアクセスするのに用いられる。すべての
バンク２０１が常に同時にアクセスされる実施の形態で
は、単数または複数のバンクセレクトビットをなくして
もよい。あるいはマルチプルバンクシステムにおける各
バンクを独立してアドレシングすることができるよう
に、多数のアドレスポートを設けてもよい。
【００６０】リードおよびライトは、アドレスのみなら
ず、Ｉ／Ｏおよび制御回路２１０に供給される従来のＤ
ＲＡＭ制御信号も用いて制御される。好ましい実施の形
態では、両方のバンクが、共通のロウアドレスストロー
ブ／ＲＡＳおよびカラムアドレスストローブ／ＣＡＳに
より制御される。あるいは、それぞれのバンクが、独立
したセットの／ＲＡＳ信号および／ＣＡＳ信号により制
御されるようにしてもよい。また、回路２１０は、もし
メモリ２００が同期ＤＲＡＭであるのなら、マスタクロ
ックおよび関連づけられたクロックイネーブル信号を含
む１つ以上のクロックを受け取ってもよい。好ましい実
施の形態では、バンク０に対するアクセスは、リード−
／ライトビットＲ−／Ｗ０により制御され、バンク１に
対するアクセスは、独立したリード−／ライトビットＲ
−／Ｗ１により制御される。
ず、Ｉ／Ｏおよび制御回路２１０に供給される従来のＤ
ＲＡＭ制御信号も用いて制御される。好ましい実施の形
態では、両方のバンクが、共通のロウアドレスストロー
ブ／ＲＡＳおよびカラムアドレスストローブ／ＣＡＳに
より制御される。あるいは、それぞれのバンクが、独立
したセットの／ＲＡＳ信号および／ＣＡＳ信号により制
御されるようにしてもよい。また、回路２１０は、もし
メモリ２００が同期ＤＲＡＭであるのなら、マスタクロ
ックおよび関連づけられたクロックイネーブル信号を含
む１つ以上のクロックを受け取ってもよい。好ましい実
施の形態では、バンク０に対するアクセスは、リード−
／ライトビットＲ−／Ｗ０により制御され、バンク１に
対するアクセスは、独立したリード−／ライトビットＲ
−／Ｗ１により制御される。
【００６１】ＤＲＡＭの構成および動作の基本的原理に
ついては、「わずか５ボルトの６４ｋ ＤＲＡＭ」（L.
S. White、N.H. Hong、D.J. RedwineおよびG.R. Mohan
Rao、International Solid State Circuit Conference
1980、Digest of Technical Papers、第230〜231頁）、
「１個の６４ｋダイナミックＲＡＭが１６ｋの部品を超
えるのにわずか５ボルトの供給を必要とする」（G.R. M
ohan RaoおよびJohn Hewkin、Electronics、1978年9月2
8日、第109〜116頁）、「試験用設計機能を有する１Ｍ
ｂのＤＲＡＭ」（J. Neal、B. Holland、S. Inoue、W.
K. Loh、H. McAdamsおよびK. Poteet、International S
olid State Circuit Conference 1986、Digest of Tech
nical Papers、第264〜265頁）、「内部電圧ビットライ
ンプリチャージが半分の４Ｍｂ ＤＲＡＭ」（Internati
onal Solid State Circuit Conference 1986、Digest o
f Technical Papers、第270〜271頁）、「同期ＤＲＡＭ
用フルビットプリフェッチアーキテクチャ」（T. Sunag
a、K. Hosokawa、Y. Nakamura、M. Ichinose、A. Moriw
aki、S. KakimiおよびN. Kato、IEEE Journal of Solid
State Circuits、第30巻、第9号、1995年9月、第994〜
1005頁）、および「ＡＳＩＣチップ用のＤＲＡＭマク
ロ」（IEEE Journal of Solid State Circuits、第30
巻、第9号、1995年9月、第1006〜1014頁）に記載されて
いる。本願も、これらの文献のすべてを参考として援用
している。
ついては、「わずか５ボルトの６４ｋ ＤＲＡＭ」（L.
S. White、N.H. Hong、D.J. RedwineおよびG.R. Mohan
Rao、International Solid State Circuit Conference
1980、Digest of Technical Papers、第230〜231頁）、
「１個の６４ｋダイナミックＲＡＭが１６ｋの部品を超
えるのにわずか５ボルトの供給を必要とする」（G.R. M
ohan RaoおよびJohn Hewkin、Electronics、1978年9月2
8日、第109〜116頁）、「試験用設計機能を有する１Ｍ
ｂのＤＲＡＭ」（J. Neal、B. Holland、S. Inoue、W.
K. Loh、H. McAdamsおよびK. Poteet、International S
olid State Circuit Conference 1986、Digest of Tech
nical Papers、第264〜265頁）、「内部電圧ビットライ
ンプリチャージが半分の４Ｍｂ ＤＲＡＭ」（Internati
onal Solid State Circuit Conference 1986、Digest o
f Technical Papers、第270〜271頁）、「同期ＤＲＡＭ
用フルビットプリフェッチアーキテクチャ」（T. Sunag
a、K. Hosokawa、Y. Nakamura、M. Ichinose、A. Moriw
aki、S. KakimiおよびN. Kato、IEEE Journal of Solid
State Circuits、第30巻、第9号、1995年9月、第994〜
1005頁）、および「ＡＳＩＣチップ用のＤＲＡＭマク
ロ」（IEEE Journal of Solid State Circuits、第30
巻、第9号、1995年9月、第1006〜1014頁）に記載されて
いる。本願も、これらの文献のすべてを参考として援用
している。
【００６２】本発明の原理によれば、データは、多数の
メモリバンク２０１のそれぞれへのアクセスを独立して
サポートするための多数のデータポートに分割されたデ
ータポートを通して、メモリ２００との間でやりとりさ
れる。２つのバンク２０１ａおよび２０１ｂが設けられ
ている図示されている実施の形態では、データポートは
２つに分割される。データ入力ＤＱＹ〜ＤＱ（Ｙ＋Ｊ）
（まとめてＤＡＴＡＰＯＲＴ ０とラベルがつけられて
いる）は、データライン２０９ａと共に、メモリバンク
２０１ａへのアクセスをサポートする。同様に、データ
入力ＤＱＺ〜ＤＱ（Ｚ＋Ｋ）（まとめてＤＡＴＡ ＰＯ
ＲＴ １とラベルがつけられている）は、データライン
２０９ｂと共に、メモリバンク２０１ｂへのアクセスを
サポートする。
メモリバンク２０１のそれぞれへのアクセスを独立して
サポートするための多数のデータポートに分割されたデ
ータポートを通して、メモリ２００との間でやりとりさ
れる。２つのバンク２０１ａおよび２０１ｂが設けられ
ている図示されている実施の形態では、データポートは
２つに分割される。データ入力ＤＱＹ〜ＤＱ（Ｙ＋Ｊ）
（まとめてＤＡＴＡＰＯＲＴ ０とラベルがつけられて
いる）は、データライン２０９ａと共に、メモリバンク
２０１ａへのアクセスをサポートする。同様に、データ
入力ＤＱＺ〜ＤＱ（Ｚ＋Ｋ）（まとめてＤＡＴＡ ＰＯ
ＲＴ １とラベルがつけられている）は、データライン
２０９ｂと共に、メモリバンク２０１ｂへのアクセスを
サポートする。
【００６３】ＤＡＴＡ ＰＯＲＴ ０およびＤＡＴＡ Ｐ
ＯＲＴ １の幅は、パッケージ上で利用可能なピンの本
数および／または装置の構成といったファクタ次第で、
実施の形態ごとに変わってくる。例えば、メモリ２００
は、×１６装置でも、×３２装置でも、×６４装置でも
よい。ここでは、議論を目的として、メモリ装置は×６
４装置であり、それぞれのデータポートは３２ビット幅
であるものとする。好ましくは、ＤＡＴＡ ＰＯＲＴ ０
の幅は、ＤＡＴＡ ＰＯＲＴ １の幅と等しいが、常にこ
のことが要求されるわけではない。
ＯＲＴ １の幅は、パッケージ上で利用可能なピンの本
数および／または装置の構成といったファクタ次第で、
実施の形態ごとに変わってくる。例えば、メモリ２００
は、×１６装置でも、×３２装置でも、×６４装置でも
よい。ここでは、議論を目的として、メモリ装置は×６
４装置であり、それぞれのデータポートは３２ビット幅
であるものとする。好ましくは、ＤＡＴＡ ＰＯＲＴ ０
の幅は、ＤＡＴＡ ＰＯＲＴ １の幅と等しいが、常にこ
のことが要求されるわけではない。
【００６４】本発明の原理に基づき、多数の（分割され
た）データポートと、多数のバンクとを用いることによ
って、従来の技術に対して実質的な利点が得られる。具
体的には、ＣＰＵおよび／またはコアロジックは、（例
えばメモリ２００のような）メモリにアクセスする時の
自由度を増すことができる。ある例では、３２ビット幅
のデータポート０およびデータポート１の両方を用い
て、それぞれバンク２０１ａおよび２０１ｂにおける、
これに対応してアドレシングされた３２ビット位置に３
２ビットワードを同時にライトことによって、６４ビッ
トライトをおこなうことができる。同様に、データポー
ト０およびデータポート１を介して、バンク０およびバ
ンク１の両方から同時に３２ビットリードをおこなうこ
ともできる。最も重要なことは、一方のバンク２０１か
らの３２ビットリードが、他方のバンクへの３２ビット
ライトがおこなわれている間でもおこなうことができる
ということである。
た）データポートと、多数のバンクとを用いることによ
って、従来の技術に対して実質的な利点が得られる。具
体的には、ＣＰＵおよび／またはコアロジックは、（例
えばメモリ２００のような）メモリにアクセスする時の
自由度を増すことができる。ある例では、３２ビット幅
のデータポート０およびデータポート１の両方を用い
て、それぞれバンク２０１ａおよび２０１ｂにおける、
これに対応してアドレシングされた３２ビット位置に３
２ビットワードを同時にライトことによって、６４ビッ
トライトをおこなうことができる。同様に、データポー
ト０およびデータポート１を介して、バンク０およびバ
ンク１の両方から同時に３２ビットリードをおこなうこ
ともできる。最も重要なことは、一方のバンク２０１か
らの３２ビットリードが、他方のバンクへの３２ビット
ライトがおこなわれている間でもおこなうことができる
ということである。
【００６５】図３は、メモリ２００の動作がおこなわれ
る／ＲＡＳサイクルの一例を概念的に説明するタイミン
グ図である。この例では、バンク０に対してリードがお
こなわれている間に、バンク１に対するライトがおこな
われる。ここでは、メモリ２００の同期がとられている
実施の形態であり、タイミングはマスタクロックＣＬＫ
およびアクティブクロックイネーブル信号（不図示）に
より制御されるものとする。同期のとられない実施の形
態も、図３に示されているその他の信号については、同
様に動作する。ここでは、例示を目的として、１回のラ
ンダムアクセスと２回のページアクセスが図示されてい
るが、アクセスの回数は、実際の実現方法によって変わ
ってくる。なお、／ＣＡＳサイクルの動作および／また
はページモードのアクセスの間のカラムアドレスインク
リメントは、外部からおこなっても、内部でおこなって
もよい。好ましい実施の形態では、バンクは、両方とも
ランダムアクセスモードであるか、または両方とも同時
にページモードである。
る／ＲＡＳサイクルの一例を概念的に説明するタイミン
グ図である。この例では、バンク０に対してリードがお
こなわれている間に、バンク１に対するライトがおこな
われる。ここでは、メモリ２００の同期がとられている
実施の形態であり、タイミングはマスタクロックＣＬＫ
およびアクティブクロックイネーブル信号（不図示）に
より制御されるものとする。同期のとられない実施の形
態も、図３に示されているその他の信号については、同
様に動作する。ここでは、例示を目的として、１回のラ
ンダムアクセスと２回のページアクセスが図示されてい
るが、アクセスの回数は、実際の実現方法によって変わ
ってくる。なお、／ＣＡＳサイクルの動作および／また
はページモードのアクセスの間のカラムアドレスインク
リメントは、外部からおこなっても、内部でおこなって
もよい。好ましい実施の形態では、バンクは、両方とも
ランダムアクセスモードであるか、または両方とも同時
にページモードである。
【００６６】ＲＡＳがハイである期間のあいだは、この
技術ではよく知られているように、メモリ２００はプリ
チャージ状態である。概略的にいうと、プリチャージの
あいだ、（好ましくはメモリ装置２００を構成する）ダ
イナミック回路のそれぞれのノードは選択された電圧に
引き上げられる。また、最も重要なことは、センスアン
プが等化されることである。
技術ではよく知られているように、メモリ２００はプリ
チャージ状態である。概略的にいうと、プリチャージの
あいだ、（好ましくはメモリ装置２００を構成する）ダ
イナミック回路のそれぞれのノードは選択された電圧に
引き上げられる。また、最も重要なことは、センスアン
プが等化されることである。
【００６７】図３において、バンク０のリード−ライト
制御ビットであるＲ−／Ｗ０がハイに設定されることに
よって、バンク０のリードを実行しており、バンク１の
リード−ライト制御ビットであるＲ−／Ｗ１がローに設
定されることによって、バンク１のライトを実行してい
る。
制御ビットであるＲ−／Ｗ０がハイに設定されることに
よって、バンク０のリードを実行しており、バンク１の
リード−ライト制御ビットであるＲ−／Ｗ１がローに設
定されることによって、バンク１のライトを実行してい
る。
【００６８】／ＲＡＳの立下がりエッジと同期して、ロ
ウアドレスがアドレスポートに供給され、ラッチされ、
その後、両バンクのロウデコーダ２０５に供給されるこ
とによって、それぞれのバンクにおいて対応するロウを
選択する。また、／ＲＡＳの論理ハイから論理ローへの
遷移と同期して、メモリ２００はアクティブサイクルに
入る。中でも、センスアンプは、この時点でデータの転
送の準備を終了しており、電力を節約するために非アク
ティブ（プリチャージ）サイクルのあいだはシャットダ
ウンされていたすべてのダイナミック回路が、再びアク
ティベートされる。セットアップのための短い遅延の
後、少なくとも第１のカラムアドレスが入力され、／Ｃ
ＡＳの立下がりエッジと同期してラッチされる。
ウアドレスがアドレスポートに供給され、ラッチされ、
その後、両バンクのロウデコーダ２０５に供給されるこ
とによって、それぞれのバンクにおいて対応するロウを
選択する。また、／ＲＡＳの論理ハイから論理ローへの
遷移と同期して、メモリ２００はアクティブサイクルに
入る。中でも、センスアンプは、この時点でデータの転
送の準備を終了しており、電力を節約するために非アク
ティブ（プリチャージ）サイクルのあいだはシャットダ
ウンされていたすべてのダイナミック回路が、再びアク
ティベートされる。セットアップのための短い遅延の
後、少なくとも第１のカラムアドレスが入力され、／Ｃ
ＡＳの立下がりエッジと同期してラッチされる。
【００６９】いったんロウおよびカラムアドレスが入力
され、デコードされると、所望のアクセスである、バン
ク０のリードは、データポート０（ピンＤＱ Ｙ：Ｙ＋
Ｊ）を通して今や実行可能であり、バンク１のライト
は、データポート１（ピンＤＱＺ：Ｚ＋Ｋ）を通して今
や実行可能である。この実施の形態では、データＩ／Ｏ
の全幅が６４ビットであるので、ピンＤＱ ０：３１か
ら構成されるデータポート０を通して３２ビットがリー
ドされ、ピンＤＱ ３２：６３から構成されるデータポ
ート１を通して３２ビットがライトされる。
され、デコードされると、所望のアクセスである、バン
ク０のリードは、データポート０（ピンＤＱ Ｙ：Ｙ＋
Ｊ）を通して今や実行可能であり、バンク１のライト
は、データポート１（ピンＤＱＺ：Ｚ＋Ｋ）を通して今
や実行可能である。この実施の形態では、データＩ／Ｏ
の全幅が６４ビットであるので、ピンＤＱ ０：３１か
ら構成されるデータポート０を通して３２ビットがリー
ドされ、ピンＤＱ ３２：６３から構成されるデータポ
ート１を通して３２ビットがライトされる。
【００７０】なお、／ＲＡＳを、リード−ライト制御信
号Ｒ−／Ｗ０およびＲ−／Ｗ１と組み合わせて供給し、
デコードすることによって、ある与えられたバンクに対
しておこなわれているアクセスのタイプを選択できるこ
とには留意されたい。例えば、もしプリチャージ状態に
あるアドレスポートにアドレスが供給され、そのプリチ
ャージのあいだ対応するリード−ライト信号Ｒ−／Ｗが
ローであるのなら、ライト動作は、アクティブサイクル
にあるバンクに対しておこなわれる。同様に、もしプリ
チャージのあいだにアドレスが供給され、そのプリチャ
ージのあいだ対応するリード−ライト信号がハイである
のなら、リード動作は、アクティブサイクルにあるバン
クに対しておこなわれる。本発明のこの特徴について、
図４および図５に示す実施の形態を参照しながらさらに
説明する。
号Ｒ−／Ｗ０およびＲ−／Ｗ１と組み合わせて供給し、
デコードすることによって、ある与えられたバンクに対
しておこなわれているアクセスのタイプを選択できるこ
とには留意されたい。例えば、もしプリチャージ状態に
あるアドレスポートにアドレスが供給され、そのプリチ
ャージのあいだ対応するリード−ライト信号Ｒ−／Ｗが
ローであるのなら、ライト動作は、アクティブサイクル
にあるバンクに対しておこなわれる。同様に、もしプリ
チャージのあいだにアドレスが供給され、そのプリチャ
ージのあいだ対応するリード−ライト信号がハイである
のなら、リード動作は、アクティブサイクルにあるバン
クに対しておこなわれる。本発明のこの特徴について、
図４および図５に示す実施の形態を参照しながらさらに
説明する。
【００７１】多数の（分割された）データポートを通し
て多数のバンクに独立してアクセスする能力は、従来の
技術に対して実質的な利点を有している。中でも、ＣＰ
Ｕおよび／またはコアロジックは、より広い帯域幅が要
求される場合には、フルの（つまり、データＩ／Ｏの全
体と同じ幅の）データワードにアクセス可能でありなが
ら、より狭い幅のデータワードをも直接、対象とするこ
とができることは特筆すべきである。より狭い幅のワー
ドを対象とするときには、多数のバンクに対して同時に
リードおよびライトする能力は、特に高性能・高速処理
システムでは、その動作効率を高めることを可能にし、
クロックサイクル節約の一助になる。
て多数のバンクに独立してアクセスする能力は、従来の
技術に対して実質的な利点を有している。中でも、ＣＰ
Ｕおよび／またはコアロジックは、より広い帯域幅が要
求される場合には、フルの（つまり、データＩ／Ｏの全
体と同じ幅の）データワードにアクセス可能でありなが
ら、より狭い幅のデータワードをも直接、対象とするこ
とができることは特筆すべきである。より狭い幅のワー
ドを対象とするときには、多数のバンクに対して同時に
リードおよびライトする能力は、特に高性能・高速処理
システムでは、その動作効率を高めることを可能にし、
クロックサイクル節約の一助になる。
【００７２】本発明によるマルチバンク・マルチポート
メモリは、マルチ処理システムおよびサーバにおいても
有効に活用することができる。このようなアプリケーシ
ョンでは、ある与えられた外部装置またはシステムとの
データのやりとりに一方のデータポートを用いながら、
第２の装置またはシステムとのリードまたはライトに第
２のポートを同時に用いることができる。
メモリは、マルチ処理システムおよびサーバにおいても
有効に活用することができる。このようなアプリケーシ
ョンでは、ある与えられた外部装置またはシステムとの
データのやりとりに一方のデータポートを用いながら、
第２の装置またはシステムとのリードまたはライトに第
２のポートを同時に用いることができる。
【００７３】図１Ａに図示されているシステム１００の
実施の形態では、本発明の原理を実施するメモリは、シ
ステムメモリ１０５を構成するのにも、フレームバッフ
ァ１０８を構成するのにも用いることができる。例え
ば、フレームバッファ１０８に用いたとき、一方のバン
クおよびそれに対応するデータポートをスクリーンリフ
レッシュのサポートに用いながら、他方のバンクおよび
それに対応するデータポートをコアロジック１０３から
の更新データの受け取りに用いることができる。更新が
完了すると、これらのバンクおよびそれぞれのデータポ
ートは役割を互いに取り替えることができる。
実施の形態では、本発明の原理を実施するメモリは、シ
ステムメモリ１０５を構成するのにも、フレームバッフ
ァ１０８を構成するのにも用いることができる。例え
ば、フレームバッファ１０８に用いたとき、一方のバン
クおよびそれに対応するデータポートをスクリーンリフ
レッシュのサポートに用いながら、他方のバンクおよび
それに対応するデータポートをコアロジック１０３から
の更新データの受け取りに用いることができる。更新が
完了すると、これらのバンクおよびそれぞれのデータポ
ートは役割を互いに取り替えることができる。
【００７４】また、他の実施の形態では、あるバンクお
よびあるポートをフレームバッファとして用いながら、
別のバンクをテクスチュアメモリとして用いることがで
きる。このような構成は、３次元レンダリングおよびそ
の他の最新型ディスプレイシステムには特に有効であ
る。また、メモリ２００のようなマルチバンク・マルチ
データポートメモリは、例えば図１Ｂに図示されている
システム１００の実施の形態のような統一されたメモリ
を用いるシステムにおいても有効に用いることができ
る。この場合、１つ以上の装置のあるデータポート／バ
ンクがスクリーンリフレッシュに用いられ、他方のデー
タポートは、ＣＰＵによる表示データ更新に用いられ
る。いったんデータ更新が完了すると、これらのバンク
およびポートは、再びその役割を相互に入れ替える。あ
る与えられた装置の両ポートを通した同時リードおよび
ライトは、例えば従来のシステムメモリ動作のあいだで
もおこなうことができる。
よびあるポートをフレームバッファとして用いながら、
別のバンクをテクスチュアメモリとして用いることがで
きる。このような構成は、３次元レンダリングおよびそ
の他の最新型ディスプレイシステムには特に有効であ
る。また、メモリ２００のようなマルチバンク・マルチ
データポートメモリは、例えば図１Ｂに図示されている
システム１００の実施の形態のような統一されたメモリ
を用いるシステムにおいても有効に用いることができ
る。この場合、１つ以上の装置のあるデータポート／バ
ンクがスクリーンリフレッシュに用いられ、他方のデー
タポートは、ＣＰＵによる表示データ更新に用いられ
る。いったんデータ更新が完了すると、これらのバンク
およびポートは、再びその役割を相互に入れ替える。あ
る与えられた装置の両ポートを通した同時リードおよび
ライトは、例えば従来のシステムメモリ動作のあいだで
もおこなうことができる。
【００７５】図４は、ピンカウント（マルチプレクスさ
れたアドレス／データポート）が少なくなったメモリシ
ステム４００における、本発明の原理に基づくある実施
可能な形態を示している。ピンカウントの少なくなった
メモリ装置については、特許許可され、同一の譲受人に
譲渡されている、「ピンカウントが小さく、幅の広いメ
モリ装置ならびに同メモリ装置を用いたシステムおよび
方法」と題された米国特許出願第08/521,867号（代理人
番号第2836-P036US号、1995年8月31日出願）に完全に記
載されている。この特許出願については、特許証発行料
金が支払われており、また、本願でも参考として援用し
ている。特にピンカウントの小さいＤＲＡＭに適用する
場合の、この実施の形態の原理について以下に説明す
る。
れたアドレス／データポート）が少なくなったメモリシ
ステム４００における、本発明の原理に基づくある実施
可能な形態を示している。ピンカウントの少なくなった
メモリ装置については、特許許可され、同一の譲受人に
譲渡されている、「ピンカウントが小さく、幅の広いメ
モリ装置ならびに同メモリ装置を用いたシステムおよび
方法」と題された米国特許出願第08/521,867号（代理人
番号第2836-P036US号、1995年8月31日出願）に完全に記
載されている。この特許出願については、特許証発行料
金が支払われており、また、本願でも参考として援用し
ている。特にピンカウントの小さいＤＲＡＭに適用する
場合の、この実施の形態の原理について以下に説明す
る。
【００７６】図示されている実施の形態では、メモリ４
００は、図２の実施の形態の場合と同様に、少なくとも
２つのバンク２０１に基づいている。代わりに実施可能
な形態では、２つよりも多くのバンクを用いてもよい。
これらのバンクそれぞれの好ましい構成および動作は、
図２について既に説明した構成および動作と本質的には
同じであるので、説明を簡単かつ明瞭にするために、そ
の説明はここでは繰り返さない。
００は、図２の実施の形態の場合と同様に、少なくとも
２つのバンク２０１に基づいている。代わりに実施可能
な形態では、２つよりも多くのバンクを用いてもよい。
これらのバンクそれぞれの好ましい構成および動作は、
図２について既に説明した構成および動作と本質的には
同じであるので、説明を簡単かつ明瞭にするために、そ
の説明はここでは繰り返さない。
【００７７】図４のピンカウントの小さい実施の形態で
は、メモリ４００は、アドレス受け取り専用である、あ
る選択された数のＩ／Ｏピン４２０と、アドレスの入力
またはデータの入力／出力のためにマルチプレクスされ
た、第２の選択された数のピン４３０と、データの入力
／出力専用である、第３の選択された数のピン４４０と
を備えている。データおよびアドレスの入力／出力処理
について、以下にさらに説明する。しかし、この時点で
は、アドレスおよびデータは、例えばシステム１００の
コアロジック１０３のようなコア（グルー）ロジックの
制御の下に、マルチプレクスされたピン４３０に選択的
に供給されているにすぎないことには注意が必要であ
る。一般に、従来のコアロジックチップは、アドレスお
よびデータバスをブリッジし、例えばマルチプレクスさ
れたピン４３０のような、システムにおけるある与えら
れたポートを、ＣＰＵローカルバス１０２またはＰＣＩ
バス１１６のいずれかのアドレスパスまたはデータパス
のいずれかへと切り替える。なお、この「フレームバッ
ファ」は、グラフィックスコントローラに埋め込まれた
メモリコントローラがこのような切替えをおこなうのに
適した設計であるとすれば、このアドレス／データマル
チプレクシングスキームを用いることもできる。
は、メモリ４００は、アドレス受け取り専用である、あ
る選択された数のＩ／Ｏピン４２０と、アドレスの入力
またはデータの入力／出力のためにマルチプレクスされ
た、第２の選択された数のピン４３０と、データの入力
／出力専用である、第３の選択された数のピン４４０と
を備えている。データおよびアドレスの入力／出力処理
について、以下にさらに説明する。しかし、この時点で
は、アドレスおよびデータは、例えばシステム１００の
コアロジック１０３のようなコア（グルー）ロジックの
制御の下に、マルチプレクスされたピン４３０に選択的
に供給されているにすぎないことには注意が必要であ
る。一般に、従来のコアロジックチップは、アドレスお
よびデータバスをブリッジし、例えばマルチプレクスさ
れたピン４３０のような、システムにおけるある与えら
れたポートを、ＣＰＵローカルバス１０２またはＰＣＩ
バス１１６のいずれかのアドレスパスまたはデータパス
のいずれかへと切り替える。なお、この「フレームバッ
ファ」は、グラフィックスコントローラに埋め込まれた
メモリコントローラがこのような切替えをおこなうのに
適した設計であるとすれば、このアドレス／データマル
チプレクシングスキームを用いることもできる。
【００７８】図示されている実施の形態では、これらの
アドレスピンのうちのいくつかだけがマルチプレクスさ
れ、他のいくつかは専用にされているが、代わりに実施
可能な形態では、アドレスを受け取るすべてのピンを、
データの受け取りにも用いることができるようにマルチ
プレクスしてもよい。同じことは、データ受け取り専用
ピンについてもいえる。つまり、代わりに実施可能な形
態では、データをやりとりするためのすべてのピンを、
アドレスの受け取りにも用いることができるようにマル
チプレクスしてもよい。好ましい実施の形態では、その
他の機能に利用可能とするために、いくつかのアドレス
ピンを専用とする。例えば、上位アドレスビットを受け
取るためのピンは、マルチプレクスされずに、バンクま
たはバイト選択動作に用いられるようにしてもよい。
アドレスピンのうちのいくつかだけがマルチプレクスさ
れ、他のいくつかは専用にされているが、代わりに実施
可能な形態では、アドレスを受け取るすべてのピンを、
データの受け取りにも用いることができるようにマルチ
プレクスしてもよい。同じことは、データ受け取り専用
ピンについてもいえる。つまり、代わりに実施可能な形
態では、データをやりとりするためのすべてのピンを、
アドレスの受け取りにも用いることができるようにマル
チプレクスしてもよい。好ましい実施の形態では、その
他の機能に利用可能とするために、いくつかのアドレス
ピンを専用とする。例えば、上位アドレスビットを受け
取るためのピンは、マルチプレクスされずに、バンクま
たはバイト選択動作に用いられるようにしてもよい。
【００７９】Ｉ／Ｏピン４２０、４３０および４４０
は、入力バッファ／アンプ４０５に結合されている。専
用アドレスピン４２０において受け取られたアドレス
は、アドレスラッチ４０７に直接、結合される。マルチ
プレクスされたピン４３０において受け取られたアドレ
スは、マルチプレクサ４０６を介して選択的にアドレス
ラッチ４０７に渡される。
は、入力バッファ／アンプ４０５に結合されている。専
用アドレスピン４２０において受け取られたアドレス
は、アドレスラッチ４０７に直接、結合される。マルチ
プレクスされたピン４３０において受け取られたアドレ
スは、マルチプレクサ４０６を介して選択的にアドレス
ラッチ４０７に渡される。
【００８０】ある実施の形態では、ピン４２０および４
３０に供給されたロウおよびカラムアドレスは、従来の
マルチプレクスされたアドレスバスからワードシリアル
に受け取られうる（つまり、ロウアドレスビットをある
ワードとして受け取った後、カラムアドレスビットを別
のビットとして受け取る）。この場合、アドレスラッチ
４０７は、最初に受け取られたロウアドレスをロウデコ
ーダ２０５へとパイプラインした後、引き続いて受け取
られたカラムアドレスをカラムデコーダ２０３へとパイ
プラインする、従来の３フェーズ型アドレスラッチシス
テムであればよい。あるいは、少なくともランダムアク
セス用のロウおよびカラムアドレスビットが同時に供給
され、ラッチされる、マルチプレクスされていないアド
レシングシステムを用いることもできる。
３０に供給されたロウおよびカラムアドレスは、従来の
マルチプレクスされたアドレスバスからワードシリアル
に受け取られうる（つまり、ロウアドレスビットをある
ワードとして受け取った後、カラムアドレスビットを別
のビットとして受け取る）。この場合、アドレスラッチ
４０７は、最初に受け取られたロウアドレスをロウデコ
ーダ２０５へとパイプラインした後、引き続いて受け取
られたカラムアドレスをカラムデコーダ２０３へとパイ
プラインする、従来の３フェーズ型アドレスラッチシス
テムであればよい。あるいは、少なくともランダムアク
セス用のロウおよびカラムアドレスビットが同時に供給
され、ラッチされる、マルチプレクスされていないアド
レシングシステムを用いることもできる。
【００８１】上述したように、本発明の原理によれば、
データを受け取るマルチプレクスされたピンおよび専用
ピンは、２つのグループすなわち２つのデータポートに
分割され、これらのグループの一方がバンク０へのアク
セスをサポートし、他方がバンク１へのアクセスをサポ
ートする。バンク０および１に対するリードおよびライ
トは、ここでも独立したリード−ライト制御信号Ｒ−／
Ｗ０およびＲ−／Ｗ１によりそれぞれ制御される。ポー
ト間のピンの割り振り（マルチプレクスされたピンおよ
びマルチプレクスされていないピンの割り当てを含む）
は、（おこなわれる場合には）選択に委ねられる事項で
ある。好ましくは、２つのバンクを用いる実施の形態の
場合、これらのピンは均等に分割される。
データを受け取るマルチプレクスされたピンおよび専用
ピンは、２つのグループすなわち２つのデータポートに
分割され、これらのグループの一方がバンク０へのアク
セスをサポートし、他方がバンク１へのアクセスをサポ
ートする。バンク０および１に対するリードおよびライ
トは、ここでも独立したリード−ライト制御信号Ｒ−／
Ｗ０およびＲ−／Ｗ１によりそれぞれ制御される。ポー
ト間のピンの割り振り（マルチプレクスされたピンおよ
びマルチプレクスされていないピンの割り当てを含む）
は、（おこなわれる場合には）選択に委ねられる事項で
ある。好ましくは、２つのバンクを用いる実施の形態の
場合、これらのピンは均等に分割される。
【００８２】２つの独立したバンクを用いる図示されて
いる実施の形態では、リード−ライト制御信号はそれぞ
れ、独立したリード−ライトパスを制御する。図２の実
施の形態の場合と同様に、データＩ／Ｏの全幅を用いて
両方のバンクへの同時リードおよびライトがおこなわれ
うる。このように分割されたデータポートと、それに対
応する独立したデータパスとによって、これらのバンク
の一方へとライトをおこなうのと同時に、他方に対する
リードをおこなうことができる。
いる実施の形態では、リード−ライト制御信号はそれぞ
れ、独立したリード−ライトパスを制御する。図２の実
施の形態の場合と同様に、データＩ／Ｏの全幅を用いて
両方のバンクへの同時リードおよびライトがおこなわれ
うる。このように分割されたデータポートと、それに対
応する独立したデータパスとによって、これらのバンク
の一方へとライトをおこなうのと同時に、他方に対する
リードをおこなうことができる。
【００８３】これらのデータポートの一方または両方を
通したライトのあいだ、対応する割り当てられ、マルチ
プレクスされたピン４３０および／または専用データピ
ン４４０において受け取られたデータは、マルチプレク
サ４０６によりデータラッチ４０８へと切り替えられ
る。データラッチ４０８は、インタフェース４０９ａお
よび４０９ｂをそれぞれ介して入力されたリード−ライ
ト信号Ｒ−／Ｗ０およびＲ−／Ｗ１の状態に応じて、書
き込まれているデータを、所望のバンク２０１ａまたは
２０１ｂ（図２）のカラムデコーダへと転送する。選択
されたバンク２１０へのライトのために、対応するリー
ド−ライト信号Ｒ−／Ｗ０およびＲ−／Ｗ１がローに設
定される。インタフェース４０９は、例えば、ＴＴＬ、
ＣＭＯＳあるいはその他のＩ／Ｏ標準インタフェース回
路であればよい。
通したライトのあいだ、対応する割り当てられ、マルチ
プレクスされたピン４３０および／または専用データピ
ン４４０において受け取られたデータは、マルチプレク
サ４０６によりデータラッチ４０８へと切り替えられ
る。データラッチ４０８は、インタフェース４０９ａお
よび４０９ｂをそれぞれ介して入力されたリード−ライ
ト信号Ｒ−／Ｗ０およびＲ−／Ｗ１の状態に応じて、書
き込まれているデータを、所望のバンク２０１ａまたは
２０１ｂ（図２）のカラムデコーダへと転送する。選択
されたバンク２１０へのライトのために、対応するリー
ド−ライト信号Ｒ−／Ｗ０およびＲ−／Ｗ１がローに設
定される。インタフェース４０９は、例えば、ＴＴＬ、
ＣＭＯＳあるいはその他のＩ／Ｏ標準インタフェース回
路であればよい。
【００８４】データリードのあいだ、リードの対象であ
るバンク２０１ａおよび／または２０１ｂ（図２）のセ
ンスアンプ／カラムデコーダ回路から出力されたデータ
は、まずリードアンプ４１０に渡された後、出力ラッチ
４１１に渡される。出力ラッチ４１１から出力されたデ
ータは、次に、出力アンプ／バッファ４１２を通って、
リードの対象である少なくとも１つのバンクに割り当て
られたマルチプレクスされたピン４２０および／または
データピン４４０に与えられる。好ましくは、出力デー
タは、入力バッファ／アンプ４０５をバイパスする。出
力バッファ／アンプ４１２もまた、好ましくは、リード
−ライト制御信号Ｒ−／Ｗ０およびＲ−／Ｗ１により制
御される。ここで、対応するリード−ライト制御信号が
ハイに設定されることによって、選択されたバンクへの
リードを実行する。
るバンク２０１ａおよび／または２０１ｂ（図２）のセ
ンスアンプ／カラムデコーダ回路から出力されたデータ
は、まずリードアンプ４１０に渡された後、出力ラッチ
４１１に渡される。出力ラッチ４１１から出力されたデ
ータは、次に、出力アンプ／バッファ４１２を通って、
リードの対象である少なくとも１つのバンクに割り当て
られたマルチプレクスされたピン４２０および／または
データピン４４０に与えられる。好ましくは、出力デー
タは、入力バッファ／アンプ４０５をバイパスする。出
力バッファ／アンプ４１２もまた、好ましくは、リード
−ライト制御信号Ｒ−／Ｗ０およびＲ−／Ｗ１により制
御される。ここで、対応するリード−ライト制御信号が
ハイに設定されることによって、選択されたバンクへの
リードを実行する。
【００８５】図５は、本発明の原理に基づくメモリ４０
０の好ましい動作を説明するタイミング図である。ここ
では、議論を目的として、バンク０へのライトがおこな
われ、バンク１からのリードがおこなわれているものと
する。また、参考のために、１回のランダムアクセス
と、一回のページアクセスが図示されている。図示され
ているように、アドレスは、／ＲＡＳが、アドレス専用
ピン４２０およびマルチプレクスされたアドレス／デー
タピン４３０の両方で非アクティブ（ハイ）である期間
のあいだに受け取られる。したがって、／ＲＡＳがハイ
であるあいだに、ＭＵＸ ４０６は、マルチプレクスさ
れたピン４３０をアドレスラッチ４０７へと結合するよ
うに切り替わる。好ましい実施の形態では、ロウアドレ
スビットがまず受け取られ、アドレスラッチ４０７に渡
されて、ロウデコーダ２０５へとパイプラインする。ド
ントケア期間の後、ピン４３０および４４０に供給され
たカラムアドレスビットは、受け取られた後、アドレス
ラッチ４０７を介してカラムデコーダ２０３へとパイプ
ラインされる。マルチプレクスされていないアドレシン
グシステムでは、ロウおよびカラムビットは、一度に受
け取られる。
０の好ましい動作を説明するタイミング図である。ここ
では、議論を目的として、バンク０へのライトがおこな
われ、バンク１からのリードがおこなわれているものと
する。また、参考のために、１回のランダムアクセス
と、一回のページアクセスが図示されている。図示され
ているように、アドレスは、／ＲＡＳが、アドレス専用
ピン４２０およびマルチプレクスされたアドレス／デー
タピン４３０の両方で非アクティブ（ハイ）である期間
のあいだに受け取られる。したがって、／ＲＡＳがハイ
であるあいだに、ＭＵＸ ４０６は、マルチプレクスさ
れたピン４３０をアドレスラッチ４０７へと結合するよ
うに切り替わる。好ましい実施の形態では、ロウアドレ
スビットがまず受け取られ、アドレスラッチ４０７に渡
されて、ロウデコーダ２０５へとパイプラインする。ド
ントケア期間の後、ピン４３０および４４０に供給され
たカラムアドレスビットは、受け取られた後、アドレス
ラッチ４０７を介してカラムデコーダ２０３へとパイプ
ラインされる。マルチプレクスされていないアドレシン
グシステムでは、ロウおよびカラムビットは、一度に受
け取られる。
【００８６】上述したように、プリチャージのあいだ、
またはプリチャージの後のリード−ライト信号Ｒ−／Ｗ
０およびＲ−／Ｗ１の設定レベルは、アクティブサイク
ルにおいておこなうべき動作を決定できるように効果的
にデコードされうる。
またはプリチャージの後のリード−ライト信号Ｒ−／Ｗ
０およびＲ−／Ｗ１の設定レベルは、アクティブサイク
ルにおいておこなうべき動作を決定できるように効果的
にデコードされうる。
【００８７】／ＲＡＳの立下がりエッジと同期して、メ
モリ２００はアクティブサイクルに入る。バンク０への
ライトをおこなうために、マルチプレクサ４０６は、バ
ンク０に割り当てられている、マルチプレクスされた入
力ピン４３０および／またはデータ専用ピン４４０にお
いて受け取られたデータが、データラッチ４０８に結合
され、リード／ライトビットＲ−／Ｗ０により制御され
るバンク０のカラムデコーダへと供給されるように、切
り替わる。リードのあいだバンク０へと割り当てられた
ピンを駆動するブロック４１２の出力アンプ−バッファ
は、トライステート（高インピーダンス）状態にある。
モリ２００はアクティブサイクルに入る。バンク０への
ライトをおこなうために、マルチプレクサ４０６は、バ
ンク０に割り当てられている、マルチプレクスされた入
力ピン４３０および／またはデータ専用ピン４４０にお
いて受け取られたデータが、データラッチ４０８に結合
され、リード／ライトビットＲ−／Ｗ０により制御され
るバンク０のカラムデコーダへと供給されるように、切
り替わる。リードのあいだバンク０へと割り当てられた
ピンを駆動するブロック４１２の出力アンプ−バッファ
は、トライステート（高インピーダンス）状態にある。
【００８８】データは、そのバンクのセンスアンプおよ
びカラムデコーダ（図２）、リードアンプ４１０、出力
ラッチ４１１およびバンク１に割り当てられたピンを駆
動する出力アンプ−バッファ４１２を含むパスを通して
バンク１からリードされる。
びカラムデコーダ（図２）、リードアンプ４１０、出力
ラッチ４１１およびバンク１に割り当てられたピンを駆
動する出力アンプ−バッファ４１２を含むパスを通して
バンク１からリードされる。
【００８９】図示されている実施の形態では、／ＣＡＳ
は、バンク０およびバンク１のカラムデコーダのアクテ
ィベート／ディアクティベートを制御する。よって、対
応するセルアレイとのデータのやりとりの最終的タイミ
ングをも制御する。好ましい実施の形態では、ロウおよ
びカラムアドレスの入力は、マルチプレクスされたバス
からの場合でも、カラムアドレスストローブ（／ＣＡ
Ｓ）から独立しておこなわれる。代わりに実施可能な形
態では、／ＣＡＳは、それぞれの非アクティベートサイ
クルのあいだにアドレスピン４２０およびマルチプレク
スされたピン４３０上に現れるカラムアドレスのタイミ
ングおよびアドレスラッチ４０７へのラッチを制御する
ために用いられうる。
は、バンク０およびバンク１のカラムデコーダのアクテ
ィベート／ディアクティベートを制御する。よって、対
応するセルアレイとのデータのやりとりの最終的タイミ
ングをも制御する。好ましい実施の形態では、ロウおよ
びカラムアドレスの入力は、マルチプレクスされたバス
からの場合でも、カラムアドレスストローブ（／ＣＡ
Ｓ）から独立しておこなわれる。代わりに実施可能な形
態では、／ＣＡＳは、それぞれの非アクティベートサイ
クルのあいだにアドレスピン４２０およびマルチプレク
スされたピン４３０上に現れるカラムアドレスのタイミ
ングおよびアドレスラッチ４０７へのラッチを制御する
ために用いられうる。
【００９０】／ＲＡＳの立上がりエッジと同期して、メ
モリ４００は、アクティブ状態から抜け、次の非アクテ
ィブサイクルに入り、新しいセットのロウおよびカラム
アドレスを待つ。
モリ４００は、アクティブ状態から抜け、次の非アクテ
ィブサイクルに入り、新しいセットのロウおよびカラム
アドレスを待つ。
【００９１】代わりに実施可能な形態では、マスタクロ
ックを用いた同期モードでも、ＲＡＳの立下がりエッジ
と同期してロウアドレスがストローブされ、ＣＡＳの立
下がりエッジと同期してカラムアドレスがストローブさ
れる、従来のＤＲＡＭタイミングスキームでも、このス
キームは同じようにうまく作用する。
ックを用いた同期モードでも、ＲＡＳの立下がりエッジ
と同期してロウアドレスがストローブされ、ＣＡＳの立
下がりエッジと同期してカラムアドレスがストローブさ
れる、従来のＤＲＡＭタイミングスキームでも、このス
キームは同じようにうまく作用する。
【００９２】以上に本発明およびその長所を詳細に説明
したが、添付の請求の範囲によって規定される発明の精
神および範囲から離れることなく、さまざまな変更、置
き換えおよび改良がここでなされてもよいことは理解さ
れたい。
したが、添付の請求の範囲によって規定される発明の精
神および範囲から離れることなく、さまざまな変更、置
き換えおよび改良がここでなされてもよいことは理解さ
れたい。
【００９３】
【発明の効果】本発明によれば、データポートを通した
アクセスを最適化できる装置、システムおよび方法を提
供することができる。
アクセスを最適化できる装置、システムおよび方法を提
供することができる。
【図１Ａ】本発明の原理を実施する処理システムの一例
を示す高レベル機能ブロック図である。
を示す高レベル機能ブロック図である。
【図１Ｂ】本発明の原理を実施する処理システムの別の
例を示す高レベル機能ブロック図である。
例を示す高レベル機能ブロック図である。
【図２】本発明の原理に基づくある実施の形態によるマ
ルチバンク・マルチポートメモリサブシステムをより詳
細に示す機能ブロック図である。
ルチバンク・マルチポートメモリサブシステムをより詳
細に示す機能ブロック図である。
【図３】図２に示すメモリにおいて選択されたデータへ
のアクセス動作を概念的に説明するタイミング図であ
る。
のアクセス動作を概念的に説明するタイミング図であ
る。
【図４】本発明の原理に基づく第２の実施の形態による
メモリサブシステムをより詳細に示す機能ブロック図で
ある。
メモリサブシステムをより詳細に示す機能ブロック図で
ある。
【図５】図４に示すメモリの動作の中からデータアクセ
スサイクルの一例を概念的に説明するタイミング図であ
る。
スサイクルの一例を概念的に説明するタイミング図であ
る。
２００ メモリサブシステム ２０２ａ、２０２ｂ サブアレイ ２０３ カラムデコーダ／センスアンプ ２０５ ロウデコーダ ２０８ アドレス ２０９ａ データ ２０９ｂ データ ２１０ コマンド／クロック発生、データバッファおよ
びラッチ、アドレスレベル変換器およびラッチ、ページ
モードカラムアドレスインクリメント、パワー
びラッチ、アドレスレベル変換器およびラッチ、ページ
モードカラムアドレスインクリメント、パワー
フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ.
Claims (24)
- 【請求項１】 第１のメモリバンクと、 第２のメモリバンクと、 複数のデータ入力／出力端子と、を備えているメモリで
あって、 該複数のデータ入力／出力の第１のサブセットは、該第
１のメモリバンクにアクセスするためのものであり、該
複数のデータ入力／出力端子の第２のサブセットは、該
第２のメモリバンクにアクセスするためのものである、
メモリ。 - 【請求項２】 前記メモリバンクがそれぞれ、 複数のメモリセルから構成される複数のロウおよび複数
のカラムをなすアレイと、 アドレスビットに応答して、該アレイの該複数のメモリ
セルの中からアクセスすべきいくつかのセルを選択する
アドレシング回路と、を備えている、請求項１に記載の
メモリ。 - 【請求項３】 前記第１および第２のメモリバンクにア
クセスするためのアドレスを受け取るアドレスポートを
さらに備えている、請求項２に記載のメモリ。 - 【請求項４】 前記アドレスポートにおいて受け取られ
たアドレスが、前記第１および第２のバンクの両方をア
ドレシングする、請求項３に記載のメモリ。 - 【請求項５】 前記複数のデータ入力／出力端子のうち
の少なくとも１つが、前記第１および第２のメモリバン
クのうちの少なくとも１つをアドレシングするために、
アドレシングモードにおいて前記アドレスビットの１つ
をさらに受け取るためにマルチプレクスされている、請
求項２に記載のメモリ。 - 【請求項６】 第１および第２のリード−ライト制御信
号を受け取る入力をさらに備えているメモリであって、 該第１のリード−ライト制御信号が、前記第１のバンク
へのアクセスを制御し、 該第２のリード−ライト制御信号が、前記第２のバンク
へのアクセスを制御する、請求項１に記載のメモリ。 - 【請求項７】 複数のメモリセルから構成される前記ア
レイが、複数のダイナミックランダムアクセスメモリセ
ルから構成されるアレイを含んでいる、請求項２に記載
のメモリ。 - 【請求項８】 複数のメモリバンクであって、それぞれ
が、複数のメモリセルから構成されるアレイと、受け取
られたアドレスに応答して、該アレイの中からアクセス
すべきセルを選択するためのアドレシング回路とを備え
ており、該複数のバンクの１つに対するアクセスのタイ
プが、該メモリの制御ポートにおいて受け取られたリー
ド−ライトビットに応答して選択される、複数のメモリ
バンクと、 該複数のセルの中からアドレシングされたいくつかのセ
ルからのデータにアクセスするための複数の端子であっ
て、該複数の端子の中から選択されたあるサブセット
が、該複数のバンクのうちの対応する１つとデータをや
りとりする、複数の端子と、を備えている、メモリ。 - 【請求項９】 前記制御ポートが、複数のリード−ライ
ト制御ビットを受け取るための複数の端子を有してお
り、 該複数のリード−ライト制御ビットがそれぞれ、前記複
数のバンクのうちの対応する１つへのアクセスのタイプ
の選択を制御する、請求項８に記載のメモリ。 - 【請求項１０】 前記アクセスのタイプが、リードアク
セスおよびライトアクセスからなる群から選択される、
請求項８に記載のメモリ。 - 【請求項１１】 アドレシングモードのあいだに複数の
端子を通してアドレスが入力される、請求項８に記載の
メモリ。 - 【請求項１２】 アドレスを入力するための前記複数の
端子のうちの少なくとも１つが、データにアクセスため
の前記複数の端子の中から選択されたある端子を含んで
いる、請求項１１に記載のメモリ。 - 【請求項１３】 前記複数のバンクの両方のタイミング
および制御が、前記制御ポートを通して受け取られた単
一セットのタイミングおよび制御信号により実現され
る、請求項８に記載のメモリ。 - 【請求項１４】 前記複数のバンクそれぞれのタイミン
グおよび制御が、前記制御ポートを通して受け取られ
た、独立した複数セットのタイミングおよび制御信号に
より実現される、請求項８に記載のメモリ。 - 【請求項１５】 前記メモリが単一チップ上に製造され
る、請求項８に記載のメモリ。 - 【請求項１６】 複数のダイナミックランダムアクセス
メモリセルから構成されるアレイと、少なくとも１つの
アドレスビットに応答して、該アレイにおける該複数の
セルのうちの少なくとも１つをアクセスする対象として
選択するデコーダ回路と、を有する第１のメモリバンク
と、 複数のダイナミックランダムアクセスメモリセルから構
成されるアレイと、少なくとも１つのアドレスビットに
応答して、該アレイにおける該複数のセルのうちの少な
くとも１つをアクセスする対象として選択するデコーダ
回路と、を備えた第２のメモリバンクと、 該第１および第２のメモリバンクに結合された入力／出
力回路であって、 該複数のバンクのうちの少なくとも１つをアドレシング
するアドレスビットを受け取る複数のアドレス端子、 複数のデータ端子であって、該複数のデータ端子のうち
から選択されたいくつかの第１端子が、該第１のバンク
の該複数のセルの中からアドレシングされたいくつかの
セルとデータをやりとりするためのものであり、該複数
のデータ端子のうちから選択されたいくつかの第２端子
が、該第２のバンクの複数のセルの中からアドレシング
されたいくつかのセルとデータをやりとりするためのも
のである、複数のデータ端子である該第１のバンクとの
リードおよびライトを制御する制御信号を受け取る第１
の端子、および該第２のバンクとのリードおよびライト
を制御する制御信号を受け取る第２の端子を有する入力
／出力回路と、を備えている集積回路。 - 【請求項１７】 前記複数のデータ端子のうちの少なく
とも１つが、前記複数のバンクのうちの少なくとも１つ
をアドレシングするあいだはアドレスビットを受け取
り、該複数のバンクのうちの少なくとも１つのデータに
アクセスするあいだはデータビットをやりとりするマル
チプレクスされた端子を備えている、請求項１６に記載
の集積回路。 - 【請求項１８】 前記複数のアドレス端子のうちの少な
くとも１つが、前記複数のバンクのうちの少なくとも１
つをアドレシングするあいだはアドレスビットを受け取
り、該複数のバンクのうちの少なくとも１つのデータに
アクセスするあいだはデータビットをやりとりするマル
チプレクスされた端子を備えている、請求項１６に記載
の集積回路。 - 【請求項１９】 前記複数のバンクがそれぞれＤＲＡＭ
メモリバンクを備えており、前記第１および第２のバン
クのタイミングおよび制御が、単一セットのＤＲＡＭ制
御信号により実現される、請求項１６に記載の集積回
路。 - 【請求項２０】 前記単一セットのＤＲＡＭ制御信号
が、ロウアドレスストローブとカラムアドレスストロー
ブとを含んでいる、請求項１９に記載の集積回路。 - 【請求項２１】 前記複数のバンクがそれぞれＤＲＡＭ
バンクを備えており、前記第１および第２のバンクのタ
イミングおよび制御が、別々のセットのＤＲＡＭ制御信
号により実現される、請求項１６に記載の集積回路。 - 【請求項２２】 アドレスが、前記ロウアドレスストロ
ーブにより制御されるプリチャージサイクルのあいだ
に、複数のアドレス端子を通して受け取られる、請求項
２０に記載の集積回路。 - 【請求項２３】 第１および第２のメモリバンクと、複
数のデータ入力／出力端子とを有するメモリを動作させ
る方法であって、 該複数のデータ入力／出力端子のうちの第１のサブセッ
トを通して該第１のメモリバンクにアクセスするステッ
プと、 該複数のデータ入力／出力端子のうちの第２のサブセッ
トを通して該第２のメモリバンクに実質的に同時にアク
セスするステップと、を含む方法。 - 【請求項２４】 前記第１のメモリバンクにアクセスす
る前記ステップがリードするステップを含んでおり、 前記第２のバンクにアクセスする前記ステップが、ライ
トするステップを含んでいる、請求項２３に記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/666,814 | 1996-06-19 | ||
| US08/666,814 US5815456A (en) | 1996-06-19 | 1996-06-19 | Multibank -- multiport memories and systems and methods using the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083337A true JPH1083337A (ja) | 1998-03-31 |
Family
ID=24675607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9159005A Withdrawn JPH1083337A (ja) | 1996-06-19 | 1997-06-16 | メモリ、集積回路およびメモリを動作させる方法 |
Country Status (5)
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|---|---|
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| EP (1) | EP0814478A3 (ja) |
| JP (1) | JPH1083337A (ja) |
| KR (1) | KR100533305B1 (ja) |
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- 1997-06-16 JP JP9159005A patent/JPH1083337A/ja not_active Withdrawn
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