JPH0814985B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0814985B2 JPH0814985B2 JP2141650A JP14165090A JPH0814985B2 JP H0814985 B2 JPH0814985 B2 JP H0814985B2 JP 2141650 A JP2141650 A JP 2141650A JP 14165090 A JP14165090 A JP 14165090A JP H0814985 B2 JPH0814985 B2 JP H0814985B2
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- semiconductor memory
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 多ビット入出力構成のダイナミックRAM（以下、DRAM
という）におけるメモリセルの選択装置に関し、 多ビット入出力構成の半導体記憶装置において、フェ
イルが発生した場合に１ビットのフェイルで済むように
し、システム上のECC回路の適応を可能にする半導体記
憶装置を提供することを目的とし、 複数のワード線と、ビット線と、メモリセルとを有す
るメモリセルアレイを有する半導体記憶装置において、
複数のワード線を同時に活性化する行選択手段と、複数
の列選択線を同時に独立に活性化し、複数のビット線を
同時に選択する列選択手段と、選択されたメモリセルの
なかから、互いに異なるビット線とワード線の組み合わ
せによって選択されているメモリセルを選択するデータ
セレクタとを備えたように構成する。
という）におけるメモリセルの選択装置に関し、 多ビット入出力構成の半導体記憶装置において、フェ
イルが発生した場合に１ビットのフェイルで済むように
し、システム上のECC回路の適応を可能にする半導体記
憶装置を提供することを目的とし、 複数のワード線と、ビット線と、メモリセルとを有す
るメモリセルアレイを有する半導体記憶装置において、
複数のワード線を同時に活性化する行選択手段と、複数
の列選択線を同時に独立に活性化し、複数のビット線を
同時に選択する列選択手段と、選択されたメモリセルの
なかから、互いに異なるビット線とワード線の組み合わ
せによって選択されているメモリセルを選択するデータ
セレクタとを備えたように構成する。
本発明は半導体記憶装置に係り、特に多ビット入出力
構成のダイナミックRAM（以下、DRAMという）における
メモリセルの選択装置に関する。
構成のダイナミックRAM（以下、DRAMという）における
メモリセルの選択装置に関する。
近年の半導体記憶装置の大容量化のための微細化プロ
セスの発展に伴い、プロセスおよび製造される半導体記
憶装置の信頼性の向上が望まれている。このうち、半導
体記憶装置自体の信頼性向上のため、システム上ECC（E
rror Correcting Cricuit）回路が採用されている。一
般に、ECC回路は１ビット誤りを検出し、訂正する構成
となっている。このECC回路を多ビット入出力構成の半
導体記憶装置に適用した場合、複数ビットがフェイルす
ると誤りの検出・訂正が出来なくなるという点が問題と
なる。
セスの発展に伴い、プロセスおよび製造される半導体記
憶装置の信頼性の向上が望まれている。このうち、半導
体記憶装置自体の信頼性向上のため、システム上ECC（E
rror Correcting Cricuit）回路が採用されている。一
般に、ECC回路は１ビット誤りを検出し、訂正する構成
となっている。このECC回路を多ビット入出力構成の半
導体記憶装置に適用した場合、複数ビットがフェイルす
ると誤りの検出・訂正が出来なくなるという点が問題と
なる。
第11図に多ビット入出力構成の半導体記憶装置の第１
の例を示す。
の例を示す。
この半導体記憶装置は、４つのメモリセルアレイMA0,
MA1,MA2,MA3を有して８ビットの入出力構成となってい
る。各メモリセルアレイは、例えば、メモリセルアレイ
MA0で説明すると複数のワード線WL00〜WL0jと複数のビ
ット線BL00〜BL0mとがマトリクス上に交叉して配線さ
れ、各ワード線WL00〜WL0jとビット線BL00〜BL0mとの交
点のそれぞれにはトランスファートランジスタTTおよび
メモリセルCEL00〜CEL0mが接続されている。
MA1,MA2,MA3を有して８ビットの入出力構成となってい
る。各メモリセルアレイは、例えば、メモリセルアレイ
MA0で説明すると複数のワード線WL00〜WL0jと複数のビ
ット線BL00〜BL0mとがマトリクス上に交叉して配線さ
れ、各ワード線WL00〜WL0jとビット線BL00〜BL0mとの交
点のそれぞれにはトランスファートランジスタTTおよび
メモリセルCEL00〜CEL0mが接続されている。
各ワード線WL00〜WL0iは行デコーダDX0により選択さ
れ、行ドライバDRX0により駆動される。各列デコーダDY
0,DY1に与えられるアドレス信号は同一アドレスを指
し、各行デコーダDX0,DX1,DX2,DX3は同様に同一アドレ
スを指す。
れ、行ドライバDRX0により駆動される。各列デコーダDY
0,DY1に与えられるアドレス信号は同一アドレスを指
し、各行デコーダDX0,DX1,DX2,DX3は同様に同一アドレ
スを指す。
各ビット線BL00〜BL0mは各メモリセルCEL00〜CEL0mの
信号の変化を検知増幅するためのセンスアンプSA00に二
本一対のペアで配線されている。センスアンプSA00の検
知信号はトランスファーゲートTGを介してデータバスBU
S上に読み出され、２ビットがデータラッチDL0,DL1にラ
ッチされるようになっている。
信号の変化を検知増幅するためのセンスアンプSA00に二
本一対のペアで配線されている。センスアンプSA00の検
知信号はトランスファーゲートTGを介してデータバスBU
S上に読み出され、２ビットがデータラッチDL0,DL1にラ
ッチされるようになっている。
トランスファーゲートTG0,TG1は列選択線CL00を介し
て列ドライバDRY0及び列デコーダDY0によりON/OFF制御
される。このトランスファーゲートTG0,TG1のON・OFFに
よりビット線BL00,BL01そしてBL10,BL11の選択動作が行
われる。
て列ドライバDRY0及び列デコーダDY0によりON/OFF制御
される。このトランスファーゲートTG0,TG1のON・OFFに
よりビット線BL00,BL01そしてBL10,BL11の選択動作が行
われる。
以上の構成は、他のメモリセルアレイMA1,MA2,MA3に
ついても同様であるので説明は省略する。なお列デコー
ダDY0はメモリセルアレイMA0とメモリセルアレイMA1に
共用され、列デコーダDY1はメモリセルアレイMA2とメモ
リセルアレイMA3に共用される。
ついても同様であるので説明は省略する。なお列デコー
ダDY0はメモリセルアレイMA0とメモリセルアレイMA1に
共用され、列デコーダDY1はメモリセルアレイMA2とメモ
リセルアレイMA3に共用される。
次に記憶データの読みだし動作を簡単に説明する。
読みだしに際しては、メモリセルアレイMA0〜MA3のセ
ンスアンプSA列の中から各々２ビットづつが読み出さ
れ、合計で８ビットのデータがデータバスBUSを介して
データラッチDL0〜DL7にラッチされる。このとき、任意
のセンスアンプSA列に属する列選択線CLがフェイルした
場合、出力データ８ビットのうち、２ビットがフェイル
することとなり、システム上で２ビットの検出・訂正を
行うことは出来ず、ECC回路の適応は不可能である。一
方、最近では配線技術および製造プロセスの進歩により
メタル層配線の半導体記憶装置が登場している。第12図
にその例を示す。なお、第12図において第11図と同様な
部材には同一の符号を附して以下説明する。
ンスアンプSA列の中から各々２ビットづつが読み出さ
れ、合計で８ビットのデータがデータバスBUSを介して
データラッチDL0〜DL7にラッチされる。このとき、任意
のセンスアンプSA列に属する列選択線CLがフェイルした
場合、出力データ８ビットのうち、２ビットがフェイル
することとなり、システム上で２ビットの検出・訂正を
行うことは出来ず、ECC回路の適応は不可能である。一
方、最近では配線技術および製造プロセスの進歩により
メタル層配線の半導体記憶装置が登場している。第12図
にその例を示す。なお、第12図において第11図と同様な
部材には同一の符号を附して以下説明する。
この半導体記憶装置は、８つのメモリセルアレイMA0
〜MA7を一方向（図上、列方向）に敷き並べ、基板（図
示せず）上のメタル第２層に各センスアンプSA列を横切
って通過するように列選択線CLを延在させることによ
り，各センスアンプSA列（したがって、メモリセルアレ
イMA0〜MA7）において列選択線CLを共用化するようにし
たものである。
〜MA7を一方向（図上、列方向）に敷き並べ、基板（図
示せず）上のメタル第２層に各センスアンプSA列を横切
って通過するように列選択線CLを延在させることによ
り，各センスアンプSA列（したがって、メモリセルアレ
イMA0〜MA7）において列選択線CLを共用化するようにし
たものである。
各行デコーダDX0〜DX7および行ドライバDRX0〜DRX7は
各メモリセルアレイMA0〜MA7ごとに独立して設けられて
いる。
各メモリセルアレイMA0〜MA7ごとに独立して設けられて
いる。
各DRは互いに対をなすメモリセルアレイMA0とメモリ
セルアレイMA1,メモリセルアレイMA2とメモリセルアレ
イMA3・・・メモリセルアレイ６とメモリセルアレイMA7
においていずれか一方を選択して対応するセンスアンプ
SAに接続するためのトランスファーゲートTGを駆動する
ドライバである。
セルアレイMA1,メモリセルアレイMA2とメモリセルアレ
イMA3・・・メモリセルアレイ６とメモリセルアレイMA7
においていずれか一方を選択して対応するセンスアンプ
SAに接続するためのトランスファーゲートTGを駆動する
ドライバである。
このように、メタル第２層で列選択線CLを配線する多
層配線で構成したことにより、複数のメモリセルアレイ
MA0〜MA7に対し、１つの列デコーダDYでメモリセルCEL
の選択動作が可能となり、かつ、複数のセンスアンプSA
に対して列選択線CLを共用できるため、高集積化が可能
となっている。
層配線で構成したことにより、複数のメモリセルアレイ
MA0〜MA7に対し、１つの列デコーダDYでメモリセルCEL
の選択動作が可能となり、かつ、複数のセンスアンプSA
に対して列選択線CLを共用できるため、高集積化が可能
となっている。
読みだしに際しては、各センスアンプSA列の中から各
１ビットが読み出され、それぞれデータラッチDL0〜DL3
に１ビットづつラッチされ、合計４ビットがデータバス
を介して出力される。
１ビットが読み出され、それぞれデータラッチDL0〜DL3
に１ビットづつラッチされ、合計４ビットがデータバス
を介して出力される。
以上の半導体記憶装置において、任意のセンスアンプ
SA列に属する列選択線CLがフェイルした場合には、出力
４ビット全部がフェイルすることとなり、この半導体記
憶装置も第11図の半導体記憶装置と同様にECC回路が適
用することが出来ない。
SA列に属する列選択線CLがフェイルした場合には、出力
４ビット全部がフェイルすることとなり、この半導体記
憶装置も第11図の半導体記憶装置と同様にECC回路が適
用することが出来ない。
上記、第11図の半導体記憶装置、第12図の半導体記憶
装置のように、各メモリセルアレイ内において選択され
る同一ワード線上のメモリセルを介してつながるビット
線を、同一列選択線で複数、同時に活性化しようとする
半導体記憶装置においては、列選択線がフェイルした場
合、多ビット同時にフェイルすることになり、１ビット
救済機能のECC回路ではもはや適応不可能となる。
装置のように、各メモリセルアレイ内において選択され
る同一ワード線上のメモリセルを介してつながるビット
線を、同一列選択線で複数、同時に活性化しようとする
半導体記憶装置においては、列選択線がフェイルした場
合、多ビット同時にフェイルすることになり、１ビット
救済機能のECC回路ではもはや適応不可能となる。
本発明は、多ビット入出力構成の半導体記憶装置にお
いて、フェイルが発生した場合に１ビットのフェイルで
済むようにし、システム上のECC回路の適応を可能とす
る半導体記憶装置を提供することを目的とする。
いて、フェイルが発生した場合に１ビットのフェイルで
済むようにし、システム上のECC回路の適応を可能とす
る半導体記憶装置を提供することを目的とする。
ここでは、入出力ビット構成が２ビットの場合を説明
する。
する。
本発明は、第１図に示すように、マトリクス状に配線
された複数のワード線（WL00〜WL0j）とビット線（BL00
〜BL0m,BL010〜BL01m）との各交点にそれぞれメモリセ
ル（CEL000〜CEL00m,CEL010〜CEL01m）が接続されてな
るメモリセルアレイを複数（MA0〜MA1）有する半導体記
憶装置において、前記各メモリセルアレイ（MA0）内に
おいて選択される同一ワード線（WL00）上のメモリセル
（CEL000〜CEL00m,CEL010〜CEL01m）を介してつながる
ビット線（BL000〜BL00m,BL010〜BL01m）のうち、いず
れか複数のビット線（BL000,BL010）を同時に駆動する
選択駆動回路（SDY0,SDY1）を備えて構成する。
された複数のワード線（WL00〜WL0j）とビット線（BL00
〜BL0m,BL010〜BL01m）との各交点にそれぞれメモリセ
ル（CEL000〜CEL00m,CEL010〜CEL01m）が接続されてな
るメモリセルアレイを複数（MA0〜MA1）有する半導体記
憶装置において、前記各メモリセルアレイ（MA0）内に
おいて選択される同一ワード線（WL00）上のメモリセル
（CEL000〜CEL00m,CEL010〜CEL01m）を介してつながる
ビット線（BL000〜BL00m,BL010〜BL01m）のうち、いず
れか複数のビット線（BL000,BL010）を同時に駆動する
選択駆動回路（SDY0,SDY1）を備えて構成する。
ここでは、入出力ビット構成が２ビットの場合を説明
する。
する。
各メモリセルアレイ（MA0,MA1）のそれぞれにおい
て、各行選択駆動回路（DX0,DX1）によりワード線（WL0
0,WL10）が選択されたとする。
て、各行選択駆動回路（DX0,DX1）によりワード線（WL0
0,WL10）が選択されたとする。
メモリセルアレイ（MA0）においては、ワード線（WL0
0）上にメモリセル（CEL000〜CEL00m,CEL010〜CEL01m）
が接続されており、そのメモリセル（CEL000〜CEL00m,C
EL010〜CEL01m）にはそれぞれビット線（BL000〜BL00m,
BL010〜BL01m）のうち、いずれか複数のビット線（例え
ば、BL000,BL010）が列選択駆動回路（SDY0,SDY1）によ
り同時に、かつ、互いに独立して選択される。
0）上にメモリセル（CEL000〜CEL00m,CEL010〜CEL01m）
が接続されており、そのメモリセル（CEL000〜CEL00m,C
EL010〜CEL01m）にはそれぞれビット線（BL000〜BL00m,
BL010〜BL01m）のうち、いずれか複数のビット線（例え
ば、BL000,BL010）が列選択駆動回路（SDY0,SDY1）によ
り同時に、かつ、互いに独立して選択される。
その同時に選択されたビット線（BL000,BL010）のデ
ータがそれぞれデータラッチ（DL1,DL0）にラッチされ
る。
ータがそれぞれデータラッチ（DL1,DL0）にラッチされ
る。
メモリセルアレイ（MA1）においては、ワード線（WL1
0）上のメモリセル（CEL100〜CEL10m,CEL110〜CEL11m）
に接続されたビット線（BL100〜BL10m,BL110〜BL11m）
のうち、複数ビット（BL100〜BL110）が列選択駆動回路
（SDY0,SDY1）により同時にかつ独立して選択され、ビ
ット線（BL100,BL110）のデータがそれぞれデータラッ
チDL2,DL3にラッチされる。
0）上のメモリセル（CEL100〜CEL10m,CEL110〜CEL11m）
に接続されたビット線（BL100〜BL10m,BL110〜BL11m）
のうち、複数ビット（BL100〜BL110）が列選択駆動回路
（SDY0,SDY1）により同時にかつ独立して選択され、ビ
ット線（BL100,BL110）のデータがそれぞれデータラッ
チDL2,DL3にラッチされる。
各メモリセルアレイ（MA0,MA1）より出力されたデー
タはデータラッチ（DL0〜DL3）にラッチされた後に、入
出力ビット構成が２ビットであるために、（DL0,DL1）
より１ビット（DL2,DL2）より１ビットそれぞれ選択さ
れ、合計２ビット（B0,B1）として入出力される。たと
えば、列選択線CL00が故障したときDL1とDL2へのデータ
が読み出されないが、セレクタBSELの選択により、DL1
とDL2の同時読み出しはなく、どちらかの読み出しとな
り、１ビットの誤りとなる。このように、選択されるた
め、ワード線、ビット線のいずれか１本がフェイルした
としても、入出力データ（B0,B1）としては、その１ビ
ットのみがフェイルするだけであり、外部システムにお
いて１ビット誤り訂正ECC回路が適応可能となる。
タはデータラッチ（DL0〜DL3）にラッチされた後に、入
出力ビット構成が２ビットであるために、（DL0,DL1）
より１ビット（DL2,DL2）より１ビットそれぞれ選択さ
れ、合計２ビット（B0,B1）として入出力される。たと
えば、列選択線CL00が故障したときDL1とDL2へのデータ
が読み出されないが、セレクタBSELの選択により、DL1
とDL2の同時読み出しはなく、どちらかの読み出しとな
り、１ビットの誤りとなる。このように、選択されるた
め、ワード線、ビット線のいずれか１本がフェイルした
としても、入出力データ（B0,B1）としては、その１ビ
ットのみがフェイルするだけであり、外部システムにお
いて１ビット誤り訂正ECC回路が適応可能となる。
ここでは、入出力ビット構成が２ビットの場合を説明
したが、他の複数ビット構成においても同様である。
したが、他の複数ビット構成においても同様である。
次に、本発明の実施例を図面に基づいて説明する。
第一実施例 第２図に本発明の第１の実施例を示す。
この実施例は第12図の半導体記憶装置に本発明を適応
したものである。この半導体記憶装置は、メタル第２層
配線により列選択線CLを各メモリセルアレイMA0〜MA7の
各センスアンプSA列に共用化したものであり、この点に
ついては第12図の半導体記憶装置と同様である。
したものである。この半導体記憶装置は、メタル第２層
配線により列選択線CLを各メモリセルアレイMA0〜MA7の
各センスアンプSA列に共用化したものであり、この点に
ついては第12図の半導体記憶装置と同様である。
本質的に異なるのは、互いに独立した列デコーダDY0
〜DY3が用いられており、各メモリセルアレイMA0〜MA7
にそれぞれ独立した行デコーダDX0〜DX7が接続され、行
デコーダDX0〜DX7がブロックセレクタBSELによって選択
的に切り換えられ、かつ、列デコーダDY0〜DY3、および
行デコーダDX0〜DX7がアドレスバッファADBからアドレ
ス信号によりアドレス制御を受ける点である。アドレス
バッファADBは行アドレスストローブ信号▲▼、
列アドレスストローブ信号▲▼およびリード／ラ
イトネーブル信号▲▼を入力とするタイミングコン
トロール回路TCCにより制御される。メモリアルアレイM
A1〜MA7の内部構成はメモリアルアレイMA0に代表して図
示してあるように、マトリクス上ワード線およびビット
線との交点に各メモリセルが配置されており、第11図，
第12図に示したものと同様である。
〜DY3が用いられており、各メモリセルアレイMA0〜MA7
にそれぞれ独立した行デコーダDX0〜DX7が接続され、行
デコーダDX0〜DX7がブロックセレクタBSELによって選択
的に切り換えられ、かつ、列デコーダDY0〜DY3、および
行デコーダDX0〜DX7がアドレスバッファADBからアドレ
ス信号によりアドレス制御を受ける点である。アドレス
バッファADBは行アドレスストローブ信号▲▼、
列アドレスストローブ信号▲▼およびリード／ラ
イトネーブル信号▲▼を入力とするタイミングコン
トロール回路TCCにより制御される。メモリアルアレイM
A1〜MA7の内部構成はメモリアルアレイMA0に代表して図
示してあるように、マトリクス上ワード線およびビット
線との交点に各メモリセルが配置されており、第11図，
第12図に示したものと同様である。
各センスアンプ列SA00〜SA0m,SA10〜SA1m,SA20〜SA2
m,SA30〜SA3mは、独立な行デコーダDX0〜DX7および行ド
ライバDRX0〜DRX7を有し、同時に選択されるワード線
は、入出力多ビット構成のビット数以上（例えば、４ビ
ット入出力ならば16ビット）が選択される。ここでは、
４ビット入出力構成を考えているため、４本のワード線
が同時に選択される。例えば、WL00,WL20,WL40,WL60が
同時に選択される。
m,SA30〜SA3mは、独立な行デコーダDX0〜DX7および行ド
ライバDRX0〜DRX7を有し、同時に選択されるワード線
は、入出力多ビット構成のビット数以上（例えば、４ビ
ット入出力ならば16ビット）が選択される。ここでは、
４ビット入出力構成を考えているため、４本のワード線
が同時に選択される。例えば、WL00,WL20,WL40,WL60が
同時に選択される。
一方、各センスアンプ列は、共通の列選択線CL0〜CLm
を有し、同時に選択される列選択線は、入出力多ビット
構成のビット数以上に選択される。ここでは、４ビット
入出力構成を考えているため、４本の列選択線が同時に
選択される。例えば、CL0,CL1,CL2,CL3が同時に選択さ
れる。
を有し、同時に選択される列選択線は、入出力多ビット
構成のビット数以上に選択される。ここでは、４ビット
入出力構成を考えているため、４本の列選択線が同時に
選択される。例えば、CL0,CL1,CL2,CL3が同時に選択さ
れる。
したがって、４（行）×４（列）で合計16ビットのデ
ータがデータラッチDL0〜DL15に各１ビットずつラッチ
されることになる。
ータがデータラッチDL0〜DL15に各１ビットずつラッチ
されることになる。
本半導体記憶装置のメモリセル選択装置は最終的に４
ビットを出力するわけであるから、16ビットのデータか
ら４ビットのデータを取り出さなければならない。この
場合においては、１本のワード線または列選択線がフェ
イルした場合に、ECC回路を適用するためには、出力４
ビットのうち、１ビットのみのフェイルで済むようなデ
ータの取り出し方をしなければならない。そうするため
には、異なったワード線を異なった列選択線によって同
時に４ビットのデータを４回取り出せばよい。これを行
うのがデータラッチDL2,DL3,DL1,DL0に接続されたデー
タセレクタDS0、データラッチDL6,DL7,DL5,DL4に接続さ
れたデータセレクタDS1、データラッチDL10,DL11,DL9,D
L8に接続されたデータセレクタDS2,データラッチDL14,1
5,13,12に接続されたデータセレクタDS3である。そし
て、データセレクタDS0,DS1,DS2,DS3によって16ビット
のデータから１タイミングに４ビットが選択されコモン
データバスから出力される。
ビットを出力するわけであるから、16ビットのデータか
ら４ビットのデータを取り出さなければならない。この
場合においては、１本のワード線または列選択線がフェ
イルした場合に、ECC回路を適用するためには、出力４
ビットのうち、１ビットのみのフェイルで済むようなデ
ータの取り出し方をしなければならない。そうするため
には、異なったワード線を異なった列選択線によって同
時に４ビットのデータを４回取り出せばよい。これを行
うのがデータラッチDL2,DL3,DL1,DL0に接続されたデー
タセレクタDS0、データラッチDL6,DL7,DL5,DL4に接続さ
れたデータセレクタDS1、データラッチDL10,DL11,DL9,D
L8に接続されたデータセレクタDS2,データラッチDL14,1
5,13,12に接続されたデータセレクタDS3である。そし
て、データセレクタDS0,DS1,DS2,DS3によって16ビット
のデータから１タイミングに４ビットが選択されコモン
データバスから出力される。
このデータセレクタDS0,DS1,DS2,DS3で行われるデー
タの取り出し方としては、シフテッドダイヤゴナル方式
が挙げられる。第３図にシフテッドダイヤゴナル方式の
データアクセスの例を３つ示す。すなわち、第３図
（ａ）に示すデータラッチDL0〜DL15の合計16個のデー
タラッチから４つのデータを４回に分けて取り出す方式
の第一の列を第３図（ｂ）、第二の列を同図（Ｃ）、第
三の列を（ｄ）に示す。第３図（ｂ）と（ｃ）とはシフ
ト方向が互いに逆なだけで本質的には同様で、（ｄ）に
示す方向は２ビットずつ２回目と３回目で入れ換えてい
る点で変形シフテッドダイヤゴナル方式と言える。
タの取り出し方としては、シフテッドダイヤゴナル方式
が挙げられる。第３図にシフテッドダイヤゴナル方式の
データアクセスの例を３つ示す。すなわち、第３図
（ａ）に示すデータラッチDL0〜DL15の合計16個のデー
タラッチから４つのデータを４回に分けて取り出す方式
の第一の列を第３図（ｂ）、第二の列を同図（Ｃ）、第
三の列を（ｄ）に示す。第３図（ｂ）と（ｃ）とはシフ
ト方向が互いに逆なだけで本質的には同様で、（ｄ）に
示す方向は２ビットずつ２回目と３回目で入れ換えてい
る点で変形シフテッドダイヤゴナル方式と言える。
例えば、第３図（ａ）において、DL0,DL4,DL8,DL12の
一行目のデータは、同一の列選択線CL0の活性化によ
り、同時に読み出される内容であるが、その列選択線CL
0がフェイルした場合には、この第一行目のデータは全
て正しくない情報がラッチされることとなる。そのた
め、16ビットの中から4bitを４回にわけて読み出す場
合、各周期において、DL0,DL4,DL8,DL12のフェイルデー
タのうち、１ビットのみの読み出しを許し、フェイルデ
ータの２ビット以上の読み出しを防ぐようなシフテッド
ダイヤゴナル方式が第３図（ｂ），（ｃ），（ｄ）に示
されている。例えば、（ｂ）では、第１行目の列選択線
がフェイルしていたとすると、１回目のタイミングにお
いては、（1,1）要素のデータは正しくないが、（2,
2），（3,3），（4,4）要素のデータは正しい。したが
って、１ビットの誤りで済む。２回目のタイミングにお
いては、（2,1）要素は正しくないが、（2,3），（3,
4），（4,1）要素のデータは正しく読み出される。３回
目のタイミングでは、（1,3）要素の読み出しデータは
正しくないが、（2,4），（3,1），（4,2）要素の読み
出しデータは正しい。４回目のタイミングにおいては、
（1,4）要素の読み出しは正しくないが、（2,1），（3,
2），（4,3）要素の読み出しデータは正しい。したがっ
て各タイミングにおいては、１ビットの誤りをもって、
４ビットのデータが読み出され、外部のECC回路によっ
て訂正可能であるから、４ビットとも正しい情報にする
ことが可能となる。したがって各タイミングにおいて、
ECCが働けば、第３図に示した16ビットのうち、第１行
目の４ビットが全て誤りがあっても、16ビットとも正し
い情報として、ECC回路の出力が得られる。すなわち、1
6ビットのうち、４ビットが訂正されたこととなる。
（Ｃ），（ｄ）の場合も同様である。
一行目のデータは、同一の列選択線CL0の活性化によ
り、同時に読み出される内容であるが、その列選択線CL
0がフェイルした場合には、この第一行目のデータは全
て正しくない情報がラッチされることとなる。そのた
め、16ビットの中から4bitを４回にわけて読み出す場
合、各周期において、DL0,DL4,DL8,DL12のフェイルデー
タのうち、１ビットのみの読み出しを許し、フェイルデ
ータの２ビット以上の読み出しを防ぐようなシフテッド
ダイヤゴナル方式が第３図（ｂ），（ｃ），（ｄ）に示
されている。例えば、（ｂ）では、第１行目の列選択線
がフェイルしていたとすると、１回目のタイミングにお
いては、（1,1）要素のデータは正しくないが、（2,
2），（3,3），（4,4）要素のデータは正しい。したが
って、１ビットの誤りで済む。２回目のタイミングにお
いては、（2,1）要素は正しくないが、（2,3），（3,
4），（4,1）要素のデータは正しく読み出される。３回
目のタイミングでは、（1,3）要素の読み出しデータは
正しくないが、（2,4），（3,1），（4,2）要素の読み
出しデータは正しい。４回目のタイミングにおいては、
（1,4）要素の読み出しは正しくないが、（2,1），（3,
2），（4,3）要素の読み出しデータは正しい。したがっ
て各タイミングにおいては、１ビットの誤りをもって、
４ビットのデータが読み出され、外部のECC回路によっ
て訂正可能であるから、４ビットとも正しい情報にする
ことが可能となる。したがって各タイミングにおいて、
ECCが働けば、第３図に示した16ビットのうち、第１行
目の４ビットが全て誤りがあっても、16ビットとも正し
い情報として、ECC回路の出力が得られる。すなわち、1
6ビットのうち、４ビットが訂正されたこととなる。
（Ｃ），（ｄ）の場合も同様である。
以上、要約すると、第２図において、各メモリセルア
レイMA0とMA1,MA2とMA3,MA4とMA5,MA6とMA7の中から任
意のワード線を選択し、かつ共通列選択線の中から任意
の列選択線を選択することにより複数ビットを同時に出
力させ、さらにそのデータの中から当該半導体記憶装置
のデータセレクタの入出力ビット数に適合するよう、各
メモリセルから１ビットずつを出力させるように構成し
たので、出力データの前ビットがフェイルすることはな
く、ワード線や列選択線のフェイルのうち、必ず１ビッ
トに止められることになる。よって、ECC回路を用いる
ことが可能となり、多ビット入出力構成の半導体記憶装
置についての信頼性が向上する。
レイMA0とMA1,MA2とMA3,MA4とMA5,MA6とMA7の中から任
意のワード線を選択し、かつ共通列選択線の中から任意
の列選択線を選択することにより複数ビットを同時に出
力させ、さらにそのデータの中から当該半導体記憶装置
のデータセレクタの入出力ビット数に適合するよう、各
メモリセルから１ビットずつを出力させるように構成し
たので、出力データの前ビットがフェイルすることはな
く、ワード線や列選択線のフェイルのうち、必ず１ビッ
トに止められることになる。よって、ECC回路を用いる
ことが可能となり、多ビット入出力構成の半導体記憶装
置についての信頼性が向上する。
第二実施例 次に、本発明の第２の実施例を第４図に示す。
この半導体記憶装置は、メモリセルアレイがMA0〜MA1
5の16個のメモリセルアレイからなるDRAMに本発明を適
応した例を示すものである。図示上、センスアンプは各
メモリセルアレイMA0〜MA15のそれぞれのメモリセルア
レイ内に存在するものとして図示を省略してある。
5の16個のメモリセルアレイからなるDRAMに本発明を適
応した例を示すものである。図示上、センスアンプは各
メモリセルアレイMA0〜MA15のそれぞれのメモリセルア
レイ内に存在するものとして図示を省略してある。
各メモリセルアレイMA0〜MA15にはそれぞれ独立した
行デコーダDX0〜DX15、行ドライバDRX0〜DRX15が配設さ
れている。各メモリセルアレイMA0〜MA15の16個のメモ
リセルアレイは４つのブロックに分割され、1/4ブロッ
ク動作するものである。この分割動作は２ビットのアド
レスA4,A5が入力される第２プリデコーダPD2によりブロ
ックセレクタBSを選択し、そして、第２プリデコーダPD
2の出力を行ドライバ（DRX0〜RX15）に入力すること
で、16回路ある行ドライバのうち1/4を選択的に活性化
して行われる。因みに、1/8ブロック動作にする場合
は、第２プリデコーダPD2の入力アドレスを３ビットに
すればよい。
行デコーダDX0〜DX15、行ドライバDRX0〜DRX15が配設さ
れている。各メモリセルアレイMA0〜MA15の16個のメモ
リセルアレイは４つのブロックに分割され、1/4ブロッ
ク動作するものである。この分割動作は２ビットのアド
レスA4,A5が入力される第２プリデコーダPD2によりブロ
ックセレクタBSを選択し、そして、第２プリデコーダPD
2の出力を行ドライバ（DRX0〜RX15）に入力すること
で、16回路ある行ドライバのうち1/4を選択的に活性化
して行われる。因みに、1/8ブロック動作にする場合
は、第２プリデコーダPD2の入力アドレスを３ビットに
すればよい。
各ブロック（MA0〜MA3,MA4〜MA7,MA8〜MA11,MA12〜MA
15）のそれぞれには、16ビットをラッチするブロックデ
ータラッチBDL0,BDL1,BDL2,BDL3の４つのラッチが接続
されているが、第２のプリデコーダPD2の出力により１
つのブロックデータラッチ（例えば、BDL0）のみが活性
化され、活性化されたブロックより読み出される16ビッ
トのデータをブロックセレクタBSを介してデータセレク
タDS4に出力される。データセレクタDS4では、第１プリ
デコーダPD1により16ビットの中から、４ビットを選択
し出力する。
15）のそれぞれには、16ビットをラッチするブロックデ
ータラッチBDL0,BDL1,BDL2,BDL3の４つのラッチが接続
されているが、第２のプリデコーダPD2の出力により１
つのブロックデータラッチ（例えば、BDL0）のみが活性
化され、活性化されたブロックより読み出される16ビッ
トのデータをブロックセレクタBSを介してデータセレク
タDS4に出力される。データセレクタDS4では、第１プリ
デコーダPD1により16ビットの中から、４ビットを選択
し出力する。
以上の構成において、第２プリデコーダPD2により活
性化された各メモリセルアレイに１本、合計４本のワー
ド線を同時に駆動し、かつ、共通列選択線（例えば、CL
0,CL1,CL2,CL3）の４本を同時に駆動する。すると、異
なるワード線と異なる共通列選択線との交点で活性化さ
れるメモリセルのデータ、合計16ビットのデータがセレ
クトされているブロック内より出力され、セレクトされ
たデータラッチ回路（例えば、BDL0）にラッチされ、次
にデータセレクタDS4より４ビットが最終的に出力され
てくる。
性化された各メモリセルアレイに１本、合計４本のワー
ド線を同時に駆動し、かつ、共通列選択線（例えば、CL
0,CL1,CL2,CL3）の４本を同時に駆動する。すると、異
なるワード線と異なる共通列選択線との交点で活性化さ
れるメモリセルのデータ、合計16ビットのデータがセレ
クトされているブロック内より出力され、セレクトされ
たデータラッチ回路（例えば、BDL0）にラッチされ、次
にデータセレクタDS4より４ビットが最終的に出力され
てくる。
ここで、第５図に、データセレクタDS4の回路例を示
す。この回路は変形シフテッドダイヤゴナル（第３図
（ｄ）参照）に適合する例である。図中この“４ビッ
ト”入出力構成の装置をボンティングオプションやALマ
スタースライス等の手法により“１ビット”入力構成と
する場合のデータセレクタDSIとプリデコーダPD3の例も
併せて図示してある。
す。この回路は変形シフテッドダイヤゴナル（第３図
（ｄ）参照）に適合する例である。図中この“４ビッ
ト”入出力構成の装置をボンティングオプションやALマ
スタースライス等の手法により“１ビット”入力構成と
する場合のデータセレクタDSIとプリデコーダPD3の例も
併せて図示してある。
このプリデコーダPD3は２ビットアドレスA0,A1を入力
し、切り換え信号Ｓ＝“H"レベルのとき“４ビット”入
出力構成、Ｓ＝“L"レベルのとき“１ビット”入出力構
成となるよう構成され、４ビットのデータを１ビットに
変換するものである。ブロックデータラッチ回路（例え
ばBDL0）は16個のデータラッチ回路（DL0〜DL15）から
なり、アドレスA0〜A3により選択される。第５図のデー
タセレクタの動作をより具体的に説明する。ブロックデ
ータラッチDL0からDL15の16ビットのデータをコモンデ
ータバスLD4の4bitの読み出しの選択をデータセレクタD
L4によって選択するものである。その選択方式が第３図
（ｄ）のシフテッドダイヤゴナル方式になっている。ま
ず、DL0からのDL15迄のデータは、ブロックデータラッ
チBDL0に属するもので、他のブロックではなく、このBD
L0のデータ読み出しを有効に選択するのが、ブロックセ
レクタBSである。このブロック選択を行うには、アドレ
スA4,A5がともに０であるとき、プリデコーダPD2の出力
ライン4,3,2,1のうち、４のみが論理１に活性化され、
パストランジスタ15及びその右側にある全てのパストラ
ンジスタをオン状態にすることにより、DL0からDL15の
内容がデータセレクタDS4に有効に入力される。データ
セレクタDS4では、プリデコーダPD1に入力されるアドレ
ス信号A2,A3の情報により、その出力ライン8,7,6,5のう
ち、１本のみを論理１に活性化することにより、16ビッ
トの中から４ビットを選択することが可能になってい
る。プリデコーダPD1では、A2,A3が0,0のときに、ライ
ン８が１となり、A2,A3が1,0のとき、ライン７が１とな
り、A2,A3が0,1のとき、ライン６が１となりA2,A3が1,1
のときライン５が１となる。データセレクタDS4では、
図に示されるような位置にパストランジスタが16個接続
されている。このようなトランジスタの配置により、例
えば、ライン８が論理１の場合には、それに接続されて
いるパストランジスタ16,17,18,19がオン状態となる。
このとき、そのパストランジスタのソース、ドレイン間
を介して、DL0,DL5,DL10,DL15の４ビットが、コモンデ
ータバス20,21,22,23にそれぞれ読み出される。この場
合、第３図（ａ）の図では、対角成分DL0,DL5,DL10,DL1
5であって、（ｄ）の図の第１回目の図に対応する。
し、切り換え信号Ｓ＝“H"レベルのとき“４ビット”入
出力構成、Ｓ＝“L"レベルのとき“１ビット”入出力構
成となるよう構成され、４ビットのデータを１ビットに
変換するものである。ブロックデータラッチ回路（例え
ばBDL0）は16個のデータラッチ回路（DL0〜DL15）から
なり、アドレスA0〜A3により選択される。第５図のデー
タセレクタの動作をより具体的に説明する。ブロックデ
ータラッチDL0からDL15の16ビットのデータをコモンデ
ータバスLD4の4bitの読み出しの選択をデータセレクタD
L4によって選択するものである。その選択方式が第３図
（ｄ）のシフテッドダイヤゴナル方式になっている。ま
ず、DL0からのDL15迄のデータは、ブロックデータラッ
チBDL0に属するもので、他のブロックではなく、このBD
L0のデータ読み出しを有効に選択するのが、ブロックセ
レクタBSである。このブロック選択を行うには、アドレ
スA4,A5がともに０であるとき、プリデコーダPD2の出力
ライン4,3,2,1のうち、４のみが論理１に活性化され、
パストランジスタ15及びその右側にある全てのパストラ
ンジスタをオン状態にすることにより、DL0からDL15の
内容がデータセレクタDS4に有効に入力される。データ
セレクタDS4では、プリデコーダPD1に入力されるアドレ
ス信号A2,A3の情報により、その出力ライン8,7,6,5のう
ち、１本のみを論理１に活性化することにより、16ビッ
トの中から４ビットを選択することが可能になってい
る。プリデコーダPD1では、A2,A3が0,0のときに、ライ
ン８が１となり、A2,A3が1,0のとき、ライン７が１とな
り、A2,A3が0,1のとき、ライン６が１となりA2,A3が1,1
のときライン５が１となる。データセレクタDS4では、
図に示されるような位置にパストランジスタが16個接続
されている。このようなトランジスタの配置により、例
えば、ライン８が論理１の場合には、それに接続されて
いるパストランジスタ16,17,18,19がオン状態となる。
このとき、そのパストランジスタのソース、ドレイン間
を介して、DL0,DL5,DL10,DL15の４ビットが、コモンデ
ータバス20,21,22,23にそれぞれ読み出される。この場
合、第３図（ａ）の図では、対角成分DL0,DL5,DL10,DL1
5であって、（ｄ）の図の第１回目の図に対応する。
ライン７が１の場合には、DL1,DL4,DL11,DL14がコモ
ンデータバス20,21,22,23に読み出される。これは、第
３図（ａ）においては（2,1）要素、（1,2）要素、（4,
3）要素、（3,4）要素に対応し、これは、第３図（ｄ）
の２回目の図に対応する。ライン６が１の場合には、DL
2,DL7,DL8,DL13がコモンデータバス20,21,22,23に読み
出される。これは３図（ａ）においては（3,1）要素、
（4,2）要素、（1,3）要素、（2,4）要素に対応し、こ
れは、第３図（ｄ）の３回目の図に対応する。ライン５
が１の場合には、DL3,DL6,DL9,DL12がコモンデータバス
20,21,22,23に読み出される。これは第３図（ａ）にお
いては（4,1）要素、（3,2）要素，（2,3）要素（1,4）
要素に対応し、これは、第３図（ｄ）の４回目の図に対
応する。
ンデータバス20,21,22,23に読み出される。これは、第
３図（ａ）においては（2,1）要素、（1,2）要素、（4,
3）要素、（3,4）要素に対応し、これは、第３図（ｄ）
の２回目の図に対応する。ライン６が１の場合には、DL
2,DL7,DL8,DL13がコモンデータバス20,21,22,23に読み
出される。これは３図（ａ）においては（3,1）要素、
（4,2）要素、（1,3）要素、（2,4）要素に対応し、こ
れは、第３図（ｄ）の３回目の図に対応する。ライン５
が１の場合には、DL3,DL6,DL9,DL12がコモンデータバス
20,21,22,23に読み出される。これは第３図（ａ）にお
いては（4,1）要素、（3,2）要素，（2,3）要素（1,4）
要素に対応し、これは、第３図（ｄ）の４回目の図に対
応する。
すなわち、データセレクタDS4によってシフテッドテ
ダイヤゴナルが実現されている。
ダイヤゴナルが実現されている。
以上は、16ビットから４ビットを選択する方式である
が、16ビットから１ビットを選ぶ場合、データセレクタ
DS1によって、4bitのコモンデータバスのデータ線に20,
21,22,23のうちの１つのデータをもう１つのコモンデー
タバスLD1に接続するように制御される。
が、16ビットから１ビットを選ぶ場合、データセレクタ
DS1によって、4bitのコモンデータバスのデータ線に20,
21,22,23のうちの１つのデータをもう１つのコモンデー
タバスLD1に接続するように制御される。
この選択はプリデコーダPD3によって行われ、アドレ
ス信号A0,A1がそれぞれ（0,0），（1,0），（0,1），
（1,1）のとき制御線Ｓが０であるときに限って、行線1
2,11,10,9をそれぞれ活性化することにより行われる。
ス信号A0,A1がそれぞれ（0,0），（1,0），（0,1），
（1,1）のとき制御線Ｓが０であるときに限って、行線1
2,11,10,9をそれぞれ活性化することにより行われる。
以上のアドレス信号A0〜A3は内部アドレスであって、
チップ外に入力されるアドレス信号A0〜03に対して、後
述するように、第７図に示される（ａ），（ｂ）の方式
にしたがって、外部アドレス信号を入れ換えられた、す
なわちスクランブルされたことにより得られたものであ
る。
チップ外に入力されるアドレス信号A0〜03に対して、後
述するように、第７図に示される（ａ），（ｂ）の方式
にしたがって、外部アドレス信号を入れ換えられた、す
なわちスクランブルされたことにより得られたものであ
る。
データラッチのセレクトの関係を第６図に示す。ここ
で、メモリセルアレイ分割に使用するアドレスA4,A5
は、いま、セレクトされたブロック（例えば、メモリセ
ルアレイMA0〜MA3,ブロックデータラッチBDL0）に注目
しているので、第６図には図示してない。このデータラ
ッチ・マトリクスを１ビット入出力構成とする場合にお
いて縦にスキャン、すなわち、外部アドレスのA0を最下
位ビット、A3を最上位ビットとして順次カウントアップ
したとき、データセレクタをDL0,DL1,DL2,DL3,DL4・・
・DL15と選択する場合と、横スキャン、すなわち、外部
アドレスを順次カウントアップした場合、データセレク
タをDL0,DL4,DL8,DL12,DL1・・・DL15と選択する場合に
おける外部アドレスと内部アドレスとの関係を示す真理
値表とそれを実現するアドレススクランブラー回路を第
７図（ａ），（ｂ）に示す。
で、メモリセルアレイ分割に使用するアドレスA4,A5
は、いま、セレクトされたブロック（例えば、メモリセ
ルアレイMA0〜MA3,ブロックデータラッチBDL0）に注目
しているので、第６図には図示してない。このデータラ
ッチ・マトリクスを１ビット入出力構成とする場合にお
いて縦にスキャン、すなわち、外部アドレスのA0を最下
位ビット、A3を最上位ビットとして順次カウントアップ
したとき、データセレクタをDL0,DL1,DL2,DL3,DL4・・
・DL15と選択する場合と、横スキャン、すなわち、外部
アドレスを順次カウントアップした場合、データセレク
タをDL0,DL4,DL8,DL12,DL1・・・DL15と選択する場合に
おける外部アドレスと内部アドレスとの関係を示す真理
値表とそれを実現するアドレススクランブラー回路を第
７図（ａ），（ｂ）に示す。
横スキャンについて、第７図（ｂ）を参照して具体的
に説明する。A4,A5は、第５図において、（0,0）でライ
ン４を活性化し、第４図のメモリセルアレイMA0,MA1,MA
2,MA3からの出力をブロックデータラッチBDL0に加え
て、データラッチDL0〜DL15の出力を選択するものであ
る。第６図に示したデータラッチ・マトリクスを、横に
スキャンしたとき、データセレクタをDL0,DL4,DL8,DL1
2,DL1・・・DL15と選択され、かつ１ビット入出力構成
とする場合、例えば内部アドレスA3,A2,A1,A0が（0,1,
1,0）のとき、第５図においては、A3,A2の（0,1）によ
って出力ライン７が活性化され、ラッチDL1,DL4,DL11,D
L14が選択される。さらに、A1,A0の（1,0）によって、
出力ライン10によってコモンデータバスDL1にはデータ
ラッチDL11の内容が出力される。すなわち、チップの外
部からピンを介して外部アドレス11を指定する場合に
は、外部アドレスは、その11に対応する２進コード（1,
0,1,1）となって、内部アドレスは上述の（0,1,1,0）と
なり、第５図のデータセレクタの回路ではDL11の内容が
読み出される。すなわち、１ビット出力の場合には、外
部のアドレスのアドレス値とデータラッチのNo.とは一
致する。４ビット出力の場合は、内部アドレスの（A0,A
1）に関係なく、たとえば（A3,A2）が（0,0）である場
合には、データラッチのDL0,DL5,DL10,DL15が選択され
る。なお、これは、第３図（ｄ）の第１回目のタイミン
グに対応する。内部アドレスは、データセレクタにおい
て、シフテッドダイヤゴナル方式に従って出力するよう
にトランジスタを選択するために、用いられるものであ
る。
に説明する。A4,A5は、第５図において、（0,0）でライ
ン４を活性化し、第４図のメモリセルアレイMA0,MA1,MA
2,MA3からの出力をブロックデータラッチBDL0に加え
て、データラッチDL0〜DL15の出力を選択するものであ
る。第６図に示したデータラッチ・マトリクスを、横に
スキャンしたとき、データセレクタをDL0,DL4,DL8,DL1
2,DL1・・・DL15と選択され、かつ１ビット入出力構成
とする場合、例えば内部アドレスA3,A2,A1,A0が（0,1,
1,0）のとき、第５図においては、A3,A2の（0,1）によ
って出力ライン７が活性化され、ラッチDL1,DL4,DL11,D
L14が選択される。さらに、A1,A0の（1,0）によって、
出力ライン10によってコモンデータバスDL1にはデータ
ラッチDL11の内容が出力される。すなわち、チップの外
部からピンを介して外部アドレス11を指定する場合に
は、外部アドレスは、その11に対応する２進コード（1,
0,1,1）となって、内部アドレスは上述の（0,1,1,0）と
なり、第５図のデータセレクタの回路ではDL11の内容が
読み出される。すなわち、１ビット出力の場合には、外
部のアドレスのアドレス値とデータラッチのNo.とは一
致する。４ビット出力の場合は、内部アドレスの（A0,A
1）に関係なく、たとえば（A3,A2）が（0,0）である場
合には、データラッチのDL0,DL5,DL10,DL15が選択され
る。なお、これは、第３図（ｄ）の第１回目のタイミン
グに対応する。内部アドレスは、データセレクタにおい
て、シフテッドダイヤゴナル方式に従って出力するよう
にトランジスタを選択するために、用いられるものであ
る。
したがって、第３図（ｄ）の第１回目のタイミングの
読み出し、すなわち、DL0,DL5,DL10,DL15の４ビットの
情報を外部アドレスを用いて出力するためには、内部ア
ドレスのA3,A2が0.0である必要があり、第７図（ｂ）の
真理値表により、外部アドレスは0000番地か0101番地か
1010番地か1111番地のいずれか１つを指定する。したが
って、外部アドレス数は４ビット出力の場合は、１ビッ
ト出力の場合の1/4に減少する。
読み出し、すなわち、DL0,DL5,DL10,DL15の４ビットの
情報を外部アドレスを用いて出力するためには、内部ア
ドレスのA3,A2が0.0である必要があり、第７図（ｂ）の
真理値表により、外部アドレスは0000番地か0101番地か
1010番地か1111番地のいずれか１つを指定する。したが
って、外部アドレス数は４ビット出力の場合は、１ビッ
ト出力の場合の1/4に減少する。
縦スキャンの場合は、内部アドレスとデータセレクタ
No.の関係は、横スキャンと同じであり、外部アドレス
と内部アドレスの関係は第７図（ａ）に示すようにな
る。
No.の関係は、横スキャンと同じであり、外部アドレス
と内部アドレスの関係は第７図（ａ）に示すようにな
る。
このように、４ビット入出力構成の異なった４本のワ
ード線と異なった４本の列選択線を同時に駆動して４ビ
ットデータを４回取り出す方法は第５図の回路により可
能であり、さらにＳ端子をボンディングオプション、AL
マスタスライス等により１ビット入出力構成とした場合
においても、第７図のような簡単なスクランブラーによ
って縦横のスキャンが可能であることがわかる。
ード線と異なった４本の列選択線を同時に駆動して４ビ
ットデータを４回取り出す方法は第５図の回路により可
能であり、さらにＳ端子をボンディングオプション、AL
マスタスライス等により１ビット入出力構成とした場合
においても、第７図のような簡単なスクランブラーによ
って縦横のスキャンが可能であることがわかる。
第三実施例 次に、本発明の第３実施例を第８図に示す。
この半導体記憶装置は、行方向に一対で設けられたメ
モリセルアレイMA00とMA01,MA10とMA11,MA20とMA21,・
・・MA70とMA71の各対において中間に行デコーダDY0,DX
1,・・・DX7をそれぞれ介在させ、行デコーダの共用化
を図ったタイプのDRAMに本発明を適用した例であり、第
２図（第一実施例）の変形である。同様な部分について
は同一の符号を附して以下説明する。
モリセルアレイMA00とMA01,MA10とMA11,MA20とMA21,・
・・MA70とMA71の各対において中間に行デコーダDY0,DX
1,・・・DX7をそれぞれ介在させ、行デコーダの共用化
を図ったタイプのDRAMに本発明を適用した例であり、第
２図（第一実施例）の変形である。同様な部分について
は同一の符号を附して以下説明する。
この半導体記憶装置においては、例えば、１つの行選
択駆動回路DX0によりメモリセルアレイMA00とメモリセ
ルアレイMA01の同一行アドレス信号（A0）によってそれ
ぞれ対応するワード線WL00とワード線WL01が選択される
このワード線WL00に接続されているメモリセルCEL00〜C
EL0iに接続されるビット線BL00〜BL0iに対応する列選択
線のうち、例えば２本の列選択線CL0とCL1が同時に駆動
され、２ビットのデータがデータラッチDL2DL3に出力さ
れる。また、ワード線WL01に接続されているメモリセル
CEL0j〜CEL0mに接続されているビット線BL0j〜BL0mに対
応する列選択線のうち、例えば、２本の列選択線CL2とC
L3が同時に駆動され、２ビットのデータがデータラッチ
DL0,DL1に出力される。したがって一対のメモリセルア
レイMA00とMA01から合計４ビットのデータがデータラッ
チDL0〜DL3に出力される。
択駆動回路DX0によりメモリセルアレイMA00とメモリセ
ルアレイMA01の同一行アドレス信号（A0）によってそれ
ぞれ対応するワード線WL00とワード線WL01が選択される
このワード線WL00に接続されているメモリセルCEL00〜C
EL0iに接続されるビット線BL00〜BL0iに対応する列選択
線のうち、例えば２本の列選択線CL0とCL1が同時に駆動
され、２ビットのデータがデータラッチDL2DL3に出力さ
れる。また、ワード線WL01に接続されているメモリセル
CEL0j〜CEL0mに接続されているビット線BL0j〜BL0mに対
応する列選択線のうち、例えば、２本の列選択線CL2とC
L3が同時に駆動され、２ビットのデータがデータラッチ
DL0,DL1に出力される。したがって一対のメモリセルア
レイMA00とMA01から合計４ビットのデータがデータラッ
チDL0〜DL3に出力される。
この場合、注意すべきことは、選択されたワード線WL
00とワード線WL01とは同一のアドレスではあるが、同一
のワード線ではないという点である。
00とワード線WL01とは同一のアドレスではあるが、同一
のワード線ではないという点である。
以下、同様に各メモリセルアレイMAブロック対から４
ビットのデータが出力され、全データラッチは16ビット
のデータが出力される。次いで、この16ビットデータは
第３図のシフテッドダイヤゴナルにより、各体の列選択
線に接続された４ビットのそれぞれから１ビットずつ合
計４ビットのデータが出力される。この場合、データラ
ッチDL0〜DL3において列選択線またはワード線のフェイ
ルが生じたとしても、その列選択説またはワード線に接
続された全データはフェイルするが、最終的に出力され
る４ビットデータにおいては１ビットのデータに過ぎな
い。
ビットのデータが出力され、全データラッチは16ビット
のデータが出力される。次いで、この16ビットデータは
第３図のシフテッドダイヤゴナルにより、各体の列選択
線に接続された４ビットのそれぞれから１ビットずつ合
計４ビットのデータが出力される。この場合、データラ
ッチDL0〜DL3において列選択線またはワード線のフェイ
ルが生じたとしても、その列選択説またはワード線に接
続された全データはフェイルするが、最終的に出力され
る４ビットデータにおいては１ビットのデータに過ぎな
い。
よって、ECC回路の適応が可能である。
第四実施例 次に本発明の第４実施例を第９図に示す。
この半導体記憶装置は、列選択線をグローバル列選択
線（GCL0,GCL1,GCL2・・・GCLm）とローカル列選択線
（LCL00,LCL0i,LCL0j,LCL0mとLCL10,LCL1i,LCL1j,LCL1
m）と二重化し、その間のスイッチ（SW00,SW0i,SW0j,SW
0mとSW10,SW1i,SW1j,SW1m）を介して接続している。さ
らに、列選択駆動回路（DY0,DY1,DY2,DY3）内に不良を
起こした列選択線、列デコーダを切り換える予備の列デ
コーダ（以下、冗長列デコーダと呼ぶ。第10図参照）
と、各メモリセルアレイ（MA00〜MA0m,MA10〜MA1m）内
に不良を起こしたメモリセルを切り換える予備のメモリ
セルアレイ（以下、冗長メモリセルアレイと呼ぶ。図示
してない）を余分に持っており、外部から入力されたア
ドレス（A0〜Am）が不良アドレスと認識された場合は、
冗長列デコーダで冗長メモリセルを選択するようにした
タイプのDRAMに本発明を適応した例であり、第８図（第
３の実施例）の変形である。同様な部分については同一
の符号を付して以下説明する。
線（GCL0,GCL1,GCL2・・・GCLm）とローカル列選択線
（LCL00,LCL0i,LCL0j,LCL0mとLCL10,LCL1i,LCL1j,LCL1
m）と二重化し、その間のスイッチ（SW00,SW0i,SW0j,SW
0mとSW10,SW1i,SW1j,SW1m）を介して接続している。さ
らに、列選択駆動回路（DY0,DY1,DY2,DY3）内に不良を
起こした列選択線、列デコーダを切り換える予備の列デ
コーダ（以下、冗長列デコーダと呼ぶ。第10図参照）
と、各メモリセルアレイ（MA00〜MA0m,MA10〜MA1m）内
に不良を起こしたメモリセルを切り換える予備のメモリ
セルアレイ（以下、冗長メモリセルアレイと呼ぶ。図示
してない）を余分に持っており、外部から入力されたア
ドレス（A0〜Am）が不良アドレスと認識された場合は、
冗長列デコーダで冗長メモリセルを選択するようにした
タイプのDRAMに本発明を適応した例であり、第８図（第
３の実施例）の変形である。同様な部分については同一
の符号を付して以下説明する。
この半導体記憶装置においては、行選択駆動回路DX0
によりメモリセルアレイMA00とメモリセルアレイMA01の
それぞれに対応するワード線WL00とWL01とが選択され、
このワード線WL00,WL01に接続されているメモリセルCEL
00〜CEL0mより、それぞれに対応するビット線BL00〜BL0
mにデータが出力される。ここまでの動作は第８図（第
三の実施例）と同様である。一方、列選択線のうち、例
えば、４本のグローバル列選択線GC10,GCL1,GCL2,GCL3
が同時に選択され、スイッチSW00,SW0i,SW0j,SW0mを介
して選択されたローカル列選択線LCL00,LCL0i,LCL0j,LC
L0mによってデータがデータラッチDL0,DL1,DL2,DL3にラ
ッチされる。第８図（第三の実施例）と異なるところは
スイッチSW00〜SW0iを介して選択されたローカル列選択
線LCL00〜LCL0mによってデータがBUSに出力され、デー
タラッチDL0〜DL3にラッチされるて点で、以下、データ
セレクタで各ループより読み出された16ビットのデータ
をシフテッドダイアゴナル方式（第３図（ｄ）参照）に
より、各グループより１ビットずつ、計４ビットのデー
タが最終的に出力されるのは第８図（第三の実施例）と
同じで、互いに異なるワード線と異なるローカル列選択
線とによって出力される４ビットであるから、ECC回路
の適応が可能であることは言うまでもない。
によりメモリセルアレイMA00とメモリセルアレイMA01の
それぞれに対応するワード線WL00とWL01とが選択され、
このワード線WL00,WL01に接続されているメモリセルCEL
00〜CEL0mより、それぞれに対応するビット線BL00〜BL0
mにデータが出力される。ここまでの動作は第８図（第
三の実施例）と同様である。一方、列選択線のうち、例
えば、４本のグローバル列選択線GC10,GCL1,GCL2,GCL3
が同時に選択され、スイッチSW00,SW0i,SW0j,SW0mを介
して選択されたローカル列選択線LCL00,LCL0i,LCL0j,LC
L0mによってデータがデータラッチDL0,DL1,DL2,DL3にラ
ッチされる。第８図（第三の実施例）と異なるところは
スイッチSW00〜SW0iを介して選択されたローカル列選択
線LCL00〜LCL0mによってデータがBUSに出力され、デー
タラッチDL0〜DL3にラッチされるて点で、以下、データ
セレクタで各ループより読み出された16ビットのデータ
をシフテッドダイアゴナル方式（第３図（ｄ）参照）に
より、各グループより１ビットずつ、計４ビットのデー
タが最終的に出力されるのは第８図（第三の実施例）と
同じで、互いに異なるワード線と異なるローカル列選択
線とによって出力される４ビットであるから、ECC回路
の適応が可能であることは言うまでもない。
このローカル列選択線は多層配線での第３の配線層を
使用し、複数のメモリセルアレイ（例えば、MA00,MA10,
MA20）で共用している。もちろん、多層配線での第２の
配線層を使用し、メモリセルアレイを共用しなくともよ
い。
使用し、複数のメモリセルアレイ（例えば、MA00,MA10,
MA20）で共用している。もちろん、多層配線での第２の
配線層を使用し、メモリセルアレイを共用しなくともよ
い。
この半導体記憶装置の列デコーダ（DY0〜DY3）には冗
長列デコーダ（第10図参照）をそれぞれ余分に持ってお
り、また、メモリセルアレイにも冗長列デコーダに対応
した冗長メモリセルアレイが余分に配置されている。な
お、冗長メモリセルは通常のメモリセルと構成、列選択
線に対応するメモリセルの数も同じであるので図への表
示は省略してある。
長列デコーダ（第10図参照）をそれぞれ余分に持ってお
り、また、メモリセルアレイにも冗長列デコーダに対応
した冗長メモリセルアレイが余分に配置されている。な
お、冗長メモリセルは通常のメモリセルと構成、列選択
線に対応するメモリセルの数も同じであるので図への表
示は省略してある。
第10図には１つの列デコーダ（例えばDY0）の詳細と
不良アドレスへの切り換える手段について示してある。
不良を起こしていないメモリセルを読み出す正常アドレ
スが入力された場合に動作する列デコーダ（CDY0〜CDY
m）の他に不良アドレスが入力された時に動作する冗長
列デコーダ（CRDY0）が余分に配置されている。
不良アドレスへの切り換える手段について示してある。
不良を起こしていないメモリセルを読み出す正常アドレ
スが入力された場合に動作する列デコーダ（CDY0〜CDY
m）の他に不良アドレスが入力された時に動作する冗長
列デコーダ（CRDY0）が余分に配置されている。
今、外部より入力されるアドレス信号（A0〜Am）をア
ドレスバッファ（ADB）で増幅したアドレス信号（10）
とあらかじめ不良アドレスが記憶されている不良アドレ
ス記憶用RAM（ROM）より出力される不良アドレス信号
（20）とが比較回路（COM）で比較され、不一致であっ
た場合、すなわち、外部入力アドレスが不良を起こして
ないメモリセルを読み出す正常アドレスと認識された場
合は、アドレスバッファADBの出力（10）に従ってグロ
ーバル列選択線（GCL0〜GCLm）うち、１本を選択する。
ドレスバッファ（ADB）で増幅したアドレス信号（10）
とあらかじめ不良アドレスが記憶されている不良アドレ
ス記憶用RAM（ROM）より出力される不良アドレス信号
（20）とが比較回路（COM）で比較され、不一致であっ
た場合、すなわち、外部入力アドレスが不良を起こして
ないメモリセルを読み出す正常アドレスと認識された場
合は、アドレスバッファADBの出力（10）に従ってグロ
ーバル列選択線（GCL0〜GCLm）うち、１本を選択する。
一方、外部より入力されるアドレス信号（A0〜Am）を
アドレスバッファ（ADB）で増幅したアドレス信号（1
0）とあらかじめ不良アドレスが記憶されている不良ア
ドレス記憶用ROM（ROM）より出力される不良アドレス信
号（20）とが比較回路（COM）で比較され、一致した場
合、すなわち、外部入力アドレスが不良メモリセルを読
み出す不良アドレスであったと認識された場合は、比較
回路（COM）の出力信号（30）の各列デコーダ（CDY0〜C
DYm）の動作を止めると同時に冗長デコーダ（CRDY0）を
活性化し、冗長グローバル列選択線（GRCL0）を選択す
る。つまり、不良アドレスが入力された時には、予備の
冗長デコーダが活性化し、それに対応する予備の冗長メ
モリセル（図示してない）が選択される。したがって、
外部より見た場合、あたかも不良が全くないように見え
る。第10図では冗長デコーダは１回路のみの例だが、複
数回路備えても良いことは言うまでもない。
アドレスバッファ（ADB）で増幅したアドレス信号（1
0）とあらかじめ不良アドレスが記憶されている不良ア
ドレス記憶用ROM（ROM）より出力される不良アドレス信
号（20）とが比較回路（COM）で比較され、一致した場
合、すなわち、外部入力アドレスが不良メモリセルを読
み出す不良アドレスであったと認識された場合は、比較
回路（COM）の出力信号（30）の各列デコーダ（CDY0〜C
DYm）の動作を止めると同時に冗長デコーダ（CRDY0）を
活性化し、冗長グローバル列選択線（GRCL0）を選択す
る。つまり、不良アドレスが入力された時には、予備の
冗長デコーダが活性化し、それに対応する予備の冗長メ
モリセル（図示してない）が選択される。したがって、
外部より見た場合、あたかも不良が全くないように見え
る。第10図では冗長デコーダは１回路のみの例だが、複
数回路備えても良いことは言うまでもない。
このように不良メモリセルを救済するために不良メモ
リセルに対応する列選択線を冗長列選択に切り換える方
式は、行選択線にも有効な手段である。また、冗長の効
率を高める手段として、メモリセルアレイ（例えばMA0
0）単位に不良アドレスを検出して不良アドレス記憶用R
OMに記憶させ、不良アドレスの判定をメモリセルアレイ
毎に行う。
リセルに対応する列選択線を冗長列選択に切り換える方
式は、行選択線にも有効な手段である。また、冗長の効
率を高める手段として、メモリセルアレイ（例えばMA0
0）単位に不良アドレスを検出して不良アドレス記憶用R
OMに記憶させ、不良アドレスの判定をメモリセルアレイ
毎に行う。
この半導体記憶装置で、かつ、グローバル列選択線と
ローカル列選択線とを結ぶスイッチ（SW00〜SW0m,SW10
〜SW1m）を閉じたままメモリセルアレイ単位に冗長をし
ようとした場合、列選択線が複数のメモリセルアレイに
対し共用しているので、冗長の効率が低下すると言う問
題がある。例えば、グローバル列選択線GCL0が選択さ
れ、それにより分岐したローカル列選択線LCL00がメモ
リセルアレイMA00内で不良を起こしショートしたとす
る。その場合、メモリセルが正常であるメモリセルアレ
イMA20,MA30も不良と見なされ、メモリセルアレイMA40,
MA50が選択されたときも冗長列デコーダCRDY0に切り換
えねばならなくなる。
ローカル列選択線とを結ぶスイッチ（SW00〜SW0m,SW10
〜SW1m）を閉じたままメモリセルアレイ単位に冗長をし
ようとした場合、列選択線が複数のメモリセルアレイに
対し共用しているので、冗長の効率が低下すると言う問
題がある。例えば、グローバル列選択線GCL0が選択さ
れ、それにより分岐したローカル列選択線LCL00がメモ
リセルアレイMA00内で不良を起こしショートしたとす
る。その場合、メモリセルが正常であるメモリセルアレ
イMA20,MA30も不良と見なされ、メモリセルアレイMA40,
MA50が選択されたときも冗長列デコーダCRDY0に切り換
えねばならなくなる。
そこで、この半導体記憶装置では不良アドレス記憶用
ROM（ROM）の出力（20）により、グローバル列選択線と
ローカル列選択線とを結ぶスイッチを開閉するようにし
てある。たとえば、グローバル列選択線GCL0が選択さ
れ、それより分岐したローカル列選択線LCL00がメモリ
セルアレイMA00内で不良を起こし、ショートしても、不
良アドレス記憶用ROM（ROM）の出力（20）により、スイ
ッチSW00を開き、グローバル列選択線とローカル列選択
線とを切り離す。このように切り離すことによって、グ
ローバル列選択線GCL0に対応したメモリセルアレイMA00
の不良アドレスを選択した場合は冗長列デコーダへの切
り換えが行われるが、メモリセルアレイMA40が選択され
た場合はいままで通りにグローバル列選択線GCL0の使用
が可能になる。
ROM（ROM）の出力（20）により、グローバル列選択線と
ローカル列選択線とを結ぶスイッチを開閉するようにし
てある。たとえば、グローバル列選択線GCL0が選択さ
れ、それより分岐したローカル列選択線LCL00がメモリ
セルアレイMA00内で不良を起こし、ショートしても、不
良アドレス記憶用ROM（ROM）の出力（20）により、スイ
ッチSW00を開き、グローバル列選択線とローカル列選択
線とを切り離す。このように切り離すことによって、グ
ローバル列選択線GCL0に対応したメモリセルアレイMA00
の不良アドレスを選択した場合は冗長列デコーダへの切
り換えが行われるが、メモリセルアレイMA40が選択され
た場合はいままで通りにグローバル列選択線GCL0の使用
が可能になる。
以上のように、列選択線を二重化することにより、２
本の列選択線がフェイルしても、本発明にしたがって１
ビットエラーの出力を得ることができ、ECC回路で訂正
可能となる。
本の列選択線がフェイルしても、本発明にしたがって１
ビットエラーの出力を得ることができ、ECC回路で訂正
可能となる。
以上は列選択線の二重化の場合であったが、同様に行
選択線をすなわちワード線を二重化すればさらに効果は
高まることは言うまでもない。また、スイッチ（SW00〜
SW0m,SW10〜SW1m）の代わりにヒューズを用いて、不良
アドレスに対したヒューズを切断することでグローバル
列選択線とローカル列選択線とを切り離してもよい。
選択線をすなわちワード線を二重化すればさらに効果は
高まることは言うまでもない。また、スイッチ（SW00〜
SW0m,SW10〜SW1m）の代わりにヒューズを用いて、不良
アドレスに対したヒューズを切断することでグローバル
列選択線とローカル列選択線とを切り離してもよい。
以上の通り本発明によれば、多ビット入出力構成の半
導体記憶装置において、ワード線、列選択線（ビット
線）あるいはメモリセルの欠陥によるフェイルが生じた
としても多ビットの全てがフェイルすることはなく、必
ず１ビット誤りとすることができECC回路の適応が可能
となるので、システムの信頼性を向上させることが出来
る。
導体記憶装置において、ワード線、列選択線（ビット
線）あるいはメモリセルの欠陥によるフェイルが生じた
としても多ビットの全てがフェイルすることはなく、必
ず１ビット誤りとすることができECC回路の適応が可能
となるので、システムの信頼性を向上させることが出来
る。
第１図は本発明の原理説明図、 第２図は本発明の第一実施例のブロック図、 第３図はシフテッドダイアゴナル方式のデータ取り出し
説明図、 第４図は本発明の第二実施例のブロック図、 第５図はデータセレクタの回路図、 第６図はデータラッチのセレクトアドレスの説明図、 第７図はデータラッチのスキャンの説明図、 第８図は本発明の第三実施例のブロック図、 第９図は本発明の第四実施例のブロック図、 第10図は列デコーダの従来例のブロック図、 第11図は第一の従来例のブロック図、 第12図は第二の従来例のブロック図である。 MA0,MA1,・・・MAn……メモリセルアレイ、 WL00,WL10,・・・WLn0……ワード線、 BL00,BL10,・・・BLn0……ビット線、 DX0〜DXn……行選択駆動回路、 DY0〜DYn……列選択駆動回路、 BUS……データバス、 DL0〜DLn……データラッチ、 SA00,SA10,・・・,SA30……センスアンプ、 CL0〜CL3……列選択線．
説明図、 第４図は本発明の第二実施例のブロック図、 第５図はデータセレクタの回路図、 第６図はデータラッチのセレクトアドレスの説明図、 第７図はデータラッチのスキャンの説明図、 第８図は本発明の第三実施例のブロック図、 第９図は本発明の第四実施例のブロック図、 第10図は列デコーダの従来例のブロック図、 第11図は第一の従来例のブロック図、 第12図は第二の従来例のブロック図である。 MA0,MA1,・・・MAn……メモリセルアレイ、 WL00,WL10,・・・WLn0……ワード線、 BL00,BL10,・・・BLn0……ビット線、 DX0〜DXn……行選択駆動回路、 DY0〜DYn……列選択駆動回路、 BUS……データバス、 DL0〜DLn……データラッチ、 SA00,SA10,・・・,SA30……センスアンプ、 CL0〜CL3……列選択線．
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ａ 7735−4Ｍ ６８１ Ｂ (56)参考文献 特開 昭52−98433（ＪＰ，Ａ) 特開 昭61−105800（ＪＰ，Ａ) 特開 昭59−75494（ＪＰ，Ａ) 特開 昭60−179859（ＪＰ，Ａ) 特開 昭62−134899（ＪＰ，Ａ) 特開 昭63−304496（ＪＰ，Ａ) 特開 昭63−140493（ＪＰ，Ａ) 特開 昭63−204600（ＪＰ，Ａ)
Claims (29)
- 【請求項１】複数のワード線（WL00〜WL0j）と、ビット
線（BL00〜BL0m）と、メモリセル（CEL00〜CEL0m）とを
有するメモリセルアレイ（MA0〜MAn）を有する半導体記
憶装置において、 複数のワード線を同時に活性化する行選択手段と、 複数の列選択線を同時に独立に活性化し、複数のピット
線（BL00〜BL0m）を同時に選択する列選択手段（SDY0、
SDY1）と、 前記複数のワード線及び前記複数のビット線により同時
に選択された複数のメモリセルのなかから、ビット線と
ワード線との両方が異なる組み合わせによって選択され
ている複数のメモリセルを選択するデータセレクタとを
備えたことを特徴とする半導体記憶装置。 - 【請求項２】請求項１記載の半導体記憶装置において、 前記行選択手段は共通の行アドレスを受ける複数の行デ
コーダと、前記列選択手段は共通の列アドレスを受ける
複数の列デコーダとを備えることを特徴とする半導体記
憶装置。 - 【請求項３】請求項１記載の半導体記憶装置において、 前記列選択線を第一の配線層で形成し、行選択線を第二
の配線層で形成したことを特徴とする半導体記憶装置。 - 【請求項４】請求項１記載の半導体記憶装置において、 前記列選択手段により選択されたｎ個のメモリセル内容
をラッチするラッチ手段を有し、前記データセレクタは
前記ラッチ手段の出力に接続されｎ個のメモリセル内容
をｎよりも小さいｍ個に選択することを特徴とする半導
体記憶装置。 - 【請求項５】請求項１記載の半導体記憶装置において、 前記データセレクタ回路によって選択されたメモリセル
のデータ中の誤りを訂正するエラー訂正回路を有するこ
とを特徴とする半導体記憶装置。 - 【請求項６】請求項４記載の半導体記憶装置において、 前記ｍ個の読み出しデータをn/m回時分割で前記ｎ個づ
つ読み出すことを特徴とする半導体記憶装置。 - 【請求項７】請求項４記載の半導体記憶装置において、 前記データセレクタの内容は、アドレス信号の一部をデ
コードした信号により、ジフテッドダイヤゴナル方式に
対応する位置にあるトランジスタオンオフを制御するこ
とによりデータ選択を行うことを特徴とする半導体記憶
装置。 - 【請求項８】請求項７記載の半導体記憶装置において、 前記シフテッドダイヤゴナル方式は、メモリセルアレイ
の一部を構成する４×４の部分アレイの16ビットのメモ
リセルから4bitづつ出力することを特徴とする半導体記
憶装置。 - 【請求項９】請求項４記載の半導体記憶装置において、 前記データセレクタの選択の制御を行うアドレス信号は
外部アドレスを変換して生成されることを特徴とする半
導体記憶装置。 - 【請求項１０】請求項２記載の半導体記憶装置におい
て、 行方向に１対で設けられたメモリセルアレイの各対にお
いて、それらの中間に行デコーダをそれぞれ介在させて
行デコーダを共用化することを特徴とする半導体記憶装
置。 - 【請求項１１】請求項４記載の半導体記憶装置におい
て、 前記データセレクタは、ｎビットのデータから、ｎより
も小さいm1ビットを選択する第１データセレクタと、そ
のm1ビットよりもさらに小さいm2ビットに選択する第２
データセレクタとを具備することを特徴とする半導体記
憶装置。 - 【請求項１２】請求項４記載の半導体記憶装置におい
て、 前記データラッチ手段とデータセレクタ手段との間には
１ブロックがｎ個のデータラッチからなる複数個の間に
はデータラッチから１個のデータラッチブロックを選択
するブロックセレクタ手段を含むことを特徴とする半導
体記憶装置。 - 【請求項１３】請求項４記載の半導体記憶装置におい
て、 前記データセレクタには複数ビット同時出力する複数本
のコモンデータバスが接続され、該コモンデータバスに
は、１本のコンモンデータバスを選択する１ビット出力
データセレクタが接続されてなることを特徴とする半導
体記憶装置。 - 【請求項１４】請求項１記載の半導体記憶装置におい
て、 冗長メモリセルを選択する冗長列選択手段を含むことを
特徴とする半導体記憶装置。 - 【請求項１５】請求項14記載の半導体記憶装置におい
て、 外部アドレスとチップ内部に記憶されている冗長アドレ
スを比較し、一致した場合は冗長用メモリセルを選択す
る冗長列選択手段を活性化し、通常メモリセルを選択す
る列選択手段を非活性にする手段を具備したことを特徴
とする半導体記憶装置。 - 【請求項１６】請求項15記載の半導体記憶装置におい
て、 外部アドレスとチップ内部に記憶されている冗長アドレ
スとを比較し、一致した場合は外部アドレスに対応する
サブ選択線のスイッチをオフとする手段を具備したこと
を特徴とする半導体記憶装置。 - 【請求項１７】請求項１記載の半導体記憶装置におい
て、 前記半導体記憶装置は、入／出力のビット構成が多ビッ
ト構成であり、 入／出力のビット数以上の本数の列選択線を同時に選択
する列選択手段を具備し、同時にデータが入力又は出力
される複数のメモリセル（CEL00〜CEL0m）がそれぞれ異
なる行選択線に属することを特徴とする半導体記憶装
置。 - 【請求項１８】請求項１記載の半導体記憶装置におい
て、 行選択手段は冗長用メモリセルを選択するための冗長行
選択回路を含むことを特徴とする半導体記憶装置。 - 【請求項１９】請求項18記載の半導体記憶装置におい
て、 外部アドレスとチップ内部に記憶されている冗長アドレ
スを比較し、一致した場合は冗長用メモリセルを選択す
る冗長行選択線を活性化し、通常メモリセルを選択する
行選択回路を非活性にすることを特徴とする半導体記憶
装置。 - 【請求項２０】請求項18記載の半導体記憶装置におい
て、 外部アドレスとチップ内部に記憶されている冗長アドレ
スとを比較し、一致した場合は外部アドレスに対応する
サブ選択線のスイッチをオフとする手段を具備したこと
を特徴とする半導体記憶装置。 - 【請求項２１】複数のワード線（WL00〜WL0j）と、ビッ
ト線（BL00〜BL0m）と、メモリセル（CEL00〜CEL0m）と
を有するメモリセルアレイを複数（MA0〜MAn）有する半
導体記憶装置において、 前記各メモリセルアレイ（MA0）内において選択される
同一のワード線（WL00）上のメモリセル（CEL00〜CEL0
m）を介してつながるビット線（BL00〜BL0m）のうち、
メイン列選択線を活性化し、そのメイン列選択線よりス
イッチを介して接続される複数のサブ選択線を同時に独
立に活性化し、複数のビット線（BL00〜BL0m）を同時に
選択する列選択手段（SDY0,SDY1）を備えたことを特徴
とする半導体記憶装置。 - 【請求項２２】請求項21記載の半導体記憶装置におい
て、 前記列選択線がスイッチを介して接続されるサブ列選択
線であることを特徴とする半導体記憶装置。 - 【請求項２３】請求項22記載の半導体記憶装置におい
て、 外部アドレスとチップ内部に記憶されている冗長アドレ
スとを比較し、一致した場合は外部アドレスに対応する
サブ選択線のスイッチをオフとする手段を具備したこと
を特徴とする半導体記憶装置。 - 【請求項２４】複数のワード線（WL00〜WL0j）と、ビッ
ト線（BL00〜BL0m）と、メモリセル（CEL00〜CEL0m）と
を有するメモリセルアレイを複数（MA0〜MAn）有する半
導体記憶装置において、 前記各メモリセルアレイ（MA0）内において選択される
同一ワード線（WL00）上のメモリセル（CEL00〜CEL0m）
を介してつながるビット線（BL00〜BL0m）のうち、メイ
ン列選択線を活性化すると共に、メイン選択線よりヒュ
ーズを介して接続される複数のサブ列選択線を同時に独
立に活性化し、複数のビット線を（BL00〜BL0m）を同時
に選択する列選択手段（SDY0,SDY0）を備えたことを特
徴とする半導体記憶装置。 - 【請求項２５】請求項25記載の半導体記憶装置におい
て、 不良セルを選択するサブ列選択線をヒューズを切断して
切り離すことを特徴とした半導体記憶装置。 - 【請求項２６】複数のワード線（WL00〜WL0j）と、ビッ
ト線（BL00〜BL0m）と、メモリセル（CEL00〜CEL0m）と
を有するメモリセルアレイを複数（MA0〜MAn）有する半
導体記憶装置において、 複数のワード線を同時に活性化する行選択手段と、 前記各メモリセルアレイ（MA0）内において選択される
同一のワード線（WL00）上のメモリセル（CEL00〜CEL0
m）を介してつながるビット線（BL00〜BL0m）のうち、
列選択線を独立に活性化し、複数のビット線（BL00〜BL
0m）を同時に選択する複数の列選択駆動回路と、 前記複数のワード線及び前記複数のビット線により同時
に選択された複数のメモリセルのなかから、ビット線と
ワード線との両方が異なる組み合わせによって選択され
ている複数のメモリセルを選択するデータセレクタとを
備えたことを特徴とする半導体記憶装置。 - 【請求項２７】請求項26記載の半導体記憶装置におい
て、 独立に活性化された列選択線を複数のメモリセルが接続
されたビット線のデータをソースドレイン間を介してバ
スに伝達するトランスファ手段のゲートに接続すること
を特徴とする半導体記憶装置。 - 【請求項２８】複数のワード線と、複数のビット線と、
メモリセルとを有する半導体記憶装置において、 複数の前記ワード線を活性化することにより、前記ワー
ド線に接続されたメモリセルの内容を前記ビット線に伝
達する場合に、複数の列選択線を同時かつ独立に活性化
する列選択手段と、 前記列選択手段により選択されたメモリセルの内容を、
同時に活性化された前記ワード線毎にラッチするラッチ
手段と、 前記ラッチ手段の出力に接続され、ｎ個のメモリセルの
内容をｎよりも小さいｍ個に同時に選択するデータセレ
クタ手段とを有し、 前記ｍ個のメモリセルは、ワード線とビット線との両方
が異なる組み合わせで選択されたものであることを特徴
とする半導体記憶装置。 - 【請求項２９】並列入／出力するビット数Ｐよりも多い
数のメモリセルを、複数の列線と複数の行線とを同時に
活性化して選択する手段と、 それらのなかから行線と列線との両方が異なる組み合わ
せにより同時に選択されているＰ個のセルをデータバス
に接続する手段とからなることを特徴とする半導体記憶
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-143413 | 1989-06-06 | ||
| JP14341389 | 1989-06-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0386992A JPH0386992A (ja) | 1991-04-11 |
| JPH0814985B2 true JPH0814985B2 (ja) | 1996-02-14 |
Family
ID=15338191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2141650A Expired - Lifetime JPH0814985B2 (ja) | 1989-06-06 | 1990-06-01 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5502675A (ja) |
| EP (1) | EP0401792B1 (ja) |
| JP (1) | JPH0814985B2 (ja) |
| KR (1) | KR970004996B1 (ja) |
| DE (1) | DE69024851T2 (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3135795B2 (ja) | 1994-09-22 | 2001-02-19 | 東芝マイクロエレクトロニクス株式会社 | ダイナミック型メモリ |
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- 1990-06-01 JP JP2141650A patent/JPH0814985B2/ja not_active Expired - Lifetime
- 1990-06-06 EP EP90110712A patent/EP0401792B1/en not_active Expired - Lifetime
- 1990-06-06 DE DE69024851T patent/DE69024851T2/de not_active Expired - Fee Related
- 1990-06-07 KR KR1019900008353A patent/KR970004996B1/ko not_active Expired - Fee Related
-
1994
- 1994-06-04 US US08/254,412 patent/US5502675A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004996B1 (ko) | 1997-04-10 |
| US5502675A (en) | 1996-03-26 |
| DE69024851D1 (de) | 1996-02-29 |
| DE69024851T2 (de) | 1996-09-05 |
| KR910001769A (ko) | 1991-01-31 |
| EP0401792B1 (en) | 1996-01-17 |
| EP0401792A2 (en) | 1990-12-12 |
| EP0401792A3 (en) | 1992-02-26 |
| JPH0386992A (ja) | 1991-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080214 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090214 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090214 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090214 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090214 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100214 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110214 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110214 Year of fee payment: 15 |