JPH1083343A - メモリをアクセスする方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ処理システムにおけるチップ選択タイ
ミングの柔軟性を増大し広い範囲の周辺装置のための効
率的なシステム設計を可能にする。 【解決手段】 データ処理システム２０は高性能チップ
選択（ＨＰＣＥ）信号を有し、該信号はアクセスデュー
ティサイクルに基づき所定の数のバスサイクルの間肯定
状態に留まるよう機能的にプログラム可能である。オプ
ションレジスタ５２のビットはユーザが肯定を常に、決
して、あるいは最後の有効なアドレス整合の後のある数
のサイクルの間維持するようＨＰＣＥをプログラムでき
るようにし、これはユーザが高速アクセスと低電力消費
との間のトレードオフを決定できるようにする。データ
処理システム２０はまた処理の終了の１バスサイクル前
にプログラム可能なチップ選択信号の否定を提供し、外
部装置に次のバスサイクルの開始の前に現在のバスサイ
クルからの切り離しのための付加的な時間を与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にはデータ処
理システムに関し、かつより特定的には集積回路マイク
ロプロセッサおよびマイクロコンピュータのためのチッ
プ選択論理回路に関する。

【０００２】

【従来の技術】集積回路マイクロプロセッサは、多くの
場合、ある機能を提供するために他の集積回路装置と接
続されなければならない。典型的には、マイクロプロセ
ッサおよび他の集積回路を使用するシステムの設計者は
マイクロプロセッサそれ自体で作成されるアドレスおよ
びバス制御信号から必要なチップ選択信号を発生するた
めに「グルー論理（ｇｌｕｅ ｌｏｇｉｃ）」を使用す
る。この余分の論理は設計されるシステムのコストをか
なり増加させかつ性能を低下させる可能性があり、従っ
て非常に不都合なものである。

【０００３】アメリカ合衆国カリフォルニア州、サンタ
・クララのインテル・コーポレイションから入手可能
な、８０１８６型（ｉＡＰＸ１８６型とも称される）は
チップ選択信号を発生するための内部論理を有する集積
回路マイクロプロセッサである。該チップ選択論理は７
つの可能なチップ選択の内の各々がアクティブになるア
ドレス範囲をプログラムする限られた能力を有しかつ各
々のチップ選択がアクティブになるバスサイクルに対し
待機状態（ｗａｉｔ ｓｔａｔｅｓ）をプログラム可能
に挿入できる。

【０００４】オンボードチップ選択論理を備えた集積回
路マイクロプロセッサの他の例は、１９９２年９月２９
日に発行された、米国特許第５，１５１，９８６号にお
いてジョン・エイ・ランガン（Ｊｏｈｎ Ａ．Ｌａｎｇ
ａｎ）およびジェイムズ・エム・シビグトロス（Ｊａｍ
ｅｓ Ｍ．Ｓｉｂｉｇｔｒｏｔｈ）により開示されたも
のである。この開示されたチップ選択論理はそれによっ
て待機状態のタイミング、極性および数がいくつかのチ
ップ選択出力の各々に対し個別にプログラム可能な制御
レジスタを含む。

【０００５】非常に柔軟性あるオンボードチップ選択論
理を備えた集積回路マイクロプロセッサが、１９９５年
９月５日に発行された、米国特許第５，４４８，７４４
号においてジェイムズ・ビー・エイファート（Ｊａｍｅ
ｓ Ｂ．Ｅｉｆｅｒｔ）他により教示されている。エイ
ファート他によって教示されたチップ選択論理はあるア
クセスサイクルの属性、例えば該サイクルが読出しサイ
クルであるか書込みサイクルであるか、がプログラム可
能な属性と整合するか否かに基づき条件的にチップ選択
信号が活性化できるようにして大きな柔軟性を提供す
る。

【０００６】

【発明が解決しようとする課題】チップ選択論理をマイ
クロプロセッサ集積回路に集積することに関連する主た
る問題はデータ処理システムおよび高速周辺アクセスに
おける低い電力消費の競合する要求を含む。典型的なチ
ップ選択方法は何らかのアドレスデコードならびに属性
またはオプション（ｏｐｔｉｏｎ）の整合を必要とす
る。電力消費を最小にするためには、周辺装置のチップ
イネーブルまたはチップ選択、ここでは“ＣＥ”と称さ
れる、をイネーブルする前に完全なアドレスおよびオプ
ションの整合が行われる。

【０００７】チップ選択を行うのに必要なバスサイク
ル、例えばアドレスをデコードしかつオプション情報を
整合するためのサイクル、は装置のアクセスのために利
用可能なサイクルを低減する。アクセス速度を増大する
１つの方法は連続的に装置のチップ選択（ＣＥ）を肯定
し合計のアクセス時間からアドレスデコードおよびＣＥ
の肯定時間を除去することである。しかしながら、ＣＥ
の連続的な肯定は電力消費を増大させかつ広い範囲の装
置形式に拡張できない結果となる。

【０００８】また、頻繁にアクセスされる装置はアドレ
ス情報を整合しかつＣＥを肯定するためにバスサイクル
を消費し続ける。同様に、頻繁にアクセスされない装置
はイネーブルされた状態に留まり電力を消費する。装置
のアクセスに利用可能なサイクルの数を増大し、一方同
時にデータ処理システムの電力消費を低減することが望
ましい。柔軟性ある解決方法は、内部アドレス発生を備
えたメモリ装置、パイプラインバースト「フラッシュ
（ＦＬＡＳＨ）」メモリ装置、および同期メモリ装置の
ような、種々の装置に適用される。

【０００９】マイクロプロセッサ集積回路へのチップ選
択論理の集積に関連する他の主たる問題はユーザに十分
な柔軟性を提供することに関する。「グルー論理」を使
用することは極めて柔軟性があり、それはシステム設計
者はマイクロプロセッサのメモリマップによる各々の外
部装置の配置およびタイミングならびにチップ選択信号
自体の他の特性における広い許容範囲を有するからであ
る。この柔軟性は非常に有用であり、それは可能なシス
テム設計および特定の周辺装置に対するチップ選択要求
の多様性が大きいからである。ユニットの寸法を合理的
な限界内に制約する一方で集積されたチップ選択ユニッ
トに十分な柔軟性を与えることは非常に困難である。

【００１０】周辺装置は多様な特性および要求を有して
いる。１つの形式の周辺装置はチップイネーブルまたは
チップ選択（ＣＥ）信号および出力イネーブル（ＯＥ）
信号の双方を使用することによりマイクロプロセッサと
同期して動作する。チップ選択信号はアクセスすべき特
定の装置を示すために使用され、かつ出力イネーブル信
号はアクセスを同期させるために使用される。従って装
置のアクセスは同期を可能にするために付加的なバスサ
イクルを必要とする。他の装置は低速のバスインタフェ
ース論理を有しかつ同期ＯＥ応答および各々の装置タイ
プに特定的な任意の数の機能を可能にするためにＣＥの
否定の後に付加的な時間を必要とする。広い範囲の周辺
装置に対し効率的なシステム設計を可能にするためにデ
ータ処理システムにおいてチップ選択信号タイミングの
柔軟性を増大することが望ましい。

【００１１】さらに、種々のアーキテクチャはデータ処
理システムにおいて調整するのが困難な矛盾した要求を
有する。数多くのモジュール方式のシステムにおいて
は、多様な装置と通信する複数のＣＰＵがある。単一デ
ータ処理システムにおけるキャッシュ（ｃａｓｈｅ）形
アーキテクチャおよびプリフェッチ（ｐｒｅ−ｆｅｔｃ
ｈ）アーキテクチャのための処理を可能にするために付
加的なモジュールおよびロジックが通常必要とされる。
データ処理システムにおいて一様性（ｕｎｉｆｏｒｍｉ
ｔｙ）を加え冗長性を最小にしシステム設計に適応する
上で柔軟性あるものにする必要性がある。

【００１２】

【課題を解決するための手段】本発明によれば、データ
処理システムは高速メモリアクセスおよび低電力消費性
能という競合する関心事に向けられたバーストチップ選
択モジュールを有する。本発明の１つの態様によれば、
チップ選択回路はユーザが特定のアプリケーションに対
する電力／性能比に関して決定できるようにする。

【００１３】高性能チップイネーブル（ＨＰＣＥ）信号
はアクセスのデューティサイクルに基づき最後の有効な
装置アクセスの後に所定の数のバスサイクルの間肯定さ
れた状態に留まっているよう機能的にプログラム可能で
ある。前記アクセスのデューティサイクルは特定の装置
に対するアクセスの可能性ある数を考慮する。それぞれ
のアクセスに関して整合なしにＨＰＣＥを肯定すること
はアドレスデコードおよびチップ選択に関連するクロッ
クサイクルを除去しかつ従って装置へのアクセスの速度
を増大する。一例として、ＨＰＣＥは、常に肯定された
状態に留まり、決して肯定されず、有効なアドレス整合
の後４サイクルに、あるいは有効な整合の後８サイクル
に肯定された状態に留まる。

【００１４】さらに、アクセス速度をさらに増大するた
めに、何らかの整合基準にかかわりなく推論的（ｓｐｅ
ｃｕｌａｔｉｖｅ）アクセスが開始される。この場合、
装置がアクセスのために活性化されたとき、バーストチ
ップ選択はアクセス確認（ｖａｌｉｄａｔｉｏｎ）を受
ける前にロードバーストアドレス（ｌｏａｄ ｂｕｒｓ
ｔ ａｄｄｒｅｓｓ：ＬＢＡ）信号を肯定することによ
りメモリアクセスを開始する。前記推論的アクセスはデ
ータ処理システムがどの装置にアクセスするかを決定す
る間に装置がアクセスの準備を行うことができるように
する。次のアクセスが他の装置への場合は、推論的アク
セスは中止される。実際のアクセスはなく単に装置の準
備だけであったため、データ処理システムにとってはバ
ックアウトまたは取消し（ｂａｃｋｉｎｇ ｏｕｔ）の
ステップは必要とされない。

【００１５】本発明の他の態様はプログラム可能なチッ
プ選択の否定を可能にする。１実施形態では、チップ選
択信号はデータアクノレッジ信号の肯定の１バスサイク
ル前に否定することができ低速のメモリに不活性化また
は非活性化する（ｄｅａｃｔｉｖａｔｅ）ための付加的
な時間を与える。チップ選択信号の早期の否定は同期出
力イネーブル要求を有する装置との効率的なインタフェ
ース方法を提供しかつ付加的なバスデカップリング時間
を提供する。

【００１６】本発明の他の態様によれば、バーストアド
レス発生器（ＢＡＧ）モジュールはキャッシュ形アーキ
テクチャおよびプリフェッチ形アーキテクチャの双方に
適用可能なプログラム可能な転送モードを有する。二重
のアプリケーション能力はシステム設計にあるレベルの
柔軟性を加える。前記ＢＡＧは転送のタイプに対応する
プログラム可能な終了条件に応じてデータアクノレッジ
信号によりバスサイクルを終了させる。終了条件は所定
の数のデータ転送（例えば、２^Ｎ）または物理的境界
（例えば、２^（Ｎ）−１）とすることができかつ外部メ
モリ装置の１行の中間におけるアクセスを可能にする。
キャッシュ形転送に対しては、バーストカウンタはある
キャッシュライン幅限界に到達したこと（すなわち、キ
ャッシュラインが満杯であること）を判定しかつこれに
応じてデータアクノレッジ信号を肯定する。プリフェッ
チ形アーキテクチャは行境界（ｒｏｗ ｂｏｕｎｄａｒ
ｙ）の交差を検出するためにアドレス増分器またはアド
レスインクリメンタを使用しかつこれに応じてデータア
クノレッジ信号を肯定する。１実施形態では、バースト
アドレスはアドレス増分能力なしに装置に対して外部的
に提供される。

【００１７】本発明はある範囲の解決および用途と共に
高速アクセスおよび低電力消費という競合する要求をめ
ざす。本発明はシステム設計のプロセスを考慮しなが
ら、装置アクセスの速度を増大することへの柔軟性ある
手法である。

【００１８】

【発明の実施の形態】次に図面を参照して本発明の実施
形態につき説明する。 ＜概略＞：以下の説明においては、本発明の完全な理解
を与えるため、特定の制御レジスタのビット長さ、その
他のような、数多くの特定的な詳細が述べられている。
しかしながら、当業者には本発明はそのような特定の詳
細なしに実施できることは明らかであろう。他の場合に
は、回路は本発明を不必要な細部において不明確にしな
いように回路がブロック図形式で示されている。たいて
いの場合、タイミングの考慮その他に関する詳細は、そ
のような詳細が本発明の完全な理解を得るために必要で
はなくかつ関連技術における当業者の習熟の範囲内にあ
るため、省略されている。

【００１９】＜用語＞：用語「バス」は、データ、アド
レス、制御またはステータスのような、１つまたはそれ
以上の種々の形式の情報を転送するために使用できる複
数の信号または導体に言及するために使用される。用語
「肯定する」および「否定する」は信号、ステータスビ
ット、または同様の装置をそれぞれその論理的に真のま
たは論理的に偽の状態にすることに言及する場合に使用
される。もし論理的に真の状態が論理レベル“１”であ
れば、論理的に偽の状態は論理レベル“０”である。ま
た、もし論理的に真の状態が論理レベル“０”であれ
ば、論理的に偽の状態は論理レベル“１”となる。

【００２０】本発明は図１〜図７を参照することにより
さらに完全に理解できる。図１は、ブロック図形式でデ
ータ処理システム２０を示す。データ処理システム２０
は概略的に外部バス２４を介して非同期メモリ２６およ
び同期メモリ２８に接続されたデータプロセッサ２２を
含む。さらに、データプロセッサ２２はチップ選択回路
を含み、該チップ選択回路は３つのチップ選択信号を非
同期メモリ２６にかつ４つのチップ選択信号を同期メモ
リ２８に提供し、これについては後により詳細に説明す
る。

【００２１】データプロセッサ２２は概略的に内部バス
３６を介してデータプロセッサ２２の種々の他の構成要
素に接続された中央処理ユニット（ＣＰＵ）３２を含
む。これら他の構成要素は内部装置３４、外部バスイン
タフェース（ＥＢＩ）３８、およびチップ選択回路４０
を含む。ＣＰＵ３２は、複合命令セットコンピュータ
（ＣＩＳＣ）、縮小命令セットコンピュータ（ＲＩＳ
Ｃ）、デジタル信号プロセッサ（ＤＳＰ）、または任意
の他の知られたアーキテクチャのような、任意の伝統的
なＣＰＵアーキテクチャを使用することができる。内部
装置３４は、入力／出力ペリフェラル、割込みコントロ
ーラ、タイマ、その他のような、付加的な機能を表わ
す。ＥＢＩ３８は内部バス３６上に導かれるアドレスお
よびデータ信号を外部バス２４に結合して非同期メモリ
２６、同期メモリ２８、および外部バス２４に接続され
る他の装置に対しかつこれらの装置からデータを伝送す
るよう構成されている。

【００２２】チップ選択回路４０は実際の物理的メモリ
チップをドライブするために信号を活性化（ａｃｔｉｖ
ａｔｅ）することができる集積チップ選択信号発生器で
ある。例えば、チップ選択回路４０は、“ＣＥ１”，
“ＯＥ１”および“ＷＥ１”で示される、非同期メモリ
２６にインタフェースするための３つの信号を提供す
る。これらの信号は伝統的な集積回路メモリの、それぞ
れ、チップイネーブル、出力イネーブル、および書込み
イネーブル入力を形成する。チップ選択回路４０はまた
同期メモリにアクセスすることができかつこれらの装置
にアクセスするために、“ＣＥ２”，“ＬＢＡ２”，
“ＯＥ２”および“ＷＥ２”と名付けられた４つの信号
を提供する。メモリ集積回路の、それぞれ、伝統的なチ
ップイネーブル、出力イネーブル、および書込みイネー
ブル入力を形成することに加えて、チップ選択回路４０
はまた同期サイクル開始信号として作用する信号ＬＢＡ
２を提供する。いくつかの場合には、同期メモリ２８は
バースト可能（ｂｕｒｓｔａｂｌｅ）メモリ装置であ
り、その場合は信号ＬＢＡ２はバーストアクセスの開始
を通知する。チップ選択回路４０は一般に、本発明の説
明を簡単にするため図１から省略されている、付加的な
チップ選択信号を提供することに注意を要する。

【００２３】図２はブロック図形式で図１のチップ選択
回路４０の第１の部分５０を示す。部分５０は概略的に
ベースアドレスレジスタ５１、オプションレジスタ５
２、ベースアドレス比較器５３、バースト状態マシン５
４、およびオプションレジスタ５６を含む。ベースアド
レスレジスタ５１はベースアドレスおよび部分５０に関
連する領域のサイズを表わすビットを格納しかつそれら
をベースアドレス比較器５３への入力として提供する。
ベースアドレス比較器５３はまたＩＡＤＤＲ（２３：１
５）と名付けられた内部バス３６上に導かれるアドレス
のクリティカルビット（ｃｒｉｔｉｃａｌ ｂｉｔ）を
受けるための第２の入力を有する。ベースアドレス比較
器５３はまた内部バス３６から“ＩＣＹＳ”と名付けら
れたサイクルスタート信号を受けるための制御入力を有
する。信号ＩＣＹＳの活性化に応じて、ベースアドレス
比較器５３はＩＡＤＤＲ（２３：１５）をベースアドレ
スレジスタ５３からのベースアドレスと比較する。ベー
スアドレス比較器５３は「整合（ＭＡＴＣＨ）」と名付
けられた出力信号を活性化してクリティカルアドレスビ
ットＩＡＤＤＲ（２３：１５）がベースアドレスレジス
タ５１で規定された範囲内にあることを指示する。

【００２４】オプションレジスタ５２は前記領域に関連
するプログラム可能な特性を規定するいくつかのビット
を含む１６ビットのレジスタである。これらのビットの
定義は以下の表１に示されている。

【００２５】

【表１】 ビット 命名 符号化 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ２：０ 初期タイミング ０００〜１１１＝０〜７ ３ バーストデータ ０＝バーストデータ間に待機なし タイミング １＝バーストデータ間に１待機 ５：４ 装置境界 ００＝４ ０１＝８ １０＝１６ １１＝３２ ７：６ メモリ形式 ００＝バーストフラッシュおよびＳＲＡＭ ０１＝未定義 １０＝パイプラインフラッシュ １１＝非同期ＳＲＡＭおよびフラッシュ ９：８ ＨＰＣＥ ００＝最後のアクセスの４バスサイクル後 に否定 ０１＝最後のアクセスの８バスサイクル後 に否定 １０＝サイクル後に常に否定 １１＝決して否定なし １０ 書込みホールド ０＝Ｓ５でＢＷＥおよびＷＥ_ＬＯ否定 １＝Ｓ５の前のクロックでＢＷＥおよび ＷＥ_ＬＯ否定 １１ ＭＳＩＺＥ ０＝１６ビット １＝８ビット １２ Ｒ／Ｗ ０＝読出しのみ １＝読出し／書込み １３ スペース ０＝ユーザスペース １＝スーパバイザ／ユーザ １５：１４ バースト応答 ００＝ＢＣＳディスエーブル ０１＝バーストＲ／Ｗ動作 １０＝バースト読出し／ノンバースト 書込み動作 １１＝ノンバースト書込み動作

【００２６】オプションレジスタ５２の大部分のビット
はチップ選択回路に関連する伝統的な機能を行う。しか
しながら、ＨＰＣＥフィールドはユーザが低電力消費お
よびより高い性能の間で最適のトレードオフを行うため
彼らのシステムを選択的にあつらえることができるよう
にする。ＨＰＣＥフィールドはバースト状態マシン５４
が信号ＣＥをアクティブに保つ他の領域にアクセスする
サイクルの数を決定する。ＨＰＣＥフィールドが００に
セットされた場合、バースト状態マシンは信号ＣＥを他
の領域への４つの連続するアクセスの間アクティブに保
つ。他の領域への第５の引き続くアクセスの開始時に、
バースト状態マシンは信号ＣＥを非活性化またはデアク
ティベイト（ｄｅａｃｔｉｖａｔｅｓ）する。また、こ
の領域へのアクセスが前記第５のアクセスの開始の前に
発生すれば、バースト状態マシン５４は再びゼロからカ
ウントを始める。０１の符号化は００の符号化と同様で
あるが、例外としてバースト状態マシン５４が他の領域
への８つの連続するアクセスの間信号ＣＥをアクティブ
に保ち、かつ他の領域への第９の引き続くアクセスの開
始時に信号ＣＥを非活性化する。１０の符号化はバース
ト状態マシン５４が、たとえ次のサイクルもまたこの領
域に対するものであっても、１つのサイクルの終りに常
に信号ＣＥをインアクティベイトまたは不活性化する
（ｉｎａｃｔｉｖａｔｅ）。最後に、１１の符号化はバ
ースト状態マシンがそのチップがリセットされるまでこ
の領域への最初のアクセスの後に信号ＣＥを連続的にア
クティブに保つようにさせる。

【００２７】００および０１の符号化が利用できること
はアプリケーションにとって最適の低電力および高性能
の間でトレードオフを行うためにユーザがチップ選択回
路４０をプログラム可能に構築できるようにする。この
選択に影響を与え得る要因はループにおける命令の平均
数、その領域が符号であるかデータ領域であるか、その
他を含む。

【００２８】バースト状態マシン５４は部分５０に関連
する領域への整合に応じてチップ選択出力信号を発生す
るアクセス状態マシンである。これらのチップ選択出力
信号は“ＨＰＣＥ”と名付けられたチップイネーブル信
号、“ＢＡＡ”と名付けられたバーストアドレスアドバ
ンス信号、“ＢＷＥ”と名付けられたバースト書込みイ
ネーブル信号、“ＬＢＡ”と名付けられたロードバース
トアドレス信号、“ＢＯＥ”と名付けられた出力イネー
ブル信号を含む。さらに、ＢＣＳ状態マシン７０は“Ｂ
ＣＬＫ”と名付けられたバスクロック信号を出力する。
この機能を達成するため、バースト状態マシン５４は内
部バス３６に接続されかつそこからアドレス信号ＩＡＤ
ＤＲ（５：１）を受信する。さらに、バースト状態マシ
ン５４は“ＤＴＡＣＫ”および“ＢＴＡＣＫ”と名付け
られた２つの信号を内部バス３６に提供しこれらはＣＰ
Ｕ３２にアクセスサイクルの終了、またはバーストの各
ワードの転送をそれぞれ通知する。

【００２９】バースト状態マシン５４は本発明を理解す
る上で重要な２つの状態マシンを含む。これら２つの状
態マシンはＨＰＣＥ状態マシン６０およびＢＣＳ状態マ
シン７０である。ＨＰＣＥ状態マシン６０は本発明に係
わるチップイネーブル機構を実施するために使用され、
この場合チップイネーブル信号はサイクルの間でアクテ
ィブに留まりアクセスタイムを低減しかつユーザが電力
消費とアクセスタイムの間で選択的にトレードオフを行
うことができる。さらに、ＢＣＳ状態マシン７０はその
経歴（ｈｉｓｔｏｒｙ）に基づき領域へのアクセスに遭
遇する可能性があるか否かに関しＨＰＣＥ状態マシン６
０によって行われた予測に応じて推論的に信号ＬＢＡを
提供するために使用される。

【００３０】さらに、バースト状態マシン５４にはバー
ストアドレス発生器（ＢＡＧ）５５が含まれ、該ＢＡＧ
５５は信号ＤＴＡＣＫを内部バス３６に提供しかつ外部
バス２４に提供される「下位アドレス（ＬＯＷＥＲ Ａ
ＤＤＲＥＳＳ）を形成するバーストアドレス値を発生す
る。

【００３１】第２のレジスタ、オプションレジスタ５
６、はバーストチップ選択に関連するプログラム可能な
特性を規定するいくつかのビットを含む１６ビットのレ
ジスタである。オプションレジスタ５６はバーストチッ
プ選択情報をバースト状態マシン５４にかつピン機能論
理に提供する。これらのビットの定義は以下の表２に示
されている。

【００３２】

【表２】 ビット 命名 符号化 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ７：０ リザーブ ００００ ００００ ８ ＢＣＳトリガ ０＝ＢＣＳ整合のみ １＝ＢＣＳ整合または非同期チップ選択整合 ９ ＢＡＧモード ０＝プリフェッチモード １＝キャッシュモード １０ ＬＢＡ機能 ０＝ＨＰＣＥとして １＝メモリストローブとして １１ ＢＡＡ機能 ０＝ＨＰＣＥとして １＝メモリストローブとして １２−１５ リザーブ ０００

【００３３】オプションレジスタ５２と同様に、オプシ
ョンレジスタ５６の大部分のビットはチップ選択回路に
関連する伝統的な機能を行う。しかしながら、「ＢＡＧ
モード」フィールドはユーザがキャッシュ形アーキテク
チャとプリフェッチ形アーキテクチャの間で選択できる
ようにする。１つより多くのＣＰＵを有する数多くのデ
ータ処理システムは多様なアーキテクチャ形式を組み合
わせる。ユーザは内部アーキテクチャに応じてプリフェ
ッチ形式またはキャッシュ形式を選択するために前記
「ＢＡＧモード」フィールドをプログラムする。ＢＡＧ
モードのビットがクリアされてプリフェッチ形式を示し
ている場合は、バーストアドレス発生器（ＢＡＧ）５５
はメモリ装置の物理的サイズで決定されるモジュラス境
界（ｍｏｄｕｌｕｓ ｂｏｕｎｄａｒｙ）において信号
ＤＴＡＣＫを肯定することによりバスサイクルを終了さ
せる。典型的には、モジュラス境界は増分アドレスの関
数である。ＢＡＧモードのビットがセットされてキャッ
シュ形式を示している場合は、ＢＡＧ５５は所定の数の
データ転送の後に信号ＤＴＡＣＫを肯定することにより
バスサイクルを終了させる。典型的には、前記所定の数
はメモリ装置のサイズ、キャッシュラインの長さおよび
外部および内部バスの能力によって決定される。ＢＡＧ
決定およびオプションは図６を参照して後にさらに説明
する。

【００３４】図３は、図２のＨＰＣＥ状態マシン６０の
状態図を示す。ＨＰＣＥ状態マシン６０は２つの状態６
１および６２の内の１つを取ることができる。状態６１
および６２に関連して状態遷移６４，６５，６６および
６７がある。状態６１は“ＣＥ＿ＯＦＦ）と名付けられ
かつ領域に関連するチップイネーブルが不活性またはイ
ンアクティブ（ｉｎａｃｔｉｖｅ）とされるべき状態を
表わす。ＨＰＣＥ状態マシン６０は整合がない限りある
いはリセットがある場合には状態６１に留まり、これは
状態遷移６４で表わされる。ＨＰＣＥ状態マシン６０は
リセットがインアクティブである間に前記領域への整合
がある場合、あるいはオプションレジスタ１がＣＥ信号
が決して否定されるべきでないことを示しかつリセット
がインアクティブである場合に、“ＣＥ＿ＯＮ”と名付
けられた、状態６２へと遷移し、これは状態遷移６５で
表わされる。チップ選択回路４０はＨＰＣＥ状態マシン
６０が状態６２に留まっている限り絶えずチップイネー
ブル信号をアクティブに保つ。この状態は状態遷移６６
で表わされ、これは以下の２つの条件の内のいずれか１
つが真である場合に生じ、すなわち、第１にリセットが
インアクティブである場合にオプションレジスタ５２が
チップイネーブル信号が決して否定されるべきでないこ
とを示している場合（ＨＰＣＥ＝１１）、あるいは第２
に４（ＨＰＣＥ＝００）または８（ＨＰＣＥ＝０１）の
バスサイクルのオプションレジスタ５２によって示され
る期間が経過しておらずかつリセットがインアクティブ
である場合である。４または８の期間が本実施形態にお
いて実施されるのは、異なる状態を符号化するために２
つのビットのみが利用できるからであるが、他の実施形
態では付加的な選択肢を利用することもできる。

【００３５】ＨＰＣＥ状態マシン６０は以下の３つの条
件の内のいずれか１つが生じた場合にＣＥ＿ＯＦＦ状態
６１に戻る。すなわち、ＣＥ＿ＯＮ期間に関連するタイ
マが経過した場合、第２に、オプションレジスタ５２が
ＣＥが常に否定されるべきことを示している場合（ＨＰ
ＣＥ＝１１）、あるいは第３に、リセットが生じた場
合、である。ＨＰＣＥ状態マシン６０は技術的によく知
られた伝統的な論理回路によって構成できることに注意
を要する。しかしながら、領域への最後のアクセスから
経過したサイクルの数をカウントするために別個のハー
ドウェアタイマが好ましいことに注意を要する。この場
合、状態６２にある間に、ＨＰＣＥ状態マシン６０はそ
れぞれのサイクルがスタートする度ごとに一度タイマを
減分しかつＨＰＣＥ状態マシン６０に関連する領域への
整合がある度ごとにカウンタを再ロードする。

【００３６】図４は、ＢＣＳ状態マシン７０に関連する
状態図を示しかつ状態７１〜７６および状態遷移８０〜
８５および９０〜９２を含む。状態７１は“Ｍ０”と名
付けられかつＢＣＳ状態マシン７０のアイドル状態を表
わす。状態Ｍ０ ７１においては、もしＨＰＣＥ状態マ
シン６０がＣＥ＿ＯＮ状態６２にあれば、ＢＣＳ状態マ
シン７０はアクセスサイクルの開始の発生に応じて信号
ＬＢＡを活性化またはアクティベイトする（ａｃｔｉｖ
ａｔｅｓ）。ＢＣＳ状態マシン７０は領域に対しアドレ
ス整合がない限りＭ０状態７１に留まっていることに注
意を要する。ＢＣＳ状態マシン７０はまたそれが、“Ｅ
ＢＲ”と名付けられた、外部バス要求を認識すればＭ０
状態７１に留まっている。ＢＣＳ状態マシン７０はそれ
がアドレス整合を認識したときＭ０状態７１を離れる。
整合が検出された場合にＢＣＳ状態マシン７０がＭ０状
態７１にあった間にＨＰＣＥ状態マシン６０がＣＥ＿Ｏ
Ｎ状態６２にあれば、かつ外部バス要求がなければ、Ｂ
ＣＳ状態マシン７０は“Ｍ１／Ｍ３”と名付けられた状
態７２への遷移８０を行なう。Ｍ１／Ｍ３状態７２は信
号ＨＰＣＥを活性化する上での遅延なしにメモリアクセ
スを開始する。

【００３７】もしＨＰＣＥ状態マシン６０がＢＣＳ状態
マシン７０が状態Ｍ０ ７１にある間にＣＥ＿ＯＦＦ状
態６１にあり、整合が生じ、かつ外部装置がバスを要求
していなければ、ＢＣＳ状態マシン７０は“Ｍ１Ｗ”と
名付けられた状態７５へと遷移９０を行ない、かつさら
に“Ｍ２Ｗ”と名付けられた状態７６へと遷移を行ない
アクセスが開始する前に信号ＨＰＣＥの活性化によって
メモリを初期的にパワーアップする。Ｍ１Ｗ状態７５に
おいては、信号ＬＢＡが活性化されかつＭ１Ｗ状態７５
への遷移９０はＨＰＣＥ状態マシン６０が遷移６５を行
なうのに対応する。Ｍ２Ｗ状態７６への遷移９０によっ
て付加的なハーフクロック期間が生じ、これは次に状態
遷移９２を通してＭ１／Ｍ３状態７２へと遷移する。

【００３８】いったんＭ１／Ｍ３状態７２に入ると、メ
モリアクセスは伝統的な様式で進行する。ＢＣＳ状態マ
シン７０は初期待機状態が最小のバスサイクルタイムの
間経過している間はＭ１／Ｍ３状態７２に留まってい
る。ＢＣＳ状態マシン７０は２分の１クロック期間の最
小の期間の間Ｍ１／Ｍ３状態７２に留まっているが、遷
移８１で表わされる、付加的な待機状態の間Ｍ１／Ｍ３
状態７２に留まることができる。ＢＣＳ状態マシン７０
は転送のデータフェーズを開始するために“Ｍ２／Ｍ
Ｗ”と名付けられた状態７３への遷移８２を行なう。Ｍ
２／ＭＷ状態７３においては、ＢＣＳ状態マシン７０は
信号ＢＴＡＣＫおよびＢＡＡを活性化する。信号ＢＴＡ
ＣＫは１つのセグメントの終了またはバーストの「ビー
ト（ｂｅａｔ）」を認識するために内部バス３６に提供
される。オプションレジスタ５２における「バーストデ
ータタイミング（ＢＵＲＳＴ ＤＡＴＡ ＴＩＭＩＮ
Ｇ）」ビットはバースト転送のデータフェーズの間に待
機状態があるか否かを決定しかつもし該「バーストデー
タタイミング」ビットがセットされていれば、信号ＢＴ
ＡＣＫおよびＢＡＡは１クロックサイクル置きにのみ活
性化されるのみとなる。

【００３９】ＢＣＳ状態マシン７０はデータ転送の前の
予め規定された数の待機状態の経過に応じて“Ｍ５／Ｍ
３”と名付けられた状態７４への遷移８３を行ないかつ
Ｍ５／Ｍ３状態７４においては、データが実際に転送さ
れる。もしバーストに付加的なビートのデータが残って
いれば、ＢＣＳ状態マシン７０は状態７３への戻りの遷
移８４を行なう。バーストの終りに、ＢＣＳ状態マシン
７０はＭ０状態７１への戻りの遷移８５を行ないかつ内
部バス３６への信号ＤＴＡＣＫを活性化する。

【００４０】図５は、バースト状態マシン５４に関連す
るタイミング図を示す。図５には、信号ＨＰＣＥおよび
ＬＢＡを含む、本発明を理解するために重要ないくつか
の信号が示されている。図５に示された他の信号はバス
クロック信号ＢＣＬＫ、“ＦＣ”と名付けられた機能コ
ード信号、“ＡＤＤＲ”と名付けられたアドレス信号、
“ＢＲＥＱ”と名付けられたバス要求信号、オプション
レジスタ５２のＭＳＩＺＥビット、“Ｒ／Ｗ”と名付け
られた呼出し／書込み信号、信号ＢＡＡ、“ＢＯＥ”と
名付けられた出力イネーブル信号、“ＢＷＥ”と名付け
られた書込みイネーブル信号、“ＤＡＴＡ”と名付けら
れた１組の１６のデータ信号、“ＩＤＴＡＣＫ”と名付
けられた内部ラッチ・データ転送アクノレッジ信号、お
よび“ＩＢＴＡＣＫ”と名付けられた内部ラッチ・バー
ストセグメント終了信号である。これらの信号の大部分
の動作は伝統的なものでありかつ本発明に関連する信号
のみをさらに説明する。

【００４１】図５においては、バーストクロックＢＣＬ
Ｋの状態はＢＣＳ状態マシン７０における状態に対応し
ていることに注意を要する。図５は２つの引き続くバー
ストアクセスを示している。２つのバーストアクセスの
内の最初のものの間に、ＨＰＣＥ状態マシン６０はＣＥ
＿ＯＦＦ状態６１にあり、かつバーストアクセスの第２
のものの間に、ＨＰＣＥ状態マシン６０はＣＥ＿ＯＮ状
態６２にある。したがって、図５はＣＥ＿ＯＮまたはＣ
Ｅ＿ＯＦＦが示されているかの差によって状態マシン６
０および７０において反映される差異を示している。Ｃ
Ｅ＿ＯＦＦに対応する第１のアクセスの間は、信号ＬＢ
Ａが、図４の状態７５および７６に対応する、Ｍ１Ｗの
間に活性化されることに注意を要する。しかしながら、
第２のバーストアクセスの間には、状態７５および７６
に対応する状態はなくかつしたがって信号ＬＢＡはＭ０
状態７１の間に活性化されることに注目すべきである。

【００４２】第２のアクセスの間に、信号ＬＢＡは推論
的に（ｓｐｅｃｕｌａｔｉｖｅｌｙ）活性化されるが、
これはＨＰＣＥ状態マシン６０がすでにＣＥ＿ＯＮに対
応する状態６２にあるからである。時折、アクセスは前
記領域に対するものではなく、したがって信号ＬＢＡは
必要とされないであろう。しかしながら、信号ＬＢＡの
推論的な活性化は第２のアクセスのサイクルタイムを全
１クロックサイクル改善し、したがってメモリをパワー
アップするために使用されたシステムからの待機状態を
除去することによりシステムの性能を改善する。

【００４３】図示された実施形態においては、ＨＰＣＥ
状態マシン６０は信号ＬＢＡを推論的に活性化すべきか
を決定するためのメカニズムとして使用されたことに注
意を要する。しかしながら、他の実施形態では、領域に
対するアクセスの経歴に基づく他のメカニズムも使用で
きる。例えば、他のメカニズムは高性能マイクロプロセ
ッサにおいて使用される分岐予測と同様の方法で、前記
領域への次のアクセスの可能性を予測するために前記領
域へのアクセスの相対的な頻度を使用する。

【００４４】図６を参照すると、バーストアドレス発生
器（ＢＡＧ）５５は２つのモジュロカウンタ（ｍｏｄｕ
ｌｏ ｃｏｕｎｔｅｒｓ）、アドレス増分器１０１およ
びバーストカウンタ１０２、から構成され、かつ内部バ
ス３６、ＭＵＸ１０３およびＭＵＸ１０４に結合されて
いる。アドレス増分器またはアドレスインクリメンタ１
０１は「整合（ＭＡＴＣＨ）」信号およびＩＡＤＤＲ
（５：１）と名付けられた内部バス３６の一部の上の初
期アドレスを受ける。アドレス増分器１０１はまたアド
レス増分器１０１に格納されたアドレスを増分するため
に使用されるＢＴＡＣＫ信号を受ける。アドレス増分器
１０１がメモリ境界（例えば、メモリ行またはローの終
り）を示したとき、「境界検出（ＢＯＵＮＤＡＲＹ Ｄ
ＥＴＥＣＴ）」信号がマルチプレクサ（ＭＵＸ）１０３
に提供される。

【００４５】ＢＡＧ５５は外部バス２４上にバーストア
ドレスを出力するためにＭＵＸ１０４を制御するための
ロジックを有する。ＢＡＧ５５はバーストサイクルの間
に各々の個々のバーストアドレスを発生し、かつアーキ
テクチャの要求に基づきバーストサイクルを終了する。
ＢＡＧ５５はアドレス増分器１０１における開始バース
トアドレスをラッチしかつ該バーストアドレスをＢＴＡ
ＣＫが肯定される度ごとに１ワードまたは１増分ＩＡＤ
ＤＲ（１）だけ増分する。外部バス２４上にバーストア
ドレス（例えば、前記アドレスまたはＩＡＤＤＲ（５：
１）のバースト部分）を提供することにより、それぞれ
のデータ転送に対し増分されたバーストアドレスを要求
するバースト装置が満たされる。

【００４６】アドレスの供給を可能にするために、ＭＵ
Ｘ１０４はＩＡＤＤＲ（５：１）からバースト開始アド
レスをおよびアドレス増分器１０１から増分されたバー
ストアドレスを供給される。オプションレジスタ５２の
「メモリタイプ（ＭＥＭＯＲＹ ＴＹＰＥ）」選択の
「パイプラインフラッシュ（ＰＩＰＥＬＩＮＥ ＦＬＡ
ＳＨ）」は外部アドレスバス２４に増分されたアドレス
を供給すべきかあるいはバースト開始アドレスを供給す
べきかを指示する。「パイプラインフラッシュ」情報は
ＭＵＸ１０４に供給され外部バス２４への連続的なバー
スト開始アドレスあるいは増分されたバーストアドレス
の発生の間での選択を行なう。別の実施形態は、データ
プロセッサからの信号、制御レジスタの状態、または外
部装置からの信号のような、システム要求に基づき外部
アドレス供給を決定するようにすることができる。別の
実施形態は種々の長さの有意の（ｓｉｇｎｉｆｉｃａｎ
ｔ）バーストアドレスを持つことができかつ供給される
データ情報の量は予め決定できあるいはプログラム可能
であるよう構成できることに注目すべきである。アドレ
スビットの上位部分は外部バス２４に供給されることに
注意を要する。

【００４７】ＢＡＧ５５におけるバーストサイクルの終
了はアドレス増分器１０１において物理アドレスに到達
したかあるいはバーストカウンタ１０２においてバース
ト転送の数がカウントされたかに基づく。プリフェッチ
モード動作（「ＢＡＧモード（ＢＡＧ ＭＯＤＥ）」＝
０）においては、もしバーストサイクルがメモリロケー
ション（２^Ｎ−１）をアクセスすれば、バスサイクルは
ＤＴＡＣＫ信号の内部肯定により終了する。そのような
ＤＴＡＣＫ信号の肯定はアドレス２^Ｎで開始する次のバ
スサイクルに関するバースト動作を再開することに注意
を要する。本発明の一実施形態では、物理的境界の制約
のないバースト装置に対しては、このフィールドは表１
にしたがってバースト長さを選択するようプログラムさ
れ、この場合バーストサイクルは「デバイス境界（ＤＥ
ＶＩＣＥ ＢＯＵＮＤＡＲＹ）」ビットによって指示さ
れるデータ転送の数の後に終了する。

【００４８】キャッシュモード動作（「ＢＡＧモード」
＝１）においては、ＢＡＧはバーストアドレスにかかわ
りなく２^Ｎのデータ転送によってバースト処理を終了す
る。前記「整合（ＭＡＴＣＨ）」信号およびＢＴＡＣＫ
信号も共にバーストカウンタ１０２に供給される。「Ｂ
ＡＧモード」ビットは行なわれるべき処理の形式、すな
わちキャッシュタイプまたはプリフェッチタイプ、を示
す。オプションレジスタ５６における「ＢＡＧモード」
ビットの肯定はバーストカウンタ１０２へのおよびＭＵ
Ｘ１０３へのキャッシュアクセスを示す。「整合」信号
に応じて、バーストカウンタ１０２は初期化しかつキャ
ッシュラインサイズ（ｃａｃｈｅ ｌｉｎｅ ｓｉｚ
ｅ）によって決定される所定の数のデータ転送へとカウ
ントを行なう。バーストカウンタ１０２はＭＵＸ１０３
への「限界検出（ＬＩＭＩＴ ＤＥＴＥＣＴ）」信号に
より１ラインのキャッシュに対してデータ転送が完了し
たことを示す。ＭＵＸ１０３はプリフェッチモードに対
して「境界検出（ＢＯＵＮＤＡＲＹ ＤＥＴＥＣＴ）」
およびキャッシュモードに対する「限界検出」の双方に
対しＩＤＡＴＣＫ信号を発生し、一方「ＢＡＧモード」
ビットは処理モードを示すことに注意を要する。キャッ
シュモードの処理に対しては、「ＢＡＧモード」ビット
はまたバーストカウンタ１０２をイネーブルする。

【００４９】図７は、ブロック図形式で図１のチップ選
択回路４０の第２の部分１１０を示す。部分１１０は概
略的にベースアドレスレジスタ１１１、オプションレジ
スタ１１２、ベースアドレス比較器１１３、および非同
期状態マシン１１４を含む。ベースアドレスレジスタ１
１１はベースアドレスおよび部分１１０に関連する領域
のサイズを含むビットを格納し、かつそれらを入力とし
てベースアドレス比較器１１３に供給する。ベースアド
レス比較器１１３はまたＩＡＤＤＲ（２３：１５）と名
付けられた内部バス３６上に導かれるアドレスのクリテ
ィカルビット（ｃｒｉｔｉｃａｌ ｂｉｔｓ）を受ける
ための第２の入力を有する。ベースアドレス比較器１１
３は「整合（ＭＡＴＣＨ）」と名付けられた出力をアク
ティベイトまたは活性化し、該「整合」と名付けられた
出力は前記クリティカルアドレスビットＩＡＤＤＲ（２
３：１５）によって表わされるアドレスがベースアドレ
スレジスタ１１１において規定される範囲内にあること
を示す。

【００５０】オプションレジスタ１１２は領域に関連す
るプログラム可能な特性を規定するいくつかのビットを
含む。これらのビットの定義は以下の表３に示されてい
る。

【００５１】

【表３】 ビット 命 名 符号化 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ３：０ ＤＴＡＣＫ（待機） ００００〜１１１０＝０〜１４待機状態 １１１１＝外部終了 ４ ＳＴＲＢ ０＝ＣＥ １＝ＤＳ ５ ＳＩＰＬ ０＝ＩＰＬチェックなし １＝割当てＩＰＬ整合のみ ６ ＲＳＶＤ リザーブ ７ 早期否定 ０＝Ｓ５においてＣＳ否定 （ＮＥＧＡＴＥ １＝サイクル終了の１クロック前に ＥＡＲＬＹ） ＣＳ否定 ９：８ プログラム／データ ００＝データまたはプログラム ０１＝データスペース １０＝プログラムスペース １１＝リザーブ １１：１０ スペース ００＝ＣＰＵスペース （ＳＰＡＣＥ） ０１＝ユーザスペース １０＝スーパバイザスペース １１＝スーパパイザまたはユーザスペース １３：１２ Ｒ／Ｗ ００＝チップ選択ディスエーブル ０１＝読出しのみ １０＝書込みのみ １１＝両方 １５：１４ ＰＳＩＺ ００＝８ビットポート ０１＝１６ビットポート、下位バイト １０＝１６ビットポート、上位バイト １１＝１６ビットポート、両方のバイト

【００５２】非同期状態マシン１１４はアクセス状態マ
シンであり、これは部分１１０に関連する領域への整合
に応じて“ＣＳｉ”と名付けられたチップ選択出力信号
を発生する。このチップ選択出力信号はオプションレジ
スタ１１２においてＳＴＲＢおよびＲ／Ｗビットを適切
に設定することによりＣＥ，ＷＥまたはＯＥとなるよう
プログラムできる。非同期状態マシン１１４はＤＴＡＣ
Ｋ発生回路１２０を含み、該回路１２０は内部バス３６
に信号ＩＤＴＡＣＫを提供することによりアクセスサイ
クルを終了する。ＤＴＡＣＫ発生回路１２０は信号ＭＡ
ＴＣＨを受信しかつオプションレジスタ１１２のＤＴＡ
ＣＫフィールドに対してプログラムされたサイクルの数
に基づき信号ＩＤＴＡＣＫを発生する。

【００５３】本発明の一態様によれば、非同期状態マシ
ン１１４はもし「早期否定（ＮＥＧＡＴＥ ＥＡＲＬ
Ｙ）」ビットがオプションレジスタ１１２においてセッ
トされておればサイクルの早期に選択的に信号ＣＳｉを
否定する。この態様は図８を参照してより良く理解する
ことができ、図８は１つのバスサイクルのタイミング図
を示している。図８には“Ｓ０”，“Ｓ１”，“Ｓ
２”，“Ｓ３”，“Ｓ４”，および“Ｓ５”と名付けら
れた最小長さのバスサイクルの３つの全クロック期間を
形成する６つのハーフクロック期間が示されている。前
記サイクルはＣＰＵ３２がＳ０より２分の１クロック前
に信号ＩＣＹＳを活性化した場合に開始する。これに応
じて、もしオプションレジスタ１１２におけるＳＴＲＢ
ビットが信号ＣＳｉがアドレスストローブ信号と同期し
て活性化されるべきことを示しておれば“ｔ１”と名付
けられた時点で期間Ｓ１の間に信号ＣＳｉが活性化され
る。前記「早期否定」がゼロにセットされている、「正
常（ｎｏｒｍａｌ）」または「通常」動作の間に、信号
ＣＳｉは“ｔ３”と名付けられたときに状態Ｓ５におい
てバスサイクルの終りに不活性化される（ｄｅａｃｔｉ
ｖａｔｅｄ）。この「正常」動作は待機状態のない１つ
のサイクルの間の時点ｔ３（状態Ｓ５）において、およ
び２つの待機状態がある他のサイクルの間の時点ｔ６
（状態Ｓ５）において信号ＣＳｉの非活性化または不活
性化（ｄｅａｃｔｉｖａｔｉｏｎ）によって示されてい
る。

【００５４】しかしながら、「早期否定」ビットが１に
セットされることによりオプションレジスタ１１２にお
いてそのように定義されたとき、信号ＣＳｉは、状態Ｓ
３において、１クロック期間早期に不活性化される。信
号ＣＳｉは待機状態の数が１つまたはそれ以上に等しい
場合にのみ早期に不活性化され、かつバスサイクルは通
常通りまたは正常に終了する（すなわち、サイクルはバ
スエラーまたは他のブロックが信号ＤＴＡＣＫを部分１
１０の前に戻すことなく終了する）。したがって、図８
は、２つの待機状態がある、第２のアクセスの間の信号
ＣＳｉの早期の不活性化または非活性化（ｉｎａｃｔｉ
ｖａｔｉｏｎ）を示すのみである。このアクセスにおい
て、信号ＣＳｉは時点ｔ５において、また状態Ｓ３の間
に、否定する。挿入される待機状態の数は信号ＣＳｉが
早期に否定する（Ｓ３）バス状態に影響を与えることは
なく、信号ＣＳｉは待機状態にわたり肯定された状態に
留まりかつ次に１クロックサイクル最終のクロックサイ
クルの前に否定される。

【００５５】本発明の一態様は、予測する段階がメモリ
アクセスがアクセスの経歴に基づき所定の領域に対する
ものであるか否かを予測する段階を含むことである。

【００５６】本発明の他の態様は、前記保持する段階は
さらに第３のアクセスの発生の前に第１の領域へのアク
セスに応じて再び第２の所定の数のアクセスのカウント
を開始する段階をさらに含むことである。

【００５７】本発明のさらに他の態様は、前記予測する
段階は所定の数のアクセスの中で所定の領域へのアクセ
スがあったか否かを判定する段階を含むことである。

【００５８】本発明のさらに別の態様は、前記第１のチ
ップ選択信号を推論的に活性化する段階はチップイネー
ブル信号を推論的に活性化する段階を含むことである。

【００５９】本発明のさらに他の態様は、前記検出する
段階がさらにメモリの第１の領域への第１のアクセスを
検出しかつそれに応じて第１のアクセスの間にチップイ
ネーブル信号またはデバイスサイクル開始信号を活性化
する段階を含むことである。

【００６０】本発明のさらに別の態様は、前記検出する
段階が第１の領域におけるアドレスの範囲を規定する値
を格納し、アドレスを受信し、かつ該アドレスを前記ア
ドレスの範囲と比較しかつもし該アドレスが前記アドレ
スの範囲内にあれば第１のアクセスを検出する段階を含
むことである。

【００６１】本発明のさらに他の態様は、前記方法がさ
らに所定の数を規定する値を記憶する段階を含むことで
ある。

【００６２】本発明のさらに別の態様は、前記所定の数
は４または８の内の選択された１つであることである。

【００６３】本発明のさらに別の態様は、前記方法がさ
らに前記チップ選択否定値が第１の値であれば第３のバ
スサイクル状態においてデータアクノレッジ信号を肯定
する段階を含むことである。

【００６４】本発明のさらに別の態様は、前記方法がさ
らにデータアクノレッジ信号が第２のバスサイクル状態
の前に肯定されれば第３のバスサイクル状態においてチ
ップ選択信号を否定する段階を含むことである。

【００６５】本発明のさらに別の態様は、前記チップ選
択否定値が実時間事象によって発生されることである。

【００６６】本発明のさらに別の態様は、前記方法がさ
らに前記アクセスがプリフェッチタイプのアクセスであ
ればモードフィールドに第１の値を格納しかつもし前記
アクセスがキャッシュタイプのアクセスであればモード
フィールドに第２の値を格納する段階を含むことであ
る。

【００６７】本発明のさらに別の態様は、前記方法がさ
らに前記アクセスがプリフェッチタイプのアクセスであ
る場合にロード可能なカウンタにおけるアドレスを増分
する段階を含むことである。

【００６８】本発明が好ましい実施形態に関して説明さ
れたが、当業者には本発明が数多くの方法で変更できか
つ上に特に示しかつ説明したもの以外の数多くの実施形
態を取り得ることは明らかであろう。例えば、信号ＬＢ
Ａを活性化しかつチップイネーブル信号をアクティブに
保つか否かを推論的に決定するために使用されるメカニ
ズムは実施形態によって変わり得る。したがって、添付
の特許請求の範囲により本発明の真の精神および範囲内
に入る本発明の全ての変形をカバーすることを意図して
いる。

【００６９】

【発明の効果】以上のように、本発明によれば、データ
処理システムにおいてチップ選択信号タイミングの柔軟
性を増大し、広い範囲の周辺装置に対し効率的なシステ
ム設計を行なうことが可能になる。

【００７０】また、本発明によれば、データ処理システ
ムにおいて、一様性を加えかつ冗長性を最小化し、シス
テム設計に適応する上で柔軟性あるものとすることがで
きる。

【図面の簡単な説明】

【図１】本発明に係わるデータ処理システムを示すブロ
ック図である。

【図２】図１のチップ選択回路の第１の部分を示すブロ
ック図である。

【図３】図２のＨＰＣＥ状態マシンの状態図である。

【図４】図２のＢＣＳ状態マシンの状態図である。

【図５】図２のチップ選択回路の第１の部分の動作を理
解する上で有用なタイミング図である。

【図６】図２のバーストアドレス発生器を部分的ブロッ
ク図形式でかつ部分的論理図形式で示す説明的ブロック
図である。

【図７】図１のチップ選択回路の第２の部分を示すブロ
ック図である。

【図８】図２のチップ選択回路の第２の部分の動作を理
解する上で有用なタイミング図である。

【符号の説明】

２０ データ処理システム ２２ データプロセッサ ２４ 外部バス ２６ 非同期メモリ ２８ 同期メモリ ３２ 中央処理ユニット（ＣＰＵ） ３４ 内部装置 ３６ 内部バス ３８ 外部バスインタフェース（ＥＢＩ） ４０ チップ選択回路 ５０ チップ選択回路４０の第１の部分 ５１ ベースアドレスレジスタ ５２ オプションレジスタ ５３ ベースアドレス比較器 ５４ バースト状態マシン ５５ バーストアドレス発生器 ５６ オプションレジスタ ６０ ＨＰＣＥ状態マシン ７０ ＢＣＳ状態マシン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンソニー・エム・レイポールド アメリカ合衆国テキサス州78749、オース ティン、ベイル・バレー・ドライブ 7700 (72)発明者 ダニエル・ダブリュ・ペコニス アメリカ合衆国テキサス州78750、オース ティン、ボブキャット・トレイル 12004 (72)発明者 スティーブン・ピー・リンドクイスト アメリカ合衆国テキサス州78731、オース ティン、マウント・ボネル・ロード 5310 (72)発明者 コリーン・エム・コリンズ アメリカ合衆国テキサス州78746、オース ティン、クレステッド・バット・ドライブ 1700 (72)発明者 ロバート・エル・ウィンター アメリカ合衆国テキサス州78704、オース ティン、サウス・ラーマー・ブルバード 3816 ＃1308

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ（２６，２８）をアクセスする方
   法であって、 メモリアクセスの開始を検出する段階、 前記メモリアクセスが所定の領域に対するものであるか
   否かを予測する段階、 もし前記メモリアクセスが前記所定の領域に対するもの
   であると予測された場合に第１のチップ選択信号を推論
   的に活性化する段階、そして前記メモリアクセスが実際
   に前記所定の領域に対するものであるか否かを決定する
   ために前記メモリアクセスのアドレスを調べる段階、 前記調べる段階に基づき前記メモリアクセスが前記所定
   の領域に対するものであることが判定された場合に第２
   のチップ選択信号を活性化することにより前記メモリア
   クセスを完了させる段階、そして前記メモリアクセスが
   前記所定の領域以外の第２の領域に対するものであるこ
   とが判定された場合に、前記第２のチップ選択信号を不
   活性に保つことにより前記所定の領域への前記メモリア
   クセスを終了させる段階、 を具備することを特徴とするメモリ（２６，２８）をア
   クセスする方法。
2. 【請求項２】 メモリ（２６，２８）をアクセスする方
   法であって、 アクセスが第１のメモリ装置（２６）に対するものであ
   るか否かを判定する段階、 前記第１のメモリ装置に関連するチップ選択否定値をメ
   モリ格納ユニット（１１２）に格納する段階、そして前
   記アクセスが前記第１のメモリ装置（２６）に対するも
   のであることを決定したことに応じて、第１のバスサイ
   クル状態において前記第１のメモリ装置（２６）へのチ
   ップ選択信号を肯定する段階であって、前記チップ選択
   否定値が第１の値であれば前記チップ選択信号を第２の
   バスサイクル状態において否定し、かつ前記チップ選択
   否定値が第２の値であれば前記チップ選択信号を第３の
   バスサイクル状態において否定するもの、 を具備することを特徴とするメモリ（２６，２８）をア
   クセスする方法。
3. 【請求項３】 メモリ（２６，２８）をアクセスする方
   法であって、 アクセスがキャッシュタイプのアクセスであるかあるい
   はプリフェッチタイプのアクセスであるかを判定する段
   階、 サイクル開始信号を受信する段階、そして前記サイクル
   開始信号を受信したことに応じて、前記アクセスがキャ
   ッシュタイプのアクセスであれば、所定の数のデータ転
   送をカウントした後にデータアクノレッジ信号を肯定
   し、かつ前記アクセスがプリフェッチタイプのアクセス
   であれば、増分されたアドレスの所定のモジュラス境界
   においてデータアクノレッジ信号を肯定する段階、 を具備することを特徴とするメモリ（２６，２８）をア
   クセスする方法。