JPH05108471A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH05108471A JPH05108471A JP3269405A JP26940591A JPH05108471A JP H05108471 A JPH05108471 A JP H05108471A JP 3269405 A JP3269405 A JP 3269405A JP 26940591 A JP26940591 A JP 26940591A JP H05108471 A JPH05108471 A JP H05108471A
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- Japan
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- words
- signal
- dram
- memory
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Abstract
(57)【要約】
【目的】 メモリ空間の隣接するページを連続アクセス
するときにサイクル時間を短縮する。 【構成】 第１のブロック転送アクセスサイクルで与え
られたアドレスから、上位アドレス方向及び下位アドレ
ス方向に連続した第２のブロック転送アクセスサイクル
のアドレスを予測する手段としてのアップカウンタ５，
ダウンカウンタ６、該予測手段から出力されたアドレス
がデータ処理装置11によって出力されているアドレスと
等しい否か判定する比較手段としてのアドレス比較器
７，８、及びこの比較手段により高速または低速のＤＲ
ＡＭ２，１のいずれを選択するかの手段として有効信号
発生装置９，セレクタ23を備え、第２のブロック転送ア
クセスサイクルのアドレスで与えられたページの先頭か
らＮ語を高速なＤＲＡＭ２から転送し、残りの語を低速
なＤＲＡＭ１から転送するような構成をとる。
するときにサイクル時間を短縮する。 【構成】 第１のブロック転送アクセスサイクルで与え
られたアドレスから、上位アドレス方向及び下位アドレ
ス方向に連続した第２のブロック転送アクセスサイクル
のアドレスを予測する手段としてのアップカウンタ５，
ダウンカウンタ６、該予測手段から出力されたアドレス
がデータ処理装置11によって出力されているアドレスと
等しい否か判定する比較手段としてのアドレス比較器
７，８、及びこの比較手段により高速または低速のＤＲ
ＡＭ２，１のいずれを選択するかの手段として有効信号
発生装置９，セレクタ23を備え、第２のブロック転送ア
クセスサイクルのアドレスで与えられたページの先頭か
らＮ語を高速なＤＲＡＭ２から転送し、残りの語を低速
なＤＲＡＭ１から転送するような構成をとる。
Description
【０００１】
【産業上の利用分野】本発明はブロック転送機能を有す
るデータ処理装置に接続されるメモリ装置に関する。
るデータ処理装置に接続されるメモリ装置に関する。
【０００２】
【従来の技術】近年、コンピュータの進歩とともに大容
量、高速、低コストのメモリの要求がますます高まって
いる。そのなかで大容量メモリを必要とする分野では、
ダイナミックランダムアクセスメモリ(以下ＤＲＡＭと
略す)が主に使用されているが、スピードの点、特にサ
イクル時間に関しては不十分である。
量、高速、低コストのメモリの要求がますます高まって
いる。そのなかで大容量メモリを必要とする分野では、
ダイナミックランダムアクセスメモリ(以下ＤＲＡＭと
略す)が主に使用されているが、スピードの点、特にサ
イクル時間に関しては不十分である。
【０００３】特に、ブロックデータ転送を行う場合に
は、最初の１語のアクセス時間が全体のサイクル時間に
占める割合が大きく、これを改善するため最近ではアク
セスを高速に行なえるＤＲＡＭが登場してきているが、
コストがかなり高く、一部のメモリ装置にしか使われて
いない。
は、最初の１語のアクセス時間が全体のサイクル時間に
占める割合が大きく、これを改善するため最近ではアク
セスを高速に行なえるＤＲＡＭが登場してきているが、
コストがかなり高く、一部のメモリ装置にしか使われて
いない。
【０００４】またスタティックランダムアクセスメモリ
(以下ＳＲＡＭと略す)は、最小サイクル時間とアクセス
時間が等しいので、ＤＲＡＭのスピードの不十分なとこ
ろに関しては解決できる。
(以下ＳＲＡＭと略す)は、最小サイクル時間とアクセス
時間が等しいので、ＤＲＡＭのスピードの不十分なとこ
ろに関しては解決できる。
【０００５】しかしながら現状では、ＤＲＡＭは低コス
ト化と大容量化の面ではＳＲＡＭに勝っており、主記憶
装置をＳＲＡＭだけで構成するまでには至っていない。
このような状況のもとで、できるだけ低コストで、デー
タ処理装置のアクセスに対するメモリ装置の応答を速め
る装置が提案されている。
ト化と大容量化の面ではＳＲＡＭに勝っており、主記憶
装置をＳＲＡＭだけで構成するまでには至っていない。
このような状況のもとで、できるだけ低コストで、デー
タ処理装置のアクセスに対するメモリ装置の応答を速め
る装置が提案されている。
【０００６】ここで従来のメモリ装置の例を図４に示す
ブロック図及び図５に示すタイミングチャートを参照し
て説明する。この例では、同一アクセス時間のニブルモ
ードのＤＲＡＭを使って２バンク構成のメモリ装置を構
成している。
ブロック図及び図５に示すタイミングチャートを参照し
て説明する。この例では、同一アクセス時間のニブルモ
ードのＤＲＡＭを使って２バンク構成のメモリ装置を構
成している。
【０００７】ニブルモードのＤＲＡＭでは、一組の行ア
ドレス及び列アドレスに対し最大４ビット(ニブル)のデ
ータにアクセスできる。図４において、３はＤＲＡＭ2
4，25へのアドレスを行アドレス(ページアドレス)、列
アドレスとして時分割で与えるためのアドレスマルチプ
レクサ、４はＤＲＡＭ24，25の読み書き等のタイミング
を制御する信号を出力するメモリコントローラ、11はブ
ロック転送機能を有するデータ処理装置、12はメモリ装
置のアドレスバス、13はメモリ装置のデータバス、23は
バンク＃０か又はバンク＃１のデータかを選択するセレ
クタ、24はバンク＃０のＤＲＡＭ、25はバンク＃１のＤ
ＲＡＭ、26はバンク＃０のＤＲＡＭ24からのデータをホ
ールドするＤラッチ、27はＤＲＡＭ24の列アドレスをラ
ッチするためのＣＡＳ＃０信号、28はＤＲＡＭ25の列ア
ドレスをラッチするためのＣＡＳ＃１信号、29はＤＲＡ
Ｍ24及びＤＲＡＭ25の行アドレスをラッチするためのＲ
ＡＳ＃０信号、31はバンク切り替え信号である。
ドレス及び列アドレスに対し最大４ビット(ニブル)のデ
ータにアクセスできる。図４において、３はＤＲＡＭ2
4，25へのアドレスを行アドレス(ページアドレス)、列
アドレスとして時分割で与えるためのアドレスマルチプ
レクサ、４はＤＲＡＭ24，25の読み書き等のタイミング
を制御する信号を出力するメモリコントローラ、11はブ
ロック転送機能を有するデータ処理装置、12はメモリ装
置のアドレスバス、13はメモリ装置のデータバス、23は
バンク＃０か又はバンク＃１のデータかを選択するセレ
クタ、24はバンク＃０のＤＲＡＭ、25はバンク＃１のＤ
ＲＡＭ、26はバンク＃０のＤＲＡＭ24からのデータをホ
ールドするＤラッチ、27はＤＲＡＭ24の列アドレスをラ
ッチするためのＣＡＳ＃０信号、28はＤＲＡＭ25の列ア
ドレスをラッチするためのＣＡＳ＃１信号、29はＤＲＡ
Ｍ24及びＤＲＡＭ25の行アドレスをラッチするためのＲ
ＡＳ＃０信号、31はバンク切り替え信号である。
【０００８】まず読み出しサイクルにおいて、第１の転
送サイクルでは、メモリコントローラ４から選択された
メモリ装置に行アドレス１(図４参照)が送られる。ＤＲ
ＡＭ24，ＤＲＡＭ25がセットアップしたら、ＲＡＳ＃０
信号29をローレベルにしアクセスを開始する。上記行ア
ドレスが所定のホールド時間を経過すると、データ処理
装置11から列アドレス１(図４参照)が送られ、その後Ｃ
ＡＳ＃０信号27，ＣＡＳ＃１信号28をローレベルにす
る。こうして、メモリコントローラ４からのアドレスを
ラッチし、ＤＲＡＭ24，25内でのアクセスが開始され
る。
送サイクルでは、メモリコントローラ４から選択された
メモリ装置に行アドレス１(図４参照)が送られる。ＤＲ
ＡＭ24，ＤＲＡＭ25がセットアップしたら、ＲＡＳ＃０
信号29をローレベルにしアクセスを開始する。上記行ア
ドレスが所定のホールド時間を経過すると、データ処理
装置11から列アドレス１(図４参照)が送られ、その後Ｃ
ＡＳ＃０信号27，ＣＡＳ＃１信号28をローレベルにす
る。こうして、メモリコントローラ４からのアドレスを
ラッチし、ＤＲＡＭ24，25内でのアクセスが開始され
る。
【０００９】このとき、バンク＃０，バンク＃１とも同
時にアクセスが開始されるが、最初、セレクタ23により
バンク＃０が選択される。バンク＃０が有効になると、
ＣＡＳ＃０信号27をハイレベルにしてバンク＃０のＤＲ
ＡＭ24をニブルモードにすることができる。
時にアクセスが開始されるが、最初、セレクタ23により
バンク＃０が選択される。バンク＃０が有効になると、
ＣＡＳ＃０信号27をハイレベルにしてバンク＃０のＤＲ
ＡＭ24をニブルモードにすることができる。
【００１０】バンク＃０のデータがデータバス13上に現
われると、メモリコントローラ４はバンク切り替え信号
31をローレベルにすることにより、セレクタ23によりバ
ンク＃１のデータが選択される。バンク＃１のＤＲＡＭ
25はバンク＃０のＤＲＡＭ24と同時にアクセスされてい
たので、バンク＃１のデータは有効であり、データ処理
装置11に送られる。
われると、メモリコントローラ４はバンク切り替え信号
31をローレベルにすることにより、セレクタ23によりバ
ンク＃１のデータが選択される。バンク＃１のＤＲＡＭ
25はバンク＃０のＤＲＡＭ24と同時にアクセスされてい
たので、バンク＃１のデータは有効であり、データ処理
装置11に送られる。
【００１１】データ処理装置11がバンク＃１のデータを
受け取ると、ＣＡＳ＃１信号28はハイレベルになってバ
ンク＃１のＤＲＡＭ25をプリチャージし、ニブルモード
に入る。このとき、バンク切り替え信号31もハイレベル
になってバンク＃０のデータの受け入れ態勢に入る。デ
ータ処理装置11が次のデータを受け入れる態勢が整っ
て、セレクタ23によりバンク＃０が選択されると、バン
ク＃０のＤＲＡＭ24はニブルモードでアクセスしたデー
タをデータバス13上に出力する。
受け取ると、ＣＡＳ＃１信号28はハイレベルになってバ
ンク＃１のＤＲＡＭ25をプリチャージし、ニブルモード
に入る。このとき、バンク切り替え信号31もハイレベル
になってバンク＃０のデータの受け入れ態勢に入る。デ
ータ処理装置11が次のデータを受け入れる態勢が整っ
て、セレクタ23によりバンク＃０が選択されると、バン
ク＃０のＤＲＡＭ24はニブルモードでアクセスしたデー
タをデータバス13上に出力する。
【００１２】バンク＃０の読み出しが終わると、セレク
タ23によりバンク＃１が選択される。このときバンク＃
１は、すでにニブルモードのアクセスを完了しており、
データをデータバス13上に出力する。このようにしてデ
ータ転送が１サイクル終了し、メモリコントローラ４は
次のサイクルのためにＲＡＳ＃０信号29，ＣＡＳ＃０信
号27，ＣＡＳ＃１信号28をプリチャージする。
タ23によりバンク＃１が選択される。このときバンク＃
１は、すでにニブルモードのアクセスを完了しており、
データをデータバス13上に出力する。このようにしてデ
ータ転送が１サイクル終了し、メモリコントローラ４は
次のサイクルのためにＲＡＳ＃０信号29，ＣＡＳ＃０信
号27，ＣＡＳ＃１信号28をプリチャージする。
【００１３】書き込みサイクルではＤラッチ26を用い、
バンク＃０のデータを受けてバンク＃０のＤＲＡＭ24が
まだアクセスできないときに、データをホールドする。
バンク＃１のデータも、データバス13上に出力される
と、ＣＡＳ＃０信号27，ＣＡＳ＃１信号28を同時にロー
レベルにすることによりバンク＃０，バンク＃１同時に
データを書き込む。
バンク＃０のデータを受けてバンク＃０のＤＲＡＭ24が
まだアクセスできないときに、データをホールドする。
バンク＃１のデータも、データバス13上に出力される
と、ＣＡＳ＃０信号27，ＣＡＳ＃１信号28を同時にロー
レベルにすることによりバンク＃０，バンク＃１同時に
データを書き込む。
【００１４】
【発明が解決しようとする課題】上記従来例の構成で
は、メモリを２バンクに分けバンク＃０とバンク＃１か
ら交互にデータを読み書きすることにより、プリチャー
ジ時間をかせぐとともにブロック転送時のサイクル時間
を改善していた。
は、メモリを２バンクに分けバンク＃０とバンク＃１か
ら交互にデータを読み書きすることにより、プリチャー
ジ時間をかせぐとともにブロック転送時のサイクル時間
を改善していた。
【００１５】しかしながら、従来の構成では同一のペー
ジ内でのアクセスでしかサイクル時間の改善はなく、隣
接するページを連続アクセスする場合には、新たに行ア
ドレスを出力しなければならないので高速化のための障
害となっていた。
ジ内でのアクセスでしかサイクル時間の改善はなく、隣
接するページを連続アクセスする場合には、新たに行ア
ドレスを出力しなければならないので高速化のための障
害となっていた。
【００１６】さらに、ブロック転送サイクルの場合、第
１語のアクセス時間を改善しないかぎり、大幅なサイク
ル時間の短縮は望めないが、高速ＤＲＡＭを用いてこれ
を達成しようとすると、メモリ装置が非常に高価なもの
になってしまうという欠点があった。
１語のアクセス時間を改善しないかぎり、大幅なサイク
ル時間の短縮は望めないが、高速ＤＲＡＭを用いてこれ
を達成しようとすると、メモリ装置が非常に高価なもの
になってしまうという欠点があった。
【００１７】本発明はこのような従来の問題点に鑑みな
されたもので、メモリ空間の隣接するページを連続アク
セスするときのサイクル時間を短縮するメモリ装置を提
供することを目的とする。
されたもので、メモリ空間の隣接するページを連続アク
セスするときのサイクル時間を短縮するメモリ装置を提
供することを目的とする。
【００１８】
【課題を解決するための手段】本発明は、第１のブロッ
ク転送アクセスサイクルで与えられたアドレスから、上
位アドレス方向及び下位アドレス方向に連続した第２の
ブロック転送アクセスサイクルのアドレスを予測する手
段を備え、第２のブロック転送アクセスサイクルのアド
レスで与えられたページの先端からＮ語を高速なＤＲＡ
Ｍから転送し、残りの語を低速なＤＲＡＭから転送し、
隣接するページを連続アクセスするときにサイクル時間
を改善するような構成にしたことを特徴とする。
ク転送アクセスサイクルで与えられたアドレスから、上
位アドレス方向及び下位アドレス方向に連続した第２の
ブロック転送アクセスサイクルのアドレスを予測する手
段を備え、第２のブロック転送アクセスサイクルのアド
レスで与えられたページの先端からＮ語を高速なＤＲＡ
Ｍから転送し、残りの語を低速なＤＲＡＭから転送し、
隣接するページを連続アクセスするときにサイクル時間
を改善するような構成にしたことを特徴とする。
【００１９】
【作用】本発明によれば、隣接するページを連続アクセ
スするときのサイクル時間を短縮することができ、高速
ＤＲＡＭだけで主記憶を構成した場合と同等の性能を低
コストで実現できる。
スするときのサイクル時間を短縮することができ、高速
ＤＲＡＭだけで主記憶を構成した場合と同等の性能を低
コストで実現できる。
【００２０】
【実施例】本発明の一実施例を図１ないし図３を用いて
説明する。
説明する。
【００２１】図１は本発明の一実施例の構成を示すブロ
ック図である。図１において、１は主記憶を構成する低
速ＤＡＲＭ、２は主記憶の各ページの先頭語を構成する
高速ＤＲＡＭ、３はＤＡＲＭ１及び２へのアドレスを行
アドレス(ページアドレス)、列アドレスとして時分割で
与えるためのアドレスマルチプレクサ、４はＤＡＲＭ１
及び２の読み書き等のタイミングを制御する信号を出力
するメモリコントローラ、５は第１のブロック転送サイ
クルで与えられた行アドレスに１を加えるページアドレ
スのアップカウンタで、５Ａはアップカウンタ出力であ
る。６は第１のブロック転送サイクルで与えられた行ア
ドレスに１を減ずるページアドレスダウンカウンタで、
６Ａはダウンカウンタ出力である。７は第２のブロック
転送サイクルで与えられた行アドレスが第１のブロック
転送サイクルで与えられた行アドレスから上位側の隣接
する行アドレスであるかどうかを判定するアドレス比較
器で、７Ａは一致信号である。８は第２のブロック転送
サイクルで与えられた行アドレスが第１のブロック転送
サイクルで与えられた行アドレスから下位側の隣接する
行アドレスであるかどうかを判定するアドレス比較器
で、８Ａは一致信号である。９は先頭語を高速ＤＲＡＭ
２に読み書きするタイミング信号を出力する有効信号発
生装置で、９Ａは有効信号である。11はブロック転送機
能を有するデータ処理装置、30は高速ドラム２の行アド
レスをラッチするためのＲＡＳ＃１信号である。この
他、前記図４と同じ部位には同じ番号を付し、その説明
を省略する。
ック図である。図１において、１は主記憶を構成する低
速ＤＡＲＭ、２は主記憶の各ページの先頭語を構成する
高速ＤＲＡＭ、３はＤＡＲＭ１及び２へのアドレスを行
アドレス(ページアドレス)、列アドレスとして時分割で
与えるためのアドレスマルチプレクサ、４はＤＡＲＭ１
及び２の読み書き等のタイミングを制御する信号を出力
するメモリコントローラ、５は第１のブロック転送サイ
クルで与えられた行アドレスに１を加えるページアドレ
スのアップカウンタで、５Ａはアップカウンタ出力であ
る。６は第１のブロック転送サイクルで与えられた行ア
ドレスに１を減ずるページアドレスダウンカウンタで、
６Ａはダウンカウンタ出力である。７は第２のブロック
転送サイクルで与えられた行アドレスが第１のブロック
転送サイクルで与えられた行アドレスから上位側の隣接
する行アドレスであるかどうかを判定するアドレス比較
器で、７Ａは一致信号である。８は第２のブロック転送
サイクルで与えられた行アドレスが第１のブロック転送
サイクルで与えられた行アドレスから下位側の隣接する
行アドレスであるかどうかを判定するアドレス比較器
で、８Ａは一致信号である。９は先頭語を高速ＤＲＡＭ
２に読み書きするタイミング信号を出力する有効信号発
生装置で、９Ａは有効信号である。11はブロック転送機
能を有するデータ処理装置、30は高速ドラム２の行アド
レスをラッチするためのＲＡＳ＃１信号である。この
他、前記図４と同じ部位には同じ番号を付し、その説明
を省略する。
【００２２】この図１に示す実施例として、データ処理
装置11から出力されるアドレスのうちＡ20〜Ａ11がメモ
リ装置に接続され、データ処理装置11がアクセスする主
記憶は１Ｍバイトとし、データ幅は16ビット(１語)とす
る。また使用するＤＲＡＭはニブルモードＤＲＡＭと
し、先頭語を高速ＤＲＡＭで構成した(Ｎ＝１)場合につ
いて説明する。
装置11から出力されるアドレスのうちＡ20〜Ａ11がメモ
リ装置に接続され、データ処理装置11がアクセスする主
記憶は１Ｍバイトとし、データ幅は16ビット(１語)とす
る。また使用するＤＲＡＭはニブルモードＤＲＡＭと
し、先頭語を高速ＤＲＡＭで構成した(Ｎ＝１)場合につ
いて説明する。
【００２３】まず、図２は本発明の一実施例におけるメ
モリ空間の構成を示すメモリマップである。一般にＤＲ
ＡＭは、アドレスを時分割に与えてアクセスする。例え
ば１ＭワードのＤＡＲＭであれば、必要な20ビットのア
ドレスをマルチプレクスして最初の10ビットを行アドレ
スとして与え、次に、残りの10ビットを列アドレスとし
て与える。
モリ空間の構成を示すメモリマップである。一般にＤＲ
ＡＭは、アドレスを時分割に与えてアクセスする。例え
ば１ＭワードのＤＡＲＭであれば、必要な20ビットのア
ドレスをマルチプレクスして最初の10ビットを行アドレ
スとして与え、次に、残りの10ビットを列アドレスとし
て与える。
【００２４】また、行アドレスで与えられるメモリ空間
をページ(page０〜1024で例示)と言い、ここではページ
アドレスはＡ20〜Ａ11で与えられるので、１ページあた
り１Ｋバイトのページが１Ｋページ存在する。また、Ｎ
＝１としているので、各ページの先頭語は高速ＤＲＡＭ
２に配置され、残りの語は低速ＤＡＲＭ１に配置され
る。従って、高速ＤＲＡＭ２で構成する部分は、16Ｋビ
ット(２Ｋビット)ですむ。
をページ(page０〜1024で例示)と言い、ここではページ
アドレスはＡ20〜Ａ11で与えられるので、１ページあた
り１Ｋバイトのページが１Ｋページ存在する。また、Ｎ
＝１としているので、各ページの先頭語は高速ＤＲＡＭ
２に配置され、残りの語は低速ＤＡＲＭ１に配置され
る。従って、高速ＤＲＡＭ２で構成する部分は、16Ｋビ
ット(２Ｋビット)ですむ。
【００２５】以上のように構成されたメモリ装置につい
てその動作を説明する。まず、読み出しサイクルにおい
てデータ処理装置11からメモリ装置をアクセスするた
め、第１の転送サイクルのブロックアドレス１が出力さ
れる(ページの先頭アドレスではないとする)。このと
き、アドレスマルチプレクサ３によりＤＡＲＭ１に行ア
ドレスが与えられる。アドレス比較器７には、ページア
ドレスアップカウンタ５のカウンタ出力５Ａにより行ア
ドレスに１を加えた行アドレスが与えられており、また
アドレス比較器８には、ページアドレスダウンカウンタ
６のカウンタ出力６Ａにより行アドレスに１を減じた行
アドレスが与えられている。
てその動作を説明する。まず、読み出しサイクルにおい
てデータ処理装置11からメモリ装置をアクセスするた
め、第１の転送サイクルのブロックアドレス１が出力さ
れる(ページの先頭アドレスではないとする)。このと
き、アドレスマルチプレクサ３によりＤＡＲＭ１に行ア
ドレスが与えられる。アドレス比較器７には、ページア
ドレスアップカウンタ５のカウンタ出力５Ａにより行ア
ドレスに１を加えた行アドレスが与えられており、また
アドレス比較器８には、ページアドレスダウンカウンタ
６のカウンタ出力６Ａにより行アドレスに１を減じた行
アドレスが与えられている。
【００２６】ＤＲＡＭ１がセットアップしたら、ＲＡＳ
＃０信号29をローレベルにしアクセスを開始する。行ア
ドレスが所定のホールド時間を経過すると、アドレスマ
ルチプレクサ３により、ＤＲＡＭ１に列アドレスが与え
られる。その後、メモリコントローラ４によりＤＲＡＭ
１にＣＡＳ＃０信号27が与えられ、このＣＡＳ＃０信号
27をトグル動作させることにより連続した列アドレスを
ＤＲＡＭ１内に発生する。
＃０信号29をローレベルにしアクセスを開始する。行ア
ドレスが所定のホールド時間を経過すると、アドレスマ
ルチプレクサ３により、ＤＲＡＭ１に列アドレスが与え
られる。その後、メモリコントローラ４によりＤＲＡＭ
１にＣＡＳ＃０信号27が与えられ、このＣＡＳ＃０信号
27をトグル動作させることにより連続した列アドレスを
ＤＲＡＭ１内に発生する。
【００２７】このようにして、同一ページ内の連続アク
セスが可能となる。ここで同一ページをアクセスしてい
るかぎり行アドレスは変わらないので、アドレス比較器
７及びアドレス比較器８からの一致信号７Ａ，８Ａは偽
(ハイレベル)となっている。
セスが可能となる。ここで同一ページをアクセスしてい
るかぎり行アドレスは変わらないので、アドレス比較器
７及びアドレス比較器８からの一致信号７Ａ，８Ａは偽
(ハイレベル)となっている。
【００２８】データ処理装置11から第２の転送サイクル
のブロックアドレスが出力され、行アドレスが第１のサ
イクルの行アドレスに隣接する行アドレスであった場
合、アドレス比較器７またはアドレス比較器８は一致信
号７Ａ，８Ａを真(ローレベル)とする。
のブロックアドレスが出力され、行アドレスが第１のサ
イクルの行アドレスに隣接する行アドレスであった場
合、アドレス比較器７またはアドレス比較器８は一致信
号７Ａ，８Ａを真(ローレベル)とする。
【００２９】例えば第２の転送サイクルの行アドレス
が、第１の転送サイクルの行アドレスより上位側の隣接
する行アドレスであった場合、アドレス比較器７から一
致信号７Ａが出力され、下位側の隣接する行アドレスで
あった場合、アドレス比較器８から一致信号８Ａが出力
される。有効信号発生装置９は、アドレス比較器７また
はアドレス比較器８からの一致信号７Ａ，８Ａを受け、
メモリコントローラ４に対し、有効信号９Ａを出力す
る。その結果、メモリコントローラ４はＤＲＡＭ２にＲ
ＡＳ＃１信号30を送る。この後、メモリコントローラ４
からＣＡＳ＃１信号28がＤＲＡＭ２に与えられると、Ｄ
ＲＡＭ２は、データ(先頭語)をデータバス13上に出力す
る。有効信号９Ａは、先頭語を出力するのに必要な時間
を経過後、偽(ハイレベル)となりその後の語は、ＤＲＡ
Ｍ１から読み出される。
が、第１の転送サイクルの行アドレスより上位側の隣接
する行アドレスであった場合、アドレス比較器７から一
致信号７Ａが出力され、下位側の隣接する行アドレスで
あった場合、アドレス比較器８から一致信号８Ａが出力
される。有効信号発生装置９は、アドレス比較器７また
はアドレス比較器８からの一致信号７Ａ，８Ａを受け、
メモリコントローラ４に対し、有効信号９Ａを出力す
る。その結果、メモリコントローラ４はＤＲＡＭ２にＲ
ＡＳ＃１信号30を送る。この後、メモリコントローラ４
からＣＡＳ＃１信号28がＤＲＡＭ２に与えられると、Ｄ
ＲＡＭ２は、データ(先頭語)をデータバス13上に出力す
る。有効信号９Ａは、先頭語を出力するのに必要な時間
を経過後、偽(ハイレベル)となりその後の語は、ＤＲＡ
Ｍ１から読み出される。
【００３０】ここで図３で示したタイミングチャートを
用いてメモリ装置の動作をさらに詳しく説明する。図３
は、横方向には右向きに時間の流れを示し、縦方向には
信号の動きを示している。
用いてメモリ装置の動作をさらに詳しく説明する。図３
は、横方向には右向きに時間の流れを示し、縦方向には
信号の動きを示している。
【００３１】まず、読み出しサイクルにおいて、データ
処理装置11からブロック転送アドレスが出力され、メモ
リコントローラ４により行アドレスがＤＲＡＭ１に与え
られる。このとき行アドレスとページアドレスアップカ
ウンタ６で与えられる行アドレスがアドレス比較器７で
比較される。その比較結果が一致していないとすると、
有効信号９Ａは偽(ハイレベル)のままであり、メモリコ
ントローラ４は、ＲＡＳ＃０信号29をローレベルにして
ＤＡＲＭ１に対するアクセスを開始するとともに、切り
替え信号31をローレベルにしてセレクタ23によりＤＲＡ
Ｍ１からのデータを選択する。行アドレスがホールド時
間を経過すると、メモリコントローラ４により列アドレ
スがＤＡＲＭ１に与えられ、その後、ＣＡＳ＃０信号27
をローレベルにする。こうして、メモリコントローラ４
からのアドレスをラッチしＤＲＡＭ内でのアクセスが開
始される。
処理装置11からブロック転送アドレスが出力され、メモ
リコントローラ４により行アドレスがＤＲＡＭ１に与え
られる。このとき行アドレスとページアドレスアップカ
ウンタ６で与えられる行アドレスがアドレス比較器７で
比較される。その比較結果が一致していないとすると、
有効信号９Ａは偽(ハイレベル)のままであり、メモリコ
ントローラ４は、ＲＡＳ＃０信号29をローレベルにして
ＤＡＲＭ１に対するアクセスを開始するとともに、切り
替え信号31をローレベルにしてセレクタ23によりＤＲＡ
Ｍ１からのデータを選択する。行アドレスがホールド時
間を経過すると、メモリコントローラ４により列アドレ
スがＤＡＲＭ１に与えられ、その後、ＣＡＳ＃０信号27
をローレベルにする。こうして、メモリコントローラ４
からのアドレスをラッチしＤＲＡＭ内でのアクセスが開
始される。
【００３２】アクセス時間が経過しＤＡＲＭ１からの読
み出しデータがデータバス13上に現われると、ＣＡＳ＃
０信号27をハイレベルにして次のニブルモードアクセス
に備える。ＣＡＳホールド時間経過後、再びＣＡＳ＃０
信号27をローレベルにして、ニブルモードアクセスを開
始する。１回のブロック転送で４語が転送されるので、
ＣＡＳ＃０信号27を４サイクルトグル動作させることに
よりＤＲＡＭ１から語０，語１，語２，語３の４語が連
続して読み出される。
み出しデータがデータバス13上に現われると、ＣＡＳ＃
０信号27をハイレベルにして次のニブルモードアクセス
に備える。ＣＡＳホールド時間経過後、再びＣＡＳ＃０
信号27をローレベルにして、ニブルモードアクセスを開
始する。１回のブロック転送で４語が転送されるので、
ＣＡＳ＃０信号27を４サイクルトグル動作させることに
よりＤＲＡＭ１から語０，語１，語２，語３の４語が連
続して読み出される。
【００３３】次に、データ処理装置11から第２のブロッ
ク転送アドレスが出力され、メモリコントローラ４によ
り行アドレスがＤＲＡＭ１に与えられる。このとき行ア
ドレスが前回の転送サイクルで与えられた行アドレスよ
り上位側の隣接するページの行アドレスに等しい場合、
アドレス比較器７より一致信号７Ａが有効信号発生装置
９に送られ、その結果、該有効信号発生装置９の有効信
号９Ａはローレベルになる。
ク転送アドレスが出力され、メモリコントローラ４によ
り行アドレスがＤＲＡＭ１に与えられる。このとき行ア
ドレスが前回の転送サイクルで与えられた行アドレスよ
り上位側の隣接するページの行アドレスに等しい場合、
アドレス比較器７より一致信号７Ａが有効信号発生装置
９に送られ、その結果、該有効信号発生装置９の有効信
号９Ａはローレベルになる。
【００３４】従って、メモリコントローラ４は前記有効
信号９Ａを受けＤＡＲＭ２にＲＡＳ＃１信号30を与える
ことにより、第２の転送サイクルの先頭語が該ＤＡＲＭ
２から読み出されるように、該ＤＡＲＭ２に対するアク
セスが開始される。
信号９Ａを受けＤＡＲＭ２にＲＡＳ＃１信号30を与える
ことにより、第２の転送サイクルの先頭語が該ＤＡＲＭ
２から読み出されるように、該ＤＡＲＭ２に対するアク
セスが開始される。
【００３５】また、切り替え信号31をハイレベルにして
セレクタ23により前記ＤＡＲＭ２からのデータを選択す
る。その後、ＤＡＲＭ２にＣＡＳ＃１信号28が与えら
れ、アクセス時間が経過すると、データバス13上にデー
タが現われる。このとき同時に、ＤＡＲＭ１へのＲＡＳ
＃０信号29はローレベルになり、先頭語以降の語を読み
出す準備が行なわれる。
セレクタ23により前記ＤＡＲＭ２からのデータを選択す
る。その後、ＤＡＲＭ２にＣＡＳ＃１信号28が与えら
れ、アクセス時間が経過すると、データバス13上にデー
タが現われる。このとき同時に、ＤＡＲＭ１へのＲＡＳ
＃０信号29はローレベルになり、先頭語以降の語を読み
出す準備が行なわれる。
【００３６】ＤＡＲＭ２はＤＡＲＭ１よりアクセス時間
が速いので、第１の転送サイクルの場合より速く先頭語
がデータバス13上に現われる。ＤＲＡＭ２から先頭語が
読み出された後、該ＤＡＲＭ２のＲＡＳ＃１信号30をハ
イレベルにする。またＤＲＡＭ１へのＣＡＳ＃０信号27
をローレベルにして、第２語を読み出す準備をする。そ
の後、第１の転送サイクルの場合と同じように、ＣＡＳ
＃０信号27を３サイクルトグル動作させることにより、
ＤＡＲＭ１から語１，語２，語３の３語が連続して読み
出される。
が速いので、第１の転送サイクルの場合より速く先頭語
がデータバス13上に現われる。ＤＲＡＭ２から先頭語が
読み出された後、該ＤＡＲＭ２のＲＡＳ＃１信号30をハ
イレベルにする。またＤＲＡＭ１へのＣＡＳ＃０信号27
をローレベルにして、第２語を読み出す準備をする。そ
の後、第１の転送サイクルの場合と同じように、ＣＡＳ
＃０信号27を３サイクルトグル動作させることにより、
ＤＡＲＭ１から語１，語２，語３の３語が連続して読み
出される。
【００３７】書き込みサイクルにおいても、書き込み信
号をローレベルにすることが異なるだけで、読み出しサ
イクルと全く同様のシーケンスでデータの書き込みが行
なわれる。
号をローレベルにすることが異なるだけで、読み出しサ
イクルと全く同様のシーケンスでデータの書き込みが行
なわれる。
【００３８】以上のように本実施例によれば、メモリ装
置の各ページの先頭語を高速なＤＲＡＭで構成し、残り
の語を低速ＤＲＡＭで構成するとともに、第１のブロッ
ク転送アクセスサイクルで与えられたアドレスから、上
位アドレス方向及び下位アドレス方向に連続した第２の
ブロック転送アクセスサイクルのアドレスを予測する手
段を備えることにより、先頭語を高速ＤＲＡＭから読み
だすことができるようにした。従って、隣接するページ
を連続アクセスする場合には、サイクル時間を大幅に改
善することができる。
置の各ページの先頭語を高速なＤＲＡＭで構成し、残り
の語を低速ＤＲＡＭで構成するとともに、第１のブロッ
ク転送アクセスサイクルで与えられたアドレスから、上
位アドレス方向及び下位アドレス方向に連続した第２の
ブロック転送アクセスサイクルのアドレスを予測する手
段を備えることにより、先頭語を高速ＤＲＡＭから読み
だすことができるようにした。従って、隣接するページ
を連続アクセスする場合には、サイクル時間を大幅に改
善することができる。
【００３９】
【発明の効果】以上説明したように本発明のメモリ装置
は、ページの先頭からＮ語を高速なＤＲＡＭで構成し、
残りの(Ｍ−Ｎ)の語を低速ＤＲＡＭで構成し、ブロック
転送サイクルにおける先頭からＮ語を高速なＤＲＡＭに
読み書きすることにより、高速なメモリ装置を実現でき
る。また大規模な周辺回路も必要なく、最小限必要な部
分だけ高速なＤＲＡＭを用い、残りは大容量の低速ＤＲ
ＡＭを用いることで低コストで大容量のメモリ装置を実
現できる。
は、ページの先頭からＮ語を高速なＤＲＡＭで構成し、
残りの(Ｍ−Ｎ)の語を低速ＤＲＡＭで構成し、ブロック
転送サイクルにおける先頭からＮ語を高速なＤＲＡＭに
読み書きすることにより、高速なメモリ装置を実現でき
る。また大規模な周辺回路も必要なく、最小限必要な部
分だけ高速なＤＲＡＭを用い、残りは大容量の低速ＤＲ
ＡＭを用いることで低コストで大容量のメモリ装置を実
現できる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例におけるメモリ空間の構成を
示すメモリマップである。
示すメモリマップである。
【図３】図１の動作を示すタイミングチャートである。
【図４】従来例におけるメモリ装置のブロック図であ
る。
る。
【図５】図５の動作を示すタイミングチャートである。
１…低速ＤＲＡＭ、 ２…高速ＤＲＡＭ、 ３…アドレ
スマルチプレクサ、 ４…メモリコントローラ、 ５…
アップカウンタ、 ６…ダウンカウンタ、 ７，８…ア
ドレス比較器、 ９…有効信号発生装置、 11…データ
処理装置、12…アドレスバス、 13…データバス、 23
…データセレクタ、 27…ＣＡＳ＃０信号、 28…ＣＡ
Ｓ＃１信号、 29…ＲＡＳ＃０信号、 30…ＲＡＳ＃１
信号、31…バンク切り替え信号。
スマルチプレクサ、 ４…メモリコントローラ、 ５…
アップカウンタ、 ６…ダウンカウンタ、 ７，８…ア
ドレス比較器、 ９…有効信号発生装置、 11…データ
処理装置、12…アドレスバス、 13…データバス、 23
…データセレクタ、 27…ＣＡＳ＃０信号、 28…ＣＡ
Ｓ＃１信号、 29…ＲＡＳ＃０信号、 30…ＲＡＳ＃１
信号、31…バンク切り替え信号。
Claims (2)
- 【請求項１】 ブロック転送機能を有するデータ処理装
置から出力されるアドレスに従ってデータを出力するメ
モリ装置において、上位アドレスが等しいＭ語で構成さ
れる同一ページ内の先頭からＮ語は高速なダイナミック
ランダムアクセスメモリで構成され、残りの(Ｍ−Ｎ)語
は前記高速なダイナミックランダムアクセスメモリより
低速なダイナミックランダムアクセスメモリで構成され
るメモリの集合と、第１のブロック転送アクセスサイク
ルで与えられたアドレスとから、上位アドレス方向及び
下位アドレス方向に連続した第２のブロック転送アクセ
スサイクルのアドレスを予測する手段と、該アドレス予
測手段から出力されたアドレスが前記データ処理装置に
よって出力されているアドレスと等しいかどうかを判定
する比較手段と、予測したアドレスが前記データ処理装
置から出力されているアドレスと一致するか一致しない
かにより、先端のＮ語を前記高速ダイナミックランダム
アドレスメモリか前記低速ダイナミックランダムアクセ
スメモリから出力するかを選択するデータ選択手段を設
け、連続したページをアクセスするときに、先端からＮ
語を高速なダイナミックランダムアクセスメモリから転
送することを特徴とするメモリ装置。 - 【請求項２】 アドレス予測手段で予測するアドレス
が、第１のブロック転送アクセスサイクルで与えられた
ページアドレスに１を加えた値になる手段と、１を減じ
た値になる手段とを備えていることを特徴とする請求項
１記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269405A JPH05108471A (ja) | 1991-10-17 | 1991-10-17 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269405A JPH05108471A (ja) | 1991-10-17 | 1991-10-17 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108471A true JPH05108471A (ja) | 1993-04-30 |
Family
ID=17471959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3269405A Pending JPH05108471A (ja) | 1991-10-17 | 1991-10-17 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108471A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457478B1 (ko) * | 1996-06-06 | 2005-04-06 | 프리스케일 세미컨덕터, 인크. | 메모리액세스방법및데이터처리시스템 |
| JP2013541122A (ja) * | 2010-08-24 | 2013-11-07 | クアルコム，インコーポレイテッド | 低密度低レイテンシブロックおよび高密度高レイテンシブロックを有する広入出力メモリ |
| US9305616B2 (en) | 2012-07-17 | 2016-04-05 | Samsung Electronics Co., Ltd. | Semiconductor memory cell array having fast array area and semiconductor memory including the same |
-
1991
- 1991-10-17 JP JP3269405A patent/JPH05108471A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457478B1 (ko) * | 1996-06-06 | 2005-04-06 | 프리스케일 세미컨덕터, 인크. | 메모리액세스방법및데이터처리시스템 |
| JP2013541122A (ja) * | 2010-08-24 | 2013-11-07 | クアルコム，インコーポレイテッド | 低密度低レイテンシブロックおよび高密度高レイテンシブロックを有する広入出力メモリ |
| US9305616B2 (en) | 2012-07-17 | 2016-04-05 | Samsung Electronics Co., Ltd. | Semiconductor memory cell array having fast array area and semiconductor memory including the same |
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