JPH1083696A - 半導体メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良解析メモリに要するメモリ容量及びメモ
リ数を減らして部品コストを低減させた半導体メモリ試
験装置を提供する。 【解決手段】 被試験メモリのフェイルデータを格納す
る不良解析メモリを備えた半導体メモリ試験装置におい
て、不良解析メモリに、シリアルデータ形式のフェイル
データをパラレルデータに変換するシフトレジスタと、
シフトレジスタから出力されるパラレルデータを一斉に
読み込み一時的に保持する第１のホールドレジスタと、
被試験メモリのアドレスに対応するフェイルデータを各
メモリビットでそれぞれ保持するメモリ部と、第１のホ
ールドレジスタに保持されたパラレルデータをメモリ部
に転送するためのイネーブル信号を出力するＣＳ信号発
生部と、メモリ部にフェイルデータを転送する間フェイ
ルデータに対応するアドレスデータを保持する第２のホ
ールドレジスタとを有する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリの試験
を行う半導体メモリ試験装置に関し、特に半導体メモリ
試験装置に使用される不良解析メモリに関するものであ
る。

【０００２】

【従来の技術】

（半導体メモリ試験装置）図６に半導体メモリ試験装置
全体の基本構成を示す。図６は半導体メモリ試験装置の
構成を示すブロック図である。

【０００３】図６において、半導体メモリ試験装置はタ
イミング発生器１０、パターン発生器２０、波形整形器
３０、論理比較器４０、及び不良解析メモリ５０によっ
て構成され、波形整形器３０の出力に被試験メモリ６０
が接続されて試験が行われる。

【０００４】タイミング発生器１０はメモリ試験の試験
パターンを生成するための基準クロックを発生する回路
である。パターン発生器２０はタイミング発生器１０で
生成された基準クロックに従って被試験メモリ６０に与
えるアドレス信号、試験データ、及びコントロール信号
を出力する。これらの信号は波形整形器３０に出力され
波形整形器３０でメモリ試験に必要な所定の波形に整形
されて被試験メモリ６０に印加される。

【０００５】被試験メモリ６０では上記コントロール信
号のタイミングでデータの書き込みと読み出しとが行わ
れる。被試験メモリ６０から読み出された出力データは
論理比較器４０に出力される。論理比較器４０は、パタ
ーン発生器１０から出力された期待値（メモリの正常時
のデータ）と被試験メモリ６０から読み出された出力デ
ータとを比較し、その一致、不一致によって被試験メモ
リ６０の良否判定を行う。

【０００６】期待値と読み出された出力データとが不一
致のときは、以下に記載する不良解析メモリ５０にフェ
イルデータとしてその内容が格納される。

【０００７】（不良解析メモリ）図７は図６に示した不
良解析メモリの構成を示すブロック図である。

【０００８】図７において、不良解析メモリ５０は、パ
ターン発生器２０で発生したアドレス信号のうち所定の
ビットを選択して出力するアドレス選択部５１と、被試
験メモリ６０のフェイルデータ（不良情報）が格納され
るメモリ部５３と、フェイルデータが格納されるメモリ
部５３のメモリセルを指定するメモリコントロール部５
２とによって構成されている。

【０００９】アドレス選択部５１はパターン発生器２０
からのアドレス信号を受けて上位アドレスをメモリコン
トロール部５２へ、また下位アドレスをメモリ部５３へ
それぞれ出力する。メモリコントロール部５２では、ア
ドレス選択部５１からの出力信号と論理比較器４０から
送られたフェイルデータとによってメモリ部５３のメモ
リセルを指定し、指定されたメモリ部５３のメモリセル
に被試験メモリ６０のフェイルデータが格納される。

【００１０】メモリ試験が終了した後、この不良解析メ
モリ５０の内容を調べることにより被試験メモリ６０の
解析が行われる。

【００１１】（ＲＡＭＢＵＳ ＤＲＡＭ）次に、被試験
メモリ６０の例として高速にデータの書き込み及び読み
出しが可能なＲＡＭＢＵＳ ＤＲＡＭ（以下ＲＤＲＡ
Ｍ）について説明する。

【００１２】ＲＤＲＡＭは基準クロックに同期してパケ
ット式のデータを高速に転送することが可能なＤＲＡＭ
で、最大５００ＭＢ／Ｓまたは５３３ＭＢ／Ｓのデータ
転送レートを有している。

【００１３】図８はＲＤＲＡＭの構成を示すブロック図
である。図８において、ＲＤＲＡＭ７０は、記憶素子で
あるＤＲＡＭ部７２と、バス及び制御ラインとのインタ
フェース部となるスレーブロジック部７１とによって構
成される。

【００１４】ＤＲＡＭ部７２は従来のＤＲＡＭセルと同
様の構造を有している。スレーブロジック部７１を介し
て出力されるカラムアドレス及びロウアドレスは、カラ
ムデコーダ７２１及びロウデコーダ７２２によってデコ
ードされ、カラムアドレス及びローアドレスによって指
定されたＤＲＡＭセルアレイ７２３にそれぞれデータが
格納される。カラムデコーダ７２１には信号を増幅する
ためのセンスアンプが内蔵され、このセンスアンプにラ
ッチ機能を有することが従来のＤＲＡＭセルと異なって
いる。ＲＤＲＡＭ７０はセンスアンプをキャッシュメモ
リとして使用することにより高速なデータ転送を可能に
している。

【００１５】ＲＤＲＡＭ７０はバーストメモリと呼ばれ
るメモリの一種であり、書き込み及び読み出し時のデー
タをバースト状に転送する。ＲＤＲＡＭ７０のデータ転
送は８ワード単位で行われ、２５６ワードまでバースト
長が可変できる。また、外部からは転送単位である８ワ
ードに相当する３ビット分のアドレスを指定する必要が
ないため、これらのアドレスについても入力する必要が
ない。なお、データのバースト開始アドレスは、リード
命令、ライト命令、及びその他の複数の命令からなるリ
クエストパケットに格納される。

【００１６】スレーブロジック部７１は、これらリクエ
ストパケット中の複数の命令によって、ライトデータま
たはリードデータのバースト長の指定、あるいはビット
マスク及びバイトマスク等の制御を行う。

【００１７】ところで、複数のＲＤＲＡＭ７０を直列に
接続して（図９に示すようにＳＩｎを前段のＲＤＲＡＭ
のＳＯｕｔに接続し、ＳＯｕｔを次段のＲＤＲＡＭのＳ
Ｉｎに接続する）１つのメモリ空間を構成するときも、
このスレーブロジック部７１によって各ＲＤＲＡＭ７０
の制御が行われる。

【００１８】図９は複数のＲＤＲＡＭを接続して使用す
る場合を示す回路図である。図９に示すようにスレーブ
となる複数のＲＤＲＡＭ０〜ＲＤＲＡＭｎはマスター
（Ｍａｓｔｅｒ）となるマスタデバイスに直列に接続さ
れ、マスタデバイスからＢｕｓＤａｔａ［８：０］を介
して転送されたリクエストパケットによって各ＲＤＲＡ
Ｍ０〜ＲＤＲＡＭｎの動作が制御される。

【００１９】なお、ＲＤＲＡＭへの書き込み、あるいは
ＲＤＲＡＭからの読み出し時にはリクエストパケットの
他に、図１０に示すようなライトデータパケット、リー
ドデータパケットがＢｕｓＤａｔａ［８：０］上に載せ
られる。また、図１０に示した”Ｏｋａｙ”信号はリク
エストパケットをＲＤＲＡＭが受け取ったことを示すも
のである。

【００２０】また、図９に示した接続では、書き込み時
のクロックにＲｘＣＬＫ、読み込み時のクロックにＴｘ
ＣＬＫを使用し、マスタデバイスとＲＤＲＡＭ０〜ＲＤ
ＲＡＭｎ間のデータスキュー及びクロックスキューを抑
制している。このことによって高速データ転送を可能に
している。

【００２１】（不良解析メモリのフェイルデータ取り込
み方法）次に、ＲＤＲＡＭのようなバーストメモリを試
験する場合を例にして、不良解析メモリにフェイルデー
タを取込む従来の方法について説明する。

【００２２】図１１は従来の半導体メモリ試験装置の不
良解析メモリのフェイルデータ取り込み方法を示す図で
あり、同図（ａ）は回路図、同図（ｂ）は格納フォーマ
ットを示す図である。なお、図１１では４ビット幅の被
試験メモリ（ＭＵＴ）を例示している。

【００２３】図１１（ａ）に示すように、従来の不良解
析メモリでは、メモリ部として被試験メモリ（ＭＵＴ）
のビット幅に対応した１ビット幅のＳＲＡＭ（以下ｘ１
ＳＲＡＭ）を被試験メモリのビット幅分用意している
（図１１（ａ）では４個）。このような状態で任意のビ
ットで不良が発生した場合、ＥＸＮＯＲ回路からなる論
理比較器の出力によって各ビットに対応したｘ１ＳＲＡ
Ｍの／ＣＳ端子がイネーブル”Ｌ”に設定される。この
時、各ｘ１ＳＲＡＭの入力データは常に”Ｈ”に設定さ
れているため、被試験メモリと同じアドレスに不良を示
す”１”が書き込まれる。

【００２４】ところで、図１１（ａ）に示したメモリ部
には高速なＳＲＡＭを使用しているが、被試験メモリが
不良解析メモリのＳＲＡＭよりも高速に動作する場合は
図１２に示すようなインターリーブ方式を用いてフェイ
ルデータの取込みを行う。

【００２５】図１２はインターリーブ方式の不良解析メ
モリの構成を説明する図である。インタリーブとはメモ
リを交互に配置して切り替えながらデータを読み書きす
ることであり、例えばアクセスタイム１００ｎｓの複数
のメモリを、それぞれ５０ｎｓずつずらしてデータを読
み出せば実質的に５０ｎｓのアクセスタイムでデータを
得ることができる。図１２では８つのメモリによるイン
ターリーブ動作（８ウェイと呼ぶ。なお、各々のメモリ
はバンクと呼ばれる。）を示しており、データＤ１〜Ｄ
８、Ｄ９〜Ｄ１６、…がそれぞれバンク＃１〜＃８に格
納される。

【００２６】ここで、図１１（ａ）、（ｂ）に示した不
良解析メモリの場合、インターリーブ動作で使用するメ
モリ（図１１（ａ）のＦＤ０〜ＦＤ３が１バンクに相当
する）は全てアクセスタイムを高速化するために使用さ
れるため、フェイルデータの取込みを行うメモリ容量は
バンク１つ分の容量である。

【００２７】

【発明が解決しようとする課題】しかしながら上記した
ような従来の半導体メモリ試験装置は、高速動作するＲ
ＤＲＡＭ等のバーストメモリのフェイルデータを不良解
析メモリに取り込もうとする場合に、メモリ部に高速な
ＳＲＡＭを使用しても、ＲＤＲＡＭはＳＲＡＭに比較し
て非常に高速に動作するため、多数のＳＲＡＭを使用し
てインターリーブ動作させなければならなかった。

【００２８】インターリーブ動作させると多数のＳＲＡ
Ｍを使用してもそれに比例した記憶容量を得ることがで
きないため、大容量のＲＤＲＡＭのフェイルデータを取
り込む場合は高価なＳＲＡＭを多数使用しなければなら
なかった。したがって、不良解析メモリの部品コストが
高くなり、不良解析メモリの実装面積も大きくなってし
まう問題があった。

【００２９】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、高速動
作を維持しつつ、不良解析メモリに要するメモリ容量及
びメモリ数を減らして部品コストを低減させた半導体メ
モリ試験装置を提供することを目的とする。

【００３０】

【課題を解決するための手段】上記目的を達成するため
本発明の半導体メモリ試験装置は、被試験メモリの良否
判定を行うために、前記被試験メモリの試験結果のうち
不良情報であるフェイルデータを格納する不良解析メモ
リを備えた半導体メモリ試験装置において、前記不良解
析メモリに、前記被試験メモリのアドレス順に出力され
るシリアルデータ形式の前記フェイルデータを逐次格納
し、パラレルデータとして出力するシフトレジスタと、
前記シフトレジスタから出力されるパラレルデータを一
斉に読み込み、一時的に保持する第１のホールドレジス
タと、前記被試験メモリのアドレスに対応するフェイル
データを、各メモリビットでそれぞれ保持するメモリ部
と、前記第１のホールドレジスタに保持されたパラレル
データを前記メモリ部に転送するためのイネーブル信号
を出力するＣＳ信号発生部と、前記メモリ部に前記フェ
イルデータを転送する間、前記フェイルデータに対応す
る前記アドレスデータを保持する第２のホールドレジス
タとを有することを特徴とする。

【００３１】上記のように構成された半導体メモリ試験
装置は、シリアルデータ形式のフェイルデータがシフト
レジスタによってパラレルデータに変換され、第１のホ
ールドレジスタを介してメモリ部に所定のビット数で一
斉に転送される。したがって、フェイルデータを被試験
メモリの各ビットに対応して１ビットずつメモリ部に転
送する従来の方法に比べて高速にフェイルデータをメモ
リ部に転送することができる。

【００３２】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００３３】本発明の半導体メモリ試験装置は不良解析
メモリのフェイルデータの取込みフォーマット及びフェ
イルデータの取込み方法が従来の半導体メモリ試験装置
と異なっている。その他の構成は従来と同様であるた
め、その説明は省略する。

【００３４】なお、以下ではバーストメモリであるＲＤ
ＲＡＭの試験を行う場合を例にして説明する。

【００３５】まず、本発明の半導体メモリ試験装置の不
良解析メモリのフェイルデータ取込みフォーマットにつ
いて説明する。図１は本発明の半導体メモリ試験装置の
不良解析メモリのフェイルデータ取込みフォーマットを
示す図である。

【００３６】従来のフェイルデータ取込みフォーマット
は図１１（ｂ）に示したように被試験メモリの各ビット
に不良解析メモリの各ビットがそれぞれ対応して配置さ
れていた。本発明の半導体メモリ試験装置では、任意の
ビット数で構成される不良解析メモリを１ビットメモリ
のように使用して（図１では１６ビットの不良解析メモ
リを１ビットメモリのように使用している）、例えば１
６個のメモリＦＤ０〜ＦＤ１５をアドレス＃０〜＃Ｆに
割り付ける。そして、これらのメモリＦＤ０〜ＦＤ１５
を被試験メモリのビット数（ＢｕｓＤａｔａ０〜８）分
用意した構成にする。なお、上述したようにＲＤＲＡＭ
は８ワード単位でバースト転送を行うため、読み出し時
のフェイルデータは８ワード単位で不良解析メモリに出
力される。

【００３７】次に、本発明の半導体メモリ試験装置の不
良解析メモリのフェイルデータ取込み方法について説明
する。図２は本発明の半導体メモリ試験装置の不良解析
メモリへのフェイルデータ書き込み方法を説明する回路
図である。また、図３は図２に示した第１の／ＣＳ発生
部の構成を示す回路図である。なお、図２は被試験メモ
リの１ビット分（ＢｕｓＤａｔａ０）の回路を示してい
る。ＢｕｓＤａｔａ１〜ＢｕｓＤａｔａ８についてはＢ
ｕｓＤａｔａ０と同様な回路構成であるため、その説明
は省略する。

【００３８】図２において、メモリ部１は複数（１６ビ
ット分）のメモリＦＤ０〜ＦＤ１５によって構成され、
例えばフェイルデータを保持するためのＳＲＡＭであ
る。シフトレジスタ２は複数のフィリップフロップＦＬ
０〜ＦＬ１５によって構成され、シリアル信号として送
られたフェイルデータをパラレル信号に変換する。

【００３９】パラレル信号に変換されたフェイルデータ
は、後述するバーストアドレス＃７または＃Ｆに同期し
て出力される第１の格納信号または第２の格納信号によ
って第１のホールドレジスタ３に転送される。

【００４０】第１のホールドレジスタ３は複数のフィリ
ップフロップＦＦ０〜ＦＦ１５によって構成され、アド
レス＃０〜＃Ｆに対応するフェイルデータを一時的に保
持する。第１のホールドレジスタ３に保持されたフェイ
ルデータは第１の／ＣＳ発生部４及び第２の／ＣＳ発生
部５から出力されるイネーブル信号によって、その内容
がメモリ部１の各メモリＦＤ０〜ＦＤ１５に転送され
る。

【００４１】第２のホールドレジスタは２つのレジスタ
ＦＦＡＤ１、ＦＦＡＤ２から構成され、フェイルデータ
に対応するアドレスを一時的に保持する回路である。

【００４２】パターン発生器（図６参照）によってバー
スト開始アドレスとバーストアドレスとが生成される
と、不良解析メモリにはこれら２つのアドレスを加算し
た信号が印加される。バーストアドレスはパターン発生
器から出力されるアドレス信号の下位４ビットからなる
下位アドレス＃０〜＃Ｆを示し、アドレス選択部（図６
参照）によって供給される。したがって図２に示すアド
レスとは、パターン発生器のアドレス信号から下位４ビ
ットを切り取った上位アドレスを示している。

【００４３】図３において、第１の／ＣＳ発生部４は、
シフトレジスタとして動作する複数のフィリップフロッ
プとフェイルデータ及びバーストアドレスの上位（＃８
〜＃Ｆ）または下位（＃０〜＃７）を表す信号ＦＡ０の
論理積をとることで検出したフェイルフラグを保持する
ＪＫフィリップフロップとによって構成され、バースト
アドレスが＃７になった次のクロック（基準クロック）
で第１の／ＣＳイネーブル信号を発生する。そして第１
の／ＣＳイネーブル信号発生直後にフェイルフラグをリ
セットする。なお、第２の／ＣＳ発生部５の構成及び動
作については第１の／ＣＳ発生部４と同様であるため、
その説明は省略する。

【００４４】このような構成において、被試験メモリで
あるＲＤＲＡＭからバースト状のデータを読み出す場合
の動作について説明する。

【００４５】まず、バースト長が８ワードの場合、バー
ストアドレス＃０〜＃７が送られてくると、シリアル信
号であるフェイルデータはシフトレジスタ２のフィリッ
プフロップＦＬ０〜ＦＬ７にそれぞれ１ビットずつ格納
される。そして、バーストアドレスが＃７の時、アドレ
ス選択部（図６参照）から第１の格納信号が出力され、
フィリップフロップＦＬ０〜ＦＬ７に格納されているフ
ェイルデータが第１のホールドレジスタ３の各フィリッ
プフロップＦＦ０〜ＦＦ７にそれぞれ転送される。

【００４６】ここで、バーストアドレス＃０〜＃７のい
ずれかで不良が発生した場合、第１の格納信号に同期し
て第１の／ＣＳ発生部４から第１の／ＣＳイネーブル信
号が出力される。このとき、第１のホールドレジスタ３
では、不良が発生したアドレスに対応するフィリップフ
ロップＦＬ０〜ＦＬ７のいずれかに不良を表す”１”が
格納され、そのフィリップフロップの出力につながるメ
モリＦＤ０〜ＦＤ７のいずれかの／ＣＳ端子が”Ｌ”に
なる。メモリ部１の各メモリＦＤ０〜ＦＤ７のデータＤ
端子には常に”Ｈ”が印加されているため、不良が発生
したアドレスに対応するメモリに”１”が格納され、フ
ェイルデータとしてメモリ部１に取り込まれる。

【００４７】一方、バースト長が１６ワードの場合、す
なわちバーストアドレスが＃０〜＃Ｆまで出力される場
合、まずバーストアドレス＃０〜＃７までのフェイルデ
ータ取込み動作が上記８ワードの場合と同様に行われ
る。

【００４８】次に、バーストアドレス＃８〜＃Ｆが送ら
れてくると、バーストアドレス＃０〜＃７と同様にフェ
イルデータがシフトレジスタ２のフィリップフロップＦ
Ｌ８〜ＦＬ１５にそれぞれ格納される。そしてバースト
アドレス＃Ｆの時、第２の格納信号が出力され、シフト
レジスタ２に格納されているフェイルデータが第１のホ
ールドレジスタのフィリプフロップＦＦ８〜ＦＦ１５に
転送される。

【００４９】ここで、バーストアドレス＃８〜＃Ｆのい
ずれかで不良が発生した場合、第２の格納信号に同期し
て第２の／ＣＳ発生部５から第２の／ＣＳイネーブル信
号が発生する。このとき、第１のホールドレジスタ３で
は、不良が発生したアドレスに対応するフィリップフロ
ップＦＦ８〜ＦＦ１５のいずれかに不良を表す”１”が
格納され、フィリップフロップＦＦ８〜ＦＦ１５の出力
につながるメモリＦＤ８〜ＦＤ１５のいずれかの／ＣＳ
端子が”Ｌ”になる、メモリ部１の各メモリＦＤ８〜Ｆ
Ｄ１５のデータＤ端子には常に”Ｈ”が印加されている
ため、不良が発生したアドレスに対応するメモリに”
１”が格納され、フェイルデータとしてメモリ部１に取
り込まれる。

【００５０】また、パターン発生器から出力されるアド
レスは、フェイルデータの格納開始時に第２のホールド
レジスタ６のレジスタＦＦＡＤ１またはレジスタＦＦＡ
Ｄ２に取り込まれ、上記フェイルデータの取込み動作中
はそのアドレスのデータを保持している。

【００５１】以上の動作はバースト長が変わっても同様
に繰り返され、より長いバースト長を有するフェイルデ
ータが転送される場合にも対応することができる。

【００５２】図４は本発明の半導体メモリ試験装置の不
良解析メモリのフェイルデータ取込み動作を示すタイミ
ングチャートである。

【００５３】従来のフェイルデータ取込み方法では、不
良解析メモリに対するフェイルデータ格納周期がｘ１Ｓ
ＲＡＭに対するフェイルデータ格納周期と同一であっ
た。このため、高速なバーストメモリのフェイルデータ
を格納する際には、格納周期を短くするために複数のメ
モリをインターリーブ動作させ、同時にバンク数（メモ
リの数）を増やして対応していた。

【００５４】しかしながら本発明では不良解析メモリに
対するフェイルデータ格納周期とｘ１ＳＲＡＭに対する
フェイルデータ格納周期が異なっている。すなわち、個
々のｘ１ＳＲＡＭに対するフェイルデータの格納周期は
従来と同じであるが、不良解析メモリに対するフェイル
データ格納周期が従来のフェイルデータ格納周期の１６
倍になる。

【００５５】したがって、従来よりも高速にフェイルデ
ータを取込むことが可能になりインターリーブ動作させ
る必要がなくなるためメモリ容量が少なくて済む。

【００５６】よって、大容量のＲＤＲＡＭ等のバースト
メモリのフェイルデータを取り込むときでも高価な高速
ＳＲＡＭを多数使用しなくても済むため不良解析メモリ
を製造するための部品コストが低減され不良解析メモリ
の実装面積も低減される。

【００５７】ところで、図５は本発明の不良解析メモリ
のフェイルデータ取込み方法がどの程度の効果があるか
を示している。図５では１８Ｍ（２Ｍ×９）ビットＲＤ
ＲＡＭのフェイルデータを取込む場合を示し、ＲＤＡＭ
のフェイルデータの取込みに必要な格納周期は２ｎｓ、
またｘ１ＳＲＡＭのデータ取込み周期は３２ｎｓとす
る。

【００５８】図５に示すように、従来のフェイルデータ
取込み方法では、アクセスタイム３２ｎｓのｘ１ＳＲＡ
Ｍで２ｎｓ毎にデータを取り込むために１６ウェイ（３
２ｎｓ／２ｎｓ＝１６）のインターリーブを行ってい
る。ここで、１８Ｍビットのフェイルデータを格納する
ために必要なメモリ数は、１Ｍビットのｘ１ＳＲＡＭで
１８個となる。これを１６ウェイ分用意するため不良解
析メモリとして必要なｘ１ＳＲＡＭの数は全部で１８×
１６＝２８８個となる。

【００５９】一方、本発明のフェイルデータ取込み方法
では、フェイルデータ取込み周期が３２ｎｓ／１６＝２
ｎｓとなるためインターリーブを行う必要がない。また
１ビット分の容量は２Ｍとなるため２５６ｋｗｘ１（実
際の深さは１２８ｋｗまでしか必要ない）のメモリを１
６個使用すればよい。これを被試験メモリのビット数分
用意するため不良解析メモリとして必要なｘ１ＳＲＡＭ
の数は全部で１６×９＝１４４個となる。

【００６０】したがって、本発明の半導体メモリ試験装
置の不良解析メモリは、使用メモリ容量が従来の１／８
で済み、メモリ数も半分になった。

【００６１】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。

【００６２】不良解析メモリに、被試験メモリのアドレ
ス順に出力されるシリアルデータ形式のフェイルデータ
を逐次格納しパラレルデータとして出力するシフトレジ
スタと、シフトレジスタから出力されるパラレルデータ
を一斉に読み込み一時的に保持する第１のホールドレジ
スタと、被試験メモリのアドレスに対応するフェイルデ
ータを各メモリビットでそれぞれ保持するメモリ部と、
第１のホールドレジスタに保持されたパラレルデータを
メモリ部に転送するためのイネーブル信号を出力するＣ
Ｓ信号発生部と、メモリ部にフェイルデータを転送する
間フェイルデータに対応するアドレスデータを保持する
第２のホールドレジスタとを有することで、フェイルデ
ータを被試験メモリの各ビットに対応して１ビットずつ
メモリ部に転送する従来の方法に比べて高速にフェイル
データをメモリ部に転送することが可能になり、インタ
ーリーブ動作させる必要がなくなるためメモリ容量が少
なくて済む。

【００６３】よって、大容量のＲＤＲＡＭ等のバースト
メモリのフェイルデータを取り込むときでも高価な高速
ＳＲＡＭを多数使用しなくても済むため、不良解析メモ
リを製造するための部品コストが低減され、不良解析メ
モリの実装面積が大きくなることがない。

【図面の簡単な説明】

【図１】本発明の半導体メモリ試験装置の不良解析メモ
リのフェイルデータ取込みフォーマットを示す図であ
る。

【図２】本発明の半導体メモリ試験装置の不良解析メモ
リへのフェイルデータ書き込み方法を説明する回路図で
ある。

【図３】図２に示した第１の／ＣＳ発生部の構成を示す
回路図である。

【図４】本発明の半導体メモリ試験装置の不良解析メモ
リのフェイルデータ取込み動作を示すタイミングチャー
トである。

【図５】本発明の半導体メモリ試験装置の不良解析メモ
リのフェイルデータ取込み方法がどの程度の効果がある
かを示す図である。

【図６】半導体メモリ試験装置の構成を示すブロック図
である。

【図７】図６に示した不良解析メモリの構成を示すブロ
ック図である。

【図８】ＲＤＲＡＭの構成を示すブロック図である。

【図９】複数のＲＤＲＡＭを接続して使用する場合を示
す回路図である。

【図１０】ＲＤＲＡＭの転送データの構成を示すフォー
マット図である。

【図１１】従来の半導体メモリ試験装置の不良解析メモ
リのフェイルデータ取り込み方法を示す図であり、同図
（ａ）は回路図、同図（ｂ）は格納フォーマットを示す
図である。

【図１２】インターリーブ方式の不良解析メモリの構成
を説明する図である。

【符号の説明】

１ メモリ部 ２ シフトレジスタ ３ 第１のホールドレジスタ ４ 第１の／ＣＳ発生部 ５ 第２の／ＣＳ発生部 ６ 第２のホールドレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 被試験メモリの良否判定を行うために、
   前記被試験メモリの試験結果のうち不良情報であるフェ
   イルデータを格納する不良解析メモリを備えた半導体メ
   モリ試験装置において、 前記不良解析メモリに、 前記被試験メモリのアドレス順に出力されるシリアルデ
   ータ形式の前記フェイルデータを逐次格納し、パラレル
   データとして出力するシフトレジスタと、 前記シフトレジスタから出力されるパラレルデータを一
   斉に読み込み、一時的に保持する第１のホールドレジス
   タと、 前記被試験メモリのアドレスに対応するフェイルデータ
   を、各メモリビットでそれぞれ保持するメモリ部と、 前記第１のホールドレジスタに保持されたパラレルデー
   タを前記メモリ部に転送するためのイネーブル信号を出
   力するＣＳ信号発生部と、 前記メモリ部に前記フェイルデータを転送する間、前記
   フェイルデータに対応する前記アドレスデータを保持す
   る第２のホールドレジスタと、を有することを特徴とす
   る半導体メモリ試験装置。