JPH0249520B2 - - Google Patents
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- Publication number
- JPH0249520B2 JPH0249520B2 JP59041067A JP4106784A JPH0249520B2 JP H0249520 B2 JPH0249520 B2 JP H0249520B2 JP 59041067 A JP59041067 A JP 59041067A JP 4106784 A JP4106784 A JP 4106784A JP H0249520 B2 JPH0249520 B2 JP H0249520B2
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- JP
- Japan
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- pattern
- write
- data
- pattern data
- memories
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Links
- 230000015654 memory Effects 0.000 claims description 61
- 238000012546 transfer Methods 0.000 claims description 36
- 238000012360 testing method Methods 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
この発明は例えばIC試験装置のパターン発生
装置に適用され、パターンデータを蓄積した大容
量のパターンフアイルから、被試験ICに供給す
るパターンデータを発生するためのパターンメモ
リへパターンデータを転送するために用いられる
パターンデータ転送装置に関する。
装置に適用され、パターンデータを蓄積した大容
量のパターンフアイルから、被試験ICに供給す
るパターンデータを発生するためのパターンメモ
リへパターンデータを転送するために用いられる
パターンデータ転送装置に関する。
＜従来技術＞
従来のパターンデータ転送装置を第１図に示
す。磁気デイスク、磁気テープなどの大容量の記
憶装置であるパターンフアイル１１から、高速度
にアクセスすることができるパターンメモリ１
ａ，１ｂ，１ｃ，１ｄにパターンデータを転送す
る場合、従来においては中央処理装置（CPU）
１２によりパターンフアイル１１からパターンデ
ータを読出し、そのパターンデータと必要な制御
信号とを転送インタフエース１３に与え、転送イ
ンタフエース１３は中央処理装置１２からのパタ
ーンデータをデータバス１４を通じてパターンメ
モリ１ａ乃至１ｄの各データ入力端子Ｄに与え、
またパターン制御回路１５を通じてアドレスバス
１６よりパターンメモリ１ａ乃至１ｄの各アドレ
ス端子Ａに共通のアドレスを与え、更に転送イン
タフエース１３は各パターンメモリ１ａ乃至１ｄ
の書き込み制御端子Ｗと書き込み制御線２ａ乃至
２ｄで接続され、これら書き込み制御線２ａ乃至
２ｄの一つを選択して書き込みパルスを与えてい
る。
す。磁気デイスク、磁気テープなどの大容量の記
憶装置であるパターンフアイル１１から、高速度
にアクセスすることができるパターンメモリ１
ａ，１ｂ，１ｃ，１ｄにパターンデータを転送す
る場合、従来においては中央処理装置（CPU）
１２によりパターンフアイル１１からパターンデ
ータを読出し、そのパターンデータと必要な制御
信号とを転送インタフエース１３に与え、転送イ
ンタフエース１３は中央処理装置１２からのパタ
ーンデータをデータバス１４を通じてパターンメ
モリ１ａ乃至１ｄの各データ入力端子Ｄに与え、
またパターン制御回路１５を通じてアドレスバス
１６よりパターンメモリ１ａ乃至１ｄの各アドレ
ス端子Ａに共通のアドレスを与え、更に転送イン
タフエース１３は各パターンメモリ１ａ乃至１ｄ
の書き込み制御端子Ｗと書き込み制御線２ａ乃至
２ｄで接続され、これら書き込み制御線２ａ乃至
２ｄの一つを選択して書き込みパルスを与えてい
る。
まずパターンメモリ１ａ乃至１ｄに対して共通
のアドレスを指定してそれと共に例えばパターン
メモリ１ａに対する書き込み制御線２ａに書き込
みパルスを与えてその時のデータバス１４上のパ
ターンデータをパターンメモリ１ａに書き込み、
次にデータ線１４上のパターンデータを変えた
後、書き込み制御線２ｂに書き込みパルスを与え
てパターンメモリ１ｂにパターンデータを書き込
み、以下同様にしてパターンメモリ１ｃ，１ｄに
パターンデータを順次書き込み、その後アドレス
バス１６上のアドレスを変更して同様にパターン
メモリ１ａ乃至１ｄに順次パターンデータを書き
込む。
のアドレスを指定してそれと共に例えばパターン
メモリ１ａに対する書き込み制御線２ａに書き込
みパルスを与えてその時のデータバス１４上のパ
ターンデータをパターンメモリ１ａに書き込み、
次にデータ線１４上のパターンデータを変えた
後、書き込み制御線２ｂに書き込みパルスを与え
てパターンメモリ１ｂにパターンデータを書き込
み、以下同様にしてパターンメモリ１ｃ，１ｄに
パターンデータを順次書き込み、その後アドレス
バス１６上のアドレスを変更して同様にパターン
メモリ１ａ乃至１ｄに順次パターンデータを書き
込む。
このようにして所要のパターンデータをパター
ンメモリ１ａ乃至１ｄに書き終ると、タイミング
発生装置１７に中央処理装置１２から転送インタ
フエース１３を通じて被試験ICに応じたタイミ
ングを示すデータを与えてタイミング信号を発生
させる。タイミング発生器１７より発生したタイ
ミング信号をパターン制御回路１５に与え、これ
より予め決められた一定の手順で読出しのための
アドレスを発生し、そのアドレスをアドレスバス
１６に与えてパターンメモリ１ａ乃至１ｄよりい
つせいに読出す。この読出されたパターンデータ
は被試験IC１８の対応する端子ピンに、図に示
してない駆動回路を通じて与えると共に被試験
IC１８よりの出力に対する期待値を示すデータ
が図に示してない比較器に供給される。
ンメモリ１ａ乃至１ｄに書き終ると、タイミング
発生装置１７に中央処理装置１２から転送インタ
フエース１３を通じて被試験ICに応じたタイミ
ングを示すデータを与えてタイミング信号を発生
させる。タイミング発生器１７より発生したタイ
ミング信号をパターン制御回路１５に与え、これ
より予め決められた一定の手順で読出しのための
アドレスを発生し、そのアドレスをアドレスバス
１６に与えてパターンメモリ１ａ乃至１ｄよりい
つせいに読出す。この読出されたパターンデータ
は被試験IC１８の対応する端子ピンに、図に示
してない駆動回路を通じて与えると共に被試験
IC１８よりの出力に対する期待値を示すデータ
が図に示してない比較器に供給される。
IC試験を効率的に行うため複数の同一種の被
試験ICに対して同時に試験を行う場合がある。
この場合例えば第１図に点線で示すように被試験
IC１８ａ，１８ｂを設け、被試験IC１８ａには
パターンメモリ１ａ，１ｂよりの試験パターンデ
ータ及び期待値を出力し、パターンメモリ１ｃ，
１ｄからは被試験IC１８ｂに対して試験パター
ンデータ及び期待値を出力する。この被試験IC
１８ａ，１８ｂは同一種類のICであるから、こ
れらに順次与えるパターンデータも同一のもので
ある。このためパターンメモリ１ａ，１ｂとパタ
ーンメモリ１ｃ，１ｄに書き込んでおくべきパタ
ーンデータも同一のものである。
試験ICに対して同時に試験を行う場合がある。
この場合例えば第１図に点線で示すように被試験
IC１８ａ，１８ｂを設け、被試験IC１８ａには
パターンメモリ１ａ，１ｂよりの試験パターンデ
ータ及び期待値を出力し、パターンメモリ１ｃ，
１ｄからは被試験IC１８ｂに対して試験パター
ンデータ及び期待値を出力する。この被試験IC
１８ａ，１８ｂは同一種類のICであるから、こ
れらに順次与えるパターンデータも同一のもので
ある。このためパターンメモリ１ａ，１ｂとパタ
ーンメモリ１ｃ，１ｄに書き込んでおくべきパタ
ーンデータも同一のものである。
このように同一のパターンデータを書き込む場
合において、従来の転送装置によればパターンメ
モリ１ａ，１ｂに対して一連のパターンデータを
書き込んだ後に、パターンメモリ１ｃ，１ｄに対
して再び同一の一連のパターンデータを書き込
み、つまり同一パターンデータに対する転送を２
回する必要があつた。ところでパターンデータを
パターンフアイル１１から読出し、更にパターン
メモリ１ａ，１ｂ，１ｄへ転送する処理は比較的
遅く、長い一連のパターンデータを転送するには
転送時間が比較的長くなり、同一パターンデータ
を２回転送することは試験装置全体としての効率
が悪くなり好ましくない。
合において、従来の転送装置によればパターンメ
モリ１ａ，１ｂに対して一連のパターンデータを
書き込んだ後に、パターンメモリ１ｃ，１ｄに対
して再び同一の一連のパターンデータを書き込
み、つまり同一パターンデータに対する転送を２
回する必要があつた。ところでパターンデータを
パターンフアイル１１から読出し、更にパターン
メモリ１ａ，１ｂ，１ｄへ転送する処理は比較的
遅く、長い一連のパターンデータを転送するには
転送時間が比較的長くなり、同一パターンデータ
を２回転送することは試験装置全体としての効率
が悪くなり好ましくない。
＜発明の概要＞
この発明の目的は同一パターンデータを複数の
パターンメモリに書き込む場合に、その一連のパ
ターンデータに対しては１回の転送制御で転送す
ることができ、従つて転送時間が短かく、例えば
IC試験装置に適用してその全体としての試験時
間を短縮することができるパターンデータ転送装
置を提供するものである。
パターンメモリに書き込む場合に、その一連のパ
ターンデータに対しては１回の転送制御で転送す
ることができ、従つて転送時間が短かく、例えば
IC試験装置に適用してその全体としての試験時
間を短縮することができるパターンデータ転送装
置を提供するものである。
この発明によれば各パターンメモリと対応して
書き込みセレクタが設けられ、そのセレクタは転
送インタフエースよりのすべての書き込み制御線
が入力側に接続され、その出力側は対応するパタ
ーンメモリの書き込み制御端子にそれぞれ接続さ
れ、選択制御信号によつて書き込み制御線の一つ
を書き込み制御端子に選択的に接続することがで
きる。またこの書き込みセレクタに対する選択を
行う選択制御信号は選択制御信号発生部に転送イ
ンタフエースから、パターンメモリ全体として記
憶する同一パターンの数を示す情報が与えられ、
その同一パターン数を示す情報に応じて選択制御
信号を発生する。この結果一つの書き込み制御線
が選択した１乃至複数のパターンメモリの書き込
み制御端子に同時に接続され、これにより同一パ
ターンデータを同一アドレス位置において同時に
複数のパターンメモリに対して書き込むことがで
きる。
書き込みセレクタが設けられ、そのセレクタは転
送インタフエースよりのすべての書き込み制御線
が入力側に接続され、その出力側は対応するパタ
ーンメモリの書き込み制御端子にそれぞれ接続さ
れ、選択制御信号によつて書き込み制御線の一つ
を書き込み制御端子に選択的に接続することがで
きる。またこの書き込みセレクタに対する選択を
行う選択制御信号は選択制御信号発生部に転送イ
ンタフエースから、パターンメモリ全体として記
憶する同一パターンの数を示す情報が与えられ、
その同一パターン数を示す情報に応じて選択制御
信号を発生する。この結果一つの書き込み制御線
が選択した１乃至複数のパターンメモリの書き込
み制御端子に同時に接続され、これにより同一パ
ターンデータを同一アドレス位置において同時に
複数のパターンメモリに対して書き込むことがで
きる。
＜実施例＞
例えば第２図に第１図と対応する部分に同一符
号を付けて示すようにパターンメモリ１ａ乃至１
ｄとそれぞれ対応して書き込みセレクタ３ａ乃至
３ｄが設けられる。書き込みセレクタ３ａ乃至３
ｄのそれぞれの入力側は転送インタフエース１３
よりの書き込み制御線２ａ乃至２ｄがそれぞれす
べて入力側に接続されている。書き込みセレクタ
３ａ乃至３ｄの各出力側は一つであつて、それぞ
れパターンメモリ１ａ乃至１ｄの対応する書き込
み制御端子Ｗに接続されている。これら書き込み
セレクタ３ａ乃至３ｄには選択制御信号発生部１
９よりの選択制御線４ａ乃至４ｄを通じてそれぞ
れ選択制御信号が与えられ、各書き込みセレクタ
３ａ乃至３ｄにおいてその入力側の書き込み制御
線２ａ乃至２ｄの一つを出力側の線に選択的に接
続することができる。選択制御信号発生部１９に
は転送インタフエース１３からパターンメモリ１
ａ乃至１ｄと全体として同一パターンを書き込む
数を示す情報が入力されて、その情報に応じて書
き込み制御信号をそれぞれ対応して制御線４ａ乃
至４ｄに発生する。
号を付けて示すようにパターンメモリ１ａ乃至１
ｄとそれぞれ対応して書き込みセレクタ３ａ乃至
３ｄが設けられる。書き込みセレクタ３ａ乃至３
ｄのそれぞれの入力側は転送インタフエース１３
よりの書き込み制御線２ａ乃至２ｄがそれぞれす
べて入力側に接続されている。書き込みセレクタ
３ａ乃至３ｄの各出力側は一つであつて、それぞ
れパターンメモリ１ａ乃至１ｄの対応する書き込
み制御端子Ｗに接続されている。これら書き込み
セレクタ３ａ乃至３ｄには選択制御信号発生部１
９よりの選択制御線４ａ乃至４ｄを通じてそれぞ
れ選択制御信号が与えられ、各書き込みセレクタ
３ａ乃至３ｄにおいてその入力側の書き込み制御
線２ａ乃至２ｄの一つを出力側の線に選択的に接
続することができる。選択制御信号発生部１９に
は転送インタフエース１３からパターンメモリ１
ａ乃至１ｄと全体として同一パターンを書き込む
数を示す情報が入力されて、その情報に応じて書
き込み制御信号をそれぞれ対応して制御線４ａ乃
至４ｄに発生する。
この構成において例えばパターンメモリ１ａ，
１ｂとパターンメモリ１ｃ，１ｄとに同一の一連
のパターンデータを記憶する場合においては従来
と同様にその記憶すべきパターンデータをデータ
バス１４に出力すると共にこれと対応したアドレ
スをアドレス制御回路１５を通じてアドレスバス
１６に発生し、従つて同一パターンデータと同一
アドレスとがパターンメモリ１ａ乃至１ｄに与え
られている。またこの時従来と同様に一つの書き
込み制御線、例えば２ａにのみ書き込みパルスが
発生される。
１ｂとパターンメモリ１ｃ，１ｄとに同一の一連
のパターンデータを記憶する場合においては従来
と同様にその記憶すべきパターンデータをデータ
バス１４に出力すると共にこれと対応したアドレ
スをアドレス制御回路１５を通じてアドレスバス
１６に発生し、従つて同一パターンデータと同一
アドレスとがパターンメモリ１ａ乃至１ｄに与え
られている。またこの時従来と同様に一つの書き
込み制御線、例えば２ａにのみ書き込みパルスが
発生される。
この例においてはパターンメモリ１ａ乃至１ｄ
としては同一のパターンデータがパターンメモリ
１ａ〜１ｄ全体として二つに記憶されることを示
す情報が選択制御信号発生部１９に与えられてお
り、選択制御信号発生部１９から制御線４ａに書
き込み制御線２ａを選択する信号が、制御線４ｂ
に何れの書き込み制御線も選択しない信号が、制
御線４ｃに書き込み制御線２ａを選択する信号
が、制御線４ｄに何れの書き込み制御線も選択し
ない信号がそれぞれ与えられる。従つて書き込み
制御線２ａは書き込みセレクタ３ａ，３ｃをそれ
ぞれ通じてパターンメモリ１ａ，１ｃの書き込み
制御端子Ｗにそれぞれ接続される。従つて書き込
みパルスが書き込み制御線２ａに発生するとパタ
ーンメモリ１ａ及び１ｃに対してその時のデータ
バス１４上のパターンデータがアドレスバス１６
上のアドレスにより指定されて書き込まれる。次
にアドレスバス１６上のアドレスを更新すると共
に次に書き込むべきパターンデータをデータバス
１４に与えて再び書き込みパルスを書き込み制御
線２ａに与えることによつてパターンメモリ１
ａ，１ｃにそのパターンデータを書くことがで
き、以下同様にしてパターンメモリ１ａ及び１ｃ
に同じパターンデータを順次書き込む。
としては同一のパターンデータがパターンメモリ
１ａ〜１ｄ全体として二つに記憶されることを示
す情報が選択制御信号発生部１９に与えられてお
り、選択制御信号発生部１９から制御線４ａに書
き込み制御線２ａを選択する信号が、制御線４ｂ
に何れの書き込み制御線も選択しない信号が、制
御線４ｃに書き込み制御線２ａを選択する信号
が、制御線４ｄに何れの書き込み制御線も選択し
ない信号がそれぞれ与えられる。従つて書き込み
制御線２ａは書き込みセレクタ３ａ，３ｃをそれ
ぞれ通じてパターンメモリ１ａ，１ｃの書き込み
制御端子Ｗにそれぞれ接続される。従つて書き込
みパルスが書き込み制御線２ａに発生するとパタ
ーンメモリ１ａ及び１ｃに対してその時のデータ
バス１４上のパターンデータがアドレスバス１６
上のアドレスにより指定されて書き込まれる。次
にアドレスバス１６上のアドレスを更新すると共
に次に書き込むべきパターンデータをデータバス
１４に与えて再び書き込みパルスを書き込み制御
線２ａに与えることによつてパターンメモリ１
ａ，１ｃにそのパターンデータを書くことがで
き、以下同様にしてパターンメモリ１ａ及び１ｃ
に同じパターンデータを順次書き込む。
このようにしてパターンメモリ１ａ，１ｃに対
する書き込みが終了すると、選択制御信号発生部
１９から制御線４ａに何れの書き込み制御線も選
択しない信号を、制御線４ｂに書き込み制御線２
ｂを選択する信号を、制御線４ｃに何れの書き込
み制御線も選択しない信号を、制御線４ｄに書き
込み制御線２ｂを選択する信号をそれぞれ与え
る。従つて書き込みセレクタ３ｂ，３ｄにおいて
は書き込み制御線２ｂが選択されてそれぞれパタ
ーンメモリ１ｂ，１ｄの書き込み制御端子Ｗに接
続する。この状態で従来と同様にパターンメモリ
１ａに対する書き込みが終了して次のパターンメ
モリ１ｂに対する書き込みを行う動作と同様の動
作を行うことによつて同一のパターンデータがパ
ターンメモリ１ｂ及び１ｄの同一アドレス位置に
書き込まれる。
する書き込みが終了すると、選択制御信号発生部
１９から制御線４ａに何れの書き込み制御線も選
択しない信号を、制御線４ｂに書き込み制御線２
ｂを選択する信号を、制御線４ｃに何れの書き込
み制御線も選択しない信号を、制御線４ｄに書き
込み制御線２ｂを選択する信号をそれぞれ与え
る。従つて書き込みセレクタ３ｂ，３ｄにおいて
は書き込み制御線２ｂが選択されてそれぞれパタ
ーンメモリ１ｂ，１ｄの書き込み制御端子Ｗに接
続する。この状態で従来と同様にパターンメモリ
１ａに対する書き込みが終了して次のパターンメ
モリ１ｂに対する書き込みを行う動作と同様の動
作を行うことによつて同一のパターンデータがパ
ターンメモリ１ｂ及び１ｄの同一アドレス位置に
書き込まれる。
この発明の装置は従来の装置に対し、書き込み
セレクタ３ａ乃至３ｄを設けると共に選択制御信
号発生部１９を設け、転送インタフエース１３か
ら同一パターンデータ数を示す情報を選択制御信
号発生部１９に与えることによつて、例えばパタ
ーンメモリ１ａ，１ｂに書き込んだ一連のパター
ンデータと同一のものをパターンメモリ１ｃ，１
ｄに同時に書き込むことができる。
セレクタ３ａ乃至３ｄを設けると共に選択制御信
号発生部１９を設け、転送インタフエース１３か
ら同一パターンデータ数を示す情報を選択制御信
号発生部１９に与えることによつて、例えばパタ
ーンメモリ１ａ，１ｂに書き込んだ一連のパター
ンデータと同一のものをパターンメモリ１ｃ，１
ｄに同時に書き込むことができる。
なおパターンメモリの数は４個に限らず任意の
数とすることができ、またこの同一パターンを同
時に書き込む数も任意とすることができ、例えば
第２図においてパターンメモリ１ａ乃至１ｄに同
一のパターンデータを書き込むようにすることが
できる。選択制御信号発生部１９は記憶すべき同
一パターン数に対応した制御信号を発生するが、
これは例えば転送インタフエース１３からの同一
パターン数を示す情報によりメモリを続出して必
要な選択制御信号を発生する構成とすることがで
きる。
数とすることができ、またこの同一パターンを同
時に書き込む数も任意とすることができ、例えば
第２図においてパターンメモリ１ａ乃至１ｄに同
一のパターンデータを書き込むようにすることが
できる。選択制御信号発生部１９は記憶すべき同
一パターン数に対応した制御信号を発生するが、
これは例えば転送インタフエース１３からの同一
パターン数を示す情報によりメモリを続出して必
要な選択制御信号を発生する構成とすることがで
きる。
なお各パターンメモリ内における１ワード内の
各ビツトを選択するようにすることもできる。例
えばパターンメモリ１ａについて第３図に示すよ
うにパターンメモリは１ワード３ビツトとし、従
つてパターンメモリはメモリプレーンの三面より
成つており、その各メモリプレーンに書き込み制
御端子W1，W2，W3があり、書き込みセレクタ
３ａはその内部においてセレクタ部３a1，３a2，
３a3の三つが設けられる。これらセレクタ部３
a1，３a2，３a3の入力側に書き込み制御線２ａ乃
至２ｄが接続され、選択制御信号発生部１９から
の選択信号によつてセレクタ部３a1乃至３a3は個
別に書き込み制御信号線を選択することができ、
セレクタ部３a1，３a2，３a3の各出力側はそれぞ
れ書き込み制御端子W1乃至W3に接続される。こ
のようにして書き込みビツト位置を自由に選択す
ることも可能である。またそのパターン長が１ワ
ード長の整数倍でない場合があるが、その場合に
おいても１ワード内におけるビツト配列について
書き込み選択を行うことによつて同一データをパ
ターンメモリの全体として複数個所に同時に書き
込むことができる。
各ビツトを選択するようにすることもできる。例
えばパターンメモリ１ａについて第３図に示すよ
うにパターンメモリは１ワード３ビツトとし、従
つてパターンメモリはメモリプレーンの三面より
成つており、その各メモリプレーンに書き込み制
御端子W1，W2，W3があり、書き込みセレクタ
３ａはその内部においてセレクタ部３a1，３a2，
３a3の三つが設けられる。これらセレクタ部３
a1，３a2，３a3の入力側に書き込み制御線２ａ乃
至２ｄが接続され、選択制御信号発生部１９から
の選択信号によつてセレクタ部３a1乃至３a3は個
別に書き込み制御信号線を選択することができ、
セレクタ部３a1，３a2，３a3の各出力側はそれぞ
れ書き込み制御端子W1乃至W3に接続される。こ
のようにして書き込みビツト位置を自由に選択す
ることも可能である。またそのパターン長が１ワ
ード長の整数倍でない場合があるが、その場合に
おいても１ワード内におけるビツト配列について
書き込み選択を行うことによつて同一データをパ
ターンメモリの全体として複数個所に同時に書き
込むことができる。
＜効果＞
以上述べたようにこの発明のパターンデータ転
送装置によれば、複数の同一パターンデータを複
数のパターンメモリに対して同時に書き込むこと
ができ、同一パターンデータを転送する場合にそ
の転送時間は一回分で済み、しかもこのために設
けるハードウエア部分は僅かであつて転送時間を
著しく短かくすることができる。
送装置によれば、複数の同一パターンデータを複
数のパターンメモリに対して同時に書き込むこと
ができ、同一パターンデータを転送する場合にそ
の転送時間は一回分で済み、しかもこのために設
けるハードウエア部分は僅かであつて転送時間を
著しく短かくすることができる。
第１図は従来のパターンデータ転送装置を示す
ブロツク図、第２図はこの発明によるパターンデ
ータ転送装置の一例を示すブロツク図、第３図は
その一部変形を示すブロツク図である。 １ａ乃至１ｄ：パターンメモリ、２ａ乃至２
ｄ：書き込み制御線、３ａ乃至３ｄ：書き込みセ
レクタ、４ａ乃至４ｄ：選択制御線。１１：パタ
ーンフアイル、１２：中央処理装置、１３：転送
インタフエース、１４：データバス、１５：パタ
ーン制御回路、１７：タイミング発生回路、１
６：アドレスバス、１９：選択制御信号発生部。
ブロツク図、第２図はこの発明によるパターンデ
ータ転送装置の一例を示すブロツク図、第３図は
その一部変形を示すブロツク図である。 １ａ乃至１ｄ：パターンメモリ、２ａ乃至２
ｄ：書き込み制御線、３ａ乃至３ｄ：書き込みセ
レクタ、４ａ乃至４ｄ：選択制御線。１１：パタ
ーンフアイル、１２：中央処理装置、１３：転送
インタフエース、１４：データバス、１５：パタ
ーン制御回路、１７：タイミング発生回路、１
６：アドレスバス、１９：選択制御信号発生部。
Claims (1)
- １ 転送インタフエースからパターンデータが複
数のパターンメモリへ書き込みデータとして共通
に与えられ、これらパターンメモリに対し上記転
送インタフエースからアドレス指定し、かつ上記
パターンメモリのそれぞれに対応して設けられた
各書き込み制御線の一つを上記転送インタフエー
スから選択してそれに書き込みパルスを発生し、
パターンデータをパターンメモリへ転送するパタ
ーンデータ転送装置において、上記各パターンメ
モリと対応してそれぞれ設けられ、上記書き込み
制御線が入力側に接続され、出力側が上記対応す
るパターンメモリの書き込み制御端子に接続さ
れ、選択制御信号により入力側の書き込み制御線
の一つを選択して出力側の書き込み制御端子に接
続する書き込みセレクタと、上記パターンメモリ
全体として記憶される同一パターンデータの数を
示す情報が上記転送インタフエースから与えら
れ、その情報に応じて上記書き込みセレクタに選
択制御信号をそれぞれ出力する選択制御信号発生
部とを設けたことを特徴とするパターンデータ転
送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59041067A JPS60185300A (ja) | 1984-03-02 | 1984-03-02 | パタ−ンデ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59041067A JPS60185300A (ja) | 1984-03-02 | 1984-03-02 | パタ−ンデ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60185300A JPS60185300A (ja) | 1985-09-20 |
| JPH0249520B2 true JPH0249520B2 (ja) | 1990-10-30 |
Family
ID=12598089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59041067A Granted JPS60185300A (ja) | 1984-03-02 | 1984-03-02 | パタ−ンデ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60185300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541524U (ja) * | 1991-11-11 | 1993-06-08 | 真弓 山本 | ナプキン |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3820006B2 (ja) * | 1997-09-19 | 2006-09-13 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2006294104A (ja) * | 2005-04-08 | 2006-10-26 | Yokogawa Electric Corp | デバイス試験装置およびデバイス試験方法 |
-
1984
- 1984-03-02 JP JP59041067A patent/JPS60185300A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541524U (ja) * | 1991-11-11 | 1993-06-08 | 真弓 山本 | ナプキン |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60185300A (ja) | 1985-09-20 |
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