JPH1083698A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 テスト回路を削減することでチップ面積の縮
小を図り、ひいては半導体集積回路装置のコスト削減を
図る。 【解決手段】 ライト側にはアドレス信号用スキャンパ
ス回路ＡＳＣＡＮ０、データ入力信号用スキャンパス回
路ＤＩＳＣＡＮ０、セレクタ回路ＡＳＥＬを有し、リー
ド側にはスキャンパス回路は有さず、リードアドレス供
給手段と呼称されるセレクタ回路ＦＳＥＬ２およびＲＳ
ＥＬ２を介してリードアドレスを供給する構成となって
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にＲＡＭを内蔵した半導体集積回路装置に関
する。

【０００２】

【従来の技術】図１４は従来のテスト回路を内蔵したＲ
ＡＭの一例として、３ポート（１ライトポート、２リー
ドポート）のＲＡＭ９９の回路図である。この型の３ポ
ートＲＡＭでは、第１のアドレスに対して書き込みを行
いながら、第２、第３のアドレスに対する読み出し動作
を行うことができる。

【０００３】図１４において、ＲＡＭ９９の本体となる
ＲＡＭコア１には各ポートに対応して以下の信号が入力
あるいは出力される構成となっている。すなわち、０番
ポート（ライト・ポート）にライト・イネーブル信号Ｗ
Ｅ０、ライト・アドレス信号ＷＡ０、データ入力信号Ｄ
Ｉ０が与えられ、１番ポート（リード・ポート）にリー
ド・アドレス信号ＲＡ１が与えられ、１番ポート（リー
ド・ポート）からデータ出力信号ＤＯ１が出力され、２
番ポート（リード・ポート）にリード・アドレス信号Ｒ
Ａ２が与えられ、２番ポート（リード・ポート）からデ
ータ出力信号ＤＯ２が出力される。

【０００４】次に、上に説明した信号の入出力経路の構
成について、ライト・ポートに関する信号の経路をライ
ト側回路、リード・ポートに関する信号の経路をリード
側回路として説明する。

【０００５】ライト側回路は、ＲＡＭ９９の外部から与
えられるメモリレベルのシリアル入力信号（以後ＳＩＭ
信号と呼称）、および外部から与えられるライト・イネ
ーブル信号（以後ＸＷＥ０信号と呼称）を受け、第１の
シフト信号Ｓ１を出力するライト制御用スキャン・フリ
ップ・フロップ回路ＷＳＦＦ、第１のシフト信号Ｓ１お
よび外部から与えられる０番ポートのライト・アドレス
信号（以後ＸＷＡ０信号と呼称）を受け、第２のシフト
信号Ｓ２およびライト・アドレス信号ＷＡ０を出力する
アドレス信号用スキャンパス回路ＡＳＣＡＮ０、第２の
シフト信号Ｓ２および外部から与えられる０番ポートの
データ入力信号（以後ＸＤＩ０信号と呼称）を受け、第
３のシフト信号Ｓ３およびデータ入力信号ＤＩ０を出力
するデータ入力信号用のスキャンパス回路ＤＩＳＣＡＮ
０を有し、第３のシフト信号Ｓ３はリード側回路に与え
られる。

【０００６】また、ライト側回路は外部から与えられる
０番ポートのライト禁止（Write Inhibit）信号（以後
ＷＩＮＨ０信号と呼称）を受けるフリップフロップＦＦ
１、第１のシフト信号Ｓ１とフリップフロップＦＦ１の
出力とを受ける１入力反転ＡＮＤゲートＧ１、ＡＮＤゲ
ートＧ１の出力を受けライト・イネーブル信号ＷＥ０を
生成するライト・パルス発生回路（Write Pulse Genera
tor）ＷＰＧを有している。

【０００７】リード側回路は、ＲＡＭ９９の外部から与
えられる１番ポートのリード・アドレス信号（以後ＸＲ
Ａ１信号と呼称）、ライト側回路から与えられる第３の
シフト信号Ｓ３とを受け、第４のシフト信号Ｓ４を出力
するとともに信号Ｓ１１を出力するアドレス信号用のス
キャンパス回路ＡＳＣＡＮ１、第４のシフト信号Ｓ４と
データ出力信号ＤＯ１とを受け、第５のシフト信号Ｓ５
を出力するとともに信号Ｓ１２を出力するデータ出力信
号用のスキャンパス回路ＤＯＳＣＡＮ１、第５のシフト
信号Ｓ５と外部から与えられる２番ポートのリード・ア
ドレス信号（以後ＸＲＡ２信号と呼称）とを受け、第６
のシフト信号Ｓ６を出力するとともに信号Ｓ１３を出力
するアドレス信号用のスキャンパス回路ＡＳＣＡＮ２、
第６のシフト信号Ｓ６とデータ出力信号ＤＯ２とを受
け、メモリレベルのシリアル出力信号（以後ＳＯＭ信号
と呼称）を出力するとともに信号Ｓ１４を出力するデー
タ出力信号用のスキャンパス回路ＤＯＳＣＡＮ２を有し
ている。

【０００８】また、リード側回路は、信号Ｓ１１とＸＲ
Ａ１信号とを受け、外部から与えられるＲＡＭＴＳＴ信
号により、両者の何れかを選択してリード・アドレス信
号ＲＡ１として出力するセレクタ回路ＳＥＬＡ１、信号
Ｓ１３とＸＲＡ２信号とを受け、ＲＡＭＴＳＴ信号によ
り、両者の何れかを選択してリード・アドレス信号ＲＡ
２として出力するセレクタ回路ＳＥＬＡ２、信号Ｓ１２
とデータ出力信号ＤＯ１とを受け、外部から与えられる
ＬＯＧＩＣＴＳＴ信号により、両者の何れかを選択して
ＸＤＯ１信号として出力するセレクタ回路ＳＥＬＤＯ
１、信号Ｓ１４とデータ出力信号ＤＯ２とを受け、ＬＯ
ＧＩＣＴＳＴ信号により、両者の何れかを選択してＸＤ
Ｏ２信号として出力するセレクタ回路ＳＥＬＤＯ１を有
している。

【０００９】なお、ライト制御用スキャン・フリップ・
フロップ回路ＷＳＦＦ、アドレス信号用のスキャンパス
回路ＡＳＣＡＮ１、データ入力信号用のスキャンパス回
路ＤＩＳＣＡＮ０、アドレス信号用のスキャンパス回路
ＡＳＣＡＮ１およびＡＳＣＡＮ２、データ出力信号用の
スキャンパス回路ＤＯＳＣＡＮ１およびＤＯＳＣＡＮ２
には、動作モードを通常モード（パラレルモード）ある
いはシフトモードに切り替えるモード制御信号ＳＭが与
えられる構成となっており、モード制御信号ＳＭを
「１」とすることでシフトモードとなり、与えられたＳ
ＩＭ信号を次々に伝達する、いわゆる直列シフト動作が
可能となる。

【００１０】ここで、スキャンパス回路、フリップ・フ
ロップ回路、ライト制御用スキャン・フリップ・フロッ
プ回路、ライト・パルス発生回路に与えられるクロック
信号は図示していないが、同一のクロック信号で駆動さ
れるものとして、以下にＲＡＭ９９の動作について説明
する。

【００１１】図１４に示すＲＡＭ９９は、通常動作時に
はリードアドレスの変化のタイミングから、いくらかの
時間遅れてデータ出力信号が出力されるという非同期読
み出し動作を行う。そのための構成がセレクタ回路ＳＥ
ＬＡ１、ＳＥＬＡ２、ＳＥＬＤＯ１、ＳＥＬＤＯ２であ
る。

【００１２】例えば、通常動作時にはＲＡＭＴＳＴ信
号、ＬＯＧＩＣＴＳＴ信号はともに「０」であるので、
ＸＲＡ１信号がスキャンパス回路ＡＳＣＡＮ１を介さず
にリード・アドレス信号ＲＡ１としてＲＡＭコア１に与
えられ、データ出力信号ＤＯ１がスキャンパス回路ＤＯ
ＳＣＡＮ１を介さずにＸＤＯ１信号として出力される。
同様にＸＲＡ２信号がスキャンパス回路ＡＳＣＡＮ１を
介さずにリード・アドレス信号ＲＡ２としてＲＡＭコア
１に与えられ、データ出力信号ＤＯ２がスキャンパス回
路ＤＯＳＣＡＮ１を介さずにＸＤＯ２信号として出力さ
れる。

【００１３】ここで、ＷＩＮＨ０信号を「０」に設定す
ることで、ライト制御用スキャン・フリップ・フロップ
回路ＷＳＦＦに取り込まれる信号の値によってライトパ
ルスの生成が制御されるように構成されている。

【００１４】例えば、第１のシフト信号Ｓ１が「１」の
場合にはＡＮＤゲートＧ１の出力が「１」になって、ラ
イト・パルス発生回路ＷＰＧでライトパルスが生成され
るように構成し、第１のシフト信号Ｓ１が「０」の場合
にはＡＮＤゲートＧ１の出力が「０」になって、ライト
・パルス発生回路ＷＰＧでライトパルスが生成されない
ように構成する。なお、ライトパルスはクロック信号に
同期して生成される。

【００１５】なおこの場合、ＷＩＮＨ０信号を「１」に
設定しておくと、ライト制御用スキャン・フリップ・フ
ロップ回路ＷＳＦＦに取り込まれる値に関わらず、クロ
ック信号が与えられてもライトパルスは生成されない。
すなわち、ライト・パルス発生回路ＷＰＧにスキャンパ
スの情報は伝わらない。従って、シフト動作中に誤って
書き込みが行われることを防止できる。

【００１６】通常動作時の書き込みは、ＷＩＮＨ０信号
を「０」に設定し、ＸＷＥ０信号を「０」にすることで
ライトパルスが生成され、ＸＷＡ０信号でライトアドレ
スを設定し、ＸＤＩ０信号でライトデータを設定し、ク
ロック信号を与えることにより行われる。なお、書き込
み動作はクロック信号に同期して行われる。

【００１７】次にＲＡＭテストについて説明する。ＲＡ
ＭテストはＲＡＭコア１へのデータの書き込み、および
ＲＡＭコア１からのデータの読み出しが正常に行われて
いるか否かを確認するテストである。

【００１８】ＲＡＭテスト時のデータの書き込みは、ラ
イト制御用スキャン・フリップ・フロップ回路ＷＳＦＦ
に取り込まれる信号の値を「０」とし、スキャンパス回
路ＡＳＣＡＮ０およびＤＩＳＣＡＮ０の直列シフト動作
により、ＸＷＡ０信号でライトアドレスを設定し、ＸＤ
Ｉ０信号でライトデータを設定することで行う。

【００１９】ＲＡＭテスト時のデータの読み出しにおい
ては、まずＲＡＭＴＳＴ信号が「１」であるので、スキ
ャンパス回路ＡＳＣＡＮ１およびＡＳＣＡＮ２を介し
て、１番ポートおよび２番ポートにリード・アドレス信
号ＲＡ１およびＲＡ２を与える。この場合、ＬＯＧＩＣ
ＴＳＴ信号は「０」であるので、１番ポートおよび２番
ポートからのデータ出力信号ＤＯ１およびＤＯ２が、ス
キャンパス回路ＡＳＣＡＮ１およびＡＳＣＡＮ２を介さ
ずに出力され、１番ポートおよび２番ポートからの読み
出しテストが行われることになる。

【００２０】次にロジックテストについて説明する。ロ
ジックテストは、ＲＡＭ９９の周囲に設けられたランダ
ムロジック回路の動作を確認するテストである。ランダ
ムロジック回路は、ＸＷＡ０信号、ＸＲＡ１信号、ＸＲ
Ａ２信号を出力する組み合わせ回路、およびＸＤＯ１信
号、ＸＤＯ２信号を受ける組み合わせ回路を有してお
り、ここで言うロジックテストとは、ＸＷＡ０信号、Ｘ
ＲＡ１信号、ＸＲＡ２信号を出力する組み合わせ回路、
ＸＤＯ１信号、ＸＤＯ２信号を受ける組み合わせ回路を
テストするものである。

【００２１】従って、ロジックテスト時には、ＲＡＭ９
９内のスキャンパス回路ＤＯＳＣＡＮ１およびＤＯＳＣ
ＡＮ２を介してＸＤＯ１信号、ＸＤＯ２信号を出力し、
ＸＷＡ０信号、ＸＲＡ１信号、ＸＲＡ２信号をスキャン
パス回路ＡＳＣＡＮ０、ＡＳＣＡＮ１、ＡＳＣＡＮ２を
介して入力する必要があった。

【００２２】

【発明が解決しようとする課題】以上説明したように、
従来のＲＡＭ９９においては、ＲＡＭ９９のテストおよ
びランダムロジック回路のテストのために、ランダムロ
ジック回路とＲＡＭコア１との間に、スキャンパス回路
ＡＳＣＡＮ０、ＤＩＳＣＡＮ０、ＡＳＣＡＮ１、ＡＳＣ
ＡＮ２、ＤＯＳＣＡＮ１、ＤＯＳＣＡＮ２などのテスト
回路が必要であった。しかし、これらのスキャンパス回
路は通常動作時には不要であり、これらを備えることは
チップ面積の増大につながるという問題を有していた。

【００２３】本発明は上記のような問題点を解消するた
めになされたもので、テスト回路を削減することでチッ
プ面積の縮小を図り、ひいては半導体集積回路装置のコ
スト削減を図るものである。

【００２４】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体集積回路装置は、複数のアドレスに対して同
時にアクセス可能なマルチポートＲＡＭと、該マルチポ
ートＲＡＭとの間で所定の信号の授受を行うランダムロ
ジック部とを備えた半導体集積回路装置であって、前記
マルチポートＲＡＭは、ＲＡＭ本体となるＲＡＭコア
と、前記ＲＡＭコアと前記ランダムロジック部との間で
の前記所定の信号の授受に関与する信号授受手段とを備
え、前記信号授受手段は、前記ＲＡＭコアの読み出しポ
ートのアドレス入力端子に接続されるリードアドレス供
給手段と、前記ＲＡＭコアの書き込みポートのアドレス
入力端子に接続され、所定のアドレス信号を供給するス
キャンパス回路とを有し、前記リードアドレス供給手段
は、前記半導体集積回路装置の第１の動作モードにおい
て、前記読み出しポートのアドレス入力端子に、所定値
に固定された固定データを第１のアドレスデータとして
供給する第１の機能と、前記半導体集積回路装置の第２
の動作モードにおいて、前記読み出しポートのアドレス
入力端子に、前記スキャンパス回路に保持された保持デ
ータを第２のアドレスデータとして供給する第２の機能
と、前記半導体集積回路装置の第３の動作モードにおい
て、前記読み出しポートのアドレス入力端子に、前記ラ
ンダムロジック部から出力される第１のデータを第３の
アドレスデータとして供給する第３の機能とを有し、前
記スキャンパス回路はデータの並列入力端子を有し、少
なくとも前記ランダムロジック部から出力される第２の
データを並列シフトさせて前記所定のアドレス信号とし
て前記書き込みポートのアドレス入力端子に供給し、前
記ＲＡＭコアの読み出しポートのデータ出力端子は、前
記ランダムロジック部に直接に与えられる。

【００２５】本発明に係る請求項２記載の半導体集積回
路装置は、前記信号授受手段が、前記ランダムロジック
部から出力される前記第１および第２のデータとを受
け、選択制御信号に基づいて前記第１および第２のデー
タのうち何れかを選択し、前記並列入力端子に供給する
データ選択手段を備えている。

【００２６】本発明に係る請求項３記載の半導体集積回
路装置は、前記リードアドレス供給手段が、第１の制御
信号に基づいて、前記固定データおよび前記保持データ
のうち一方を選択的に出力する第１のセレクタ回路と、
第２の制御信号に基づいて、前記第１のデータおよび前
記第１のセレクタ回路の出力うち一方を選択的に出力す
る第２のセレクタ回路とを有し、前記第１および第２の
セレクタ回路は、前記第１の動作モードにおいて、前記
第１のセレクタ回路が前記固定データを選択して出力
し、前記第２のセレクタ回路が前記第１のセレクタ回路
の出力を選択して出力し、前記第２の動作モードにおい
て、前記第１のセレクタ回路が前記保持データを選択し
て出力し、前記第２のセレクタ回路が前記第１のセレク
タ回路の出力を選択して出力し、前記第３の動作モード
において、前記第２のセレクタ回路が前記第１のデータ
を選択して出力するように構成されている。

【００２７】本発明に係る請求項４記載の半導体集積回
路装置は、前記リードアドレス供給手段は、第１の制御
信号および該第１の制御信号の反転信号のうちの一方、
および前記保持データを受け、論理演算を行ってその結
果を出力する論理ゲート回路と、第２の制御信号に基づ
いて、前記第１のデータおよび前記論理ゲート回路の出
力のうち一方を選択的に出力するセレクタ回路とを有
し、前記論理ゲート回路の出力は前記セレクタ回路の一
方の入力に接続され、前記第１のデータは前記セレクタ
回路の他方の入力に接続され、前記論理ゲート回路は、
前記第１の動作モードにおいて、前記保持データに無関
係に、固定された値を出力する論理を有し、前記セレク
タ回路は、前記第１の動作モードと前記第２の動作モー
ドにおいて、前記論理ゲート回路の出力を選択して出力
し、前記第３の動作モードにおいて、前記第１のデータ
を選択して出力するように構成されている。

【００２８】本発明に係る請求項５記載の半導体集積回
路装置は、前記信号授受手段が、前記選択制御信号を生
成する選択制御信号生成手段を備え、前記選択制御信号
生成手段は、前記半導体集積回路装置が前記第１の動作
モードにあるか否かを示す制御信号を少なくとも受け、
前記第１の動作モードにおいて、前記第１のデータおよ
び前記第２のデータのうち何れかを選択し、前記第２お
よび第３の動作モードのうち、少なくとも前記第３の動
作モードにおいて、前記第２のデータのみを選択するよ
うに前記データ選択手段を制御する前記選択制御信号を
生成する。

【００２９】

【発明の実施の形態】

＜Ａ．実施の形態＞ ＜Ａ−１．装置構成＞本発明に係る実施の形態として、
図１にテスト回路を内蔵した３ポート（１ライトポー
ト、２リードポート）ＲＡＭ１００の回路構成を示す。

【００３０】図１において、ＲＡＭ１００の本体となる
ＲＡＭコア１には各ポートに対応して以下の信号が入力
あるいは出力される構成となっている。すなわち、０番
ポート（ライト・ポート）にライト・イネーブル信号Ｗ
Ｅ０、ライト・アドレス信号ＷＡ０、データ入力信号Ｄ
Ｉ０が与えられ、１番ポート（リード・ポート）にリー
ド・アドレス信号ＲＡ１が与えられ、１番ポート（リー
ド・ポート）からデータ出力信号ＤＯ１が出力され、２
番ポート（リード・ポート）にリード・アドレス信号Ｒ
Ａ２が与えられ、２番ポート（リード・ポート）からデ
ータ出力信号ＤＯ２が出力される。

【００３１】次に、上に説明した信号の入出力経路の構
成について、ライト・ポートに関する信号の経路をライ
ト側回路、リード・ポートに関する信号の経路をリード
側回路として説明する。なお、これらライト側回路およ
びリード側回路は、一般にテスト回路と呼称されるが、
後に説明するランダムロジック回路とＲＡＭコア１との
間の信号の授受に関与するので信号授受手段と呼称する
ことができる。

【００３２】ライト側回路は、ＲＡＭ１００の外部から
与えられるＳＩＭ信号およびＸＷＥ０信号を受け、第１
のシフト信号Ｓ１を出力するライト制御用スキャン・フ
リップ・フロップ回路ＷＳＦＦ、第１のシフト信号Ｓ１
および、後に説明するセレクタ回路ＡＳＥＬの出力信号
を受け、第２のシフト信号Ｓ２およびライト・アドレス
信号ＷＡ０を出力するアドレス信号用スキャンパス回路
ＡＳＣＡＮ０、第２のシフト信号Ｓ２およびＸＤＩ０信
号を受け、ＳＯＭ信号およびデータ入力信号ＤＩ０を出
力するデータ入力信号用スキャンパス回路ＤＩＳＣＡＮ
０を有している。

【００３３】また、ライト側回路はＸＷＥ０信号および
外部から与えられるテスト用ライト・イネーブル信号Ｔ
ＷＥ０を受け、リード側回路から与えられる信号Ｓ２１
（後に説明）により両者の何れかを選択して出力するセ
レクタ回路ＷＳＥＬと、セレクタ回路ＷＳＥＬの出力を
受けるフリップフロップＦＦ２と、当該フリップフロッ
プＦＦ２の出力を受けライト・イネーブル信号ＷＥ０を
生成するライト・パルス発生回路ＷＰＧとを有してい
る。

【００３４】また、ＸＷＡ０信号、ＸＲＡ１信号、ＸＲ
Ａ２信号を受け、スキャンパス回路ＤＩＳＣＡＮ０に接
続されるＡＮＤゲートＧ２およびＧ３（後に説明）の出
力信号Ｓ３１およびＳ３２により、前３者の信号のうち
何れかを選択して出力するセレクタ回路ＡＳＥＬを有し
ている。

【００３５】ここで、ライト制御用スキャン・フリップ
・フロップ回路ＷＳＦＦは、ＳＩＭ信号とＸＷＥ０信号
とを受け、動作モードを通常モードあるいはシフトモー
ドに切り替えるモード制御信号ＳＭにより、両者の何れ
かを選択して出力するセレクタ回路ＳＥＬ１と、当該セ
レクタ回路ＳＥＬ１の出力を受けるフリップフロップＦ
Ｆ１１とを有し、フリップフロップＦＦ１１の出力が第
１のシフト信号Ｓ１としてスキャンパス回路ＡＳＣＡＮ
０に与えられる構成となっている。

【００３６】スキャンパス回路ＡＳＣＡＮ０は多ビット
入力に対応して、複数のセレクタ回路とフリップフロッ
プとが交互に直列に接続された構成となっている。すな
わち、第１のシフト信号Ｓ１が入力されるセレクタ回路
ＳＥＬ２１が最上流に位置し、当該セレクタ回路ＳＥＬ
２１の出力を受けるフリップフロップＦＦ２１が次に位
置し、フリップフロップＦＦ２１の出力が次段のセレク
タ回路に与えられるとともに、ライト・アドレス信号Ｗ
Ａ０としてＲＡＭコア１に与えられる構成となってい
る。これと同様の構成が複数連なってスキャンパス回路
ＡＳＣＡＮ０を形成している。

【００３７】ここで、セレクタ回路ＳＥＬ２１は、第１
のシフト信号Ｓ１とセレクタ回路ＡＳＥＬの出力信号と
を受け、モード制御信号ＳＭにより両者の何れかを選択
して出力する構成となっている。なお、図１において
は、最終段のセレクタ回路をＳＥＬ２３、フリップフロ
ップをＦＦ２３と呼称し、その前段セレクタ回路をＳＥ
Ｌ２２、フリップフロップをＦＦ２２と呼称している。

【００３８】なお、フリップフロップＦＦ２３の出力は
第２のシフト信号Ｓ２としてスキャンパス回路ＤＩ０Ｓ
ＣＡＮ０に与えられる。

【００３９】スキャンパス回路ＤＩＳＣＡＮ０もスキャ
ンパス回路ＡＳＣＡＮ０と同様の構成である。すなわ
ち、第２のシフト信号Ｓ２が入力されるセレクタ回路Ｓ
ＥＬ３１が最上流に位置し、当該セレクタ回路ＳＥＬ３
１の出力を受けるフリップフロップＦＦ３１が次に位置
し、フリップフロップＦＦ３１の出力が次段のセレクタ
回路に与えられるとともに、データ入力信号ＤＩ０とし
てＲＡＭコア１に与えられる構成となっている。

【００４０】ここで、セレクタ回路ＳＥＬ３１は、第２
のシフト信号Ｓ２とＸＤＩ０信号とを受け、モード制御
信号ＳＭにより両者の何れかを選択して出力する構成と
なっている。なお、図１においては、フリップフロップ
ＦＦ３１に接続されるセレクタ回路をＳＥＬ３３、これ
に接続されるフリップフロップをＦＦ３３と呼称し、最
終段のセレクタ回路をＳＥＬ３２、フリップフロップを
ＦＦ３２と呼称している。

【００４１】なお、フリップフロップＦＦ３３の出力は
ＳＯＭ信号として外部に出力される構成となっている。

【００４２】ここで、フリップフロップ３１の出力はＡ
ＮＤゲートＧ２の一方の入力にも与えられ、フリップフ
ロップ３２の出力はＡＮＤゲートＧ３の一方の入力にも
与えられている。そしてＡＮＤゲートＧ２およびＧ３の
他方の入力にはＬＯＧＩＣＴＳＴ信号（第１の制御信
号）が与えられる構成となっている。

【００４３】リード側回路は、固定アドレス信号ＦＡ１
と、ライト・アドレス信号ＷＡ０とを受け、ＬＯＧＩＣ
ＴＳＴ信号により両者の何れかを選択して出力するセレ
クタ回路ＦＳＥＬ１、ＸＲＡ１信号と、セレクタ回路Ｆ
ＳＥＬ１の出力信号とを受け、後に説明する信号Ｓ２１
により両者の何れかを選択してリード・アドレス信号Ｒ
Ａ１として出力するセレクタ回路ＲＳＥＬ１を有してい
る。

【００４４】また、固定アドレス信号ＦＡ２と、ライト
・アドレス信号ＷＡ０とを受け、ＬＯＧＩＣＴＳＴ信号
により両者の何れかを選択して出力するセレクタ回路Ｆ
ＳＥＬ２、ＸＲＡ１信号と、セレクタ回路ＦＳＥＬ２の
出力信号とを受け、後に説明する信号Ｓ２１により両者
の何れかを選択してリード・アドレス信号ＲＡ２として
出力するセレクタ回路ＲＳＥＬ２を有している。なお、
セレクタ回路ＦＳＥＬ１およびＲＳＥＬ１、セレクタ回
路ＦＳＥＬ２およびＲＳＥＬ２はリードアドレス供給手
段と呼称することができる。

【００４５】ここで、信号Ｓ２１（第２の制御信号）
は、ＬＯＧＩＣＴＳＴ信号およびＲＡＭＴＳＴ信号を受
けるＮＯＲゲートＧ４から出力される信号である。

【００４６】なお、ＲＡＭコア１からはデータ出力信号
ＤＯ１およびＤＯ２が、ＸＤＯ１信号およびＸＤＯ２信
号として直接に出力される。

【００４７】＜Ａ−２．装置動作＞ここで、スキャンパ
ス回路、フリップ・フロップ回路、ライト制御用スキャ
ン・フリップ・フロップ回路、ライト・パルス発生回路
に与えられるクロック信号は図示していないが、同一の
クロック信号で駆動されるものとして、以下にＲＡＭ１
００の動作について図１〜図４を用いて説明する。

【００４８】＜Ａ−２−１．通常動作＞まず、通常動作
（第３の動作モード）時にはＲＡＭＴＳＴ信号、ＬＯＧ
ＩＣＴＳＴ信号はともに「０」に設定されるので、ＮＯ
ＲゲートＧ４の出力が「０」となり、ライト側回路にお
いては、セレクタ回路ＷＳＥＬはＸＷＥ０信号をフリッ
プフロップＦＦ２に与え、ライト・パルス発生回路ＷＰ
ＧはＸＷＥ０信号に応答してライト・イネーブル信号Ｗ
Ｅ０を出力し書き込み可能となる。

【００４９】このとき、モード制御信号ＳＭは「０」で
あるのでスキャンパス回路ＡＳＣＡＮ０は、セレクタ回
路ＡＳＥＬの出力をライト・アドレス信号ＷＡ０として
ＲＡＭコア１に与え、スキャンパス回路ＤＩＳＣＡＮ０
は、ＸＤＩ０信号をデータ入力信号ＤＩ０としてＲＡＭ
コア１に与え、ライトデータを設定する。

【００５０】ここで、セレクタ回路ＡＳＥＬは、ＡＮＤ
ゲートＧ２およびＧ３の出力信号Ｓ３１およびＳ３２に
より、ＸＲＡ１信号、ＸＲＡ２信号、ＸＷＡ０信号のう
ち何れかを選択して出力する回路であるが、通常動作時
にはＸＷＡ０信号を選択するように構成し、ＸＷＡ０信
号でライトアドレスを設定する。なお、ＡＮＤゲートＧ
２およびＧ３は、セレクタ回路ＡＳＥＬがＸＲＡ１信
号、ＸＲＡ２信号、ＸＷＡ０信号のうち何れかを選択す
るように出力信号Ｓ３１およびＳ３２を与えるので、出
力信号Ｓ３１およびＳ３２を選択制御信号と呼称し、Ａ
ＮＤゲートＧ２およびＧ３を選択制御信号生成手段と呼
称することができる。

【００５１】リード側回路においては、ＸＲＡ１信号が
リード・アドレス信号ＲＡ１としてＲＡＭコア１に与え
られ、データ出力信号ＤＯ１がＸＤＯ１信号として出力
される。同様にＸＲＡ２信号がリード・アドレス信号Ｒ
Ａ２としてＲＡＭコア１に与えられ、データ出力信号Ｄ
Ｏ２がＸＤＯ２信号として出力される。

【００５２】＜Ａ−２−２．ＲＡＭテスト＞ＲＡＭテス
ト（第２の動作モード）時には、ＲＡＭＴＳＴ信号が
「１」に、ＬＯＧＩＣＴＳＴ信号が「０」に設定される
ので、ＮＯＲゲートＧ４の出力が「１」となり、ライト
側回路においては、セレクタ回路ＷＳＥＬは外部からの
テスト用ライト・イネーブル信号ＴＷＥ０をフリップフ
ロップＦＦ２に与え、ライト・パルス発生回路ＷＰＧは
テスト用ライト・イネーブル信号ＴＷＥ０に応答したラ
イト・イネーブル信号ＷＥ０を出力し、ＲＡＭコア１は
書き込み可能となる。

【００５３】また、ＲＡＭテスト時には、モード制御信
号ＳＭが「１」に設定されるので、ライト制御用スキャ
ン・フリップ・フロップ回路ＷＳＦＦ、スキャンパス回
路ＡＳＣＡＮ０およびＤＩＳＣＡＮ０内のフリップフロ
ップは、与えられたＳＩＭ信号を次々に伝達する、いわ
ゆる直列シフト動作を行う。

【００５４】そして、スキャンパス回路ＡＳＣＡＮ０の
出力は、ライト・アドレス信号ＷＡ０としてＲＡＭコア
１に与えられるとともに、セレクタ回路ＦＳＥＬ１およ
びＦＳＥＬ２にも与えられる。そして、ＬＯＧＩＣＴＳ
Ｔ信号が「０」であり、ＮＯＲゲートＧ４の出力が
「１」であるので、スキャンパス回路ＡＳＣＡＮ０の出
力がセレクタ回路ＦＳＥＬ１およびＦＳＥＬ２、セレク
タ回路ＲＳＥＬ１およびＲＳＥＬ２を介して、リード・
アドレス信号ＲＡ１およびＲＡ２としてＲＡＭコア１に
与えられる。

【００５５】また、スキャンパス回路ＤＩＳＣＡＮ０の
出力が、データ入力信号ＤＩ０としてライト・アドレス
信号ＷＡ０により指定されるアドレスに書き込まれてい
るので、リード・アドレス信号ＲＡ１およびＲＡ２で指
定されるアドレス、すなわちデータ入力信号ＤＩ０が書
き込まれたアドレスから、データ出力信号ＤＯ１および
ＤＯ２が出力されることになる。

【００５６】そして、データ出力信号ＤＯ１およびＤＯ
２が、データ入力信号ＤＩ０と同じであるか否かを確認
することでＲＡＭのテストが終了する。

【００５７】なお、データ出力信号ＤＯ１およびＤＯ２
の確認手段については、例えばデータ出力信号ＤＯ１お
よびＤＯ２をＬＳＩの外部ピンに出力し、外部にて行う
特許出願（特許出願番号、特願平７−１４０６０５）に
記載されている構成を使用することができるので、詳細
な説明は省略する。

【００５８】＜Ａ−２−３．ロジックテスト＞図２は図
１を用いて説明したＲＡＭ１００を内蔵した半導体集積
回路装置の回路図である。

【００５９】図１において、ＲＡＭ１００の周囲にはラ
ンダムロジック回路ＲＬが設けられ、ランダムロジック
回路ＲＬの内部にはロジック・スキャンパス回路ＬＳが
構成されている。

【００６０】図２に示すように、ロジック・スキャンパ
ス回路ＬＳにはＳＩＣ信号が与えられ、ロジック・スキ
ャンパス回路ＬＳを介することでＳＩＭ信号としてＲＡ
Ｍ１００内のスキャンパス回路に与えられるので、ロジ
ック・スキャンパス回路ＬＳとＲＡＭ１００内のスキャ
ンパス回路とは直列に接続されることになる。なお、Ｒ
ＡＭ１００から出力されるＳＯＭ信号はチップレベルで
のシリアル出力信号（以後ＳＯＣ信号と呼称）として半
導体集積回路装置外に出力される。

【００６１】ここで、ランダムロジックテスト（以後ロ
ジックテストと呼称）とは、ＲＡＭ１００内のスキャン
パス回路とロジック・スキャンパス回路ＬＳとの間に存
在するランダムロジック回路ＲＬ、より詳細に言えば、
ＸＷＡ０信号、ＸＲＡ１信号、ＸＲＡ２信号を出力する
組み合わせ回路、ＸＤＯ１信号、ＸＤＯ２信号を受ける
組み合わせ回路をテストするものである。

【００６２】次にロジックテスト（第１の動作モード）
時の動作について、図３〜図５を用いて説明する。ま
ず、ＸＤＯ１信号、ＸＤＯ２信号を受ける組み合わせ回
路をテストするための動作について説明する。

【００６３】ロジックテスト時にはＲＡＭＴＳＴ信号が
「０」に、ＬＯＧＩＣＴＳＴ信号が「１」に設定される
ので、ＮＯＲゲートＧ４の出力が「１」となる。

【００６４】図３に示すように、クロック信号ＣＬＫの
立ち上がりに際して、モード制御信号ＳＭが「１」とな
っている場合は、ライト制御用スキャン・フリップ・フ
ロップ回路ＷＳＦＦ、スキャンパス回路ＡＳＣＡＮ０お
よびＤＩＳＣＡＮ０内のフリップフロップは、与えられ
たＳＩＭ信号を直列シフト動作により伝達する。このよ
うに直列シフト動作を行うサイクルをシフトサイクルと
呼称する。

【００６５】次にクロック信号ＣＬＫが立ち上がる際
に、テスト用ライト・イネーブル信号ＴＷＥ０を「１」
にする。ＮＯＲゲートＧ４の出力が「１」であるので、
セレクタ回路ＷＳＥＬは「１」をフリップフロップＦＦ
２に与え、ライト・パルス発生回路ＷＰＧから、ライト
・イネーブル信号ＷＥ０としてパルス信号（ライトパル
ス）が出力される。

【００６６】このライトパルスが与えられている期間
に、ライト・アドレス信号ＷＡ０で指定されるアドレス
に書き込みを行う。すなわち、この期間にライト・アド
レス信号ＷＡ０として、ＳＩＭ信号を直列シフト動作す
ることにより得られた固定アドレスＦＡ２がスキャンパ
ス回路ＡＳＣＡＮ０から入力され、データ入力信号ＤＩ
０として、ＳＩＭ信号を直列シフト動作することにより
得られたデータＷＤ２がスキャンパス回路ＤＩＳＣＡＮ
０から入力されるように、シフトデータを設定してお
く。なお、このサイクルをシフトおよび書き込みサイク
ルと呼称する。

【００６７】このとき、リード回路側においては、固定
アドレスＦＡ２がリード・アドレス信号ＲＡ２としてＲ
ＡＭコア１に与えられるので、書き込まれたデータＷＤ
２がデータ出力信号ＤＯ２として出力され、ＸＤＯ２信
号としてランダムロジック回路ＲＬに与えられることに
なる。なお、この時点ではデータ出力信号ＤＯ１は未確
定であるが、再びシフトサイクルが繰り返される。

【００６８】次に、データ出力信号ＤＯ１を確定する動
作について図４を用いて説明する。なお、図４は図３に
続く図であり、データ出力信号ＤＯ２の確定後、シフト
サイクルを所定回数繰り返した後、クロック信号ＣＬＫ
が立ち上がる際に、テスト用ライト・イネーブル信号Ｔ
ＷＥ０を「１」にする。

【００６９】ＮＯＲゲートＧ４の出力が「１」であるの
で、セレクタ回路ＷＳＥＬは「１」をフリップフロップ
ＦＦ２に与え、ライト・パルス発生回路ＷＰＧから、ラ
イト・イネーブル信号ＷＥ０としてパルス信号（ライト
パルス）が出力される。

【００７０】このライトパルスが与えられている期間
に、ライト・アドレス信号ＷＡ０で指定されるアドレス
に書き込みを行う。すなわち、この期間にライト・アド
レス信号ＷＡ０として固定アドレスＦＡ１が入力され、
データ入力信号ＤＩ０としてデータＷＤ１が入力される
ように、シフトデータを設定しておく。

【００７１】このとき、リード回路側においては、固定
アドレスＦＡ１がリード・アドレス信号ＲＡ１としてＲ
ＡＭコア１に与えられるので、書き込まれたデータＷＤ
１がデータ出力信号ＤＯ１として出力され、ＸＤＯ１信
号としてランダムロジック回路ＲＬに与えられることに
なる。この時点でデータ出力信号ＤＯ１およびＤＯ２が
確定する。

【００７２】なお、固定アドレスＦＡ１と固定アドレス
ＦＡ２は異なるものを選ぶ必要がある。例えば、固定ア
ドレスＦＡ１は１番地、固定アドレスＦＡ２は番地を選
ぶ。

【００７３】ここで、与えられたデータ出力信号ＤＯ１
およびＤＯ２によってランダムロジック回路ＲＬ内の組
み合わせ回路が動作し、その動作結果がパラレルモード
でロジック・スキャンパス回路ＬＳに与えられる。次い
で、ロジック・スキャンパス回路ＬＳをシリアルモード
にして直列シフト動作で上記動作結果をＳＩＭ信号とし
てＲＡＭ１００に与える。そして、ＲＡＭ１００内のス
キャンパス回路を経由してＳＯＭ信号として出力され、
最終的にＳＯＣ信号としてチップ外部に出力され、上記
動作結果の正誤が確認されることになる。

【００７４】次に図５を用いて、ＸＷＡ０信号、ＸＲＡ
１信号、ＸＲＡ２信号を出力する回路をテストするため
の動作について説明する。なお、図５は図４に続く図で
あり、データ出力信号ＤＯ１およびＤＯ２の確定後、シ
フトサイクルを所定回数繰り返した後の状態を示してい
る。

【００７５】図２を用いて説明したランダムロジック回
路ＲＬ内のロジック・スキャンパス回路ＬＳに与えられ
たＳＩＣ信号は直列シフト動作で伝達され、パラレルモ
ードでＸＷＡ０信号、ＸＲＡ１信号、ＸＲＡ２信号を出
力する組み合わせ回路に与えられることでＸＷＡ０信
号、ＸＲＡ１信号、ＸＲＡ２信号が生成される。

【００７６】このテストにおいてはＸＷＡ０信号、ＸＲ
Ａ１信号、ＸＲＡ２信号をＲＡＭコア１内に取り込む必
要がないので、ライトパルスを発生させる必要がなく、
図４に示すようにテスト用ライト・イネーブル信号ＴＷ
Ｅ０は、クロック信号ＣＬＫの立ち上がりのタイミング
では全て「０」になるように与えられる。従って、ライ
ト・イネーブル信号ＷＥ０は「０」を維持する。

【００７７】ここで、セレクタ回路ＡＳＥＬによってＸ
ＷＡ０信号、ＸＲＡ１信号、ＸＲＡ２信号の何れか１つ
が選択され、セレクタ回路ＡＳＥＬから出力される。こ
こで、クロック信号が立ち上がった際にモード制御信号
ＳＭが「０」になっていると、スキャンパス回路ＡＳＣ
ＡＮ０がパラレルモードとなって、選択された信号をス
キャンパス回路ＡＳＣＡＮ０内に取り込む。取り込まれ
た信号（取り込み信号と呼称）はスキャンパス回路ＡＳ
ＣＡＮ０内のフリップフロップを介してライト・アドレ
ス信号ＷＡ０として出力される。このサイクルをキャプ
チャサイクルと呼称する。

【００７８】ただし、ライト・イネーブル信号ＷＥ０が
「０」なので、取り込み信号はＲＡＭコア１内には書き
込まれない。そして、モード制御信号ＳＭが「１」にな
ることでスキャンパス回路ＡＳＣＡＮ０およびＤＩＳＣ
ＡＮ０が直列シフト動作を開始して、取り込み信号はＳ
ＯＭ信号として出力され、最終的にＳＯＣ信号としてチ
ップ外部に出力され、上記取り込み信号の正誤が確認さ
れることになる。

【００７９】なお、図５においてはこのキャプチャサイ
クルで取り込まれる可能性があるＸＷＡ０信号、ＸＲＡ
１信号、ＸＲＡ２信号を、それぞれ信号ＡＤ０、信号Ａ
Ｄ１、信号ＡＤ２として示す。これらのうち、何れが取
り込まれるかは、スキャンパス回路ＤＩＳＣＡＮ０から
出力されるデータ入力信号ＤＩ０によって決まる。

【００８０】すなわち、セレクタ回路ＡＳＥＬはスキャ
ンパス回路ＤＩＳＣＡＮ０に接続されるＡＮＤゲートＧ
２およびＧ３の出力信号Ｓ３１およびＳ３２によって制
御されるので、データ入力信号ＤＩ０が変わればセレク
タ回路ＡＳＥＬの動作も変わることになる。図５におい
ては、データ入力信号ＤＩ０のうちセレクタ回路ＡＳＥ
Ｌの選択動作を制御するデータを「ＡＳＥＬの制御デー
タ」として示す。

【００８１】ここで、ＬＯＧＩＣＴＳＴ信号が「１」で
あるので、ＡＮＤゲートＧ２およびＧ３のそれぞれの１
の入力には「１」が与えられる。従って、ＡＮＤゲート
Ｇ２およびＧ３の出力は、フリップフロップ３１の出力
およびフリップフロップ３２の出力を反映した値とな
る。

【００８２】＜Ｂ．実施の形態の変形例１＞本発明に係
る実施の形態として説明したＲＡＭ１００では、セレク
タ回路ＡＳＥＬをスキャンパス回路ＤＩＳＣＡＮ０に接
続されるＡＮＤゲートＧ２およびＧ３の出力信号Ｓ３１
およびＳ３２、すなわちスキャンパス回路ＤＩＳＣＡＮ
０の保持データによって制御する構成について示した
が、ＡＮＤゲートＧ２およびＧ３は、必ずしもスキャン
パス回路ＤＩＳＣＡＮ０に接続される必要はない。

【００８３】例えば、図６に示すようにスキャンパス回
路ＡＳＣＡＮ０の保持データによって制御する構成とし
ても良い。

【００８４】すなわち、図６において、スキャンパス回
路ＡＳＣＡＮ０のフリップフロップＦＦ２２の出力は、
ＡＮＤゲートＧ２の一方の入力にも与えられ、フリップ
フロップＦＦ２３の出力はＡＮＤゲートＧ３の一方の入
力にも与えられている。そしてＡＮＤゲートＧ２および
Ｇ３の他方の入力にはＬＯＧＩＣＴＳＴ信号が与えられ
る構成となっている。そして、ＡＮＤゲートＧ２および
Ｇ３の出力信号Ｓ３１およびＳ３２はセレクタ回路ＡＳ
ＥＬに与えられる構成となっている。

【００８５】また、図７に示すようにライト制御用スキ
ャン・フリップ・フロップ回路ＷＳＦＦおよびスキャン
パス回路ＡＳＣＡＮ０の保持データによって制御する構
成としても良い。

【００８６】すなわち、図７において、ライト制御用ス
キャン・フリップ・フロップ回路ＷＳＦＦのフリップフ
ロップＦＦ１１の出力は、ＡＮＤゲートＧ２の一方の入
力にも与えられ、スキャンパス回路ＡＳＣＡＮ０のフリ
ップフロップＦＦ２１の出力は、ＡＮＤゲートＧ３の一
方の入力にも与えられている。そしてＡＮＤゲートＧ２
およびＧ３の他方の入力にはＬＯＧＩＣＴＳＴ信号が与
えられる構成となっている。そして、ＡＮＤゲートＧ２
およびＧ３の出力信号Ｓ３１およびＳ３２はセレクタ回
路ＡＳＥＬに与えられる構成となっている。

【００８７】以上説明したようにセレクタ回路ＡＳＥＬ
の制御信号は、スキャンパス回路の保持信号であれば何
れを使用して生成しても良く、スキャンパス回路とライ
ト制御用スキャン・フリップ・フロップ回路の保持信号
を組み合わせて使用して生成しても良い。また、図２を
用いて説明したランダムロジック回路ＲＬ内のロジック
・スキャンパス回路ＬＳを構成するフリップフロップの
保持データにより生成しても良い。

【００８８】＜Ｃ．実施の形態の変形例２＞本発明に係
る実施の形態として説明したＲＡＭ１００は３ポート
（１ライトポート、２リードポート）ＲＡＭであった。
従って、セレクタ回路ＡＳＥＬも３つのデータ入力と２
つの制御入力を有する構成であった。

【００８９】図８にＲＡＭ１００内のセレクタ回路ＡＳ
ＥＬの構成の一例を示す。図８においてセレクタ回路Ａ
ＳＥＬ内にはセレクタ回路ＳＥＬ４１およびＳＥＬ４２
が配置されている。

【００９０】セレクタ回路ＳＥＬ４１は、ＸＲＡ１信号
およびＸＲＡ２信号を受け、制御信号ＣＴＬ１により両
者の何れかを選択して出力する回路であり、セレクタ回
路ＳＥＬ４２は、ＸＷＡ０信号およびセレクタ回路ＳＥ
Ｌ４１の出力信号を受け、る制御信号ＣＴＬ２により両
者の何れかを選択してライト・アドレス信号ＷＡ０とし
て出力する回路である。

【００９１】ここで、制御信号ＣＴＬ１およびＣＴＬ２
は、いわゆるＡＮＤゲートＧ２およびＧ３の出力信号Ｓ
３１およびＳ３２である。

【００９２】通常動作時には、ＡＮＤゲートＧ２および
Ｇ３の出力信号Ｓ３１およびＳ３２は共に「０」となる
のでライト・アドレス信号ＷＡ０が出力されることにな
る。このように、出力側のセレクタ回路にＸＷＡ０信号
を入力することで通常動作時（ＸＷＡ０が選択される場
合）の速度性能の劣化を最小限に抑えることができる。

【００９３】ここで、本発明は３ポートＲＡＭだけに適
用可能な発明ではなく、４ポートＲＡＭ、５ポートＲＡ
Ｍなどさらに多くのポートを有するＲＡＭに適用するこ
とができる。

【００９４】例えば、４ポート（１ライトポート、３リ
ードポート）ＲＡＭに適用する場合は図９に示すような
構成とすれば良い。

【００９５】すなわち、４ポートＲＡＭ用のセレクタ回
路ＡＳＥＬ１内にはセレクタ回路ＳＥＬ５１〜ＳＥＬ５
３が配置されている。

【００９６】セレクタ回路ＳＥＬ５１は、ＸＲＡ３信号
およびＸＲＡ２信号を受け、制御信号ＣＴＬ２により両
者の何れかを選択して出力する回路であり、セレクタ回
路ＳＥＬ５２は、ＸＲＡ１信号およびセレクタ回路ＳＥ
Ｌ５１の出力信号を受け、制御信号ＣＴＬ１により両者
の何れかを選択して出力する回路であり、セレクタ回路
ＳＥＬ５３は、ＸＷＡ０信号およびセレクタ回路ＳＥＬ
５２の出力信号を受け、制御信号ＣＴＬ０により両者の
何れかを選択してライト・アドレス信号ＷＡ０として出
力する回路である。なお、ＸＲＡ３信号は３番目のリー
ドポートに外部から与えられるリード・アドレス信号で
ある。

【００９７】このように、出力側のセレクタ回路にＸＷ
Ａ０信号を入力することで通常動作時（ＸＷＡ０が選択
される場合）の速度性能の劣化を最小限に抑えることが
できる。

【００９８】また、５ポート（１ライトポート、４リー
ドポート）ＲＡＭに適用する場合は図１０に示すような
構成とすれば良い。

【００９９】すなわち、５ポートＲＡＭ用のセレクタ回
路ＡＳＥＬ２内にはセレクタ回路ＳＥＬ６１〜ＳＥＬ６
４が配置されている。

【０１００】セレクタ回路ＳＥＬ６１は、ＸＲＡ１信号
およびＸＲＡ２信号を受け、制御信号ＣＴＬ２により両
者の何れかを選択して出力する回路であり、セレクタ回
路ＳＥＬ６２は、ＸＲＡ３信号およびＸＲＡ４信号を受
け、制御信号ＣＴＬ２により両者の何れかを選択して出
力する回路であり、セレクタ回路ＳＥＬ６３は、セレク
タ回路ＳＥＬ６１およびＳＥＬ６２の出力信号を受け、
制御信号ＣＴＬ１により両者の何れかを選択して出力す
る回路であり、セレクタ回路ＳＥＬ６４は、ＸＷＡ０信
号およびセレクタ回路ＳＥＬ５３の出力信号を受け、制
御信号ＣＴＬ０により両者の何れかを選択してライト・
アドレス信号ＷＡ０として出力する回路である。なお、
ＸＲＡ３信号およびＸＲＡ４信号は３番目および４番目
のリードポートに外部から与えられるリード・アドレス
信号である。

【０１０１】このように、出力側のセレクタ回路にＸＷ
Ａ０信号を入力することで通常動作時（ＸＷＡ０が選択
される場合）の速度性能の劣化を最小限に抑えることが
できる。

【０１０２】また、さらに多数のポートを持つＲＡＭに
対しても本発明は適用可能である。例えば、６ポート
（２ライトポート、４リードポート）ＲＡＭに適用する
には、図１を用いて説明したＲＡＭ１００を２組用いれ
ば良い。

【０１０３】また、以上の説明ではライトポートがライ
ト専用のポートである場合を例示したが、ライトおよび
リードが可能なポートであっても本発明を適用すること
が可能である。

【０１０４】＜Ｄ．実施の形態の変形例３＞本発明に係
る実施の形態として説明したＲＡＭ１００においては、
固定アドレスＦＡ１およびＦＡ２の供給手段としてセレ
クタ回路ＦＳＥＬ１およびＦＳＥＬ２を有していた。な
お、図１においては固定アドレスＦＡ１およびＦＡ２は
セレクタ回路ＦＳＥＬ１およびＦＳＥＬ２の一方のデー
タ入力に与えられるように示し、固定アドレスＦＡ１お
よびＦＡ２が変更可能なように示しているが、実際には
固定アドレスＦＡ１およびＦＡ２の変更はできない。す
なわち、セレクタ回路ＦＳＥＬ１およびＦＳＥＬ２の一
方のデータ入力を、接地電位あるいは電源電位に接続す
ることで電位を固定して固定アドレスＦＡ１およびＦＡ
２を設定している。

【０１０５】固定アドレスＦＡ１およびＦＡ２を可変し
ないのであれば、回路規模が大きくなるセレクタ回路を
使用する必要はなく、回路規模が小さくて済むＡＮＤゲ
ートや、ＯＲゲートで代用しても良い。その構成例を図
１１〜図１３に示す。

【０１０６】図１１において、図１に示すセレクタ回路
ＲＳＥＬ１として、セレクタ回路ＳＥＬ７０〜ＳＥＬ７
３が示されている。図１においては図を簡単化するため
セレクタ回路ＲＳＥＬ１として代表的に示していたが、
ここでは４ビットのバスで構成する例を示す。また、同
様に、図１に示すセレクタ回路ＲＥＬ２として、セレク
タ回路ＳＥＬ８０〜ＳＥＬ８３が示されている。

【０１０７】セレクタ回路ＳＥＬ７０〜ＳＥＬ７３の一
方の入力には、ＯＲゲートＧ１０、ＡＮＤゲートＧ１１
〜Ｇ１３のそれぞれの出力が接続され、他方の入力には
ＸＲＡ１<0>信号〜ＸＲＡ１<3>信号がそれぞれ与えら
れ、セレクタ回路ＳＥＬ７０〜ＳＥＬ７３の出力はリー
ド・アドレス信号ＲＡ１<0>信号〜ＲＡ１<3>信号として
ＲＡＭコア１に与えられる構成となっている。

【０１０８】セレクタ回路ＳＥＬ８０〜ＳＥＬ８３の一
方の入力には、ＡＮＤゲートＧ２０、ＯＲゲートＧ２
１、ＡＮＤゲートＧ２２およびＧ２３のそれぞれの出力
が接続され、他方の入力にはＸＲＡ２<0>信号〜ＸＲＡ
２<3>信号がそれぞれ与えられ、セレクタ回路ＳＥＬ８
０〜ＳＥＬ８３の出力はリード・アドレス信号ＲＡ２<0
>信号〜ＲＡ２<3>信号としてＲＡＭコア１に与えられる
構成となっている。

【０１０９】そして、図１１においては、ＯＲゲートＧ
１０と、ＡＮＤゲートＧ１１〜Ｇ１３によって固定アド
レスＦＡ１を１番地に設定し、ＡＮＤゲートＧ２０、Ｏ
ＲゲートＧ２１、ＡＮＤゲートＧ２２およびＧ２３によ
って固定アドレスＦＡ２を２番地に設定している。

【０１１０】すなわち、インバータＧ９を介してＬＯＧ
ＩＣＴＳＴ信号の反転信号が、ＡＮＤゲートＧ１１〜Ｇ
１３、ＡＮＤゲートＧ２０、Ｇ２２、Ｇ２３のそれぞれ
の一方の入力に与えられ、ＬＯＧＩＣＴＳＴ信号がＯＲ
ゲートＧ１０およびＧ２１に与えられる構成となってい
る。

【０１１１】従って、ロジックテスト時にＬＯＧＩＣＴ
ＳＴ信号が「１」として与えられると、ＯＲゲートＧ１
０の出力が「１」となり、ＡＮＤゲートＧ１１〜Ｇ１３
の出力が全て「０」となり、セレクタ回路ＳＥＬ７０〜
ＳＥＬ７３を介してＲＡ１<0>信号〜ＲＡ１<3>信号とし
て出力される。ここで、バイナリで０００１が１番地を
示すように決めれば、固定アドレスＦＡ１が１番地に設
定されることになる。

【０１１２】また、ＡＮＤゲートＧ２０、Ｇ２２、Ｇ２
３の出力が全て「０」となり、ＯＲゲートＧ２１の出力
が「１」となり、セレクタ回路ＳＥＬ８０〜ＳＥＬ８３
を介してＲＡ２<0>信号〜ＲＡ２<3>信号として出力され
る。ここで、バイナリで００１０が２番地を示すように
決めれば、固定アドレスＦＡ２が２番地に設定されるこ
とになる。

【０１１３】バイナリで番地を設定するには上に示した
構成以外でも良いことは言うまでもない。すなわち、図
１２に示すような構成によってバイナリ表記を簡単化し
ても良い。図１２において、セレクタ回路ＳＥＬ７０〜
ＳＥＬ７３の一方の入力には、ＡＮＤゲートＧ３０〜Ｇ
３３のそれぞれの出力が接続される構成となっている。

【０１１４】セレクタ回路ＳＥＬ８０〜ＳＥＬ８３の一
方の入力には、ＯＲゲートＧ４０、ＡＮＤゲートＧ４１
〜Ｇ４３のそれぞれの出力が接続される構成となってい
る。

【０１１５】そして、図１２においては、インバータＧ
９を介してＬＯＧＩＣＴＳＴ信号の反転信号が、ＡＮＤ
ゲートＧ３０〜Ｇ３３、ＡＮＤゲートＧ４１〜Ｇ４３の
それぞれの一方の入力に与えられ、ＬＯＧＩＣＴＳＴ信
号がＯＲゲートＧ４０に与えられる構成となっている。

【０１１６】従って、ロジックテスト時にＬＯＧＩＣＴ
ＳＴ信号が「１」として与えられると、ＡＮＤゲートＧ
３０〜Ｇ３３の出力が全て「０」となり、セレクタ回路
ＳＥＬ７０〜ＳＥＬ７３を介してＲＡ１<0>信号〜ＲＡ
１<3>信号として出力される。ここで、バイナリで００
００が０番地を示すように決めれば、固定アドレスＦＡ
１が０番地に設定されることになる。

【０１１７】また、ＯＲゲートＧ４０の出力が「１」と
なり、ＡＮＤゲートＧ４１〜Ｇ４３の出力が全て「０」
となり、セレクタ回路ＳＥＬ８０〜ＳＥＬ８３を介して
ＲＡ２<0>信号〜ＲＡ２<3>信号として出力される。ここ
で、バイナリで０００１が１番地を示すように決めれ
ば、固定アドレスＦＡ２が１番地に設定されることにな
る。

【０１１８】また、図１２に示す構成はＡＮＤ回路とし
て冗長なものを削減するのに適している。すなわち、図
１３に示すような構成としても良い。

【０１１９】図１３において、ＡＮＤゲートＧ３１〜Ｇ
３３のそれぞれの出力が、セレクタ回路ＳＥＬ８１〜Ｓ
ＥＬ８３の一方の入力にも接続される構成となってい
る。このため、図１２に示したＡＮＤゲートＧ４１〜Ｇ
４３が不要となり、回路規模をさらに小さくすることが
できる。

【０１２０】

【発明の効果】本発明に係る請求項１記載の半導体集積
回路装置によれば、半導体集積回路装置の第１の動作モ
ードにおいて、読み出しポートのアドレス入力端子に、
所定値に固定された固定データが第１のアドレスデータ
として供給されるので、スキャンパス回路から供給され
る所定のアドレス信号を、固定データと同じにすること
で、ＲＡＭコアがライトスルー動作をすることになり、
読み出しデータがＲＡＭコアの読み出しポートからラン
ダムロジック部に与えられることになり、当該読み出し
データを受けるランダムロジック部の動作をテストでき
る。また、第２の動作モードにおいて、読み出しポート
のアドレス入力端子に、第１のスキャンパス回路に保持
された保持データが第２のアドレスデータとして供給さ
れるので、ＲＡＭコアの書き込みポートのアドレスと読
み出しポートのアドレスが同じとなって、ＲＡＭコアが
ライトスルー動作をすることになり、ＲＡＭコアに書き
込まれたデータが、正確に読み出されるか否かをテスト
することができる。また、第３の動作モードにおいて、
読み出しポートのアドレス入力端子に、ランダムロジッ
ク部から出力される第１のデータが第３のアドレスデー
タとして供給されるので、ランダムロジック部から出力
される第２のデータを並列シフトさせて所定のアドレス
信号として書き込みポートのアドレス入力端子に供給す
ることで、データの書き込みアドレスの設定および読み
出しアドレスの設定を独立して行うことができ、ＲＡＭ
コアの通常動作を行うことができる。このように読み出
しポートにスキャンパス回路を設けることなく、ＲＡＭ
コアのテスト、ランダムロジック部のテスト、ＲＡＭコ
アの通常動作を行うことができるので、スキャンパス回
路を削減して半導体集積回路装置の規模を縮小すること
ができ、ひいては半導体集積回路装置のコストを削減す
ることができる。

【０１２１】本発明に係る請求項２記載の半導体集積回
路装置によれば、信号授受手段にデータ選択手段を備え
るので、第１および第２のデータのうち何れかをスキャ
ンパス回路に与えることができ、当該データをスキャン
パス回路で直列シフトして半導体集積回路装置外に与え
ることで、第１および第２のデータを生成するランダム
ロジック部の動作をテストすることが可能になる。

【０１２２】本発明に係る請求項３記載の半導体集積回
路装置によれば、リードアドレス供給手段の具体的な構
成を得ることができる。

【０１２３】本発明に係る請求項４記載の半導体集積回
路装置によれば、リードアドレス供給手段の具体的な構
成を得ることができるとともに、セレクタ回路を１種類
しか使用しないので、半導体集積回路装置の回路規模を
一層縮小することができる。

【０１２４】本発明に係る請求項５記載の半導体集積回
路装置によれば、データ選択手段が第１の動作モードに
おいて第１および第２のデータのうち何れかを選択し、
第３の動作モードにおいて第２のデータのみを選択する
ことになり、第１の動作モードで第１および第２のデー
タを生成するランダムロジックをテストし、第３の動作
モードでＲＡＭコアの通常動作を行うことが可能とな
る。

【図面の簡単な説明】

【図１】 本発明に係る半導体集積回路装置の実施の形
態の構成を説明する図である。

【図２】 ＲＡＭおよびその周囲のロジック回路との接
続関係を示す図である。

【図３】 本発明に係る半導体集積回路装置の実施の形
態におけるロジックテスト動作を説明するタイミングチ
ャートである。

【図４】 本発明に係る半導体集積回路装置の実施の形
態におけるロジックテスト動作を説明するタイミングチ
ャートである。

【図５】 本発明に係る半導体集積回路装置の実施の形
態におけるロジックテスト動作を説明するタイミングチ
ャートである。

【図６】 本発明に係る半導体集積回路装置の実施の形
態の変形例を示す図である。

【図７】 本発明に係る半導体集積回路装置の実施の形
態の変形例を示す図である。

【図８】 本発明に係る半導体集積回路装置の実施の形
態のセレクタ回路の構成を示す図である。

【図９】 本発明に係る半導体集積回路装置の実施の形
態のセレクタ回路の他の構成を示す図である。

【図１０】 本発明に係る半導体集積回路装置の実施の
形態のセレクタ回路の他の構成を示す図である。

【図１１】 本発明に係る半導体集積回路装置の実施の
形態のリードアドレス供給手段の他の構成を示す図であ
る。

【図１２】 本発明に係る半導体集積回路装置の実施の
形態のリードアドレス供給手段の他の構成を示す図であ
る。

【図１３】 本発明に係る半導体集積回路装置の実施の
形態のリードアドレス供給手段の他の構成を示す図であ
る。

【図１４】 従来の半導体集積回路装置の構成を説明す
る図である。

【符号の説明】

ＡＳＣＡＮ０，ＤＩＳＣＡＮ０ スキャンパス回路、Ｌ
Ｓ ロジックスキャンパス回路、ＲＬ ランダムロジッ
ク回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のアドレスに対して同時にアクセス
   可能なマルチポートＲＡＭと、該マルチポートＲＡＭと
   の間で所定の信号の授受を行うランダムロジック部とを
   備えた半導体集積回路装置であって、 前記マルチポートＲＡＭは、 ＲＡＭ本体となるＲＡＭコアと、 前記ＲＡＭコアと前記ランダムロジック部との間での前
   記所定の信号の授受に関与する信号授受手段とを備え、 前記信号授受手段は、 前記ＲＡＭコアの読み出しポートのアドレス入力端子に
   接続されるリードアドレス供給手段と、 前記ＲＡＭコアの書き込みポートのアドレス入力端子に
   接続され、所定のアドレス信号を供給するスキャンパス
   回路とを有し、 前記リードアドレス供給手段は、 前記半導体集積回路装置の第１の動作モードにおいて、
   前記読み出しポートのアドレス入力端子に、所定値に固
   定された固定データを第１のアドレスデータとして供給
   する第１の機能と、 前記半導体集積回路装置の第２の動作モードにおいて、
   前記読み出しポートのアドレス入力端子に、前記スキャ
   ンパス回路に保持された保持データを第２のアドレスデ
   ータとして供給する第２の機能と、 前記半導体集積回路装置の第３の動作モードにおいて、
   前記読み出しポートのアドレス入力端子に、前記ランダ
   ムロジック部から出力される第１のデータを第３のアド
   レスデータとして供給する第３の機能とを有し、 前記スキャンパス回路はデータの並列入力端子を有し、
   少なくとも前記ランダムロジック部から出力される第２
   のデータを並列シフトさせて前記所定のアドレス信号と
   して前記書き込みポートのアドレス入力端子に供給し、 前記ＲＡＭコアの読み出しポートのデータ出力端子は、
   前記ランダムロジック部に直接に与えられることを特徴
   とする半導体集積回路装置。
2. 【請求項２】 前記信号授受手段は、前記ランダムロジ
   ック部から出力される前記第１および第２のデータとを
   受け、選択制御信号に基づいて前記第１および第２のデ
   ータのうち何れかを選択し、前記並列入力端子に供給す
   るデータ選択手段を備える請求項１記載の半導体集積回
   路装置。
3. 【請求項３】 前記リードアドレス供給手段は、 第１の制御信号に基づいて、前記固定データおよび前記
   保持データのうち一方を選択的に出力する第１のセレク
   タ回路と、 第２の制御信号に基づいて、前記第１のデータおよび前
   記第１のセレクタ回路の出力うち一方を選択的に出力す
   る第２のセレクタ回路とを有し、 前記第１および第２のセレクタ回路は、 前記第１の動作モードにおいて、 前記第１のセレクタ回路が前記固定データを選択して出
   力し、 前記第２のセレクタ回路が前記第１のセレクタ回路の出
   力を選択して出力し、 前記第２の動作モードにおいて、 前記第１のセレクタ回路が前記保持データを選択して出
   力し、 前記第２のセレクタ回路が前記第１のセレクタ回路の出
   力を選択して出力し、 前記第３の動作モードにおいて、 前記第２のセレクタ回路が前記第１のデータを選択して
   出力するように構成される請求項２記載の半導体集積回
   路装置。
4. 【請求項４】 前記リードアドレス供給手段は、 第１の制御信号および該第１の制御信号の反転信号のう
   ちの一方、および前記保持データを受け、論理演算を行
   ってその結果を出力する論理ゲート回路と、 第２の制御信号に基づいて、前記第１のデータおよび前
   記論理ゲート回路の出力のうち一方を選択的に出力する
   セレクタ回路とを有し、 前記論理ゲート回路の出力は前記セレクタ回路の一方の
   入力に接続され、 前記第１のデータは前記セレクタ回路の他方の入力に接
   続され、 前記論理ゲート回路は、前記第１の動作モードにおい
   て、前記保持データに無関係に、固定された値を出力す
   る論理を有し、 前記セレクタ回路は、 前記第１の動作モードと前記第２の動作モードにおい
   て、前記論理ゲート回路の出力を選択して出力し、 前記第３の動作モードにおいて、前記第１のデータを選
   択して出力するように構成される請求項２記載の半導体
   集積回路装置。
5. 【請求項５】 前記信号授受手段は、前記選択制御信号
   を生成する選択制御信号生成手段を備え、 前記選択制御信号生成手段は、 前記半導体集積回路装置が前記第１の動作モードにある
   か否かを示す制御信号を少なくとも受け、 前記第１の動作モードにおいて、前記第１のデータおよ
   び前記第２のデータのうち何れかを選択し、 前記第２および第３の動作モードのうち、少なくとも前
   記第３の動作モードにおいて、前記第２のデータのみを
   選択するように前記データ選択手段を制御する前記選択
   制御信号を生成する請求項２記載の半導体集積回路装
   置。