JPH1083699A - メモリ装置の任意のサブアレイを組込み自己検査装置で検査する検査装置とその方法 - Google Patents
メモリ装置の任意のサブアレイを組込み自己検査装置で検査する検査装置とその方法Info
- Publication number
- JPH1083699A JPH1083699A JP9111125A JP11112597A JPH1083699A JP H1083699 A JPH1083699 A JP H1083699A JP 9111125 A JP9111125 A JP 9111125A JP 11112597 A JP11112597 A JP 11112597A JP H1083699 A JPH1083699 A JP H1083699A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- bist
- memory
- testing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000015654 memory Effects 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000012956 testing procedure Methods 0.000 abstract 2
- 238000007689 inspection Methods 0.000 description 15
- 210000000352 storage cell Anatomy 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 238000010998 test method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリ装置の選定された部分を検査すること
ができる組込み自己検査装置とその方法を提供する。 【解決手段】 メモリ装置１０の組込み自己検査（ＢＩ
ＳＴ）装置２０は、開始アドレスおよび停止アドレスを
備えたアドレス・リミット装置２４を有する。ＢＩＳＴ
装置２０による検査手続きが開始すると、前記アドレス
・リミット装置の開始アドレスがアドレス・カウンタ装
置２５に転送され、この開始アドレスから検査が開始さ
れる。また、前記停止アドレスが前記アドレス・カウン
タ装置２５に転送され、この停止アドレスで前記ＢＩＳ
Ｔ装置により実行される検査手続きが終了する。この方
式により、前記メモリ装置の中の選定された任意のサブ
アレイを検査することができる。
ができる組込み自己検査装置とその方法を提供する。 【解決手段】 メモリ装置１０の組込み自己検査（ＢＩ
ＳＴ）装置２０は、開始アドレスおよび停止アドレスを
備えたアドレス・リミット装置２４を有する。ＢＩＳＴ
装置２０による検査手続きが開始すると、前記アドレス
・リミット装置の開始アドレスがアドレス・カウンタ装
置２５に転送され、この開始アドレスから検査が開始さ
れる。また、前記停止アドレスが前記アドレス・カウン
タ装置２５に転送され、この停止アドレスで前記ＢＩＳ
Ｔ装置により実行される検査手続きが終了する。この方
式により、前記メモリ装置の中の選定された任意のサブ
アレイを検査することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
半導体メモリ装置に関する。さらに詳細にいえば、本発
明は、組込み自己検査装置が組込まれた半導体メモリ装
置に関する。
半導体メモリ装置に関する。さらに詳細にいえば、本発
明は、組込み自己検査装置が組込まれた半導体メモリ装
置に関する。
【０００２】
【発明が解決しようとする課題】記憶セルの数と半導体
メモリの複雑さとが増大するにつれて、クロック・サイ
クル時間が減少するにもかかわらず、メモリを検査する
のに要する時間は持続的に増大する。初期の段階では、
半導体メモリ・デバイスは、デバイスを検査装置に接続
することにより検査することができた。けれども、デバ
イスのおのおのを検査するのに要する時間が増加するよ
うになるにつれて、検査装置を用いて検査を行うことは
実際的ではなくなってきた。そして実際、このことはデ
バイスを市場に供給する際の潜在的な隘路となってい
る。
メモリの複雑さとが増大するにつれて、クロック・サイ
クル時間が減少するにもかかわらず、メモリを検査する
のに要する時間は持続的に増大する。初期の段階では、
半導体メモリ・デバイスは、デバイスを検査装置に接続
することにより検査することができた。けれども、デバ
イスのおのおのを検査するのに要する時間が増加するよ
うになるにつれて、検査装置を用いて検査を行うことは
実際的ではなくなってきた。そして実際、このことはデ
バイスを市場に供給する際の潜在的な隘路となってい
る。
【０００３】外部からの支援をほとんど必要としないで
デバイスを検査することができる装置をデバイスの内部
に組込むことにより、検査に関するこの潜在的な隘路は
解決されている。この自己検査装置の１つの実施例は、
組込み自己検査（ｂｕｉｌｔ−ｉｎ−ｓｅｌｆ−ｔｅｓ
ｔ、ＢＩＳＴ）装置と呼ばれている。このＢＩＳＴ装置
により、比較的簡単な検査ボードにメモリ装置を接続す
るだけで、記憶セル・アレイおよびそれに付随する装置
を検査することができる。ＢＩＳＴ装置を用いることに
より、１個の検査ボードを用いるだけで多数個のメモリ
装置の検査手順を制御することができる。典型的な場
合、ＢＩＳＴ装置によるメモリ装置の検査の結果は、メ
モリ装置の１個の端子に送られる。
デバイスを検査することができる装置をデバイスの内部
に組込むことにより、検査に関するこの潜在的な隘路は
解決されている。この自己検査装置の１つの実施例は、
組込み自己検査（ｂｕｉｌｔ−ｉｎ−ｓｅｌｆ−ｔｅｓ
ｔ、ＢＩＳＴ）装置と呼ばれている。このＢＩＳＴ装置
により、比較的簡単な検査ボードにメモリ装置を接続す
るだけで、記憶セル・アレイおよびそれに付随する装置
を検査することができる。ＢＩＳＴ装置を用いることに
より、１個の検査ボードを用いるだけで多数個のメモリ
装置の検査手順を制御することができる。典型的な場
合、ＢＩＳＴ装置によるメモリ装置の検査の結果は、メ
モリ装置の１個の端子に送られる。
【０００４】ＢＩＳＴ装置は、付随する検査ボードから
のコマンドに応答して典型的には記憶セルの全体を検査
し、そして検査手順の結果の特性を出力する。多くの場
合、メモリ装置の全体に関する検査手順に限界があるた
めに、検査手順は不十分なものとなる。例えば、試作の
メモリ装置を検査する場合、試作のメモリ装置に機能不
全が発見された時、それはＢＩＳＴ装置が機能不全であ
るためである、またはメモリ装置の一部分に設計の欠陥
があるためである、のいずれかである。いずれの場合に
も、検査手順のわずかな欠陥は問題箇所を特定する十分
な情報を提供することをできなくし、そして十分な精度
でもって問題箇所を消去する方法を得ることをできなく
する。
のコマンドに応答して典型的には記憶セルの全体を検査
し、そして検査手順の結果の特性を出力する。多くの場
合、メモリ装置の全体に関する検査手順に限界があるた
めに、検査手順は不十分なものとなる。例えば、試作の
メモリ装置を検査する場合、試作のメモリ装置に機能不
全が発見された時、それはＢＩＳＴ装置が機能不全であ
るためである、またはメモリ装置の一部分に設計の欠陥
があるためである、のいずれかである。いずれの場合に
も、検査手順のわずかな欠陥は問題箇所を特定する十分
な情報を提供することをできなくし、そして十分な精度
でもって問題箇所を消去する方法を得ることをできなく
する。
【０００５】ＢＩＳＴ装置によりメモリ装置の限定され
た部分を検査するという問題に対する１つの解決方法
は、検査される記憶セル・アレイ・アドレスの上限を制
御することである。この方式では、アドレスの上限を変
えることにより、記憶セル・アレイの全体を含むよう
に、記憶セル・アレイの検査を系統的に拡大することが
できる。けれども、この検査手順は、最初に確認される
欠陥を含むアドレスを越えたすべてのアドレスに対して
は、検査を行うことはできない。そして確認された欠陥
が比較的低位のアドレスで起こる時、この方式による検
査は特に不十分な検査となる。
た部分を検査するという問題に対する１つの解決方法
は、検査される記憶セル・アレイ・アドレスの上限を制
御することである。この方式では、アドレスの上限を変
えることにより、記憶セル・アレイの全体を含むよう
に、記憶セル・アレイの検査を系統的に拡大することが
できる。けれども、この検査手順は、最初に確認される
欠陥を含むアドレスを越えたすべてのアドレスに対して
は、検査を行うことはできない。そして確認された欠陥
が比較的低位のアドレスで起こる時、この方式による検
査は特に不十分な検査となる。
【０００６】したがって、メモリ装置の選定された部分
を検査することができ、そしてこのメモリ装置の部分的
検査の結果を出力することが可能である、組込み自己検
査（ＢＩＳＴ）装置およびそれに付随する手順を得るこ
とが要請されている。さらに、ＢＩＳＴ装置のこの増大
した機能が、メモリ装置に対し付加的な端子を必要とし
ないで達成されることが好ましい。
を検査することができ、そしてこのメモリ装置の部分的
検査の結果を出力することが可能である、組込み自己検
査（ＢＩＳＴ）装置およびそれに付随する手順を得るこ
とが要請されている。さらに、ＢＩＳＴ装置のこの増大
した機能が、メモリ装置に対し付加的な端子を必要とし
ないで達成されることが好ましい。
【０００７】
【課題を解決するための手段】本発明に従い、メモリ装
置のＢＩＳＴ装置の中にアドレス・リミット装置を組込
むことにより、前記特徴およびその他の特徴を達成する
ことができる。アドレス・リミット・レジスタは、上位
行アドレス・レジスタおよび下位行アドレス・レジスタ
と、上位列アドレス・レジスタおよび下位列アドレス・
レジスタとを有する。これらの４個のレジスタはメモリ
装置の現存する端子を通してロードすることができ、そ
してこのメモリ装置に対する上位アドレスおよび下位ア
ドレスを定める。ＢＩＳＴ装置が動作する期間中、これ
らのレジスタは検査手順が開始するアドレスを決定し、
および検査手順が終了するアドレスを決定する。このよ
うにして、メモリ装置の中の任意のサブアレイを検査す
ることができる。
置のＢＩＳＴ装置の中にアドレス・リミット装置を組込
むことにより、前記特徴およびその他の特徴を達成する
ことができる。アドレス・リミット・レジスタは、上位
行アドレス・レジスタおよび下位行アドレス・レジスタ
と、上位列アドレス・レジスタおよび下位列アドレス・
レジスタとを有する。これらの４個のレジスタはメモリ
装置の現存する端子を通してロードすることができ、そ
してこのメモリ装置に対する上位アドレスおよび下位ア
ドレスを定める。ＢＩＳＴ装置が動作する期間中、これ
らのレジスタは検査手順が開始するアドレスを決定し、
および検査手順が終了するアドレスを決定する。このよ
うにして、メモリ装置の中の任意のサブアレイを検査す
ることができる。
【０００８】本発明のこれらの特徴およびその他の特徴
は、図面を参照しての下記説明によりさらによく理解す
ることができるであろう。
は、図面を参照しての下記説明によりさらによく理解す
ることができるであろう。
【０００９】
【発明の実施の形態】図１は、本発明による組込み自己
検査装置を備えたメモリ装置の概要ブロック線図であ
る。メモリ装置１０のメモリ部分は、外部処理装置から
のクロック信号を受け取るクロック・バッファ装置１１
と、外部処理装置からのアドレス信号を受け取るアドレ
ス・バッファ装置１２と、外部処理装置からの（ＲＡＳ
信号、ＣＡＳ信号、ＷＥ信号およびＣＳ信号のような）
制御信号を受け取る制御バッファ装置１３と、外部処理
装置とデータ信号を交換するデータ（ＤＱ）バッファ装
置１８とを有する。制御バッファ装置１３からの制御信
号とクロック・バッファ装置１１からのクロック信号と
が、主制御装置１４に送られる。主制御装置１４は、メ
モリ・アレイ１７に制御信号を送る。メモリ・アレイ１
７は、主制御装置１４により実行される動作を決定す
る。アドレス・バッファ装置１２からのアドレス信号
は、列デコーダ装置１５と行デコーダ装置１６とに送ら
れる。行デコーダ装置１６および列デコーダ装置１５
は、メモリ・アレイ１７の中のいずれの記憶セルが動作
するかを決定する。データ・バッファ装置１８は、メモ
リ・アレイ１７とデータ信号を交換する。これらのデー
タ信号は、メモリ・アレイ１７の中の特定の記憶セルに
記憶される、またはメモリ・アレイ１７の中の特定の記
憶セルから呼び出される。メモリ装置１０のこれらの典
型的なエレメントに対して、組込み自己検査（ＢＩＳ
Ｔ）装置２０が付加されている。ＢＩＳＴ装置２０は、
ＢＩＳＴデコーダ装置２３を有する。ＢＩＳＴデコーダ
装置２３は、予め定められたメモリ装置１０の状態と信
号とに応答してＢＩＳＴ ＥＮ信号を発生することによ
り、メモリ装置を自己検査待機モードにする。このＢＩ
ＳＴ ＥＮ信号は、アドレス・バッファ装置１２と、制
御バッファ装置１３と、クロック・バッファ装置１１
と、発振装置２１とに送られる。発振装置２１は、ＣＳ
信号が低レベルから高レベルに遷移する時、クロック
・バッファ装置１１とプログラム制御／カウンタ装置２
２とにＢ ＣＫＬ信号を送る。アドレス・バッファ装置
１２は、アドレス・リミット装置２４およびアドレス・
カウンタ装置２５と信号を交換する。アドレス・カウン
タ装置２５はアドレス・リミット装置２４と信号を交換
し、そしてアドレス・バッファ装置１２に信号を送る。
プログラム制御／カウンタ装置２２は、ＲＯＭ（読出し
専用メモリ）装置２６に信号を送る。ＲＯＭ装置２６
は、アドレス・カウンタ装置２５と、タイミング発生器
装置２７と、データ発生器装置２８とに信号を送り、そ
してＢ ＥＸＰＥＣＴＥＤ ＤＡＴＡ信号をデータ比較
器装置２９に送る。タイミング発生器装置２７はアドレ
ス・カウンタ装置２５に信号を送り、そして制御信号
（例えば、Ｂ ＣＡＳ、Ｂ ＲＡＳおよびＢ ＷＥ）を
制御バッファ装置１３に送り、そしてデータ発生器装置
２８に信号を送り、そしてデータ比較器装置２９に信号
を送る。データ発生器装置２８はメモリ・アレイ１７に
信号を送り、そしてデータ比較器装置２９に信号を送
る。データ比較器装置２９はメモリ・アレイ１７から信
号を受け取り、そしてＰＡＳＳＦＡＩＬ信号をデータ・
バッファ装置１８に送る。
検査装置を備えたメモリ装置の概要ブロック線図であ
る。メモリ装置１０のメモリ部分は、外部処理装置から
のクロック信号を受け取るクロック・バッファ装置１１
と、外部処理装置からのアドレス信号を受け取るアドレ
ス・バッファ装置１２と、外部処理装置からの（ＲＡＳ
信号、ＣＡＳ信号、ＷＥ信号およびＣＳ信号のような）
制御信号を受け取る制御バッファ装置１３と、外部処理
装置とデータ信号を交換するデータ（ＤＱ）バッファ装
置１８とを有する。制御バッファ装置１３からの制御信
号とクロック・バッファ装置１１からのクロック信号と
が、主制御装置１４に送られる。主制御装置１４は、メ
モリ・アレイ１７に制御信号を送る。メモリ・アレイ１
７は、主制御装置１４により実行される動作を決定す
る。アドレス・バッファ装置１２からのアドレス信号
は、列デコーダ装置１５と行デコーダ装置１６とに送ら
れる。行デコーダ装置１６および列デコーダ装置１５
は、メモリ・アレイ１７の中のいずれの記憶セルが動作
するかを決定する。データ・バッファ装置１８は、メモ
リ・アレイ１７とデータ信号を交換する。これらのデー
タ信号は、メモリ・アレイ１７の中の特定の記憶セルに
記憶される、またはメモリ・アレイ１７の中の特定の記
憶セルから呼び出される。メモリ装置１０のこれらの典
型的なエレメントに対して、組込み自己検査（ＢＩＳ
Ｔ）装置２０が付加されている。ＢＩＳＴ装置２０は、
ＢＩＳＴデコーダ装置２３を有する。ＢＩＳＴデコーダ
装置２３は、予め定められたメモリ装置１０の状態と信
号とに応答してＢＩＳＴ ＥＮ信号を発生することによ
り、メモリ装置を自己検査待機モードにする。このＢＩ
ＳＴ ＥＮ信号は、アドレス・バッファ装置１２と、制
御バッファ装置１３と、クロック・バッファ装置１１
と、発振装置２１とに送られる。発振装置２１は、ＣＳ
信号が低レベルから高レベルに遷移する時、クロック
・バッファ装置１１とプログラム制御／カウンタ装置２
２とにＢ ＣＫＬ信号を送る。アドレス・バッファ装置
１２は、アドレス・リミット装置２４およびアドレス・
カウンタ装置２５と信号を交換する。アドレス・カウン
タ装置２５はアドレス・リミット装置２４と信号を交換
し、そしてアドレス・バッファ装置１２に信号を送る。
プログラム制御／カウンタ装置２２は、ＲＯＭ（読出し
専用メモリ）装置２６に信号を送る。ＲＯＭ装置２６
は、アドレス・カウンタ装置２５と、タイミング発生器
装置２７と、データ発生器装置２８とに信号を送り、そ
してＢ ＥＸＰＥＣＴＥＤ ＤＡＴＡ信号をデータ比較
器装置２９に送る。タイミング発生器装置２７はアドレ
ス・カウンタ装置２５に信号を送り、そして制御信号
（例えば、Ｂ ＣＡＳ、Ｂ ＲＡＳおよびＢ ＷＥ）を
制御バッファ装置１３に送り、そしてデータ発生器装置
２８に信号を送り、そしてデータ比較器装置２９に信号
を送る。データ発生器装置２８はメモリ・アレイ１７に
信号を送り、そしてデータ比較器装置２９に信号を送
る。データ比較器装置２９はメモリ・アレイ１７から信
号を受け取り、そしてＰＡＳＳＦＡＩＬ信号をデータ・
バッファ装置１８に送る。
【００１０】図２は、アドレス・リミット装置２４の部
品を示した図である。カウンタ２４５はクロック・バッ
ファ装置１１からクロック信号を受け取り、そしてマル
チプレクサ２４６に信号を送る。アドレス・バスはマル
チプレクサ２４６に信号を送り、一方マルチプレクサ２
４６からの出力信号は、行アドレス開始レジスタ２４１
と、列アドレス開始レジスタ２４２と、行アドレス停止
レジスタ２４３と、列アドレス停止レジスタ２４４とに
送られる。レジスタ２４１〜２４４からの信号は、アド
レス・カウンタ装置２５に送られる。
品を示した図である。カウンタ２４５はクロック・バッ
ファ装置１１からクロック信号を受け取り、そしてマル
チプレクサ２４６に信号を送る。アドレス・バスはマル
チプレクサ２４６に信号を送り、一方マルチプレクサ２
４６からの出力信号は、行アドレス開始レジスタ２４１
と、列アドレス開始レジスタ２４２と、行アドレス停止
レジスタ２４３と、列アドレス停止レジスタ２４４とに
送られる。レジスタ２４１〜２４４からの信号は、アド
レス・カウンタ装置２５に送られる。
【００１１】図３は、アドレス・リミット装置の中の開
始アドレスおよび停止アドレスをロードすることに対
し、選定された信号の間の関係を示した図である。制御
信号の組み合わせが、検査用設計の機能をイネーブルに
する。この時、ＴＬＡＤＤＲＮＧのコマンドがメモリ装
置に送られる。このＴＬＡＤＤＲＮＧコマンドに応答し
て、アドレス・ライン信号が、装置のクロックと同期し
てレジスタの中に入る。
始アドレスおよび停止アドレスをロードすることに対
し、選定された信号の間の関係を示した図である。制御
信号の組み合わせが、検査用設計の機能をイネーブルに
する。この時、ＴＬＡＤＤＲＮＧのコマンドがメモリ装
置に送られる。このＴＬＡＤＤＲＮＧコマンドに応答し
て、アドレス・ライン信号が、装置のクロックと同期し
てレジスタの中に入る。
【００１２】本発明の動作は次のようにして理解するこ
とができる。メモリ装置がパワー・アップされた後、し
かしＢＩＳＴ装置が作動する前、制御信号をメモリ装置
に適切に加えることにより、検査用設計のコマンドが識
別される。ＴＬＡＤＤＲＮＧコマンドが、アドレス・ラ
インを通して、メモリ装置に送られる。ＴＬＡＤＤＲＮ
Ｇコマンドが活性である間、クロック・バッファ装置１
１からの信号がカウンタ装置２４５に送られる。カウン
タ装置２４５からの信号は、アドレス・バスからマルチ
プレクサ装置２４６に送られたアドレス信号をリミット
・レジスタ２４１〜２４４の中にロードするのを、マル
チプレクサ装置２４６が可能にする。イネーブル制御信
号およびＴＬＡＤＤＲＮＧコマンドが除去された後、Ｂ
ＩＳＴ装置２０が作動され、そして検査手順が開始す
る。開始工程の一部分として、そしてアドレス・カウン
タのレジスタ・リセットの期間中、開始行アドレスおよ
び開始列アドレスがアドレス・カウンタに転送され、そ
してそれと一緒に、メモリ装置の検査のための開始アド
レスが得られる。停止アドレスがアドレス・カウンタ装
置２５に転送される。アドレス・カウンタ装置２５の中
のカウンタが増分する時、現在のアドレスが停止アドレ
スと比較される。停止アドレスと現在のアドレスとが等
しくなった時、ＲＯＭワード命令のための検査手順が終
了し、プログラム・カウンタが増分し、そして次のＲＯ
Ｍ命令の実行が開始される。開始アドレスと停止アドレ
スとを制御することにより、任意のサブセットおよび任
意のサブアレイを選定して検査することができる。
とができる。メモリ装置がパワー・アップされた後、し
かしＢＩＳＴ装置が作動する前、制御信号をメモリ装置
に適切に加えることにより、検査用設計のコマンドが識
別される。ＴＬＡＤＤＲＮＧコマンドが、アドレス・ラ
インを通して、メモリ装置に送られる。ＴＬＡＤＤＲＮ
Ｇコマンドが活性である間、クロック・バッファ装置１
１からの信号がカウンタ装置２４５に送られる。カウン
タ装置２４５からの信号は、アドレス・バスからマルチ
プレクサ装置２４６に送られたアドレス信号をリミット
・レジスタ２４１〜２４４の中にロードするのを、マル
チプレクサ装置２４６が可能にする。イネーブル制御信
号およびＴＬＡＤＤＲＮＧコマンドが除去された後、Ｂ
ＩＳＴ装置２０が作動され、そして検査手順が開始す
る。開始工程の一部分として、そしてアドレス・カウン
タのレジスタ・リセットの期間中、開始行アドレスおよ
び開始列アドレスがアドレス・カウンタに転送され、そ
してそれと一緒に、メモリ装置の検査のための開始アド
レスが得られる。停止アドレスがアドレス・カウンタ装
置２５に転送される。アドレス・カウンタ装置２５の中
のカウンタが増分する時、現在のアドレスが停止アドレ
スと比較される。停止アドレスと現在のアドレスとが等
しくなった時、ＲＯＭワード命令のための検査手順が終
了し、プログラム・カウンタが増分し、そして次のＲＯ
Ｍ命令の実行が開始される。開始アドレスと停止アドレ
スとを制御することにより、任意のサブセットおよび任
意のサブアレイを選定して検査することができる。
【００１３】本発明を特定の好ましい実施例について説
明したが、当業者にはすぐに分かるように、本発明の範
囲内において、この好ましい実施例を種々に変更するこ
とができる、およびこの好ましい実施例のエレメントを
等価な他の種々のエレメントで置き換えることができ
る。さらに、本発明の範囲内において、本発明で開示さ
れた特定の状況および部材を、種々の変更実施例に適合
させることができる。
明したが、当業者にはすぐに分かるように、本発明の範
囲内において、この好ましい実施例を種々に変更するこ
とができる、およびこの好ましい実施例のエレメントを
等価な他の種々のエレメントで置き換えることができ
る。さらに、本発明の範囲内において、本発明で開示さ
れた特定の状況および部材を、種々の変更実施例に適合
させることができる。
【００１４】前記説明からすぐに分かるように、本発明
の種々の特徴は例示された実施例の特定の細部に限定さ
れるわけではない。したがって、当業者にとっては、他
の変更実施例および他の応用実施例を容易に考案するこ
とができるであろう。本発明は、このような変更実施例
および応用実施例をすべて包含するもの理解されなけれ
ばならない。
の種々の特徴は例示された実施例の特定の細部に限定さ
れるわけではない。したがって、当業者にとっては、他
の変更実施例および他の応用実施例を容易に考案するこ
とができるであろう。本発明は、このような変更実施例
および応用実施例をすべて包含するもの理解されなけれ
ばならない。
【００１５】以上の説明に関して更に以下の項を開示す
る。 （１） 半導体メモリ・アレイおよびそれに関連する部
品と、前記メモリ・アレイおよび前記関連する部品を検
査し、かつ前記半導体メモリ・アレイの選定されたサブ
アレイを検査するための装置を備えた、組込み自己検査
装置と、を有するメモリ装置。 （２） 第１項記載のメモリ装置において、検査のため
の前記装置がアドレス・リミット装置を有し、かつ前記
アドレス・リミット装置が開始アドレス信号と停止アド
レス信号とを記憶するためのレジスタを有し、かつ前記
開始アドレス信号および前記停止アドレス信号が前記選
定されたサブアレイを定める、前記メモリ装置。 （３） 第２項記載のメモリ装置において、前記レジス
タが外部で発生した信号を記憶する、前記メモリ装置。 （４） 第３項記載のメモリ装置において、前記レジス
タが外部で発生した信号が検査用設計手順の結果として
前記レジスタの中に記憶される、前記メモリ装置。 （５） 第３項記載のメモリ装置において、前記ＢＩＳ
Ｔ装置がアドレス・カウンタ装置を有し、かつ前記アド
レス・カウンタ装置が検査されるべき半導体アレイ位置
のアドレス信号を発生する、前記メモリ装置。 （６） 第５項記載のメモリ装置において、前記開始ア
ドレス信号および前記停止アドレス信号が前記アドレス
・カウンタ装置に転送され、そして半導体メモリの中の
検査されるべき位置の範囲を定める、前記メモリ装置。
る。 （１） 半導体メモリ・アレイおよびそれに関連する部
品と、前記メモリ・アレイおよび前記関連する部品を検
査し、かつ前記半導体メモリ・アレイの選定されたサブ
アレイを検査するための装置を備えた、組込み自己検査
装置と、を有するメモリ装置。 （２） 第１項記載のメモリ装置において、検査のため
の前記装置がアドレス・リミット装置を有し、かつ前記
アドレス・リミット装置が開始アドレス信号と停止アド
レス信号とを記憶するためのレジスタを有し、かつ前記
開始アドレス信号および前記停止アドレス信号が前記選
定されたサブアレイを定める、前記メモリ装置。 （３） 第２項記載のメモリ装置において、前記レジス
タが外部で発生した信号を記憶する、前記メモリ装置。 （４） 第３項記載のメモリ装置において、前記レジス
タが外部で発生した信号が検査用設計手順の結果として
前記レジスタの中に記憶される、前記メモリ装置。 （５） 第３項記載のメモリ装置において、前記ＢＩＳ
Ｔ装置がアドレス・カウンタ装置を有し、かつ前記アド
レス・カウンタ装置が検査されるべき半導体アレイ位置
のアドレス信号を発生する、前記メモリ装置。 （６） 第５項記載のメモリ装置において、前記開始ア
ドレス信号および前記停止アドレス信号が前記アドレス
・カウンタ装置に転送され、そして半導体メモリの中の
検査されるべき位置の範囲を定める、前記メモリ装置。
【００１６】（７） 組込み自己検査（ＢＩＳＴ）装置
を備えたメモリ装置の中の半導体メモリ・アレイの選定
されたサブアレイを検査する方法であって、前記ＢＩＳ
Ｔ装置が非検査モードにある時、外部で発生しかつ前記
選定されたサブアレイを定める開始アドレス信号と停止
アドレス信号とを記憶装置の中に記憶する段階と、前記
選定されたサブアレイの検査の結果生ずる前記開始アド
レス信号および前記停止アドレス信号を前記ＢＩＳＴ装
置のアドレス発生装置に転送する段階と、を有する前記
方法。 （８） 第７項記載の方法において、前記記憶段階が前
記メモリ装置の中の検査用設計手順の結果として外部で
発生された前記開始アドレス信号および前記停止アドレ
ス信号を記憶する段階を有する、前記方法。 （９） 第８項記載の方法において、前記記憶段階が外
部で発生された前記開始アドレス信号および前記停止ア
ドレス信号を前記ＢＩＳＴ装置の中のレジスタの中に記
憶する段階を有する、前記方法。
を備えたメモリ装置の中の半導体メモリ・アレイの選定
されたサブアレイを検査する方法であって、前記ＢＩＳ
Ｔ装置が非検査モードにある時、外部で発生しかつ前記
選定されたサブアレイを定める開始アドレス信号と停止
アドレス信号とを記憶装置の中に記憶する段階と、前記
選定されたサブアレイの検査の結果生ずる前記開始アド
レス信号および前記停止アドレス信号を前記ＢＩＳＴ装
置のアドレス発生装置に転送する段階と、を有する前記
方法。 （８） 第７項記載の方法において、前記記憶段階が前
記メモリ装置の中の検査用設計手順の結果として外部で
発生された前記開始アドレス信号および前記停止アドレ
ス信号を記憶する段階を有する、前記方法。 （９） 第８項記載の方法において、前記記憶段階が外
部で発生された前記開始アドレス信号および前記停止ア
ドレス信号を前記ＢＩＳＴ装置の中のレジスタの中に記
憶する段階を有する、前記方法。
【００１７】（１０） メモリ・アレイを有しかつ付随
するアドレス指定および制御装置を有する半導体メモリ
装置において、前記メモリ・アレイおよび前記付随する
アドレス指定および制御装置を検査するための組込み自
己検査（ＢＩＳＴ）装置であって、タイミング信号を発
生しかつ制御信号の予め選定されたシーケンスを発生す
るためのタイミング信号装置と、データ信号の予め選定
されたシーケンスを発生するためにタイミング信号に応
答するデータ信号発生装置と、アドレス信号の予め選定
されたシーケンスを発生するためにタイミング信号に応
答するアドレス信号発生装置と、前記アドレス信号発生
装置のための開始アドレスおよび停止アドレスを決定す
るために前記アドレス信号装置に接続され、かつ外部で
発生した開始アドレス信号および停止アドレス信号を記
憶する、アドレス・リミット装置と、を有する、前記Ｂ
ＩＳＴ装置。 （１１） 第１０項記載のＢＩＳＴ装置において、前記
外部で発生した開始アドレス信号および停止アドレス信
号が前記メモリ・アレイおよび前記付随するアドレス指
定および制御装置を通して前記アドレス・リミット装置
に転送される、前記ＢＩＳＴ装置。 （１２） 第１０項記載のＢＩＳＴ装置において、前記
開始アドレス信号および前記停止アドレス信号が前記Ｂ
ＩＳＴ装置による検査を前記サブアレイおよび前記付随
するアドレス指定および制御装置に限定する、前記ＢＩ
ＳＴ装置。 （１３） 第１０項記載のＢＩＳＴ装置において、前記
メモリ・アレイをその期間中呼び出すことができる待機
モードを前記ＢＩＳＴ装置が有する、前記ＢＩＳＴ装
置。 （１４） 第１３項記載のＢＩＳＴ装置において、前記
待機モードの期間中前記開始アドレス信号および前記停
止アドレス信号が前記ＢＩＳＴ装置の中に記憶される、
前記ＢＩＳＴ装置。
するアドレス指定および制御装置を有する半導体メモリ
装置において、前記メモリ・アレイおよび前記付随する
アドレス指定および制御装置を検査するための組込み自
己検査（ＢＩＳＴ）装置であって、タイミング信号を発
生しかつ制御信号の予め選定されたシーケンスを発生す
るためのタイミング信号装置と、データ信号の予め選定
されたシーケンスを発生するためにタイミング信号に応
答するデータ信号発生装置と、アドレス信号の予め選定
されたシーケンスを発生するためにタイミング信号に応
答するアドレス信号発生装置と、前記アドレス信号発生
装置のための開始アドレスおよび停止アドレスを決定す
るために前記アドレス信号装置に接続され、かつ外部で
発生した開始アドレス信号および停止アドレス信号を記
憶する、アドレス・リミット装置と、を有する、前記Ｂ
ＩＳＴ装置。 （１１） 第１０項記載のＢＩＳＴ装置において、前記
外部で発生した開始アドレス信号および停止アドレス信
号が前記メモリ・アレイおよび前記付随するアドレス指
定および制御装置を通して前記アドレス・リミット装置
に転送される、前記ＢＩＳＴ装置。 （１２） 第１０項記載のＢＩＳＴ装置において、前記
開始アドレス信号および前記停止アドレス信号が前記Ｂ
ＩＳＴ装置による検査を前記サブアレイおよび前記付随
するアドレス指定および制御装置に限定する、前記ＢＩ
ＳＴ装置。 （１３） 第１０項記載のＢＩＳＴ装置において、前記
メモリ・アレイをその期間中呼び出すことができる待機
モードを前記ＢＩＳＴ装置が有する、前記ＢＩＳＴ装
置。 （１４） 第１３項記載のＢＩＳＴ装置において、前記
待機モードの期間中前記開始アドレス信号および前記停
止アドレス信号が前記ＢＩＳＴ装置の中に記憶される、
前記ＢＩＳＴ装置。
【００１８】（１５） メモリ装置１０の組込み自己検
査（ＢＩＳＴ）装置２０には、アドレス・リミット装置
２４が備えられる。アドレス・リミット装置２４は、検
査手続きの開始の前に、その中に記憶された開始アドレ
スおよび停止アドレスを有する。ＢＩＳＴ装置２０によ
る検査手続きが開始すると、前記アドレス・リミット装
置の開始アドレスがアドレス・カウンタ装置２５に転送
される。この時、前記開始アドレスは最初の検査アドレ
スとしての役割を果たす。前記停止アドレスは前記アド
レス・カウンタ装置２５に転送される。この時、前記停
止アドレスは現在のアドレスと比較されるであろう。前
記停止アドレスと前記現在のアドレスとが一致する時、
前記ＢＩＳＴ装置により実行される検査手続きが終了す
るであろう。この方式により、前記メモリ装置の中の選
定された任意のサブアレイを検査することができる。
査（ＢＩＳＴ）装置２０には、アドレス・リミット装置
２４が備えられる。アドレス・リミット装置２４は、検
査手続きの開始の前に、その中に記憶された開始アドレ
スおよび停止アドレスを有する。ＢＩＳＴ装置２０によ
る検査手続きが開始すると、前記アドレス・リミット装
置の開始アドレスがアドレス・カウンタ装置２５に転送
される。この時、前記開始アドレスは最初の検査アドレ
スとしての役割を果たす。前記停止アドレスは前記アド
レス・カウンタ装置２５に転送される。この時、前記停
止アドレスは現在のアドレスと比較されるであろう。前
記停止アドレスと前記現在のアドレスとが一致する時、
前記ＢＩＳＴ装置により実行される検査手続きが終了す
るであろう。この方式により、前記メモリ装置の中の選
定された任意のサブアレイを検査することができる。
【図１】本発明による組込み自己検査（ＢＩＳＴ）装置
を備えたメモリ装置の概要ブロック線図。
を備えたメモリ装置の概要ブロック線図。
【図２】本発明によるメモリ装置のＢＩＳＴ装置の中の
アドレス・リミット・レジスタのブロック線図。
アドレス・リミット・レジスタのブロック線図。
【図３】アドレス・リミット装置のロードの期間中の選
定された信号の関係を示すタイミング図。
定された信号の関係を示すタイミング図。
１０ メモリ装置 ２０ 組込み自己検査（ＢＩＳＴ）装置 ２４ アドレス・リミット装置 ２５ アドレス・カウンタ装置 ２７ タイミング信号装置 ２８ データ信号発生装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニー アール．クライン アメリカ合衆国テキサス州プラノ，サンセ ット ドライブ 174 (72)発明者 ワー キット ロー アメリカ合衆国テキサス州リチャードソ ン，プレイリー クリーク ウエスト 2113
Claims (2)
- 【請求項１】 半導体メモリ・アレイおよびそれに関連
する部品と、 前記メモリ・アレイおよび前記関連する部品を検査し、
かつ前記半導体メモリ・アレイの選定されたサブアレイ
を検査するための装置を備えた、組込み自己検査装置
と、を有するメモリ装置。 - 【請求項２】 組込み自己検査（ＢＩＳＴ）装置を備え
たメモリ装置の中の半導体メモリ・アレイの選定された
サブアレイを検査する方法であって、 前記ＢＩＳＴ装置が非検査モードにある時、外部で発生
しかつ前記選定されたサブアレイを定める開始アドレス
信号と停止アドレス信号とを記憶装置の中に記憶する段
階と、 前記選定されたサブアレイの検査の結果生ずる前記開始
アドレス信号および前記停止アドレス信号を前記ＢＩＳ
Ｔ装置のアドレス発生装置に転送する段階と、を有する
前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1687596P | 1996-04-29 | 1996-04-29 | |
| US016875 | 1996-04-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083699A true JPH1083699A (ja) | 1998-03-31 |
Family
ID=21779474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111125A Pending JPH1083699A (ja) | 1996-04-29 | 1997-04-28 | メモリ装置の任意のサブアレイを組込み自己検査装置で検査する検査装置とその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5923599A (ja) |
| JP (1) | JPH1083699A (ja) |
| KR (1) | KR100480852B1 (ja) |
| TW (1) | TW338159B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332492A (ja) * | 2004-05-20 | 2005-12-02 | Nec Electronics Corp | 故障診断回路及び故障診断方法 |
| JP2009093709A (ja) * | 2007-10-04 | 2009-04-30 | Nec Electronics Corp | 半導体集積回路及びテスト方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353563B1 (en) | 1996-04-30 | 2002-03-05 | Texas Instruments Incorporated | Built-in self-test arrangement for integrated circuit memory devices |
| US20020071325A1 (en) * | 1996-04-30 | 2002-06-13 | Hii Kuong Hua | Built-in self-test arrangement for integrated circuit memory devices |
| KR100304700B1 (ko) * | 1999-01-13 | 2001-09-26 | 윤종용 | 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로 |
| US6078548A (en) * | 1999-03-08 | 2000-06-20 | Winbond Electronics Corporation | CPU capable of modifying built-in program codes thereof and method for the same |
| EP1089292A1 (en) * | 1999-09-30 | 2001-04-04 | STMicroelectronics S.r.l. | Nonvolatile memory and high speed memory test method |
| US6421794B1 (en) * | 2000-03-09 | 2002-07-16 | John T. Chen | Method and apparatus for diagnosing memory using self-testing circuits |
| US6982184B2 (en) * | 2001-05-02 | 2006-01-03 | Silverbrook Research Pty Ltd | Method of fabricating MEMS devices on a silicon wafer |
| US6388930B1 (en) | 2001-09-05 | 2002-05-14 | International Business Machines Corporation | Method and apparatus for ram built-in self test (BIST) address generation using bit-wise masking of counters |
| US6452848B1 (en) | 2001-09-12 | 2002-09-17 | International Business Machines Corporation | Programmable built-in self test (BIST) data generator for semiconductor memory devices |
| US7467290B2 (en) * | 2001-10-19 | 2008-12-16 | Kingston Technology Corporation | Method and system for providing a modular server on USB flash storage |
| US20030154426A1 (en) * | 2002-02-11 | 2003-08-14 | David Chow | Method and apparatus for programmable BIST and an optional error counter |
| US7529890B1 (en) * | 2004-08-25 | 2009-05-05 | Unisys Corporation | System, apparatus and method for facilitating on-chip testing |
| JP4939870B2 (ja) * | 2006-08-16 | 2012-05-30 | 株式会社東芝 | 半導体記憶装置およびそのテスト方法 |
| US7679391B2 (en) | 2008-07-11 | 2010-03-16 | Advantest Corporation | Test equipment and semiconductor device |
| JP2010282689A (ja) * | 2009-06-04 | 2010-12-16 | Renesas Electronics Corp | 半導体メモリ装置およびメモリテスト方法 |
| CN102231286B (zh) * | 2009-10-08 | 2014-03-26 | 鸿富锦精密工业（深圳）有限公司 | 动态随机存取存储器的测试方法 |
| KR20160093147A (ko) * | 2015-01-28 | 2016-08-08 | 에스케이하이닉스 주식회사 | 재구성 가능한 반도체 메모리 장치 및 그 동작 방법 |
| US10600495B2 (en) | 2017-06-23 | 2020-03-24 | Texas Instruments Incorporated | Parallel memory self-testing |
| US10950325B2 (en) | 2019-04-04 | 2021-03-16 | Marvell Asia Pte., Ltd. | Memory built-in self test error correcting code (MBIST ECC) for low voltage memories |
| US12147697B2 (en) | 2022-01-18 | 2024-11-19 | Texas Instruments Incorporated | Methods and apparatus to characterize memory |
| US20230230649A1 (en) * | 2022-01-19 | 2023-07-20 | Changxin Memory Technologies, Inc. | Method and device for testing memory chip |
| US12411611B2 (en) * | 2022-05-12 | 2025-09-09 | Changxin Memory Technologies, Inc. | Method and device for testing memory with instruction signal |
| US12283332B2 (en) | 2022-11-22 | 2025-04-22 | Texas Instruments Incorporated | Memory BIST circuit and method |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757503A (en) * | 1985-01-18 | 1988-07-12 | The University Of Michigan | Self-testing dynamic ram |
| US5222066A (en) * | 1990-12-26 | 1993-06-22 | Motorola, Inc. | Modular self-test for embedded SRAMS |
| JP3072531B2 (ja) * | 1991-03-25 | 2000-07-31 | 安藤電気株式会社 | 集積回路試験装置のパターンメモリ回路 |
| JPH0683726A (ja) * | 1992-09-04 | 1994-03-25 | Nec Eng Ltd | データ転送装置 |
| JP3474214B2 (ja) * | 1992-10-22 | 2003-12-08 | 株式会社東芝 | 論理回路及びこの論理回路を備えたテスト容易化回路 |
| US5617531A (en) * | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
| US5548553A (en) * | 1994-12-12 | 1996-08-20 | Digital Equipment Corporation | Method and apparatus for providing high-speed column redundancy |
| US5689466A (en) * | 1995-04-07 | 1997-11-18 | National Semiconductor Corporation | Built in self test (BIST) for multiple RAMs |
| KR0152914B1 (ko) * | 1995-04-21 | 1998-12-01 | 문정환 | 반도체 메모리장치 |
| US5661729A (en) * | 1995-04-28 | 1997-08-26 | Song Corporation | Semiconductor memory having built-in self-test circuit |
| US5661732A (en) * | 1995-05-31 | 1997-08-26 | International Business Machines Corporation | Programmable ABIST microprocessor for testing arrays with two logical views |
| US5568437A (en) * | 1995-06-20 | 1996-10-22 | Vlsi Technology, Inc. | Built-in self test for integrated circuits having read/write memory |
| US5640509A (en) * | 1995-10-03 | 1997-06-17 | Intel Corporation | Programmable built-in self-test function for an integrated circuit |
| US5640404A (en) * | 1996-08-05 | 1997-06-17 | Vlsi Technology, Inc. | Limited probes device testing for high pin count digital devices |
-
1997
- 1997-04-15 TW TW086104803A patent/TW338159B/zh not_active IP Right Cessation
- 1997-04-28 JP JP9111125A patent/JPH1083699A/ja active Pending
- 1997-04-28 KR KR1019970015964A patent/KR100480852B1/ko not_active Expired - Lifetime
- 1997-04-29 US US08/840,362 patent/US5923599A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332492A (ja) * | 2004-05-20 | 2005-12-02 | Nec Electronics Corp | 故障診断回路及び故障診断方法 |
| JP2009093709A (ja) * | 2007-10-04 | 2009-04-30 | Nec Electronics Corp | 半導体集積回路及びテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5923599A (en) | 1999-07-13 |
| TW338159B (en) | 1998-08-11 |
| KR970072256A (ko) | 1997-11-07 |
| KR100480852B1 (ko) | 2005-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1083699A (ja) | メモリ装置の任意のサブアレイを組込み自己検査装置で検査する検査装置とその方法 | |
| KR100492205B1 (ko) | 집적회로메모리디바이스의내장자가테스트구성 | |
| US7171596B2 (en) | Circuit and method for testing embedded DRAM circuits through direct access mode | |
| KR100609671B1 (ko) | 자기 시험 회로 및 이 자기 시험 회로를 내장한 메모리디바이스 | |
| US6014336A (en) | Test enable control for built-in self-test | |
| US20050022084A1 (en) | Built-in self-test arrangement for integrated circuit memory devices | |
| JPH035999A (ja) | 半導体記憶装置 | |
| JPH10199294A (ja) | モニタ・モードおよびテスタ・モードを備えた内蔵自己検査回路を有する集積回路メモリ素子およびその動作方法 | |
| JPH0682147B2 (ja) | 階層テスト・シ−ケンサ | |
| US5109382A (en) | Method and apparatus for testing a memory | |
| US6646935B2 (en) | Semiconductor memory device for reducing number of input cycles for inputting test pattern | |
| JPH09128998A (ja) | テスト回路 | |
| JPH10170607A (ja) | 半導体デバイスのテスト装置 | |
| JP2002203398A (ja) | 不良な列にあるアドレスでプログラミングするのに時間を消費することを回避する方法 | |
| US6003149A (en) | Test method and apparatus for writing a memory array with a reduced number of cycles | |
| KR20020070292A (ko) | 여분의 기억 소자를 구비한 메모리를 검사하는 장치 | |
| KR940005783B1 (ko) | 자기 검사 기능을 구비한 메모리 시스템 | |
| US5949724A (en) | Burn-in stress circuit for semiconductor memory device | |
| JP3406652B2 (ja) | フラッシュメモリ試験装置 | |
| JPH11144498A (ja) | 半導体装置の試験回路 | |
| JPH09245498A (ja) | 半導体記憶装置とそのテスト方法 | |
| US7216262B2 (en) | RAM diagnostic read circuit providing external integrated circuit RAM failure diagnosis and method | |
| JP5031393B2 (ja) | 半導体記憶装置 | |
| KR100247173B1 (ko) | 검사기판에 장착된 소자의 임의 선택이 가능한 검사 시스템 | |
| JPS6366799A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060303 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060605 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060608 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |