JPS6366799A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は太古；の半導体記憶装置に係り、特にメモリ
セルアレイ内に不良セルが存在しているか否かをそれ自
体で自動的に判定する自己診断機能ををする半導体記憶
装置に関する。

（従来の技術） 従来、半導体記憶装置（以下、半導体メモリと称する）
を用いてシステムを構成する場合に、これらの半導体メ
モリに不良セルがないかどうかのチェックは各メモリチ
ップを動作させてチップ外部からメモリセルを一つずつ
選択し、選択したセルに対しであるデータを書込み、こ
れが正しく読み出せるかどうかにより行なっている。

しかしながら、半導体メモリの大容量化と低価格化の進
行により、半導体メモリを使用するシステムの数は飛躍
的に増加し、同時に１システム当たりの半導体メモリの
容量も莫大なものになってきている。このため、例えば
、システムの動作開始時に各半導体メモリに不良がない
かどうかをチェックするために必要な時間も莫大なもの
となっている。この結果、システムのスタートアップが
遅くなり、使い勝手が悪くなる恐れがある。しかも、シ
ステムのスタートアップ時に無駄な時間が費やされるこ
とは、単にシステムの稼働率が低下するだけではなく、
そのシステムを動作させようとする時には必ず一定時間
待たされることになる。

また、保守点検の頻度を高めれば高める程、このような
弊害が顕著となる。

（発明が解決しようとする問題点） このように従来の半導体記憶装置では、その記憶装置を
用いたシステムの動作開始時のチェック時間が莫大なも
のとなり、システムのスタートアップが遅くなるという
欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、個々で内部セルに不良が発生してい
ないか否かを自動的に判定することができ、もってこの
記憶装置を用いたシステムの動作開始時のチェック時間
の大幅な短縮が図れ、システムのスタートアップを早く
することができる半導体記憶装置を提供することにある
。

［発明の構成］ （゛問題点を解決するための手段） この発明の半導体記憶装置は、複数個のメモリでルをを
するメモリセルアレイと、−り記メモリセルアレイ内の
１個以上のメモリセルを選択するメモリセル選択手段と
、上記メモリセル選択手段で選択されたメモリセルに対
するデータの書込み制御もしくは選択されたメモリセル
からのデータ読み出し制御を行なうデータ読出し書込み
制御手段と、外部制御信号に基づいて起動され、起動後
は上記データ読出し書込み制御手段により上記メモリセ
ルアレイ内の各メモリセルに対して所定デヘタを順次、
書込ませ、かつ書込み後にそれを読み出させ、読出しデ
ータに誤りが発生しているが否かを検出することにより
自己診断を行う自己診ｉ１ｉ制御手段とから構成される
装置 （作用） この発明の半導体記憶装置では、外部制御信号により、
まず、自己診断制御手段が起動される。

この自己診断制御手段の起動後はデータ読出し書込み制
御手段によりメモリセルアレイ内の各メモリセルに対し
て所定データが順次、書込まれ、かつ書込み後にそれが
読み出される。そして、読出しデータに誤りが発生して
いるか否かが検出され、誤りが発生していれば外部に対
してその旨が出力される。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の半導体記憶装置を１ワードが１ビツ
ト構成のダイナミック型ランダム・アクセス嗜メモリ（
Ｄ−ＲＡＭ）に実施した場合の、全体の構成を示すブロ
ック図である。

図において、１０は図示しない複数個のダイナミック型
メモリセルが行列状に配置されたメモリセルアレイであ
る。このメモリセルアレイｌＯではロウデコーダ１１の
デコード出力に応じて１列分のｎ個のメモリセルが同時
に選択され、これらｎ個のメモリセルの記憶データがセ
ンスアンプ１２に供給される。このセンスアンプ１２に
は上記メモリセルアレイ１０の１列分のメモリセルに対
応したｎ個の図示しないセンス増幅器が設けられており
、これらｎ個のセンス増幅器でセンスされた中の一つの
セルデータがカラムデコーダ１３のデコード出力に応じ
て選択される。また、１４はデータ人出力バッファであ
る。このデータ人出力バッファ１４は、データの読み出
し動作の際には、上記選択された一つのセルデータをＤ
　ｏｕｔとして外部に出力し、データの書き込み動作の
際には、後述するデータマルチプレクサ１５からのデー
タをセンスアンプ１２の対応するセンス増幅器に供給す
る。データの書き込み動作の際は、この後、メモリセル
アレイ内Ｏ内の対応するセルにデータの書き込みが行わ
れる。

すなわち、上記メモリセルアレイｌＯの中のいずれか一
つのメモリセルが上記ロウデコーダ１１及びカラムデコ
ーダ１３の各デコード出力に基づいて選択され、データ
人出力バッファ１４を介して１ビット分のデータの読み
出し、もしくは書き込みが行われる。

上記ロウデコーダ１１及びカラムデコーダ１３にはアド
レスバッファ／マルチプレクサ１Ｂから出力されるアド
レスが供給される。このアドレスバッファ／マルチプレ
クサ１Ｂには、図示しない複数本の外部端子を介して時
分割的に入力される複数ビットのロウアドレス及びカラ
ムアドレスからなる外部アドレスＡｄｄと、アドレスカ
ウンタ１７で発生される内部アドレスとが並列に供給さ
れる。そして、このアドレスバッファ／マルチプレクサ
１６は、後述する自己診断制御回路１８からの制御信号
に基づき上記外部アドレスＡｄｄと内部アドレスの一方
を選択し、選択したアドレスから相補なしノベルのアド
レスを発生して上記ロウデコーダ１１及びカラムデコー
ダ１３に供給する。

上記データマルチプレクサ１５には、図示しない外部端
子を介して外部データＤｉｎ及び後述する書込みデータ
発生回路１９て発生される自己診断用の内部データとが
並列に供給される。そして、このデータマルチプレクサ
１５は、後述する自己診断制御回路１８からの制御信号
に基づき上記外部データＤｉｎと内部データのいずれか
一方を選択し、選択したデータを上記データ人出力バッ
ファ１４に供給する。

上記アドレスカウンタ１７は、自己診断動作時に、後述
する自己診断制御回路１８からの制御信号に基づき７Ｍ
　ｆｉビットのカラムアドレス及びロウアドレスからな
る上記内部アドレスを順次発生する。また、上記書込み
データ発生回路１９は、自己診断動作時に、後述する自
己診断制御回路１８からの制御（、＜号に基づき、上記
メモリセルアレイ１０に書込むべき−り記内部データを
順次発生する。

２０は故障診断／故障信号発生回路である。この回路２
０には、自己診断動作時に、上記データ人出カバッファ
１４を介して上記メモリセルアレイ１０から読み出され
る読み出しデータ及びデータマルチプレクサ１５から選
択出力される上記書込みデータ発生回路１９からの内部
データが供給される。そして、この故障診断／故障信号
発生回路２０は、両デ−タの比較を行ない、両データが
不一致のときには上記メモリセルアレイ１０内に不良セ
ルか存在しているとして、この旨を外部に知らせるため
の故障信号Ｆ　ａｉｌを発生し、外部に出力する。

自己診断制御回路１８は、図示しない専用の外部端子に
自己診断開始信号Ｓ　ｅｌｆ’が供給されると自己診断
動作を開始し、」二足アドレスカウンタ１７、書込みデ
ータ発生回路１９、アドレスバッファ／マルチプレクサ
１６、データマルチプレクサ１５及び故障診断／故障信
号発生回路２０に対して制御信号を供給し、それぞれの
回路の動作を制御する。

次に上記のような構成の記憶装置の動作を説明する。

まず、自己診断開始信号Ｓ　ｅｌｆ’が供給されると、
自己診断制御回路１８は自己診断動作を開始し、アドレ
スカウンタ１７、書込みデータ発生回路１９、アドレス
バッファ／マルチプレクサ１６、データマルチプレクサ
１５及び故障診断／故障信号発生回路２０に対して制御
信号を供給する。この制御信号が供給されることにより
、アドレスカウンタ１７は上記メモリセルアレイ１０内
の全てのメモリセルを選択するためのロウアドレス及び
カラムアドレスからなる内部アドレスを順次発生すると
共に、書込みデータ発生回路１９は例えば始めに“Ｏ”
レベルデータを連続して発生する。

他方、自己診断制御回路１８からの制御信号が供給され
ることにより、アドレスバッファ／マルチプレクサ１Ｂ
は１−記アドレスカウンタ１７で発生される内部アドレ
スを選択し、ロウデコーダ１１及びカラムデコーダ１３
に供給する。また、データマルチプレクサ１５は上記書
込みデータ発生回路１９て発生される内部データを選択
し、データ人出力バッファ１４に供給する。ここで、始
めのサイクルではデータ人出力バッファ１４はデータ書
込みモードに設定される。このため、ロウデコーダ１１
及びカラムデコーダ１３により選択される各メモリセル
に対して“０”レベルデータの書き込ろが順次行われる
。

そして、メモリセルアレイ１０内の全てのメモリセルに
対して“０“レベルデータの書込みが完了した後の次の
サイクルでは、データ人出カバッファ１４がデータ読出
しモードに設定され、また、アドレスカウンタ１７はメ
モリセルアレイ１ｏ内の全てのメモリセルを選択するた
めのロウアドレス及びカラムアドレスからなる内部アド
レスを再び始めから順次発生する。そして、このサイク
ルでは、データ人出力バッファ１４を介して各メモリセ
ルから順次読み出されるセルデータと、データマルチプ
レクサ１５で選択されている書込みデータ発生回路１９
からの“０”レベルデータとの一致、不一致が故障診断
／故障信号発生回路２ｏで順次検出される。ここで、故
障診断／故障信号発生回路２０は、メモリセルからの読
み出しデータと、書込みデータ発生回路１９からのデー
タとが一致しているときには故障信号Ｆ　ａｌｌは出力
しない。他方、メモリセルからの読み出しデータと、書
込みデータ発生回路１９からのデータとが不一致の場合
には所定のタイミングで故障信号Ｆ　ａｌｌを出力する
。

次のサイクルでは書込みデータ発生回路１９は“１“レ
ベルデータを連続的に発生し、この“１゛レベルデータ
について上記と同様に全てのメモリセルに対して書き込
み、読み出し動作が行われ、データの検出結果に応じ、
所定のタイミングで故障信号Ｆ　ａｉｌが出力される。

ここで、ＭＯＳダイナミックＲＡ　ＭやスタティックＲ
ＡＭなどの半導体メモリが複数個、システムにｉｌ込ま
れた実使用状態で、各メモリが不良となる場合は、これ
までほとんどがメモリセルアレイ１０の単一ビット不良
、単一行不良、単一列不良など、セルの酸化膜の劣化や
断線などによる故障であることが知られている。すなわ
ち、トランジスタの特性が時間の経過と共に劣化してい
き、ＲＡＭとしては一応力作するものの、やがて仕様を
満たさなくなるというような不良はほとんど発生しない
。従って、実使用状態での故障チェックは、チップ選別
時のような複雑な試験はもはや不要である。従って、上
記実施例のように標章的な条件で単に全てのメモリセル
に正しく　“１″レベルデータもしくは“０”レベルデ
ータを書き込むことができ、これを正しく読み出すこと
ができるか否かを確認するという簡ノｌｉなものでも必
要かっ十分である。

従って、上記実施例の記憶装置を痕数個を用いてシステ
ムを構成する際には、全ての半導体メモリに対して自己
診断開始信号Ｓ　ｅｌｌ’を並列に供給することにより
、全てのメモリで同時に自己診断動作を行なわせること
ができる。このため、従来装置のように、各メモリにつ
いて１個ずつ直列に試験を行なう場合に比べ、システム
内のメモリの故障診断に必要な時間は、システムで使用
しているメモリの個数をＮとすれば、従来の１／Ｈに短
縮することができる。このことは、単にシステムテスト
に要する時間の短縮化が図れるのみではなく、このメモ
リを使用したシステムの動作開始時の始業点検などに特
に効果かあり、極端に長い時間待たなくても始業点検が
行なえるので、使用者の作業効率が大幅に上昇すると共
に、頻繁に点検することか可ｉ；Ｌになるため、常にシ
ステムの高信頼性を保つことができる。

第２図ないし第４図はそれぞれ上記実施例装置の各部分
の具体的な構成を示す回路図である。

第２図は上記アドレスカウンタ１７及び書込みデータ発
生回路１９の具体的な構成を示すものである。

ここで、上記両回路は前段のＱ及びζ出力信号が後段の
人力として供給される如く直列接続された２０個のセッ
ト、リセット型フリップフロップまたは分周回路などか
らなるカウンタ３０．ないし３０２ｏで構成されており
、１段目のカウンタ３０！には人力信号として前記自己
診断制御回路ＩＢで自己診断動作中に発生されるクロッ
ク信号ＣＫ。

ＣＫが供給される。これら各段のカウンタ３０はこのク
ロック信号ＣＫ、ＣＫを順次１／２分周する。

そ゛して、１段口から９段口のカウンタ３０．ないし３
０９の９ビツトの出力信号は前記内部アドレスのうちの
ロウアドレスａＯＲ，ａＯＲないしａ８Ｒａ８Ｒとして
前記アドレスバッファ／マルチプレクサ１Ｂに供給され
、１０段目から１８段口のカウンタ３０１ｏないし３０
．εの９ビットの出力信号は前記内部アドレスのうちの
カラムアドレスａｒｃ。

ａＯＣないしａ８Ｃ，ａ８Ｃとして前記アドレスバッフ
ァ／マルチプレクサ１６に供給される。また、１９段口
のカウンタ３０．９の出力信号は前記データ人出力バッ
ファ１４でデータ書込みモード、読出しモードを設定す
るための書き込み／読み出し信号Ｗ／Ｒとして使用され
る。さらに、２０段目のカウンタ３０２　ｏは前記書込
みデータ発生回路１９に１目当するものであり、この出
力信号は前記内部データＤとして前記データマルチプレ
クサ１５に供給される。

このような構成の回路では、自己診断制御回路１８が自
己診断動作を開始する前では全てのフリップフロップ３
０のζ出力信号が“Ｏ゛レベルζ出力信号が“１”レベ
ルになっている。従って、それぞれ９ビツトの内部ロウ
アドレス及び内部カラムアドレスは共にすべてのビット
が“０”レベルであり、書き込み／読み出し信号Ｗ／Ｒ
も“０”レベルであり、前記データ人出力バツファ１４
はデータ書込みモードにされており、さらに書込みデー
タ発生回路１９で発生される内部データは“０″レベル
になっている。

この状悪で自己診断制御回路１８が自己診断動作を開始
しクロック信＋；ＧＫ、ＣＫを発生すると、まず、内部
ロウアドレスが順次変化していく。この内部アドレスが
アドレスバッファ／マルチプレクサ１６を経由してロウ
デコーダｌｌ及びカラムデコーダ１３に供給されること
により、メモリセルアレイ１０内のメモリセルは、カラ
ムアドレスの全てのビットが“θ″レベル対応した１列
分のｍ個のセルの中から、そのときのロウアドレスに対
応したものが順次１個ずつ選択されていく。このとき、
各メモリセルに書込まれるデータＤは“０”レベルであ
る。そして、ロウアドレス及びカラムアドレスが一巡す
ると、書き込み／読み出し信号Ｗ／Ｒか“１″レベルに
なり、今度は前記データ人出カバッファ１４が、データ
読出しモードにされる。このデータ読出しモードの際に
も自己診断制御回路１８はクロック信号ＣＫ、ＣＫを発
生するため、上記と同様にまず、内部ロウアドレスが順
次変化していく。この内部アドレスがロウデコーダ１１
及びカラムデコーダ１３に供給されることにより、予め
“０”レベルデータが書き込まれたメモリセルアレイ１
０内のメモリセルから、データが順次読み出され、故障
診断／故障信号発生回路２０に供給される。このとき、
書込みデータ発生回路１９に相当する２０段目のカウン
タ３０２ｏで発生される内部データはまだ″Ｏルベルの
ままになっており、この内部データはデータマルチプレ
クサ１５を介して上記故障診断／故障信号発生回路２０
に供給されている。このため、この回路２０は両データ
の一致、不一致を検出し、不一致を検出すると、その後
の所定のタイミングで故障信号Ｆ　ａｉｌを出力する。

この状態で再びロウアドレス及びカラムアドレスが一巡
すると、書き込み／読み出し信号Ｗ／Ｒが再び“０”レ
ベルになり、さらに今度は２０段目のカウンタ３０２ｏ
の出力データＤが“θ″レベルら“１″レベルに変わる
。すなわち、これにより、前記データ人出力バッファ１
４が再びデータ書込みモードにされ、このとき書込まれ
る内部データは“１”レベルとなる。そして、上記と同
様に“１ａレベルデータがメモリセルアレイ１０内の全
てのメモリセルについて行われ、さらにロウアドレス及
びカラムアドレスが一巡すると、書き込み／読み出し信
号Ｗ／Ｒが“Ｏルベルになり、再び“１゛レベルデータ
について故障診断が故障診断／故障信号発生回路２０で
行われる。

このように、この回路ではロウアドレス及びカラムアド
レスが４巡する期間にメモリセルアレイ１０内の全ての
セルについて“０２レベルデータの書き込み、読み出し
、“１”レベルデータの書き込み、読み出しが行われ、
データの読み出し時に不良セルの確認が行われる。なお
、通常、ダイナミックＲＡＭではメモリセルのリフレッ
シュを行なうためにリフレッシュカウンタが設けられて
おり、このリフレッシュカウンタではメモリセルアレイ
１０において全てのメモリセルを列）１１−位で選択し
、１列分のセルデータを前記センスアンプ１２に、１１
ｉ列に供給することによって行われる。１１Ｌっで、こ
のリフレッシュカウンタではロウアドレスのみを発生す
ればよいので、独自にリフレッシュカウンタを設けず、
このアドレスカウンタ１７の一部、すなわちカウンタ３
０１ないし３０９の出力をリフレッシュのために使用す
ることができる。

第３図は上記アドレスバッファ／マルチプレクサ１Ｂの
マルチプレクサ部分もしくはデータマルチプレクサ１５
のそれぞれ１ビット分の具体的な構成を示すものである
。この回路は、一端に前記外部アドレスＡｄｄの１ビッ
ト分、もしくは外部データＤｉｎが供給されるＭＯＳス
イッチ４１と、一端に前記アドレスカウンタ１７で発生
される内部アドレスａの１ビット分、もしくは前記書き
込みデータ発生回路１９で発生される内部データＤが供
給され、他端が上記Ｍ　ＯＳスイッチ４１の他端と共通
接続されたＭＯＳスイッチ４２と、前記自己診断制御回
路１８で発生されるクロック信号ＣＫと同期したクロッ
ク信号φ及びこの自己診断制御回路１８で発生され自己
診断動作期間中か否かを示す信号Ｔが供給されるノアゲ
ート回路４３と、１−記クロック信号φと上記信号Ｔの
逆位相の信号Ｔが供給されるノアゲート回路４４とから
構成されている。そして、一方のノアゲート回路４３の
出力はＭＯＳスイッチ４１のゲートに、他方のノアゲー
ト回路４４の出力はＭＯＳスイッチ４２のゲートにそれ
ぞれ供給されている。

この回路において、自己診断動作期間中では信号Ｔが“
１”レベルに、信号〒が０”レベルにされる。従って、
一方のノアゲート回路４３の出力はクロック信号φにか
かわらず常に“０“レベルにされ、Ｍ　ＯＳスイッチ４
１は閉じられたままの状態になる。他方のノアゲート回
路４４の出力はクロック信号φが“θ″レベルされる毎
に１”レベルにされ、これに同期してＰｖｌ　０　Ｓス
イッチ４２が開かれる。従って、信号〒がＯ”レベルに
されている自己診断動作期間では、アドレスバッファ／
マルチプレクサ１Ｂは内部アドレスａを、データマルチ
プレクサ１５は内部データＤをそれぞれ選択する。また
、信号Ｔが“０゛レベルにされている通常動作期間、す
なわち、外部データＤｉｎの書き込みもしくはセルデー
タを読み出しＤ　ｏｕｔとして出力する期間では、アド
レスバッファ／マルチプレクサ１Ｇは外部アドレスＡｄ
ｄを、データマルチプレクサ１５は外部データＤｉｎを
それぞれ選択する。

第４図は上記故障診断／故障信号発生回路２０の故障診
断部分の具体的な構成を示すものである。

この回路は、一方の入力データとしてメモリセルからの
読み出しデータＲＤが、他方の入力データとして前記書
込みデータ発生回路Ｉ９からのデータＤがそれぞれ供給
される排他的論理和ゲート回路（イクスクルーシブ・オ
アゲート回路）　５０で構成されている。すなわち、こ
の回路において、両人カデータＲＤとＤのレベルが同じ
であれば排他的論理和ゲート回路５０の出力Ｅは“Ｏ”
レベルとなり、データＲＤとＤのレベルが異なれば排他
的論理和ゲート回路５０の出力Ｅは“ｌ”レベルとなる
。

そして、前記故障診断／故障信号発生回路２０は、この
ゲート回路５０の出力Ｅが一度でも“１”レベルになれ
ば、全てのセルについて検出を行なった後に、前記メモ
リセルアレイ１０に不良セルが存在しているとして前記
故障信号Ｆ　ａｌｌを発生する。

このようにこの実施例装置では上記したような大きな効
果をｉすることができるにもかかわらず、従来装置に対
してわずかな回路を追加するだけでよく、従って、回路
設計が比較的容易に行なえ、かつ集積回路化した際のチ
ップ面積の増加も比較的少なくすることができる。

なお、この発明は」−記実施例に限定されるものでなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例装置では自己診断動作中にメモリセルアレイ
１０内の全てのでルにまず所定データを書込み、その後
、読み出すようにしているが、これはメモリセル１個に
データを書込み、その直後に読み出すようにしてもよい
。この場合にも、まず“Ｏ”レベルのデータを書き込み
、次にこれを読み出す動作を全セルについて行ない、そ
の後に“１”レベルのデータを書き込み、次にこれを読
み出す動作を全セルについて行なう方法や、“Ｏ”レベ
ルデータを書き込み、これを読み出し、次に“１”レベ
ルのデータの書き込み、これを読み出す動作を１個のセ
ルについて順次行ない、この動作を全セルについて行な
う方法を用いることか可能である。

また、書込みデータ発生回路１９は“θ″レベルデータ
び“１″レベルデータを連続的に発生する場合について
説明したが、これは自己診断時に書込みを行なうデータ
として全て“θルーベル、“１”レベルという一様のパ
ターンではなく、“Ｏ”レベルデータと“１″レベルデ
ータとが交互に現われる市松模様パターン、いわゆるチ
ェッカーボードパターンなどを使用することもできる。

第５図は上記のようなチェッカーボードパターンを発生
する場合の前記書込みデータ発生回路１９の具体的構成
を示す回路図である。この回路は、前記第２図に示すア
ドレスカウンタ１７で発生される最下位ビットの内部カ
ラムアドレスａＯＣ及び同じくアドレスカウンタ１７で
発生される最下位ビットの内部ロウアドレスａＯＲとが
供給される排他的論理和ゲート回路Ｇｌと、この回路６
１の出力及び前記第２図に示すアドレスカウンタ１７の
最終段のカウンタ３０２ｏで発生されるデータＤとが供
給される排他的論理和ゲート回路６２とで構成されてい
る。

この回路で、まず始めの状態ではカウンタ３０２ｏで発
生されるデータＤが“θ″レベルカラムアドレスａＯＣ
及びロウアドレスａＯＲも共に″０″レベルである。従
って、ゲート回路Ｇ２から始めに出力されるデータは“
Ｏ°レベルである。

次にロウアドレスａＯＲが“１”し戸パルになると、ゲ
ート回路６１の出力が“１”レベルに反転し、さらにこ
れに続いてゲート回路６２の出力データが“１“レベル
に反転する。以下、アドレスカウンタ１７に前記クロッ
ク信号ＣＫが供給される毎にロウアドレスａＯＲが交互
に反転し、これにより内部データＤも１ビツト毎に反転
したものとなる。

そして、ロウアドレスが一巡し、次に再びロウアドレス
が始めから変化する際には、カラムアドレスの最下位ビ
ットａＯｃは“１″レベルに反転しているので、このカ
ラム（行）においてゲート回路６２から始めに出力され
るデータは“１”レベルデータである。次にロウアドレ
スａＯＲが“１”レベルになると、ゲート回路Ｇ２の出
力データか“θルベルに反転する。以下、アドレスカウ
ンタ１７に前記クロック信号ＣＫが供給される毎にロウ
アドレスａＯＲが交互に反転し、これにより内部データ
ｐも１ビツト毎に反転したものとなる。

そして、始めのカラムと次のカラムではデータが交互に
入れ代わった状態で書き込みが行われる。

この結果、この書込みデータ発生回路からの出力データ
を用いれば、チェッカーボードパターンによる自己診断
を行なうことができる。

また、上記実施例では故障信号Ｆ　ａｌｌは全てのセル
について検出を行なった後に出力する場合について説明
したが、これはデータの不一致が検出された時点て出力
してもよい。またその場合には、この後の自己診断動作
は中止するようにしてもよい。

さらに、上記実施例では自己診断時にメモリセルに書き
込むべきデータは記憶装置内部に設けられた書込みデー
タ発生回路Ｉ９で発生する場合について説明したが、こ
れは記憶装置の外部からデータＤｉｎとして供給するよ
うにしてもよい。同様に、自己診断時にメモリセルをア
ドレス指定するために使用されるアドレスは記憶装置内
部に設けられたアドレスカウンタ１７で発生する場合に
ついて説明したが、これは記憶装置の外部からアドレス
Ａｄｄとして供給するようにしてもよい。このように外
部アドレスを使用することにより、不良アドレスを直ち
に認識することができるという効果を得ることができる
。

またさらに、上記実施例装置では１ビット書き込み、読
み出しのダイナミックＲＡＭの場合を説明したか、これ
は１ビツト構成のものに限らず、４ビツトや８ビツト構
成のものにも実施が可能であることはいうまでもない。

また、ダイナミックＲＡ　Ｍに限らずスタティックＲＡ
Ｍに適用しても大きな効果を得ることができる。

なお、自己診断動作を実行している間の動作サイクルは
、従来のＲＡ　ＭのようにＲＡＳ、ＣＡＳやＣＥなどと
して外部からり、えてもよいし、またオンチップでタイ
マー回路を設け、このタイマー回路による自己発振機能
を利用して動作サイクルを制御するようにしてもよい。

［発明の効果コ　　〜 以上説明したようにこの発明によれば、個々で内部セル
に不良が発生していないか否かを自動的に判定すること
ができ、もってこの記憶装置を用いたシステムの動作開
始時のチェック時間の大幅な短縮が図れ、システムのス
タートアップを早くすることができる半導体記憶装置を
提供することができる。

【図面の簡単な説明】

第１図はこの発明δ一実施例の構成を示すブロック図、
第２図ないし第４図はそれぞれ上記実施例装置の一部分
の具体的な構成を示す回路図、第５図はこの発明の変形
例による回路図である。 ＩＯ・・・メモリセルアレイ、１１・・・ロウデコーダ
、１２・・・センスアンプ、１３・・カラムデコーダ、
１４・・・データ入出力バッファ、１５・・データマル
チプレクサ、１６・・・アドレスバ・ソファ／マルチブ
レラ辛す、１７・・・アドレスカウンタ、１８・・・自
己診断制御回路、１９・・・書込みデータ発生回路、２
０・・・故障診断／故障信号発生回路、３０・・・カウ
ンタ、４１．４２・・・ＭＯＳスイッチ、４３、４４・
・・ノアゲート回路、５０．０１．　Ｈ・・・排他的論
理和ゲート回路。

Claims (1)

1. 【特許請求の範囲】 １　複数個のメモリセルを有するメモリセルアレイと、
   上記メモリセルアレイ内の１個以上のメモリセルを選択
   するメモリセル選択手段と、上記メモリセル選択手段で
   選択されたメモリセルに対するデータの書込み制御もし
   くは選択されたメモリセルからのデータ読み出し制御を
   行なうデータ読出し書込み制御手段と、外部制御信号に
   基づいて起動され、起動後は上記データ読出し書込み制
   御手段により上記メモリセルアレイ内の各メモリセルに
   対して所定データを順次、書込ませ、かつ書込み後にそ
   れを読み出させ、読出しデータに誤りが発生しているか
   否かを検出することにより自己診断を行う自己診断制御
   手段とを具備したことを特徴とする半導体記憶装置。 ２　前記自己診断制御手段は、前記メモリセルアレイ内
   のメモリセルをアドレス指定するためのアドレスを順次
   発生するアドレスカウンタと、前記メモリセルに書込む
   べきデータを発生する書込みデータ発生回路と、前記メ
   モリセルに書込まれるデータとデータの書込みが行われ
   たメモリセルから読み出されるデータとを比較するデー
   タ比較回路と、外部制御信号に応答して上記アドレスカ
   ウンタ、書込みデータ発生回路及びデータ比較回路それ
   ぞれを起動させ、起動後はそれぞれの動作を制御する制
   御回路とから構成されている特許請求の範囲第１項に記
   載の半導体記憶装置。 ３　前記書込みデータ発生回路は前記アドレスカウンタ
   の最上位桁出力が供給されるように構成されている特許
   請求の範囲第２項に記載の半導体記憶装置。 ４　前記メモリセルアレイ内の各メモリセルがダイナミ
   ック型セルで構成され、前記アドレスカウンタの一部が
   これら各メモリセルのリフレッシュ動作を行なう際に使
   用されるリフレッシュ用アドレスを発生するように構成
   されている特許請求の範囲第２項に記載の半導体記憶装
   置。 ５　前記外部制御信号は通常動作では使用されない専用
   の外部端子から供給される特許請求の範囲第１項に記載
   の半導体記憶装置。 ６　前記外部制御信号は、通常動作で使用される外部端
   子に通常動作では使用されない範囲の電位の入力信号を
   与えることにより供給される特許請求の範囲第１項に記
   載の半導体記憶装置。 ７　前記自己診断制御手段には、データに誤りが発生し
   ていることが検出された際にその旨を外部に出力する故
   障信号出力手段が備えられている特許請求の範囲第１項
   に記載の半導体記憶装置。 ８　前記自己診断制御手段による自己診断動作を実行し
   ている間に、その動作サイクルがタイマー回路により制
   御される特許請求の範囲第１項に記載の半導体記憶装置
   。 ９　前記アドレスカウンタは直列接続された複数個のセ
   ット、リセット型フリップフロップで構成されている特
   許請求の範囲第１項に記載の半導体記憶装置。 １０　前記アドレスカウンタは直列接続された複数個の
   分周回路で構成されている特許請求の範囲第１項に記載
   の半導体記憶装置。