JPH1083962A - Ｓｏｓ基板の形成方法およびそれを用いた半導体装置 - Google Patents
Ｓｏｓ基板の形成方法およびそれを用いた半導体装置Info
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- JPH1083962A JPH1083962A JP25526896A JP25526896A JPH1083962A JP H1083962 A JPH1083962 A JP H1083962A JP 25526896 A JP25526896 A JP 25526896A JP 25526896 A JP25526896 A JP 25526896A JP H1083962 A JPH1083962 A JP H1083962A
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- 239000000758 substrate Substances 0.000 title claims abstract description 88
- 239000004065 semiconductor Substances 0.000 title description 8
- 230000015572 biosynthetic process Effects 0.000 title 1
- 229910052594 sapphire Inorganic materials 0.000 claims abstract description 63
- 239000010980 sapphire Substances 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims abstract description 49
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 238000000137 annealing Methods 0.000 claims abstract description 16
- 238000010438 heat treatment Methods 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 239000013078 crystal Substances 0.000 abstract description 9
- 239000007790 solid phase Substances 0.000 abstract description 3
- 238000012545 processing Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 18
- 239000002096 quantum dot Substances 0.000 description 10
- 239000002994 raw material Substances 0.000 description 10
- 238000001451 molecular beam epitaxy Methods 0.000 description 7
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000001000 micrograph Methods 0.000 description 5
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 4
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 4
- 238000000089 atomic force micrograph Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000012805 post-processing Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000002109 crystal growth method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 239000001272 nitrous oxide Substances 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000004630 atomic force microscopy Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- -1 i 2 H 6 Chemical class 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000005476 size effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 量子効果デバイスを実現するためのサファイ
ア基板上の量子ドット構造、量子細線構造および平坦Ｓ
ｉ膜、それらの形成方法、およびそれらを用いた半導体
装置の提供。 【解決手段】 原子層オーダーのステップを有するテラ
ス構造の表面形態を持ったサファイア基板を用い、その
表面の段差のステップ部分からＳｉが選択的に成長する
ことを利用して量子ドット、量子細線および平坦性の良
いＳｉ層を形成する。
ア基板上の量子ドット構造、量子細線構造および平坦Ｓ
ｉ膜、それらの形成方法、およびそれらを用いた半導体
装置の提供。 【解決手段】 原子層オーダーのステップを有するテラ
ス構造の表面形態を持ったサファイア基板を用い、その
表面の段差のステップ部分からＳｉが選択的に成長する
ことを利用して量子ドット、量子細線および平坦性の良
いＳｉ層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、量子効果デバイス
を実現するためのサファイア基板上の量子ドット構造、
量子細線構造および平坦Ｓｉ膜、それらの形成方法、お
よびそれらを用いた半導体装置に関する。
を実現するためのサファイア基板上の量子ドット構造、
量子細線構造および平坦Ｓｉ膜、それらの形成方法、お
よびそれらを用いた半導体装置に関する。
【０００２】
【従来の技術】近年、半導体デバイスの急速な進展に伴
い、従来のトランジスタ構造とは異なる量子効果デバイ
スが検討されてきている。これらは何れも電子をメゾス
コピックな領域に閉じこめたときに発現する量子効果を
利用したもので、高速動作のデバイスや低しきい値のレ
ーザーダイオードなどに応用が期待されている。しかし
ながら、このような量子効果を顕在化するためには、デ
バイスを電子の持つド・ブローイー波長（通常は数ｎｍ
〜数十ｎｍ）程度の大きさで、精度良く加工することが
必要であり、通常デバイス加工に用いられているリソグ
ラフィー技術だけでは不可能である。とりわけ、量子ド
ット、量子細線のような低次元のデバイスを実現するた
めに、積層多重量子井戸の端面に反転層を形成する方法
（T. Fukui：Electronics Letter., 25 (1988) 410）や
ＧａＡｓの傾斜基板上の原子ステップにＡｌＡｓなどの
半導体を選択的にエピタキシャル成長をさせる方法（P.
M.Petroff, A. C. Gossard, W. Wiegmann ：Appl. Phy
s. Lett. 45 (1984) 620 ）等が提案されている。
い、従来のトランジスタ構造とは異なる量子効果デバイ
スが検討されてきている。これらは何れも電子をメゾス
コピックな領域に閉じこめたときに発現する量子効果を
利用したもので、高速動作のデバイスや低しきい値のレ
ーザーダイオードなどに応用が期待されている。しかし
ながら、このような量子効果を顕在化するためには、デ
バイスを電子の持つド・ブローイー波長（通常は数ｎｍ
〜数十ｎｍ）程度の大きさで、精度良く加工することが
必要であり、通常デバイス加工に用いられているリソグ
ラフィー技術だけでは不可能である。とりわけ、量子ド
ット、量子細線のような低次元のデバイスを実現するた
めに、積層多重量子井戸の端面に反転層を形成する方法
（T. Fukui：Electronics Letter., 25 (1988) 410）や
ＧａＡｓの傾斜基板上の原子ステップにＡｌＡｓなどの
半導体を選択的にエピタキシャル成長をさせる方法（P.
M.Petroff, A. C. Gossard, W. Wiegmann ：Appl. Phy
s. Lett. 45 (1984) 620 ）等が提案されている。
【０００３】しかしながら、上記の方法はいずれもエッ
チング後の半導体に欠陥が生じたり、成長の各プロセス
において成長が一原子層で停止するように、極めて厳密
な材料供給量の制御が必要とされるなどの欠点が指摘さ
れている。
チング後の半導体に欠陥が生じたり、成長の各プロセス
において成長が一原子層で停止するように、極めて厳密
な材料供給量の制御が必要とされるなどの欠点が指摘さ
れている。
【０００４】また、絶縁性基板材料の上にＳｉを成長す
るＳＯＩ（Silicon on Insulator）構造は、既存のバル
クＳｉデバイスに比べて寄生容量が低減でき動作の高速
化が図れる、素子間分離が容易なため高集積化が出来
る、ソフトエラーが少ない等の理由から、次世代のＳｉ
デバイスとして期待されている。このうち代表的なもの
としてサファイア単結晶基板上にＳｉを成長するＳＯＳ
がある。ＳＯＳ構造をエピタキシャル法により形成しよ
うとする場合、ＣＶＤ法（Chemical Vapor Deposition
）やＭＢＥ法（Molecular Beam Epitaxy）等を用いる
のが一般的である。
るＳＯＩ（Silicon on Insulator）構造は、既存のバル
クＳｉデバイスに比べて寄生容量が低減でき動作の高速
化が図れる、素子間分離が容易なため高集積化が出来
る、ソフトエラーが少ない等の理由から、次世代のＳｉ
デバイスとして期待されている。このうち代表的なもの
としてサファイア単結晶基板上にＳｉを成長するＳＯＳ
がある。ＳＯＳ構造をエピタキシャル法により形成しよ
うとする場合、ＣＶＤ法（Chemical Vapor Deposition
）やＭＢＥ法（Molecular Beam Epitaxy）等を用いる
のが一般的である。
【０００５】しかしながら、上記のような方法でエピタ
キシャルＳＯＳを形成した場合、Ｓｉの成長様式が三次
元的であるため、成長の初期過程において成長核どうし
の合体が起こることが知られている。このような成長核
合体の境界は、Ｓｉ膜成長後も結晶欠陥として膜中に残
存するため、ＭＯＳデバイスのような半導体の表面状態
に敏感な素子に利用する場合に、不要な界面準位の原因
になったり、キャリアの散乱原因になるなどの問題があ
った。この問題を解決するため、通常はＳｉイオンを照
射して、膜の一部をアモルファス化し、しかる後にアニ
ールによって再結晶化させる固相エピタキシャル法など
の後処理が行われているが、イオン照射を行うため、プ
ロセスが複雑でコストが高いなどの問題があった。ま
た、成長後の膜表面には、初期の核生成に由来する凹凸
が残り、これもキャリアの散乱原因になるなどの問題が
あった。そのため表面研磨などの後処理を行う必要があ
った。
キシャルＳＯＳを形成した場合、Ｓｉの成長様式が三次
元的であるため、成長の初期過程において成長核どうし
の合体が起こることが知られている。このような成長核
合体の境界は、Ｓｉ膜成長後も結晶欠陥として膜中に残
存するため、ＭＯＳデバイスのような半導体の表面状態
に敏感な素子に利用する場合に、不要な界面準位の原因
になったり、キャリアの散乱原因になるなどの問題があ
った。この問題を解決するため、通常はＳｉイオンを照
射して、膜の一部をアモルファス化し、しかる後にアニ
ールによって再結晶化させる固相エピタキシャル法など
の後処理が行われているが、イオン照射を行うため、プ
ロセスが複雑でコストが高いなどの問題があった。ま
た、成長後の膜表面には、初期の核生成に由来する凹凸
が残り、これもキャリアの散乱原因になるなどの問題が
あった。そのため表面研磨などの後処理を行う必要があ
った。
【０００６】
【発明が解決しようとする課題】本発明は、ＳＯＳ基板
に関して、従来必要であったエッチングなどの後工程を
必要とせず、リソグラフィー技術に依存することもなく
簡便に低コストで形成される量子ドットおよび量子細
線、それらの形成方法、およびそれらを用いた半導体装
置を提供するものである。
に関して、従来必要であったエッチングなどの後工程を
必要とせず、リソグラフィー技術に依存することもなく
簡便に低コストで形成される量子ドットおよび量子細
線、それらの形成方法、およびそれらを用いた半導体装
置を提供するものである。
【０００７】また、本発明は、ＳＯＳ基板に関して、従
来必要であったＳｉの固相エピタキシャル法などの後処
理工程を必要とせず、容易にかつ低コストで、成長後の
平坦性が非常によいＳｉ膜、その形成方法、およびそれ
を用いた半導体装置を提供するものである。
来必要であったＳｉの固相エピタキシャル法などの後処
理工程を必要とせず、容易にかつ低コストで、成長後の
平坦性が非常によいＳｉ膜、その形成方法、およびそれ
を用いた半導体装置を提供するものである。
【０００８】
【課題を解決するための手段】本発明は、サファイア基
板にシリコンを成膜させるＳＯＳ基板の形成方法におい
て、前記サファイア基板を熱処理することにより前記サ
ファイア基板上にテラス構造を形成し、該テラス構造の
ステップ部分からシリコンを成長させるＳＯＳ基板の形
成方法に関するものである。そして、前記熱処理が、１
０００℃以上のアニール、または前記サファイア基板上
へサファイアを成膜するホモエピタキシャル方法を採用
する前記ＳＯＳ基板の形成方法に関するものであり、前
記テラス構造のステップ部分からシリコンを成長させる
方法が、前記ステップ部分を中心としてドット状に、細
線状に、あるいは全体平面状に成長する前記ＳＯＳ基板
の形成方法に関するものである。
板にシリコンを成膜させるＳＯＳ基板の形成方法におい
て、前記サファイア基板を熱処理することにより前記サ
ファイア基板上にテラス構造を形成し、該テラス構造の
ステップ部分からシリコンを成長させるＳＯＳ基板の形
成方法に関するものである。そして、前記熱処理が、１
０００℃以上のアニール、または前記サファイア基板上
へサファイアを成膜するホモエピタキシャル方法を採用
する前記ＳＯＳ基板の形成方法に関するものであり、前
記テラス構造のステップ部分からシリコンを成長させる
方法が、前記ステップ部分を中心としてドット状に、細
線状に、あるいは全体平面状に成長する前記ＳＯＳ基板
の形成方法に関するものである。
【０００９】本発明は、サファイア基板上にシリコンが
成膜されたＳＯＳ基板において、前記シリコンが前記サ
ファイア基板上のテラス構造のステップ部分にドット状
に、細線状に、あるいは全体平面状に成膜されている前
記ＳＯＳ基板に関するものである。
成膜されたＳＯＳ基板において、前記シリコンが前記サ
ファイア基板上のテラス構造のステップ部分にドット状
に、細線状に、あるいは全体平面状に成膜されている前
記ＳＯＳ基板に関するものである。
【００１０】および、本発明は、ＳＯＳ基板に形成され
たＦＥＴにおいて、該ＦＥＴのソース、ドレイン間に量
子細線状のシリコンを有するＦＥＴに関するものであ
り、さらに、前記量子細線状のシリコンが、サファイア
基板を熱処理することにより前記サファイア基板上にテ
ラス構造を形成し、該テラス構造のステップ部分を中心
として細線状にシリコンを成長させるＳＯＳ基板の形成
方法により形成されているＦＥＴに関するものである。
たＦＥＴにおいて、該ＦＥＴのソース、ドレイン間に量
子細線状のシリコンを有するＦＥＴに関するものであ
り、さらに、前記量子細線状のシリコンが、サファイア
基板を熱処理することにより前記サファイア基板上にテ
ラス構造を形成し、該テラス構造のステップ部分を中心
として細線状にシリコンを成長させるＳＯＳ基板の形成
方法により形成されているＦＥＴに関するものである。
【００１１】
【発明の実施の形態】かかる状況下において本発明者ら
は、原子層オーダーのステップを有するテラス構造の表
面形態を持ったサファイア基板を用い、その表面の段差
のステップ部分からＳｉが選択的に成長することを利用
して量子細線および量子ドットを形成することが可能で
あることを見いだし、また、欠陥密度が少なく平坦性の
良いＳｉ層を後処理なしで得られることを見いだし、本
発明をなすに至った。すなわち本発明は、サファイア基
板を熱処理することによって、図１に示すように原子層
オーダーのステップを有するテラス構造の表面形態を持
った基板を作製し、しかる後にテラスのステップ部分に
のみＳｉ膜を選択的に成長することを特徴とする量子ド
ット、量子細線および平面状成膜の形成方法等に関する
ものである。
は、原子層オーダーのステップを有するテラス構造の表
面形態を持ったサファイア基板を用い、その表面の段差
のステップ部分からＳｉが選択的に成長することを利用
して量子細線および量子ドットを形成することが可能で
あることを見いだし、また、欠陥密度が少なく平坦性の
良いＳｉ層を後処理なしで得られることを見いだし、本
発明をなすに至った。すなわち本発明は、サファイア基
板を熱処理することによって、図１に示すように原子層
オーダーのステップを有するテラス構造の表面形態を持
った基板を作製し、しかる後にテラスのステップ部分に
のみＳｉ膜を選択的に成長することを特徴とする量子ド
ット、量子細線および平面状成膜の形成方法等に関する
ものである。
【００１２】まずサファイア基板の表面を所望の構造を
有するように熱処理を行う。これには例えばサファイア
基板を大気中でアニールする方法や種々の結晶成長法に
よってサファイアをホモエピタキシャル成長させる方法
などが有効である。高温でのアニールによって平坦なサ
ファイア表面を得る技術は、たとえばAppl. Phys. Let
t. 67 (1995) 2615などに紹介されている。具体的に
は、サファイア基板を１０００℃以上の高温でアニール
するだけでよく、より好ましくは１２００℃以上でアニ
ールすればよい。アニール時間は、アニール温度によっ
ても異なるが、１４００℃の場合、１時間アニールする
ことによって、目的とする基板表面を得ることができ
る。またホモエピタキシャル成長によって平坦なサファ
イア表面を得る方法としては、スパッタリング法、ＣＶ
Ｄ（Chemical Vapor Deposition ）法、レーザーアブレ
ーション法などの種々の結晶成長法が使用できる。
有するように熱処理を行う。これには例えばサファイア
基板を大気中でアニールする方法や種々の結晶成長法に
よってサファイアをホモエピタキシャル成長させる方法
などが有効である。高温でのアニールによって平坦なサ
ファイア表面を得る技術は、たとえばAppl. Phys. Let
t. 67 (1995) 2615などに紹介されている。具体的に
は、サファイア基板を１０００℃以上の高温でアニール
するだけでよく、より好ましくは１２００℃以上でアニ
ールすればよい。アニール時間は、アニール温度によっ
ても異なるが、１４００℃の場合、１時間アニールする
ことによって、目的とする基板表面を得ることができ
る。またホモエピタキシャル成長によって平坦なサファ
イア表面を得る方法としては、スパッタリング法、ＣＶ
Ｄ（Chemical Vapor Deposition ）法、レーザーアブレ
ーション法などの種々の結晶成長法が使用できる。
【００１３】サファイア基板の表面がテラス構造になる
原因は、使用した基板表面がmisorientationをもってい
ることにある。テラス構造を取るときのステップの間隔
は、主にmisorientation角度に依存する。本発明は、テ
ラス構造のステップの部分からＳｉの成長が開始され、
量子ドット状態を経て図２で示すような量子細線が得ら
れることを利用したものであるから、細線間の間隔を制
御するためには、テラス構造におけるステップの間隔を
制御してやればよい。すなわちあらかじめサファイア基
板を研磨する角度を制御することによって細線の間隔を
任意に変えることができる。目的とするテラス構造が出
来ているかどうかはＡＦＭ（Atomic Force Microscope
）等の観察手段で確認する事ができる。
原因は、使用した基板表面がmisorientationをもってい
ることにある。テラス構造を取るときのステップの間隔
は、主にmisorientation角度に依存する。本発明は、テ
ラス構造のステップの部分からＳｉの成長が開始され、
量子ドット状態を経て図２で示すような量子細線が得ら
れることを利用したものであるから、細線間の間隔を制
御するためには、テラス構造におけるステップの間隔を
制御してやればよい。すなわちあらかじめサファイア基
板を研磨する角度を制御することによって細線の間隔を
任意に変えることができる。目的とするテラス構造が出
来ているかどうかはＡＦＭ（Atomic Force Microscope
）等の観察手段で確認する事ができる。
【００１４】次に、この基板上にＳｉのエピタキシャル
成長を行う。これは普通に用いられているＣＶＤ法、Ｍ
ＢＥ（Molecular Beam Epitaxy）法などの方法が使用で
きる。ＣＶＤ法の場合、Ｓｉの原料としてＳｉＨ4 、Ｓ
ｉ2 Ｈ6 のような水素化物、ＳｉＣｌ4 、ＳｉＨ2 Ｃｌ
2 のようなハロゲン化物などが原料として使用できる。
ＭＢＥ法の場合、原料に固体Ｓｉを用いる通常のＭＢＥ
以外にも、ＳｉＨ4 、Ｓｉ2 Ｈ6 のような気体原料を用
いるガスソースＭＢＥ等が使用できる。本発明において
は、Ｓｉはサファイア基板上に形成されたステップを起
点として成長する。すなわち、はじめに基板のステップ
の部分にＳｉの結晶核が形成される。この時点で成長を
停止すればＳｉの量子ドットを得ることが出来る。さら
にＳｉの成長を継続すれば、Ｓｉの結晶核どうしが合体
し、線状につながった量子細線が得られる。どの時点で
量子ドットから量子細線に変わるかは、成長温度、原料
供給量などによって大きく異なるが、何れの場合もＡＦ
Ｍ等の観察手段を用いれば、目的とする構造が出来てい
るかどうか観察することが可能である。
成長を行う。これは普通に用いられているＣＶＤ法、Ｍ
ＢＥ（Molecular Beam Epitaxy）法などの方法が使用で
きる。ＣＶＤ法の場合、Ｓｉの原料としてＳｉＨ4 、Ｓ
ｉ2 Ｈ6 のような水素化物、ＳｉＣｌ4 、ＳｉＨ2 Ｃｌ
2 のようなハロゲン化物などが原料として使用できる。
ＭＢＥ法の場合、原料に固体Ｓｉを用いる通常のＭＢＥ
以外にも、ＳｉＨ4 、Ｓｉ2 Ｈ6 のような気体原料を用
いるガスソースＭＢＥ等が使用できる。本発明において
は、Ｓｉはサファイア基板上に形成されたステップを起
点として成長する。すなわち、はじめに基板のステップ
の部分にＳｉの結晶核が形成される。この時点で成長を
停止すればＳｉの量子ドットを得ることが出来る。さら
にＳｉの成長を継続すれば、Ｓｉの結晶核どうしが合体
し、線状につながった量子細線が得られる。どの時点で
量子ドットから量子細線に変わるかは、成長温度、原料
供給量などによって大きく異なるが、何れの場合もＡＦ
Ｍ等の観察手段を用いれば、目的とする構造が出来てい
るかどうか観察することが可能である。
【００１５】また、misorientationの角度を０．２度以
上としてステップ間隔を概ね１００nm以下とすることに
より、成長後の平坦性が非常によいＳｉ膜を得ることが
できる。
上としてステップ間隔を概ね１００nm以下とすることに
より、成長後の平坦性が非常によいＳｉ膜を得ることが
できる。
【００１６】以下、本発明の実施例を説明する。
【００１７】（実施例１）はじめに、平坦な表面を持つ
サファイア基板を得るために、０．０４度のmisorienta
tionの角度を有する
サファイア基板を得るために、０．０４度のmisorienta
tionの角度を有する
【００１８】
【外１】 。
【００１９】を大気中、１４００℃において１時間アニ
ールした。図３（ａ）は、アニール後のウエハー表面を
観察した結果である。この結果から、サファイア基板を
成長前にアニールすることによって、ステップ間隔約４
８０ｎｍのテラス構造を持つ平坦な基板表面が得られた
ことが確認できる。
ールした。図３（ａ）は、アニール後のウエハー表面を
観察した結果である。この結果から、サファイア基板を
成長前にアニールすることによって、ステップ間隔約４
８０ｎｍのテラス構造を持つ平坦な基板表面が得られた
ことが確認できる。
【００２０】次に、Ｓｉ2 Ｈ6 を原料として用いるガス
ソースＭＢＥ装置内にウェハーを導入し、成長温度７０
０℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて４５秒間
Ｓｉを成長させた。この表面をＡＦＭを用いて観察した
像を図４に示す。この図からステップの部分にＳｉドッ
トが形成されていることが確認できる。
ソースＭＢＥ装置内にウェハーを導入し、成長温度７０
０℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて４５秒間
Ｓｉを成長させた。この表面をＡＦＭを用いて観察した
像を図４に示す。この図からステップの部分にＳｉドッ
トが形成されていることが確認できる。
【００２１】（実施例２）実施例１で得られたステップ
間隔約４８０nmのテラス構造を持つ平坦なサファイア基
板表面について、同様に、Ｓｉ2 Ｈ6 を原料として用い
るガスソースＭＢＥ装置内にウェハーを導入し、成長温
度７００℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２
分間Ｓｉを成長させた。図３（ｂ）はＳｉ成長後のウェ
ハー表面をＡＦＭを用いて観察した結果である。ここで
は図３（ａ）に見られたテラス構造の表面のうち、段差
の部分にのみ選択的にＳｉが成長し、一次元量子細線構
造を形成しているのが確認できる。このとき形成された
細線のサイズは、線幅がおよそ１００ｎｍ、高さが１ｎ
ｍであった。これは通常のＳｉのド・ブローイー波長
（数ｎｍ〜数十ｎｍ）と同程度のサイズであり、このよ
うな領域に電子を閉じこめた場合に電子の定在波が形成
され、電子の固有エネルギーが離散化する量子サイズ効
果が期待される。
間隔約４８０nmのテラス構造を持つ平坦なサファイア基
板表面について、同様に、Ｓｉ2 Ｈ6 を原料として用い
るガスソースＭＢＥ装置内にウェハーを導入し、成長温
度７００℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２
分間Ｓｉを成長させた。図３（ｂ）はＳｉ成長後のウェ
ハー表面をＡＦＭを用いて観察した結果である。ここで
は図３（ａ）に見られたテラス構造の表面のうち、段差
の部分にのみ選択的にＳｉが成長し、一次元量子細線構
造を形成しているのが確認できる。このとき形成された
細線のサイズは、線幅がおよそ１００ｎｍ、高さが１ｎ
ｍであった。これは通常のＳｉのド・ブローイー波長
（数ｎｍ〜数十ｎｍ）と同程度のサイズであり、このよ
うな領域に電子を閉じこめた場合に電子の定在波が形成
され、電子の固有エネルギーが離散化する量子サイズ効
果が期待される。
【００２２】（実施例３）実施例１と同様に、０．０５
度のmisorientationの角度を有する
度のmisorientationの角度を有する
【００２３】
【外２】 。
【００２４】を用いて、ＭＯＣＶＤにおいてサファイア
のホモエピタキシャル成長を行った。Ａｌ、Ｏ原料とし
てそれぞれ窒素でバブリングしたＴＭＡ（トリメチルア
ルミニウム）と、亜酸化窒素を用い、基板温度１０００
℃において３０分間成長を行って、膜厚約５０ｎｍのホ
モエピタキシャルサファイア層を得た。この表面をＡＦ
Ｍを用いて観察した像を図５に示す。この図からステッ
プ間隔４００ｎｍのテラス構造を持つ平坦な基板表面が
得られていることが確認できる。次に、Ｓｉ2 Ｈ6 を原
料として用いるガスソースＭＢＥ装置内にウェハーを導
入し、成長温度７００℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃ
ｍにおいて２分間Ｓｉを成長させた。成長後の膜表面を
ＡＦＭで観察したところ、図３（ｂ）と同様な量子細線
構造が形成されているのが観察された。
のホモエピタキシャル成長を行った。Ａｌ、Ｏ原料とし
てそれぞれ窒素でバブリングしたＴＭＡ（トリメチルア
ルミニウム）と、亜酸化窒素を用い、基板温度１０００
℃において３０分間成長を行って、膜厚約５０ｎｍのホ
モエピタキシャルサファイア層を得た。この表面をＡＦ
Ｍを用いて観察した像を図５に示す。この図からステッ
プ間隔４００ｎｍのテラス構造を持つ平坦な基板表面が
得られていることが確認できる。次に、Ｓｉ2 Ｈ6 を原
料として用いるガスソースＭＢＥ装置内にウェハーを導
入し、成長温度７００℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃ
ｍにおいて２分間Ｓｉを成長させた。成長後の膜表面を
ＡＦＭで観察したところ、図３（ｂ）と同様な量子細線
構造が形成されているのが観察された。
【００２５】（実施例４）図８（ａ）および（ｂ）は実
施例２に従って作製した量子細線をチャネルとして用い
たＭＯＳＦＥＴの模式図である。このような構造ではチ
ャネルが幾つかの単結晶ドメインに分かれていることに
由来して、図９のＩｄ−Ｖｇ曲線に変調が観察される。
この現象は単一電子トンネリングによるクーロンブロッ
ケード振動によるものであり、作成した量子細線中に存
在する単結晶ドメイン内に、電子１個が蓄積され電流経
路のコンダクタンスが変化することに由来している。こ
れは、電子１個で動作する超低消費電力メモリーや１個
当たりの素子寸法の非常に小さい超高集積デバイスなど
に応用可能である。
施例２に従って作製した量子細線をチャネルとして用い
たＭＯＳＦＥＴの模式図である。このような構造ではチ
ャネルが幾つかの単結晶ドメインに分かれていることに
由来して、図９のＩｄ−Ｖｇ曲線に変調が観察される。
この現象は単一電子トンネリングによるクーロンブロッ
ケード振動によるものであり、作成した量子細線中に存
在する単結晶ドメイン内に、電子１個が蓄積され電流経
路のコンダクタンスが変化することに由来している。こ
れは、電子１個で動作する超低消費電力メモリーや１個
当たりの素子寸法の非常に小さい超高集積デバイスなど
に応用可能である。
【００２６】（実施例５）平坦な表面を持つサファイア
基板を得るために、０．２０度のmisorientationの角度
を有する
基板を得るために、０．２０度のmisorientationの角度
を有する
【００２７】
【外３】 。
【００２８】を大気中、１４００℃において１時間アニ
ールした。図６（ａ）は、アニール後のウェハー表面を
ＡＦＭを用いて観察した結果である。この結果から、サ
ファイア基板をアニールすることによって、ステップ間
隔約１００ｎｍのテラス構造を持つ平坦な基板表面が得
られたことが確認できる。このときのＡＦＭ観察による
Ｒｒｍｓ（Roughness Root Mean Square）の値は０．１
５ｎｍであった。
ールした。図６（ａ）は、アニール後のウェハー表面を
ＡＦＭを用いて観察した結果である。この結果から、サ
ファイア基板をアニールすることによって、ステップ間
隔約１００ｎｍのテラス構造を持つ平坦な基板表面が得
られたことが確認できる。このときのＡＦＭ観察による
Ｒｒｍｓ（Roughness Root Mean Square）の値は０．１
５ｎｍであった。
【００２９】次に、Ｓｉ2 Ｈ6 を原料として用いるガス
ソースＭＢＥ装置内にウェハーを導入し、成長温度７０
０℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２分間Ｓ
ｉを成長させた。このときのＳｉの膜厚は１０ｎｍであ
った。図６（ｂ）は、Ｓｉ成長後のウェハー表面をＡＦ
Ｍを用いて観察した結果である。この結果から、Ｓｉ成
長後も表面平坦性は維持され、平滑なＳＯＳ表面が実現
されていることが確認できる。このときのＲｒｍｓは
０．１３ｎｍであった。これは通常のＳｉ中の電子の持
つ平均自由行程に比べても十分に小さく、表面に置ける
散乱にほとんど影響しないと考えられる。
ソースＭＢＥ装置内にウェハーを導入し、成長温度７０
０℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２分間Ｓ
ｉを成長させた。このときのＳｉの膜厚は１０ｎｍであ
った。図６（ｂ）は、Ｓｉ成長後のウェハー表面をＡＦ
Ｍを用いて観察した結果である。この結果から、Ｓｉ成
長後も表面平坦性は維持され、平滑なＳＯＳ表面が実現
されていることが確認できる。このときのＲｒｍｓは
０．１３ｎｍであった。これは通常のＳｉ中の電子の持
つ平均自由行程に比べても十分に小さく、表面に置ける
散乱にほとんど影響しないと考えられる。
【００３０】（実施例６）０．２０度のmisorientation
の角度を有する
の角度を有する
【００３１】
【外４】 。
【００３２】を用いて、ＭＯＣＶＤにおいてサファイア
のホモエピタキシャル成長を行った。Ａｌ、Ｏ原料とし
てそれぞれ窒素でバブリングしたＴＭＡ（トリメチルア
ルミニウム）と、亜酸化窒素を用い、基板温度１０００
℃において３０分間成長を行って、膜厚約５０ｎｍのホ
モエピタキシャルサファイア層を得た。この表面をＡＦ
Ｍを用いて観察した結果からステップ間隔約１００ｎｍ
のテラス構造を持つ平坦な基板表面が得られていること
が確認できる。
のホモエピタキシャル成長を行った。Ａｌ、Ｏ原料とし
てそれぞれ窒素でバブリングしたＴＭＡ（トリメチルア
ルミニウム）と、亜酸化窒素を用い、基板温度１０００
℃において３０分間成長を行って、膜厚約５０ｎｍのホ
モエピタキシャルサファイア層を得た。この表面をＡＦ
Ｍを用いて観察した結果からステップ間隔約１００ｎｍ
のテラス構造を持つ平坦な基板表面が得られていること
が確認できる。
【００３３】次に、Ｓｉ2 Ｈ6 を原料として用いるガス
ソースＭＢＥ装置内にウェハーを導入し、成長温度７０
０℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２分間Ｓ
ｉを成長させた。成長後の膜表面をＡＦＭで観察したと
ころ、図６（ｂ）と同様なテラス構造を持つ平坦なＳｉ
表面が観察された。また、Ｓｉ成長前後の表面のＲｒｍ
ｓの値は、それぞれ０．１８ｎｍ、０．１６ｎｍであっ
た。
ソースＭＢＥ装置内にウェハーを導入し、成長温度７０
０℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２分間Ｓ
ｉを成長させた。成長後の膜表面をＡＦＭで観察したと
ころ、図６（ｂ）と同様なテラス構造を持つ平坦なＳｉ
表面が観察された。また、Ｓｉ成長前後の表面のＲｒｍ
ｓの値は、それぞれ０．１８ｎｍ、０．１６ｎｍであっ
た。
【００３４】（比較例１）０．２０度のmisorientation
の角度を有する
の角度を有する
【００３５】
【外５】 。
【００３６】を用い、熱処理を行わないでガスソースＭ
ＢＥ装置内にウェハーを導入し、成長温度７００℃、Ｓ
ｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２分間Ｓｉを成長
させた。このときのＳｉの膜厚は１０ｎｍであった。図
７（ａ），（ｂ）はそれぞれそれぞれＳｉ成長前と成長
後のウェハー表面をＡＦＭを用いて観察した結果であ
る。熱処理を行っていないサファイア基板の表面ではテ
ラス構造は観察されず、Ｒｒｍｓは０．１２ｎｍであっ
た。このような基板上にＳｉを形成しても本発明のよう
なサファイア基板上の量子ドット構造、量子細線構造お
よび平坦Ｓｉ膜は得られず、図７（ｂ）にみられるよう
な三次元的成長の形態を示した。このときのＲｒｍｓは
０．９ｎｍと、実施例５と比較しても大きな値を示し
た。
ＢＥ装置内にウェハーを導入し、成長温度７００℃、Ｓ
ｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２分間Ｓｉを成長
させた。このときのＳｉの膜厚は１０ｎｍであった。図
７（ａ），（ｂ）はそれぞれそれぞれＳｉ成長前と成長
後のウェハー表面をＡＦＭを用いて観察した結果であ
る。熱処理を行っていないサファイア基板の表面ではテ
ラス構造は観察されず、Ｒｒｍｓは０．１２ｎｍであっ
た。このような基板上にＳｉを形成しても本発明のよう
なサファイア基板上の量子ドット構造、量子細線構造お
よび平坦Ｓｉ膜は得られず、図７（ｂ）にみられるよう
な三次元的成長の形態を示した。このときのＲｒｍｓは
０．９ｎｍと、実施例５と比較しても大きな値を示し
た。
【００３７】
【発明の効果】以上述べたように、本発明により、従来
必要であったエッチングなどの後工程を必要とせず、リ
ソグラフィー技術に依存することなく簡便に低コストで
量子細線および量子ドットを形成することが出来る。ま
たこの方法は、絶縁性のサファイアを基板として使用す
ることが特徴の一つであるから、キャリアの閉込めが容
易でデバイス設計のフレキシビリティーが高い。また、
サファイア基板のmisorientation角を変えることによ
り、量子細線間の間隔をデバイスの設計にあわせて変え
ることも可能である。
必要であったエッチングなどの後工程を必要とせず、リ
ソグラフィー技術に依存することなく簡便に低コストで
量子細線および量子ドットを形成することが出来る。ま
たこの方法は、絶縁性のサファイアを基板として使用す
ることが特徴の一つであるから、キャリアの閉込めが容
易でデバイス設計のフレキシビリティーが高い。また、
サファイア基板のmisorientation角を変えることによ
り、量子細線間の間隔をデバイスの設計にあわせて変え
ることも可能である。
【００３８】また、本発明により、例えば従来ＳＯＳ構
造を作製する場合に必要であったＳｉの固相エピタキシ
ャル法などの後処理工程を必要とせず、容易にかつ低コ
ストで良好なＳＯＳ構造を作製できる利点があり、ま
た、成長後のＳｉ膜の平坦性が非常によいことから、例
えば薄膜ＭＯＳトランジスタ等を作製する場合に、特性
のばらつきの少ない素子を作製できる。
造を作製する場合に必要であったＳｉの固相エピタキシ
ャル法などの後処理工程を必要とせず、容易にかつ低コ
ストで良好なＳＯＳ構造を作製できる利点があり、ま
た、成長後のＳｉ膜の平坦性が非常によいことから、例
えば薄膜ＭＯＳトランジスタ等を作製する場合に、特性
のばらつきの少ない素子を作製できる。
【図１】サファイア表面のテラス構造を示す模式図であ
る。
る。
【図２】細線状にＳｉが成長した場合の模式図である。
【図３】アニールによって熱処理したサファイア基板表
面（ａ）と、その上に形成された量子細線状Ｓｉ表面
（ｂ）のＡＦＭ像を示す顕微鏡写真である。
面（ａ）と、その上に形成された量子細線状Ｓｉ表面
（ｂ）のＡＦＭ像を示す顕微鏡写真である。
【図４】アニールによって熱処理したサファイア基板表
面に形成された量子ドット状Ｓｉ表面のＡＦＭ像を示す
顕微鏡写真である。
面に形成された量子ドット状Ｓｉ表面のＡＦＭ像を示す
顕微鏡写真である。
【図５】サファイアのホモエピタキシャル成長によって
熱処理したサファイア基板表面のＡＦＭ像を示す顕微鏡
写真である。
熱処理したサファイア基板表面のＡＦＭ像を示す顕微鏡
写真である。
【図６】アニールによって熱処理したサファイア基板表
面（ａ）と、その上に形成されたＳｉ表面（ｂ）のＡＦ
Ｍ像を示す顕微鏡写真である。
面（ａ）と、その上に形成されたＳｉ表面（ｂ）のＡＦ
Ｍ像を示す顕微鏡写真である。
【図７】熱処理を行わない場合のサファイア基板表面
（ａ）と、その上に形成されたＳｉ表面（ｂ）のＡＦＭ
像を示す顕微鏡写真である。
（ａ）と、その上に形成されたＳｉ表面（ｂ）のＡＦＭ
像を示す顕微鏡写真である。
【図８】熱処理したサファイア上に形成された量子細線
状のＳｉを用いて作製したＭＯＳＦＥＴの平面（ａ）お
よび斜視（ｂ）を示す模式図である。
状のＳｉを用いて作製したＭＯＳＦＥＴの平面（ａ）お
よび斜視（ｂ）を示す模式図である。
【図９】量子細線を用いたＭＯＳ−ＦＥＴのＩｄ−Ｖｇ
曲線を示す図である。
曲線を示す図である。
１ サファイア基板 ２ ステップ部 ３ 平坦部 ４ 細線状Ｓｉ ５ 細線幅 ６ 細線間隔＝ステップ間隔 ７ 細線高さ ８ 量子細線 ９ サファイア基板 １０ ソース １１ ドレイン １２ ゲートＰｏｌｙ−Ｓｉ １３ ＳｉＯ2
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森安 嘉貴 静岡県富士市鮫島２番地の１ 旭化成工業 株式会社内 (72)発明者 石田 誠 愛知県豊橋市野依台１−13−３ (72)発明者 吉本 護 神奈川県横浜市港南区日野６−11−14− 203
Claims (11)
- 【請求項１】 サファイア基板にシリコンを成膜させる
ＳＯＳ基板の形成方法において、前記サファイア基板を
熱処理することにより前記サファイア基板上にテラス構
造を形成し、該テラス構造のステップ部分からシリコン
を成長させることを特徴とするＳＯＳ基板の形成方法。 - 【請求項２】 前記熱処理が、１０００℃以上のアニー
ルであることを特徴とする請求項１に記載のＳＯＳ基板
の形成方法。 - 【請求項３】 前記熱処理が、前記サファイア基板上へ
サファイアを成膜するホモエピタキシャル方法であるこ
とを特徴とする請求項１に記載のＳＯＳ基板の形成方
法。 - 【請求項４】 前記テラス構造のステップ部分からシリ
コンを成長させる方法が、前記ステップ部分を中心とし
てドット状に成長することを特徴とする請求項１に記載
のＳＯＳ基板の形成方法。 - 【請求項５】 前記テラス構造のステップ部分からシリ
コンを成長させる方法が、前記ステップ部分を中心とし
て細線状に成長することを特徴とする請求項１に記載の
ＳＯＳ基板の形成方法。 - 【請求項６】 前記テラス構造のステップ部分からシリ
コンを成長させる方法が、平面状に成長することを特徴
とする請求項１に記載のＳＯＳ基板の形成方法。 - 【請求項７】 サファイア基板上にシリコンが成膜され
たＳＯＳ基板において、前記シリコンが前記サファイア
基板上のテラス構造のステップ部分にドット状に成膜さ
れていることを特徴とするＳＯＳ基板。 - 【請求項８】 前記シリコンが、前記サファイア基板上
のテラス構造のステップ部分に細線状に成膜されている
ことを特徴とする請求項７に記載のＳＯＳ基板。 - 【請求項９】 前記シリコンが、前記サファイア基板上
のテラス構造に平面状に成膜されていることを特徴とす
る請求項７に記載のＳＯＳ基板。 - 【請求項１０】 ＳＯＳ基板に形成されたＦＥＴにおい
て、該ＦＥＴのソース、ドレイン間に量子細線状のシリ
コンを有することを特徴とするＦＥＴ。 - 【請求項１１】 前記量子細線状のシリコンが、サファ
イア基板を熱処理することにより前記サファイア基板上
にテラス構造を形成し、該テラス構造のステップ部分を
中心として細線状にシリコンを成長させるＳＯＳ基板の
形成方法により形成されていることを特徴とする請求項
１０に記載のＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25526896A JPH1083962A (ja) | 1996-09-06 | 1996-09-06 | Ｓｏｓ基板の形成方法およびそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25526896A JPH1083962A (ja) | 1996-09-06 | 1996-09-06 | Ｓｏｓ基板の形成方法およびそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083962A true JPH1083962A (ja) | 1998-03-31 |
Family
ID=17276395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25526896A Withdrawn JPH1083962A (ja) | 1996-09-06 | 1996-09-06 | Ｓｏｓ基板の形成方法およびそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083962A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008105101A1 (ja) | 2007-02-28 | 2008-09-04 | Shin-Etsu Chemical Co., Ltd. | 貼り合わせ基板の製造方法および貼り合わせ基板 |
| JP2009190153A (ja) * | 2008-02-18 | 2009-08-27 | Nagoya Institute Of Technology | 微細構造の作製方法及び微細構造を備えた基板 |
| WO2009104537A1 (ja) * | 2008-02-18 | 2009-08-27 | 国立大学法人名古屋工業大学 | 微細構造の作製方法及び微細構造を備えた基板 |
| WO2010010719A1 (ja) * | 2008-07-19 | 2010-01-28 | 並木精密宝石株式会社 | ドメインパターン化サファイヤ基板、およびそれを用いた生体分子選別用チップまたは細胞培養基板 |
-
1996
- 1996-09-06 JP JP25526896A patent/JPH1083962A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008105101A1 (ja) | 2007-02-28 | 2008-09-04 | Shin-Etsu Chemical Co., Ltd. | 貼り合わせ基板の製造方法および貼り合わせ基板 |
| US8765576B2 (en) | 2007-02-28 | 2014-07-01 | Shin-Etsu Chemical Co., Ltd. | Process for producing laminated substrate and laminated substrate |
| JP2009190153A (ja) * | 2008-02-18 | 2009-08-27 | Nagoya Institute Of Technology | 微細構造の作製方法及び微細構造を備えた基板 |
| WO2009104537A1 (ja) * | 2008-02-18 | 2009-08-27 | 国立大学法人名古屋工業大学 | 微細構造の作製方法及び微細構造を備えた基板 |
| US8716678B2 (en) | 2008-02-18 | 2014-05-06 | Fujimi Incorporated | Method of manufacturing microstructure and substrate provided with the microstructure |
| WO2010010719A1 (ja) * | 2008-07-19 | 2010-01-28 | 並木精密宝石株式会社 | ドメインパターン化サファイヤ基板、およびそれを用いた生体分子選別用チップまたは細胞培養基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |