JPH1084231A - デジタル信号受信回路 - Google Patents

デジタル信号受信回路

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JPH1084231A
JPH1084231A JP9129192A JP12919297A JPH1084231A JP H1084231 A JPH1084231 A JP H1084231A JP 9129192 A JP9129192 A JP 9129192A JP 12919297 A JP12919297 A JP 12919297A JP H1084231 A JPH1084231 A JP H1084231A
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digital signal
differential
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Hidemichi Saruwatari
栄道 猿渡
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Toshiba Corp
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Toshiba Corp
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    • H04B10/66—Non-coherent receivers, e.g. using direct detection
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Abstract

(57)【要約】 【課題】受光素子１の暗電流、プリアンプ２の出力オフ
セット電圧の変動によるデューティ変動や受信感度の劣
化を低減する。 【解決手段】光信号を受光素子１で光電流に変換し、プ
リアンプ２により正相及び逆相の電圧に変換し、その正
相出力、逆相出力のピーク値をそれぞれ第１、第２のピ
ーク値検出回路３，４で検出及び保持し、第２のピーク
値検出回路４の出力とプリアンプ２の正相出力との中間
値を第１の中間値出力回路５で求め、第１のピーク値検
出回路３の出力とプリアンプ２の逆相出力との中間値を
第２の中間値出力回路６で求め、第１及び第２の中間値
出力回路５，６の両出力をレベル比較回路７で比較し、
所定の入力電圧範囲内で一定振幅の信号電圧に変換する
ことで受信信号を得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、光加入者系、光Ｌ
ＡＮ、光インターコネクション等の光通信分野で用いら
れるバースト信号対応のデジタル信号受信回路に関す
る。
【０００２】
【従来の技術】従来のバースト信号対応デジタル信号受
信回路における、自動閾値制御（ＡＴＣ）回路として、
２モード動作差動トランスインピーダンスアンプがあ
る。この２モード動作トランスインピーダンスアンプの
具体的な構成及び動作については、米国特許US5025456
に記載されている。
【０００３】図２８は上記２モード動作差動トランスイ
ンピーダンスアンプの構成図である。このアンプは、フ
ォトダイオード（受光素子）ＰＤ、差動入出力アンプＯ
Ｐ、ピーク値検出回路ＰＤＣ及び帰還抵抗Ｒf1、Ｒf2を
備える。
【０００４】フォトダイオードＰＤに入射された光信号
Ｐinは光電流に変換され、差動入出力アンプＯＰの
（＋）入力端に供給される。この差動入出力アンプＯＰ
はフォトダイオードＰＤからの光電流Ｉinについて
（−）入力端に供給される閾値に対するレベル差を増幅
するもので、その反転出力は帰還抵抗Ｒf1を介してアン
プＯＰの（＋）入力端にフィードバックされ、正転出力
はピーク値検出回路ＰＤＣに供給される。
【０００５】このピーク値検出回路ＰＤＣはアンプＯＰ
の正転出力のピーク値を検出するもので、その検出出力
は閾値として、帰還抵抗Ｒf2を介してアンプＯＰの
（−）入力端に供給される。
【０００６】すなわち、上記構成による２モード動作差
動トランスインピーダンスアンプは、バースト信号２ビ
ット目以降のトランスインピーダンスをバースト信号１
ビット目のトランスインピーダンスの２倍に切り替える
ことにより、無信号入力時の出力電圧を常にパルス振幅
の中心とする波形を出力するようになっている。
【０００７】しかしながら、上記のような従来のバース
ト信号対応のデジタル信号受信回路では、受光素子の暗
電流の変化、あるいはプリアンプの出力オフセット電圧
の変動によるプリアンプの出力の動作点の変動のため、
固定の閾値による識別回路ではデューティ劣化や受信感
度の劣化を起こすという問題があった。
【０００８】また、入力信号のマーク率が変動した場
合、あるいは同符号が連続した場合、ピーク値検出回路
ＰＤＣの出力が変動するため、デューティ劣化や受信感
度の劣化を起こすという問題があった。
【０００９】
【発明が解決しようとする課題】以上述べたように、従
来のバースト信号対応のデジタル信号受信回路では、受
光素子の暗電流の変化、あるいはプリアンプの出力オフ
セット電圧の変動によるプリアンプの出力の動作点の変
動のため、固定の閾値による識別回路ではデューティ劣
化や受信感度の劣化を起こすという問題があった。
【００１０】また、入力信号のマーク率が変動した場
合、あるいは同符号が連続した場合、ピーク値検出回路
の出力が変動するため、デューティ劣化や受信感度の劣
化を起こすという問題があった。
【００１１】本発明は、上記の問題を解決するべくなさ
れたもので、受光素子の暗電流やプリアンプの出力オフ
セット電圧の変動、あるいは入力信号のマーク率の変動
や同符号の連続によるデューティ劣化や受信感度の劣化
を低減するバースト信号対応のデジタル信号受信回路を
提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係るデジタル信号受信回路は、以下のよ
うに構成される。
【００１３】（１） 入力デジタル信号から正相信号及
び逆相信号を生成するプリアンプと、前記プリアンプの
正相出力のピーク値またはボトム値のいずれか一方を検
出及び保持する第１のレベル検出回路と、前記プリアン
プの逆相出力のピーク値またはボトム値のうち、前記第
１のレベル検出回路と同じレベル値を検出及び保持する
第２のレベル検出回路と、前記プリアンプの正相出力と
前記第２のレベル検出回路の出力との中間値を出力する
第１の中間値出力回路と、前記プリアンプの逆相出力と
前記第１のレベル検出回路の出力との中間値を出力する
第２の中間値出力回路と、前記第１の中間値出力回路の
出力と前記第２の中間値出力回路の出力とを比較し所定
の入力電圧範囲内で一定振幅の信号電圧を出力する第１
のレベル比較回路とを具備し、前記第１及び第２のレベ
ル検出回路、第１及び第２の中間値出力回路及び第１の
レベル比較回路により前記プリアンプの出力のＤＣレベ
ルの差のオフセット補償を行うオフセット補償部を構成
し、前記第１のレベル比較回路により前記オフセット補
償部の出力を比較・増幅する振幅制限増幅部を構成して
なる。
【００１４】（２） 入力デジタル信号から正相信号及
び逆相信号を生成するプリアンプと、前記プリアンプの
正相出力のピーク値またはボトム値のいずれか一方を検
出及び保持する第１のレベル検出回路と、前記プリアン
プの逆相出力のピーク値またはボトム値のうち、前記第
１のレベル検出回路と同じレベル値を検出及び保持する
第２のレベル検出回路と、前記プリアンプの正相出力と
前記第１のレベル検出回路の出力との差を演算出力する
第１の差動回路と、前記第１の差動回路と同じ利得を有
し、前記プリアンプの逆相出力と前記第２のレベル検出
回路の出力との差を演算出力する第２の差動回路と、前
記第１の差動回路の出力と前記第２の差動回路の出力と
を比較し所定の入力電圧振幅範囲内で一定振幅の信号電
圧を出力する第１のレベル比較回路と、前記第１または
第２の差動回路の利得と前記第１のレベル比較回路の利
得との積を利得として、前記第１のレベル検出回路の出
力と前記第２のレベル検出回路の出力とを比較し所定の
入力電圧振幅範囲内で一定振幅の信号電圧を出力する第
２のレベル比較回路と、前記第１のレベル比較回路の出
力と前記第２のレベル比較回路の出力とを加算する加算
回路とを具備し、前記第１及び第２のレベル検出回路、
第１及び第２の差動回路及び第１のレベル比較回路によ
り前記プリアンプの出力のＤＣレベルの差のオフセット
補償を行うオフセット補償部を構成し、前記第１のレベ
ル比較回路により前記オフセット補償部の出力を比較・
増幅する振幅制限増幅部を構成し、前記第２のレベル比
較回路と前記加算回路とにより前記第１及び第２のレベ
ル検出回路の出力の変動を補償するＤＣレベル再生部を
構成してなる。
【００１５】（３） 入力デジタル信号から正相信号及
び逆相信号を生成するプリアンプと、前記プリアンプの
正相出力のピーク値またはボトム値のいずれか一方を検
出及び保持する第１のレベル検出回路と、前記プリアン
プの逆相出力のピーク値またはボトム値のうち、前記第
１のレベル検出回路と同じレベル値を検出及び保持する
第２のレベル検出回路と、前記プリアンプの正相出力及
び逆相出力との差を演算出力する第１の差動回路と、前
記第１の差動回路と同じ利得を有し、前記第１及び第２
のレベル検出回路の出力との差を演算出力する第２の差
動回路と、前記第１の差動回路の出力と前記第２の差動
回路の出力とを比較し所定の入力電圧振幅範囲内で一定
振幅の信号電圧を出力する第１のレベル比較回路と、前
記第１または第２の差動回路の利得と前記第１のレベル
比較回路の利得との積を利得として、前記第１のレベル
検出回路の出力と前記第２のレベル検出回路の出力とを
比較し所定の入力電圧振幅範囲内で一定振幅の信号電圧
を出力する第２のレベル比較回路と、前記第１のレベル
比較回路の出力と前記第２のレベル比較回路の出力とを
加算する加算回路とを具備し、前記第１及び第２のレベ
ル検出回路、第１及び第２の差動回路及び第１のレベル
比較回路により前記プリアンプの出力のＤＣレベルの差
のオフセット補償を行うオフセット補償部を構成し、前
記第１のレベル比較回路により前記オフセット補償部の
出力を比較・増幅する振幅制限増幅部を構成し、前記第
２のレベル比較回路と前記加算回路とにより前記第１及
び第２のレベル検出回路の出力の変動を補償するＤＣレ
ベル再生部を構成してなる。
【００１６】（４） 入力デジタル信号から正相信号及
び逆相信号を生成するプリアンプと、前記プリアンプの
正相出力のピーク値またはボトム値のいずれか一方を検
出及び保持する第１のレベル検出回路と、前記プリアン
プの逆相出力のピーク値またはボトム値のうち、前記第
１のレベル検出回路と同じレベル値を検出及び保持する
第４のレベル検出回路と、前記プリアンプの正相出力と
逆相出力との差を求め、少なくともその正相信号を出力
する第１の差動回路と、前記第１の差動回路と同じ利得
を有し、前記第１のレベル検出回路の出力と前記第２の
レベル検出回路の出力との差を求め、その正相信号及び
逆相信号を出力する第２の差動回路と、前記第１の差動
回路の正相出力と前記第２の差動回路の正相出力とを比
較し所定の入力電圧振幅範囲内で一定振幅の信号電圧を
出力する第１のレベル比較回路と、前記第１のレベル比
較回路の利得と同じ利得を有し、前記第２の差動回路の
正相出力と逆相出力とを比較し所定の入力電圧振幅範囲
内で一定振幅の信号電圧を出力する第２のレベル比較回
路と、前記第１のレベル比較回路の出力と前記第２のレ
ベル比較回路の出力とを加算する加算回路とを具備し、
前記第３及び第４のレベル検出回路、前記第１及び第２
の差動回路により前記第１の差動回路の出力の識別レベ
ルを検出する識別レベル検出部を構成し、前記第１のレ
ベル比較回路により前記識別レベル検出部の出力を比較
・増幅する振幅制限増幅部を構成し、前記第２のレベル
比較回路と前記加算回路により前記第１及び第２のレベ
ル検出回路の出力の変動を補償するＤＣレベル再生部と
を構成してなる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１８】図１は本発明の第１実施形態とするデジタ
ル光受信回路の構成を示すものである。この光受信回路
は、フォトダイオード１、プリアンプ２、第１及び第２
のピーク値検出回路３，４、第１及び第２の中間値出力
回路５，６、レベル比較回路７を備える。
【００１９】フォトダイオード１に入射された入力光信
号Ｐinは光電流に変換され、プリアンプ２で電流−電圧
変換され、正相出力Ｖ+ 、逆相出力Ｖ- として出力され
る。第１及び第２のピーク値検出回路３，４は、それぞ
れプリアンプ２の正相出力Ｖ+ 、逆相出力Ｖ- のピーク
値を検出及び保持する。
【００２０】第１の中間値出力回路５はプリアンプ２の
正相出力Ｖ+ と第２のピーク値検出回路４の出力Ｖp-と
の中間値Ｖm+を出力する。同様に、第２の中間値出力回
路６はプリアンプ２の逆相出力Ｖ- と第１のピーク値検
出回路３の出力Ｖp+との中間値Ｖm-を出力する。
【００２１】レベル比較回路７は第１の中間値出力回路
５の出力Ｖm+と第２の中間値出力回路６の出力Ｖm-とを
レベル比較し、そのレベル差を増幅することで受信信号
Ｖoを得る。
【００２２】ここで、図１の構成において、ピーク値検
出回路３，４、中間値検出回路５，６の構成はオフセッ
ト補償部として機能し、第１のレベル比較回路７は振幅
制限増幅部として機能する。
【００２３】上記構成において、図２を参照してその動
作を説明する。
【００２４】図２は本実施形態の動作原理を説明するた
めのタイミング波形図であり、図２（ａ）は入力光信号
Ｐinのパワーレベル変化、図２（ｂ）はプリアンプ２の
正相出力Ｖ+ 及び逆相出力Ｖ- のレベル変化と各ピーク
値検出回路３，４のピーク値検出出力Ｖp+，Ｖp-のレベ
ル変化、図２（ｃ）は各中間値出力回路５，６の中間値
出力Ｖm+，Ｖm-のレベル変化、図２（ｄ）はレベル比較
回路７の出力Ｖo のレベル変化を示している。
【００２５】一般に、バースト信号対応の受信回路で
は、１ビット目からの応答を可能にするため、ＡＣ結合
は適さず、ＤＣ結合を用いる。このため、図２（ｂ）に
示すように、プリアンプ２の正相出力Ｖ+ 、逆相出力Ｖ
- は、無信号入力時において、フォトダイオード１の暗
電流、あるいはプリアンプ２内のオフセット雑音電圧等
により、ＤＣオフセット電圧２ｄを有する。
【００２６】まず、バースト信号待機時、つまり入力光
信号Ｐin＝０の無信号連続時においては、プリアンプ２
の正相出力Ｖ+ 、逆相出力Ｖ- は次式で与えられる。 Ｖ+ ＝Ｖdc＋ｄ …(1) Ｖ- ＝Ｖdc−ｄ …(2) ここで、Ｖdcは Ｖdc＝（Ｖ+ ＋Ｖ- ）／２ …(3) であり、入力光信号Ｐin、ＤＣオフセット電圧ｄによら
ず一定の値である。
【００２７】このとき、第１のピーク値検出回路３の出
力Ｖp+、第２のピーク値検出回路４の出力Ｖp-はそれぞ
れ (1)式、 (2)式と同じであり、次式で与えられる。 Ｖp+＝Ｖdc−ｄ …(4) Ｖp-＝Ｖdc＋ｄ …(5) よって、第１の中間値出力回路５の出力Ｖm+、第２の中
間値出力回路６の出力Ｖm-はそれぞれ次式で与えられ、
図２（ｃ）に示すようになる。 Ｖm+＝（Ｖ+ ＋Ｖp-）／２＝Ｖdc …(6) Ｖm-＝（Ｖ+ ＋Ｖp+）／２＝Ｖdc …(7) 次に、入力光信号ｐinが入力された場合、この入力光信
号Ｐinはフォトダイオード１で光−電気変換された後、
プリアンプ２で電流−電圧変換される。バースト信号１
ビット目がピークに達したとき、正相出力Ｖ+ 及び逆相
出力Ｖ- の振幅をＡとすると、 Ｖ+ ＝Ｖdc−ｄ＋Ａ …(8) Ｖ- ＝Ｖdc＋ｄ−Ａ …(9) となる。
【００２８】このとき、第１のピーク値検出回路３は正
相出力Ｖ+ のピーク値を検出及び保持するため、そのピ
ーク値検出出力Ｖp+は次式のように与えられる。 Ｖp+＝Ｖ+ ＝Ｖdc−ｄ＋Ａ …(10) また、第２のピーク値検出回路４は逆相出力Ｖ- のピー
ク値を検出及び保持するため、そのピーク値検出出力Ｖ
p-は無信号時の (5)式の値を保持する。よって、第１の
中間値出力回路５の出力Ｖm+、第２の中間値出力回路６
の出力Ｖm-は図２（ｃ）に示すようになり、次式で与え
られる。 Ｖm+＝Ｖdc＋Ａ／２ …(11) Ｖm-＝Ｖdc …(12) 次に、入力光信号Ｐinが再びローレベルになった場合を
考える。プリアンプ２の正相出力Ｖ+ 及び逆相出力Ｖ-
は再び (1)式及び (2)式の値となる。このとき、第１の
ピーク値検出回路３の出力Ｖp+はハイレベル時の(10)式
の値を保持し、第２のピーク値検出回路４の出力Ｖp-は
無信号時の (5)式の値を保持している。よって、第１の
中間値出力回路５の出力Ｖm+及び第２の中間値出力回路
６の出力Ｖm-は次式で与えられる。 Ｖm+＝Ｖdc …(13) Ｖm-＝Ｖdc＋Ａ／２ …(14) よって、第１の中間値出力回路５の出力Ｖm+及び第２の
中間値出力回路６の出力Ｖm-は、振幅Ａ／２で、ＤＣレ
ベルの一致した相補の信号となる。
【００２９】したがって、このＶm+とＶm-とをレベル比
較回路７で比較することにより、プリアンプ２の出力オ
フセット電圧によるデューティ変動や受信感度の劣化を
起こすことなく、バースト信号の１ビット目から受信信
号Ｖo を出力することが可能となる。以上のことは、正
相出力Ｖ+ 及び逆相出力Ｖ- の振幅がＡ′に増大した場
合も同様である。
【００３０】図３は本発明の第２実施形態とするデジタ
ル光受信回路の構成を示すものである。この光受信回路
では、上記第１実施形態の第１及び第２の中間値出力回
路５，６をそれぞれ抵抗Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 による
抵抗分割回路で構成している。尚、各抵抗Ｒ1 〜Ｒ4 の
抵抗値は、Ｒ1 ＝Ｒ2 、Ｒ3 ＝Ｒ4 とする。この構成に
より、中間値出力回路５，６を容易に実現することがで
きる。
【００３１】図４は本発明の第３実施形態とするデジタ
ル光受信回路の構成を示すものである。この光受信回路
では、第１実施形態の第１及び第２のピーク値検出回路
３，４をそれぞれ第１及び第２のボトム値検出回路
３′，４′に置き換えて構成している。本実施形態の構
成によっても、ピーク値がボトム値に置き変わるだけで
あるから、第１の実施形態と同様に動作し、同様の効果
が得られる。
【００３２】図５は本発明の第４の実施形態とするデジ
タル光受信回路の構成を示すものである。この光受信回
路では、第１の実施形態の第１及び第２の中間値出力回
路５，６をそれぞれ第１及び第２の加算回路５′，６′
に置き換えて構成している。
【００３３】図６は本実施形態の動作原理を示すタイミ
ング波形図であり、図６（ａ）は入力光信号Ｐinのパワ
ーレベル変化、図６（ｂ）はプリアンプ２の正相出力Ｖ
+ 及び逆相出力Ｖ- のレベル変化と各ピーク値検出回路
３，４のピーク値検出出力Ｖp+，Ｖp-のレベル変化、図
６（ｃ）は各加算回路５′，６′の加算出力Ｖa+，Ｖa-
のレベル変化、図６（ｄ）はレベル比較回路７の出力Ｖ
o のレベル変化を示している。
【００３４】同図からわかるように、本実施形態の構成
においては、第１の加算回路５′の出力Ｖa+と加算回路
６′の出力Ｖa-とが振幅、ＤＣレベルの一致した信号と
なるため、第１実施形態と同様に動作し、同様の効果が
得られる。
【００３５】図７は本発明の第５の実施形態となるデジ
タル光受信回路の構成を示すものである。この光受信回
路では、図１に示した第１の実施形態のオフセット補償
部を、ピーク値検出回路３，４と、プリアンプ２の正相
出力Ｖ+ とピーク値検出回路３の出力Ｖp+との差を出力
する第１の差動回路１３と、プリアンプ２の逆相出力Ｖ
- とピーク値検出回路４の出力Ｖp-との差を出力し第１
の差動回路１３と同じ利得を有する第２の差動回路１４
とで構成している。この場合、第１の差動回路１３は、
プリアンプ２の正相出力Ｖ+ とピーク値検出回路３の出
力Ｖp+との差Ｖd+を求める。また、第２の差動回路１４
は、プリアンプ２の逆相出力Ｖ- とピーク値検出回路４
の出力Ｖp-との差Ｖd-を求める。
【００３６】ここで、第１及び第２の差動回路１３，１
４の出力Ｖd+，Ｖd-は、振幅及びＤＣレベルの一致した
相補の信号となる。したがって、これらの出力Ｖd+，Ｖ
d-をレベル比較回路７で比較することにより、第１の実
施形態と同様に動作し、同様の効果が得られる。
【００３７】図８は本発明の第６の実施形態とするデジ
タル光受信回路の構成を示すものである。この光受信回
路では、図１に示した第１の実施形態のオフセット補償
部を、ピーク値検出回路３，４と、プリアンプ２の正相
出力Ｖ+ とピーク値検出回路３の出力Ｖp+とを入力する
第１の差動回路Ｄ111 と、ピーク値検出回路４の出力Ｖ
p-とプリアンプ２の逆相出力Ｖ- とを入力する第２の差
動回路Ｄ112 と、第１のコレクタ抵抗Ｒ111 と、第２の
コレクタ抵抗Ｒ112 とから成る電流加算型の差動回路対
で構成している。
【００３８】第１の差動回路Ｄ111 は、ベースにそれぞ
れプリアンプ２の正相出力Ｖ+ とピーク値検出回路３の
出力Ｖp+とが供給される第１及び第２のトランジスタＴ
111，Ｔ112 と、一方端が第１及び第２のトランジスタ
Ｔ111 ，Ｔ112 のエミッタにそれぞれ接続される抵抗Ｒ
113 ，Ｒ114 と、これらの抵抗Ｒ113 及びＲ114 の他方
端に共通に接続される第１の電流源Ｉ111 とで構成され
る。
【００３９】第２の差動回路Ｄ112 は、ベースにそれぞ
れピーク値検出回路４の出力Ｖp-とプリアンプ２の逆相
出力Ｖ- とが供給される第３及び第４のトランジスタＴ
113，Ｔ114 と、一方端が第３及び第４のトランジスタ
Ｔ113 ，Ｔ114 のエミッタにそれぞれ接続される抵抗Ｒ
115 ，Ｒ116 と、これらの抵抗Ｒ115 ，Ｒ116 の他方端
に共通に接続される第２の電流源Ｉ112 とで構成され
る。
【００４０】第１のトランジスタＴ111 と第３のトラン
ジスタＴ113 のコレクタは共通の第１のコレクタ抵抗Ｒ
111 に接続される。第２のトランジスタＴ112 と第４の
トランジスタＴ114 のコレクタは共通の第２のコレクタ
抵抗Ｒ112に接続される。
【００４１】尚、各抵抗Ｒ111 ，Ｒ112 ，Ｒ113 ，Ｒ11
4 ，Ｒ115 ，Ｒ116 の抵抗値は、Ｒ111 ＝Ｒ112 、Ｒ11
3 ＝Ｒ114 ＝Ｒ115 ＝Ｒ116 とする。
【００４２】本実施形態の構成においては、電流加算型
の差動回路対の正相出力Ｖdd+ と逆相出力Ｖdd- とが、
振幅、ＤＣレベルの一致した相補の信号となる。このた
め、両信号をレベル比較回路７で比較することにより、
図１の実施形態と同様に動作し、同様の効果が得られ
る。
【００４３】図９は本発明の第７の実施形態とするデジ
タル光受信回路の構成を示すものである。この光受信回
路では、第７の実施形態のオフセット補償部を、ピーク
値検出回路３，４と、プリアンプ２の正相出力Ｖ+ と逆
相出力Ｖ- とを入力する第１の差動回路Ｄ121 と、ピー
ク値検出回路４の出力Ｖp-とピーク値検出回路３の出力
Ｖp+とを入力する第２の差動回路Ｄ122 と、第１のコレ
クタ抵抗Ｒ121 と、第２のコレクタ抵抗Ｒ122 とから成
る電流加算型の差動回路対で構成している。
【００４４】第１の差動回路Ｄ121 は、ベースにそれぞ
れプリアンプ２の正相出力Ｖ+ と逆相出力Ｖ- とが供給
される第１及び第２のトランジスタＴ121 ，Ｔ122 と、
一方端が第１及び第２のトランジスタＴ121 ，Ｔ122 の
エミッタにそれぞれ接続される抵抗Ｒ123 ，Ｒ124 と、
これらの抵抗Ｒ123 及びＲ124 の他方端に共通に接続さ
れる第１の電流源Ｉ121 とで構成される。
【００４５】第２の差動回路Ｄ122 は、ベースにそれぞ
れピーク値検出回路４，３の出力Ｖp-，Ｖp+が供給され
る第３及び第４のトランジスタＴ123 ，Ｔ124 と、一方
端が第３及び第４のトランジスタＴ123 ，Ｔ124 のエミ
ッタにそれぞれ接続される抵抗Ｒ125 ，Ｒ126 と、これ
らの抵抗Ｒ125 ，Ｒ126 の他方端に共通に接続される第
２の電流源Ｉ122 とで構成される。
【００４６】第１のトランジスタＴ121 と第３のトラン
ジスタＴ123 のコレクタは共通の第１のコレクタ抵抗Ｒ
121 に接続される。第２のトランジスタＴ122 と第４の
トランジスタＴ124 のコレクタは共通の第２のコレクタ
抵抗Ｒ122 に接続される。
【００４７】尚、各抵抗Ｒ121 ，Ｒ122 ，Ｒ123 ，Ｒ12
4 ，Ｒ125 ，Ｒ126 の抵抗値は、Ｒ121 ＝Ｒ122 、Ｒ12
3 ＝Ｒ124 ＝Ｒ125 ＝Ｒ126 とする。
【００４８】本実施形態の構成においては、電流加算型
の差動回路対の正相出力Ｖdd+ 、逆相出力Ｖdd- とが、
振幅、ＤＣレベルの一致した相補の信号となるため、図
１の実施形態と同様に動作し、同様の効果が得られる。
【００４９】図１０は本発明の第８の実施形態とするデ
ジタル光受信回路の構成を示すものである。この光受信
回路では、上記第１の実施形態のプリアンプ２以降のピ
ーク値検出回路３，４、中間値出力回路５，６及びレベ
ル比較回路７の構成をオフセット補償部Ａとし、このオ
フセット補償部Ａをｎ段縦続接続したものである。各段
のオフセット補償部をそれぞれＡ1 ，Ａ2 ，…，Ａn と
する。
【００５０】すなわち、オフセット補償部Ａが１段の構
成では、微小信号から大信号まで一つのレベル比較回路
７で増幅することになるため、当該レベル比較回路７に
は比較的大きな利得を有するものが必要となる。
【００５１】ところが、レベル比較回路７では、素子の
ばらつきにより生じる入力オフセット電圧を大きな利得
によって増幅するため、微小信号を識別することができ
なくなる。また、ピーク値検出回路３，４の精度のばら
つき等により正確なオフセット補償ができない場合にも
同様な問題が生じる。
【００５２】そこで、本実施形態の構成では、オフセッ
ト補償部Ａを多段接続して各段のレベル比較回路７の利
得を下げて、線形動作を行う入力電圧範囲を大きくして
いる。この構成によれば、微小信号を各段のレベル比較
回路７の線形動作範囲内で増幅できるようになり、上記
の理由で生じたオフセット電圧のために正確なオフセッ
ト補償が行えない場合でも、次段以降のオフセット補償
部で再びオフセット補償を行うことができるようにな
る。
【００５３】このように、各段のオフセット補償部で生
じるオフセットが、レベル比較回路７でリミットのかか
る大きさの信号よりも十分小さい値ならば、各段で補償
しながら信号を増幅できるため、効率よくオフセット補
償を行うことができ、ダイナミックレンジを拡大するこ
とができる。
【００５４】尚、第８の実施形態において、各オフセッ
ト補償部Ａ1 〜Ａn のピーク値検出回路３，４をボトム
値検出回路に置き換えても同様の動作を実現できる。ま
た、各オフセット補償部Ａ1 〜Ａn の中間値出力回路
５，６を加算回路に置き換えても同様の動作を実現でき
る。また、オフセット補償部Ａ1 〜Ａn を図７乃至図９
並びに図１１、図１２（後述する）に示す構成に置き換
えて多段化しても、図１０の実施形態と同様の動作を実
現できる。
【００５５】ところで、上記の各実施形態の構成では、
大振幅のバースト信号の直後に小振幅のバースト信号が
入力した場合、ピーク値検出回路３，４あるいはボトム
値検出回路３′，４′に保持されている電荷を瞬時に放
電することができず、受信回路が誤動作してしまう可能
性がある。
【００５６】図１１は本発明の第９の実施形態とするデ
ジタル光受信回路の構成を示すものである。この光受信
回路では、第１の実施形態の構成に、第１及び第２のピ
ーク値検出回路３，４をリセットするリセット回路１２
を備えて構成するようにしている。このリセット回路１
２は、リセット信号が与えられると、第１及び第２のピ
ーク値検出回路３，４を瞬時に初期状態に戻す。
【００５７】したがって、上記構成によれば、大振幅の
バースト信号の直後に小振幅のバースト信号が入力され
た場合においても、バースト信号終了後にリセット回路
１２にリセット信号を与えることで、１ビット目から識
別することが可能となる。
【００５８】図１２は上記第１のピーク値検出回路３と
リセット回路１２の具体的な構成を示すものである。ピ
ーク値検出回路３は、入力電圧をダイオードＤ1 に通し
て保持容量（コンデンサ）Ｃ1 に印加することで当該保
持容量Ｃ1 を充電し、その充電電圧をバッファＢ1 で取
り出すようにしたものである。すなわち、入力信号がハ
イレベルであるときに、保持容量Ｃ1 を充電し、入力信
号がローレベルであるとき、入出力をハイ・インピーダ
ンスとすることにより、保持容量Ｃ1 に保持されている
電荷の放電パスを断ち、ピーク値検出及び保持を行う。
【００５９】これに対してリセット回路１２は、ピーク
値検出回路３の保持容量Ｃ1 に並列にトランジスタＴ1
を接続して構成される。トランジスタＴ1 のベースにリ
セット信号を入力することにより、保持容量Ｃ1 に保持
されている電荷を瞬時に放電し、ピーク値検出回路３を
リセットすることができる。
【００６０】尚、第２のピーク値検出回路４について
は、その内部の保持容量にトランジスタＴ1 を並列に接
続することで、第１のピーク値検出回路３と同時にリセ
ットすることができる。
【００６１】また、図３、図４、図５、図７〜図１０に
示した実施形態の構成においても、ピーク値検出回路
３，４またはボトム値検出回路３′，４′をリセットす
るリセット回路を備えることにより、図１１の実施形態
と同様の動作を実現することができる。
【００６２】ところで、上記のオフセット補償部と振幅
制限増幅部とのみの構成では、入力信号のマーク率が変
動した場合、或いは同符号が連続した場合、ピーク値検
出回路３、或いは４に保持されている電荷が放電され、
特に微小信号の場合、ピーク値検出回路３の出力Ｖp+、
或いはピーク値検出回路４の出力Ｖp-が変動するため、
オフセット補償部で正確なオフセット補償ができなくな
る。
【００６３】また、バースト信号の１ビット目からの応
答を要求する場合、ピーク値検出回路３，４の時定数を
小さく設定する必要があるため、マーク率変動耐力、同
符号連続耐力がさらに劣化する。
【００６４】この場合、図１０のような多段構成を用い
ても、前段で生じたピーク値検出回路３，４の出力Ｖp
+，Ｖp-の変動成分は除去することはできない。そこ
で、ＤＣレベル再生部の機能が有効となる。
【００６５】図１３は本発明の第１０の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路は、第１の実施形態と同様に、フォトダイオード
１、プリアンプ２、第１及び第２のピーク値検出回路
３，４、第１及び第２の中間値出力回路５，６、第１の
レベル比較回路７を備える他、さらに第２のレベル比較
回路８、加算回路９を備える。
【００６６】フォトダイオード１に入射された入力光信
号Ｐinは光電流に変換され、プリアンプ２で電流−電圧
変換され、正相出力Ｖ+ 、逆相出力Ｖ- として出力され
る。第１及び第２のピーク値検出回路３，４は、それぞ
れプリアンプ２の正相出力Ｖ+ 、逆相出力Ｖ- のピーク
値を検出保持する。
【００６７】第１の中間値出力回路５はプリアンプ２の
正相出力Ｖ+ と第２のピーク値検出回路４の出力Ｖp の
中間値Ｖm+を出力する。同様に、第２の中間値検出回路
６はプリアンプ２の逆相出力Ｖ- と第１のピーク値検出
回路３の出力Ｖp+との中間値Ｖm-を出力する。
【００６８】第１のレベル比較回路７は第１の中間値出
力回路５の出力Ｖm+と第２の中間値出力回路６の出力Ｖ
m-とをレベル比較し、そのレベル差を増幅して正相出力
Ｖo+及び逆相出力Ｖo-を得る。第２のレベル比較回路８
はピーク値検出回路３，４の出力Ｖp+，Ｖp-をレベル比
較してそのレベル差を第１のレベル比較回路７の半分の
利得で増幅し、正相出力Ｖpc+ 及び逆相出力Ｖpc- を得
る。
【００６９】加算回路９は第１のレベル比較回路７の出
力Ｖo+，Ｖo-と第２のレベル比較回路８の出力Ｖpc+ ，
Ｖpc- との正相同士、逆相同士を加算してＶout+，Ｖou
t-を出力する。
【００７０】ここで、図１３の構成において、ピーク値
検出回路３，４、中間値検出回路５，６の構成はオフセ
ット補償部として機能し、第１のレベル比較回路７は振
幅制限増幅部として機能し、第２のレベル比較回路８、
加算回路９の構成はＤＣレベル再生部として機能する。
但し、オフセット補償部及び振幅制限増幅部の動作は、
第１の実施形態の場合と同じである。このため、ここで
は特にＤＣレベル再生部の動作を説明する。
【００７１】図１３の実施形態の構成において、図１４
（ａ）〜図１４（ｆ）を参照してＤＣレベル再生部の動
作を説明する。
【００７２】図１４（ａ）〜図１４（ｆ）は本実施形態
の動作原理を説明するためのタイミング波形図であり、
図１４（ａ）は入力光信号Ｐinのパワーレベル変化、図
１４（ｂ）はプリアンプ２の正相出力Ｖ+ 及び逆相出力
Ｖ- のレベル変化と各ピーク値検出回路３，４のピーク
値検出出力Ｖp+，Ｖp-のレベル変化、図１４（ｃ）は各
中間値出力回路５，６の中間値出力Ｖm+，Ｖm-の変化、
図１４（ｄ）は第１のレベル比較回路７の出力Ｖo+，Ｖ
o-のレベル変化、図１４（ｅ）は第２のレベル比較回路
８の出力Ｖpc+ ，Ｖpc- のレベル変化、図１４（ｆ）は
加算回路９の出力Ｖout+，Ｖout-のレベル変化を示して
いる。
【００７３】入力信号のマーク率変動、或いは同符号連
続により、ピーク値検出回路３の出力Ｖp+、或いはピー
ク値検出回路４の出力Ｖp-が変動した場合、図１４
（ｃ）から分かるように、正確なオフセット補償ができ
ない。そのため、図１４（ｄ）に示すようにレベル比較
回路７で比較・増幅しても、デューティ劣化や符号誤り
の原因となる。また、この場合、図１０に示したような
多段構成を用いても、前段で生じたピーク値検出回路
３，４の出力Ｖp+，Ｖp-の変動成分は除去することはで
きない。
【００７４】そこで、本実施形態の構成では、図１４
（ｄ）のレベル比較回路７の出力Ｖo+，Ｖo-に、図１４
（ｅ）のレベル比較回路８の出力Ｖpc+ ，Ｖpc- を加算
することにより、図１４（ｆ）に示すようにピーク値検
出回路３、４の出力Ｖp+，Ｖp-の変動成分を除去した加
算回路９の出力Ｖout+，Ｖout-を得ている。
【００７５】この構成によれば、マーク率変動や同符号
連続でピーク値検出回路３，４の出力Ｖp+，Ｖp-が変動
した場合でも、オフセット補償部と振幅制限増幅部とで
入力信号のＡＣ成分のみを増幅し、ＤＣレベル再生部で
ＤＣ成分の変動を除去するため、マーク率変動耐力、同
符号連続耐力が向上するようになる。
【００７６】図１５は本発明の第１１の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、図１３に示した第１０の実施形態の第１及
び第２の中間値出力回路５，６をそれぞれ抵抗Ｒ1 ，Ｒ
2 ，Ｒ3 ，Ｒ4 による抵抗分割回路で構成している。
尚、各抵抗Ｒ1 〜Ｒ4 の抵抗値は、Ｒ1 ＝Ｒ2 ，Ｒ3 ＝
Ｒ4 とする。この構成により、中間値出力回路５，６を
容易に実現することができる。
【００７７】図１６は本発明の第１２の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、上記図１３の実施形態の振幅制限増幅部と
ＤＣレベル再生部とを、中間値出力回路５，６の出力Ｖ
m+，Ｖm-を入力とする第１の差動回路Ｄ81と、ピーク値
検出回路３，４の出力Ｖp+，Ｖp-を入力とする第２の差
動回路Ｄ82と、第１のコレクタ抵抗Ｒ81と、第２のコレ
クタ抵抗Ｒ82とから成る電流加算型の差動回路対で構成
している。
【００７８】すなわち、第１の差動回路Ｄ81は、ベース
にそれぞれ中間値出力回路５，６の出力Ｖm+，Ｖm-が供
給される第１及び第２のトランジスタＴ81，Ｔ82と、一
方端が第１及び第２のトランジスタＴ81，Ｔ82のエミッ
タにそれぞれ接続される抵抗Ｒ83，Ｒ84と、これらの抵
抗Ｒ83，Ｒ84の他方端に接続される第１の電流源Ｉ81と
で構成される。
【００７９】また、第２の差動回路Ｄ82は、ベースにそ
れぞれピーク値検出回路３，４の出力Ｖp+，Ｖp-が供給
される第３及び第４のトランジスタＴ83，Ｔ84と、一方
端が第３及び第４のトランジスタＴ83，Ｔ84のエミッタ
にそれぞれ接続される抵抗Ｒ85，Ｒ86と、これらの抵抗
Ｒ85，Ｒ86の他方端に接続される第２の電流源Ｉ82とで
構成される。
【００８０】第１のトランジスタＴ81と第３のトランジ
スタＴ83のコレクタは、共通の第１のコレクタ抵抗Ｒ81
に接続される。第２のトランジスタＴ82と第４のトラン
ジスタＴ84のコレクタは共通の第２のコレクタ抵抗Ｒ82
に接続される。
【００８１】尚、各抵抗Ｒ81，Ｒ82，Ｒ83，Ｒ84，Ｒ8
5，Ｒ86の抵抗値は、Ｒ81＝Ｒ82、Ｒ83＝Ｒ84＝（１／
２）×Ｒ85＝（１／２）×Ｒ86とする。
【００８２】この構成により、ＤＣレベル再生部を容易
に実現し、図１３の実施形態と同様の効果が得られる。
【００８３】図１７は本発明の第１３の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、上記第１０の実施形態のオフセット補償部
と振幅制限増幅部とＤＣレベル再生部とを多段接続（図
１７ではｎ段）し、各段のレベル比較回路７の利得を下
げて、線形動作を行う入力電圧範囲を大きくしている。
【００８４】この構成によれば、各段のオフセット補償
部と振幅制限増幅部とで入力信号のＡＣ成分のみをレベ
ル比較回路７の線形動作範囲内で比較・増幅し、ＤＣレ
ベル再生部でＤＣ成分の変動を除去できる。このため、
次段のオフセット補償部へＤＣ成分の変動のない信号を
入力することができる。
【００８５】したがって、マーク率変動や同符号連続に
よってピーク値検出回路３，４の出力Ｖp+，Ｖp-が変動
し、正確なオフセット補償が行えない場合でも、次段以
降のオフセット補償部で再びオフセット補償を行うこと
ができるようになるため、効率よくオフセット補償を行
うことができ、入力ダイナミックレンジを拡大すること
ができる。
【００８６】上記第１３の実施形態では、マーク率が変
動したり同符号が連続した場合でも、広いダイナミック
レンジの高速バースト信号を正確に増幅することができ
る。しかし、加算回路９の出力Ｖout+，Ｖout-の動作点
は、互いに一致していないため識別することはできな
い。この問題は第１４の実施形態の構成により解決でき
る。
【００８７】図１８は本発明の第１４の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、上記第１４の実施形態の、オフセット補償
部と振幅制限増幅部とＤＣレベル再生部とを多段接続し
た構成において、最終段を図１３に示した第１０の実施
形態のオフセット補償部と振幅制限増幅部とに置き換え
て構成している。
【００８８】この構成では、オフセット補償部と振幅制
限増幅部とＤＣレベル再生部との多段接続（１〜ｎ−１
段目）により広いダイナミックレンジの入力信号をマー
ク率変動や同符号連続に対して十分強いレベルまで増幅
し、最終段（ｎ段目）のオフセット補償部と振幅制限増
幅部で識別することにより、広ダイナミックレンジ高速
バースト信号を瞬時に識別することが可能となる。
【００８９】尚、第１４の実施形態においては最終段の
みを図１３の実施形態のオフセット補償部と振幅制限増
幅部とに置き換えたが、最終段から複数段を同様に置き
換えた構成でもよい。
【００９０】図１９は本発明の第１５の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、図１３に示した第１０の実施形態の第１及
び第２の中間値出力回路５，６をぞれぞれ第２及び第３
の加算回路５′，６′に置き換えてオフセット補償部を
構成し、第２のレベル比較回路８の利得を第２あるいは
第３の加算回路５′，６′の利得と第１のレベル比較回
路７の利得との積としている。
【００９１】本実施形態の構成においては、第２の加算
回路５′の出力Ｖa+と第３の加算回路６′の出力Ｖa-と
が、振幅、ＤＣレベルの一致した相補の信号となり、Ｄ
Ｃレベル再生部でＤＣ成分の変動を除去できるようにな
る。このため、図１３の実施形態と同様に動作し、同様
の効果が得られる。
【００９２】図２０は本発明の第１６の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、上記図１９の実施形態において、ピーク値
検出回路３，４の出力Ｖp+，Ｖp-の差を出力し、第２及
び第３の加算回路５′，６′と同じ利得を有する第３の
差動回路１５を備え、第２のレベル比較回路８の利得を
第１のレベル比較回路７の利得と同じとした構成となっ
ている。本実施形態の構成においても、図１３の実施形
態と同様に動作し、同様の効果が得られる。
【００９３】図２１は本発明の第１７の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、図２０に示した第１６の実施形態の振幅制
限増幅部とＤＣレベル再生部とを、オフセット補償部の
出力Ｖa+，Ｖa-を入力する第１の差動回路Ｄ151 と、ピ
ーク値検出回路３，４の出力Ｖp+，Ｖp-を入力する第２
の差動回路Ｄ152 と、第１のコレクタ抵抗Ｒ151 と、第
２のコレクタ抵抗Ｒ152 とから成る電流加算型の差動回
路対とで構成している。
【００９４】第１の差動回路Ｄ151 は、ベースにそれぞ
れオフセット補償部の出力Ｖa+，Ｖa-を入力する第１及
び第２のトランジスタＴ151 ，Ｔ152 と、第１及び第２
のトランジスタＴ151 ，Ｔ152 のエミッタにそれぞれ接
続する抵抗Ｒ153 ，Ｒ154 と、抵抗Ｒ153 ，Ｒ154 に接
続した第１の電流源Ｉ151 とで構成している。
【００９５】第２の差動回路Ｄ152 は、ベースにそれぞ
れピーク値検出回路３，４の出力Ｖp+、Ｖp-が供給され
る第３及び第４のトランジスタＴ153 ，Ｔ154 と、一方
端が第３及び第４のトランジスタＴ153 ，Ｔ154 のエミ
ッタにそれぞれ接続される抵抗Ｒ155 ，Ｒ156 と、抵抗
Ｒ155 ，Ｒ156 の他方端に共通に接続される第２の電流
源Ｉ152 とで構成される。
【００９６】第１のトランジスタＴ151 と第３のトラン
ジスタＴ153 のコレクタは共通の第２のコレクタ抵抗Ｒ
151 に接続される。第２のトランジスタＴ152 と第４の
トランジスタＴ154 のコレクタは共通の第２のコレクタ
抵抗Ｒ152 に接続される。
【００９７】尚、各抵抗Ｒ151 ，Ｒ152 ，Ｒ153 ，Ｒ15
4 ，Ｒ155 ，Ｒ156 の抵抗値は、Ｒ151 ＝Ｒ152 、Ｒ15
3 ＝Ｒ154 ＝Ｒ155 ＝Ｒ156 とする。
【００９８】この構成により、ＤＣレベル再生部を容易
に実現することができ、図１３の実施形態と同様の効果
が得られる。
【００９９】図２２は本発明の第１８の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、図１３に示した第１０の実施形態のオフセ
ット補償部を、ピーク値検出回路３，４と、プリアンプ
２の正相出力Ｖ+ とピーク値検出回路３の出力Ｖp+との
差を出力する第１の差動回路１３と、プリアンプ２の逆
相出力Ｖ- とピーク値検出回路４の出力Ｖp-との差を出
力し第１の差動回路１３と同じ利得を有する第２の差動
回路１４とで構成し、第２のレベル比較回路８の利得を
第１あるいは第２の差動回路１３，１４の利得と第１の
レベル比較回路７の利得との積としている。
【０１００】本実施形態の構成においては、第１の差動
回路１３の出力Ｖd+と第２の差動回路１４の出力Ｖd-と
が、振幅、ＤＣレベルの一致した相補の信号となり、Ｄ
Ｃレベル再生部でＤＣ成分の変動を除去できるようにな
るため、図１３の実施形態と同様に動作し、同様の効果
が得られる。
【０１０１】図２３は本発明の第１９の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、図１３に示した第１０の実施形態のオフセ
ット補償部を、ピーク値検出回路３，４と、プリアンプ
２の正相出力Ｖ+ とピーク値検出回路３の出力Ｖp+とを
入力する第１の差動回路Ｄ111 と、ピーク値検出回路４
の出力Ｖp-とプリアンプ２の逆相出力Ｖ- とを入力する
第２の差動回路Ｄ112と、第１のコレクタ抵抗Ｒ111
と、第２のコレクタ抵抗Ｒ112 とから成る電流加算型の
差動回路対で構成している。また、第２のレベル比較回
路８の利得を第１の差動回路Ｄ111 と第１及び第２のコ
レクタ抵抗Ｒ111 ，Ｒ112 とからなる差動回路の利得と
第１のレベル比較回路７の利得との積としている。
【０１０２】第１の差動回路Ｄ111 は、ベースにそれぞ
れプリアンプ２の正相出力Ｖ+ とピーク値検出回路３の
出力Ｖp+とが供給される第１及び第２のトランジスタＴ
111，Ｔ112 と、一方端が第１及び第２のトランジスタ
Ｔ111 ，Ｔ112 のエミッタにそれぞれ接続される抵抗Ｒ
113 ，Ｒ114 と、これらの抵抗Ｒ113 及びＲ114 の他方
端に共通に接続される第１の電流源Ｉ111 とで構成され
る。
【０１０３】第２の差動回路Ｄ112 は、ベースにそれぞ
れピーク値検出回路４の出力Ｖp-とプリアンプ２の逆相
出力Ｖ- とが供給される第３及び第４のトランジスタＴ
113，Ｔ114 と、一方端が第３及び第４のトランジスタ
Ｔ113 ，Ｔ114 のエミッタにそれぞれ接続される抵抗Ｒ
115 ，Ｒ116 と、これらの抵抗Ｒ115 ，Ｒ116 の他方端
に共通に接続される第２の電流源Ｉ112 とで構成され
る。
【０１０４】第１のトランジスタＴ111 と第３のトラン
ジスタＴ113 のコレクタは共通の第１のコレクタ抵抗Ｒ
111 に接続される。第２のトランジスタＴ112 と第４の
トランジスタＴ114 のコレクタは共通の第２のコレクタ
抵抗Ｒ112に接続される。
【０１０５】尚、各抵抗Ｒ111 ，Ｒ112 ，Ｒ113 ，Ｒ11
4 ，Ｒ115 ，Ｒ116 の抵抗値は、Ｒ111 ＝Ｒ112 、Ｒ11
3 ＝Ｒ114 ＝Ｒ115 ＝Ｒ116 とする。
【０１０６】本実施形態の構成においては、電流加算型
の差動回路対の正相出力Ｖdd+ 、逆相出力Ｖdd- とが、
振幅、ＤＣレベルの一致した相補の信号となり、ＤＣレ
ベル再生部でＤＣ成分の変動を除去できるようになるた
め、図１３の実施形態と同様に動作し、同様の効果が得
られる。
【０１０７】図２４は本発明の第２０の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、第１０の実施形態のオフセット補償部を、
ピーク値検出回路３，４と、プリアンプ２の正相出力Ｖ
+ と逆相出力Ｖ- とを入力する第１の差動回路Ｄ121
と、ピーク値検出回路４の出力Ｖp-とピーク値検出回路
３の出力Ｖp+とを入力する第２の差動回路Ｄ122 と、第
１のコレクタ抵抗Ｒ121と、第２のコレクタ抵抗Ｒ122
とから成る電流加算型の差動回路対で構成している。ま
た、第２のレベル比較回路８の利得を第１の差動回路Ｄ
121 と第１及び第２のコレクタ抵抗Ｒ121 ，Ｒ122 から
なる差動回路の利得と第１のレベル比較回路７の利得と
の積としている。
【０１０８】第１の差動回路Ｄ121 は、ベースにそれぞ
れプリアンプ２の正相出力Ｖ+ と逆相出力Ｖ- とが供給
される第１及び第２のトランジスタＴ121 ，Ｔ122 と、
一方端が第１及び第２のトランジスタＴ121 ，Ｔ122 の
エミッタにそれぞれ接続される抵抗Ｒ123 ，Ｒ124 と、
これらの抵抗Ｒ123 及びＲ124 の他方端に共通に接続さ
れる第１の電流源Ｉ121 とで構成される。
【０１０９】第２の差動回路Ｄ122 は、ベースにそれぞ
れピーク値検出回路４，３の出力Ｖp-，Ｖp+が供給され
る第３及び第４のトランジスタＴ123 ，Ｔ124 と、一方
端が第３及び第４のトランジスタＴ123 ，Ｔ124 のエミ
ッタにそれぞれ接続される抵抗Ｒ125 ，Ｒ126 と、これ
らの抵抗Ｒ125 ，Ｒ126 の他方端に共通に接続される第
２の電流源Ｉ122 とで構成される。
【０１１０】第１のトランジスタＴ121 と第３のトラン
ジスタＴ123 のコレクタは共通の第１のコレクタ抵抗Ｒ
121 に接続される。第２のトランジスタＴ122 と第４の
トランジスタＴ124 のコレクタは共通の第２のコレクタ
抵抗Ｒ122 に接続される。
【０１１１】尚、各抵抗Ｒ121 ，Ｒ122 ，Ｒ123 ，Ｒ12
4 ，Ｒ125 ，Ｒ126 の抵抗値は、Ｒ121 ＝Ｒ122 、Ｒ12
3 ＝Ｒ124 ＝Ｒ125 ＝Ｒ126 とする。
【０１１２】本実施形態の構成においては、電流加算型
の差動回路対の正相出力Ｖdd+ 、逆相出力Ｖdd- とが、
振幅、ＤＣレベルの一致した相補の信号となり、ＤＣレ
ベル再生部でＤＣ成分の変動を除去できるようになるた
め、図１３の実施形態と同様に動作し、同様の効果が得
られる。
【０１１３】図２５は本発明の第２１の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、図１３に示した第１０の実施形態のオフセ
ット補償部を、ピーク値検出回路３，４と、プリアンプ
２の正相出力Ｖ+ と逆相出力Ｖ- との差を出力する第１
の差動回路１３と、ピーク値検出回路３の出力Ｖp+とピ
ーク値検出回路４の出力Ｖp-との差を出力し第１の差動
回路１２と同じ利得を有する第２の差動回路１４とで構
成される識別レベル検出部に置き換え、第２の差動回路
１４の出力を第２のレベル比較回路８の入力として構成
している。また、第２のレベル比較回路８の利得を第１
のレベル比較回路７の利得と同じとしている。
【０１１４】本実施形態の構成においては、第２の差動
回路１４の出力Ｖd-が、第１の差動回路１３の出力Ｖd+
の振幅の中心レベルとなる。このため、このＶd+とＶd-
とを第１のレベル比較回路７で比較することにより、プ
リアンプ２の出力オフセット電圧によるデューティ変動
や受信感度の劣化を起こすことなく、バースト信号の１
ビット目から受信信号Ｖo+，Ｖo-を出力することが可能
となる。この結果、ＤＣレベル再生部でＤＣ成分の変動
を除去できるようになり、図１３の実施形態と同様に動
作し、同様の効果が得られる。
【０１１５】尚、第２１の実施形態において、第１及び
第２のピーク値検出回路３，４の出力Ｖp+，Ｖp-を第２
のレベル比較回路８の入力とし、第２のレベル比較回路
８の利得を第１あるいは第２の差動回路１３，１４の利
得と第１のレベル比較回路７の利得との積としてもよ
い。
【０１１６】また、図２２の実施形態の構成において、
第１及び第２の差動回路１３，１４と同じ利得を有する
第３の差動回路１５を備え、第２のレベル比較回路８の
利得を第１のレベル比較回路７の利得と同じとした構成
でも、図１３の実施形態と同様に動作し、同様の効果が
得られる。
【０１１７】また、図２３、図２４の実施形態の構成に
おいて、第１の差動回路Ｄ111 あるいはＤ121 と第１及
び第２のコレクタ抵抗とで構成される差動回路と同じ利
得を有する第３の差動回路１５を備え、第２のレベル比
較回路８の利得を第１のレベル比較回路７の利得と同じ
とした構成でも、図１３の実施形態と同様に動作し、同
様の効果が得られる。
【０１１８】また、図２２から図２６の実施形態の構成
においても、図２１の実施形態によりＤＣレベル再生部
を容易に実現することができ、図１３の実施形態と同様
に動作し、同様の効果が得られる。
【０１１９】また、図１６、図１７、図２０〜図２６の
実施形態のオフセット補償部あるいは識別レベル検出部
と振幅制限増幅部とＤＣレベル再生部とを多段接続した
構成でも、図１７の実施形態と同様に動作し、同様の効
果が得られる。
【０１２０】また、オフセット補償部或いは識別レベル
検出部と振幅制限増幅部とＤＣレベル再生部とを多段接
続した構成において、最終段あるいは複数段を図１３あ
るいは図１５、図１６、図１９〜図２５の実施形態のオ
フセット補償部あるいは識別レベル検出部と振幅制限増
幅部とに置き換えた構成でも、図１８の実施形態と同様
に動作し、同様の効果が得られる。
【０１２１】さらに、上記各実施形態のオフセット補償
部あるいは識別レベル検出部の構成以外の、ピーク値検
出回路３，４を備えたフィードフォワード型のオフセッ
ト補償部あるいは識別レベル検出部を用いた場合でも、
ＤＣレベル再生部を備えることにより図１３、図１７、
図１８の実施形態と同様に動作し、同様の効果が得られ
る。
【０１２２】ところで、上記各施形態の構成では、大振
幅のバースト信号の直後に小振幅のバースト信号が入力
した場合、ピーク値検出回路３，４に保持されている電
荷を瞬時に放電することができず、受信回路が誤動作し
てしまう可能性がある。この問題は、第２２の実施形態
により解決される。
【０１２３】図２６は本発明の第２２の実施形態とする
デジタル光受信回路の構成を示すものである。この光受
信回路では、上記図１３に示した第１０の実施形態の構
成に、第１及び第２のピーク値検出回路３，４をそれぞ
れリセットする第１及び第２のリセット回路１６，１７
を備えて構成するようにしている。このリセット回路１
６，１７は、リセット信号が与えられると、ピーク値検
出回路３，４を瞬時に初期状態に戻す。
【０１２４】したがって、上記構成によれば、大振幅の
バースト信号の直後に小振幅のバースト信号が入力され
た場合においても、バースト信号終了後にリセット回路
１６，１７にリセット信号を与えることで、１ビット目
から識別することが可能となる。
【０１２５】図２７は上記第１のピーク値検出回路３と
第１のリセット回路１６の具体的な構成を示すものであ
る。
【０１２６】図２７において、ピーク値検出回路３は、
差動アンプＡ1 と、整流用トランジスタＴ171 と、保持
容量Ｃ1 と、出力バッファＢ1 とで構成される。そし
て、入力電圧Ｖ+ を差動アンプＡ1 と整流用トランジス
タＴ171 を通して保持容量Ｃ1に印加することで当該保
持容量Ｃ1 を充電し、その充電電圧をバッファＢ1 から
Ｖp+として取り出す。また、差動アンプＡ1 と整流用ト
ランジスタＴ171 とでボルテージホロワを構成し、当該
ボルテージホロワのループ利得により高精度化を図って
いる。
【０１２７】すなわち、入力信号Ｖ+ がハイレベルであ
るときに保持容量Ｃ1 を充電し、入力信号Ｖ- がローレ
ベルであるときに入出力をハイ・インピーダンスとする
ことにより、保持容量Ｃ1 に保持されている電荷の放電
パスを断ち、ピーク値検出及び保持を行う。
【０１２８】これに対してリセット回路１６は、トラン
ジスタＴ172 ，Ｔ173 、基準電圧源Ｖ171 、電圧制御電
流源Ｉ171 とからなる電流切換回路と、ピーク値検出回
路３の入出力信号Ｖ+ ，Ｖp+の差を出力する差動アンプ
Ａ2 とから構成される。
【０１２９】このリセット回路１６では、トランジスタ
Ｔ172 がピーク値検出回路３の保持容量Ｃ1 に並列に接
続されており、トランジスタＴ172 のベースにリセット
信号を供給することで、当該トランジスタＴ172 がオン
状態となって、保持容量Ｃ1に保持されている電荷を瞬
時に放電する。また、差動アンプＡ2 の出力電圧で電圧
制御電流源Ｉ171 の電流値を制御することにより、保持
容量Ｃ1 に保持されている電荷の量に比例してトランジ
スタＴ172 のコレクタ電流を制御できる。すなわち、い
かなる大きさの入力信号に対しても正確に放電を行うこ
とができる。
【０１３０】尚、第２のピーク値検出回路４について
は、第２のリセット回路１７を用いて第１のピーク値検
出回路３と同時にリセットすることができる。
【０１３１】また、上記図１５から図２５の実施形態の
構成においても、ピーク値検出回路３，４をリセットす
るリセット回路１６，１７を備えることにより、図２６
の実施形態と同様の動作を実現することができる。
【０１３２】尚、上記の実施形態では、第１及び第２の
ピーク値検出回路３，４を用いて説明したが、これらの
第１及び第２のピーク値検出回路３，４をそれぞれ第１
及び第２のボトム値検出回路に置き換えても、ピーク値
がボトム値に置き換わるだけであるから、上記各実施形
態と同様に動作し、同様の効果が得られる。
【０１３３】尚、上記の各実施形態では、受光素子とし
てフォトダイオードを用いて説明したが、このフォトダ
イオードをアバランシェ・フォトダイオード、あるいは
電界吸収型半導体光素子に置き換えても同様な動作を実
現できる。
【０１３４】さらに、本発明は、光受信回路のみなら
ず、電波あるいはケーブルによる電気信号のデジタル信
号受信回路にも適用可能である。
【０１３５】
【発明の効果】以上のように本発明によれば、受光素子
の暗電流やプリアンプの出力オフセット電圧の変動、あ
るいは入力信号のマーク率の変動や同符号の連続による
デューティ劣化や受信感度の劣化を起こすことなく、バ
ースト信号の１ビット目から識別することが可能なデジ
タル信号受信回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態のデジタル光受信
回路の構成を示すブロック回路図。
【図２】 第１実施形態の動作原理を説明するためのタ
イミング波形図。
【図３】 本発明に係る第２実施形態のデジタル光受信
回路の構成を示すブロック回路図。
【図４】 本発明に係る第３実施形態のデジタル光受信
回路の構成を示すブロック回路図。
【図５】 本発明に係る第４実施形態のデジタル光受信
回路の構成を示すブロック回路図。
【図６】 第４実施形態の動作原理を説明するためのタ
イミング波形図。
【図７】 本発明に係る第５の実施形態のデジタル光受
信回路の構成を示すブロック回路図。
【図８】 本発明に係る第６の実施形態のデジタル光受
信回路の構成を示すブロック回路図。
【図９】 本発明に係る第７の実施形態のデジタル光受
信回路の構成を示すブロック回路図。
【図１０】 本発明に係る第８の実施形態のデジタル光
受信回路の構成を示すブロック回路図。
【図１１】 本発明に係る第９実施形態のデジタル光受
信回路の構成を示すブロック回路図。
【図１２】 第９の実施形態における第１のピーク値検
出回路とリセット回路の具体的な構成を示す回路図。
【図１３】 本発明に係る第１０の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図１４】 第１０の実施形態のオフセット補償部と振
幅制限増幅部とを多段接続したデジタル光受信回路の構
成を示すブロック回路図。
【図１５】 本発明に係る第１１の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図１６】 本発明に係る第１２の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図１７】 本発明に係る第１３の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図１８】 本発明に係る第１４の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図１９】 本発明に係る第１５の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図２０】 本発明に係る第１６の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図２１】 本発明に係る第１７の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図２２】 本発明に係る第１８の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図２３】 本発明に係る第１９の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図２４】 本発明に係る第２０の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図２５】 本発明に係る第２１の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図２６】 本発明に係る第２２の実施形態のデジタル
光受信回路の構成を示すブロック回路図。
【図２７】 第２２の実施形態における第１のピーク値
検出回路と第１のリセット回路の具体的な構成を示す回
路図。
【図２８】 従来のデジタル光受信回路（２モード動作
差動トランスインピーダンスアンプ）の構成を示すブロ
ック回路図。
【符号の説明】
１…フォトダイオード ２…プリアンプ ３，４…ピーク値検出回路 ３′，４′…ボトム値検出回路 ５，６…中間値出力回路 ５′，６′…加算回路 ７…レベル比較回路 ８…レベル比較回路 ９…加算回路 １２…リセット回路 １３，１４，１５…差動回路 １６，１７…リセット回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 10/04 10/06 10/02 10/18 // Ｇ０１Ｒ 19/04

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】入力デジタル信号から正相信号及び逆相信
    号を生成するプリアンプと、 前記プリアンプの正相出力のピーク値またはボトム値の
    いずれか一方を検出及び保持する第１のレベル検出回路
    と、 前記プリアンプの逆相出力のピーク値またはボトム値の
    うち、前記第１のレベル検出回路と同じレベル値を検出
    及び保持する第２のレベル検出回路と、 前記プリアンプの正相出力と前記第２のレベル検出回路
    の出力との中間値を出力する第１の中間値出力回路と、 前記プリアンプの逆相出力と前記第１のレベル検出回路
    の出力との中間値を出力する第２の中間値出力回路と、 前記第１の中間値出力回路の出力と前記第２の中間値出
    力回路の出力とを比較し所定の入力電圧範囲内で一定振
    幅の信号電圧を出力する第１のレベル比較回路とを具備
    し、 前記第１及び第２のレベル検出回路、第１及び第２の中
    間値出力回路及び第１のレベル比較回路により前記プリ
    アンプの出力のＤＣレベルの差のオフセット補償を行う
    オフセット補償部を構成し、 前記第１のレベル比較回路により前記オフセット補償部
    の出力を比較・増幅する振幅制限増幅部を構成してなる
    ことを特徴とするデジタル信号受信回路。
  2. 【請求項２】前記第１及び第２の中間値出力回路は、そ
    れぞれ両入力を抵抗比で分割出力する抵抗分割回路で構
    成してなることを特徴とする請求項１記載のデジタル信
    号受信回路。
  3. 【請求項３】前記第１及び第２の中間値出力回路は、そ
    れぞれ両入力を加算出力する第１、第２の加算回路で構
    成してなることを特徴とする請求項１記載のデジタル信
    号受信回路。
  4. 【請求項４】前記オフセット補償部は、さらに、前記第
    １及び第２のレベル検出回路をリセットするリセット手
    段を備えることを特徴とする請求項１記載のデジタル信
    号受信回路。
  5. 【請求項５】前記リセット手段は、前記第１及び第２の
    レベル検出回路に対し、それぞれの入力信号のタイミン
    グでリセットすることを特徴とする請求項４記載のデジ
    タル信号受信回路。
  6. 【請求項６】さらに、前記オフセット補償部及び振幅制
    限増幅部を繰り返し多段接続することを特徴とする請求
    項１記載のデジタル信号受信回路。
  7. 【請求項７】さらに、前記第１のレベル比較回路の半分
    の利得を有し、前記第１のレベル検出回路の出力と前記
    第２のレベル検出回路の出力とを比較し所定の入力電圧
    振幅範囲内で一定振幅の信号電圧を出力する第２のレベ
    ル比較回路と、 前記第１のレベル比較回路の出力と前記第２のレベル比
    較回路の出力とを加算する第３の加算回路とを備え、 前記第２のレベル比較回路と前記第３の加算回路とによ
    り前記第１及び第２のレベル検出回路の出力の変動を補
    償するＤＣレベル再生部を構成してなることを特徴とす
    る請求項１記載のデジタル信号受信回路。
  8. 【請求項８】前記振幅制限増幅部と前記ＤＣレベル再生
    部は、 前記第１及び第２の中間値出力回路の出力をそれぞれベ
    ース入力とする第１及び第２のトランジスタと、 互いに同じ抵抗値を有し、それぞれ一方端が前記第１及
    び第２のトランジスタのエミッタに接続される第１及び
    第２のエミッタ抵抗と、 前記第１及び第２のエミッタ抵抗の他方端に共通に接続
    される第１の電流源と、 前記第１及び第２のレベル検出回路の出力をそれぞれベ
    ース入力とする第３及び第４のトランジスタと、 それぞれ前記第１及び第２のエミッタ抵抗の２倍の抵抗
    値を有し、一方端が前記第３及び第４のトランジスタの
    エミッタに接続される第３及び第４のエミッタ抵抗と、 前記第３及び第４のエミッタ抵抗の他方端に共通に接続
    される第２の電流源と、 一方端が前記第１のトランジスタのコレクタ及び前記第
    ３のトランジスタのコレクタに共通に接続され、他方端
    に電源電圧が印加される第１のコレクタ抵抗と、 前記第１のコレクタ抵抗と同じ抵抗値を有し、一方端が
    前記第２のトランジスタのコレクタ及び前記第４のトラ
    ンジスタのコレクタに共通に接続され、他方に前記電源
    電圧が印加される第２のコレクタ抵抗とを備え、 前記第１及び第３のトランジスタのコレクタ合成出力と
    前記第２及び第４のトランジスタのコレクタ合成出力と
    を受信出力とすることを特徴とする請求項７記載のデジ
    タル信号受信回路。
  9. 【請求項９】さらに、前記オフセット補償部、振幅制限
    増幅部及びＤＣレベル再生部を繰り返し多段接続するこ
    とを特徴とする請求項７記載のデジタル信号受信回路。
  10. 【請求項１０】前記ＤＣレベル再生部は、前記第１また
    は第２の中間値出力回路と同じ利得を有し、前記第１及
    び第２のレベル検出回路の出力差を求め、その正相及び
    逆相信号を出力する差動回路を備え、 前記第２のレベル比較回路は、前記第１のレベル比較回
    路と同じ利得を有し、前記差動回路から出力される正相
    信号及び逆相信号を比較することを特徴とする請求項７
    記載のデジタル信号受信回路。
  11. 【請求項１１】前記入力デジタル信号は、光受光素子で
    受光して得られる光電流であることを特徴とする請求項
    １記載のデジタル信号受信回路。
  12. 【請求項１２】入力デジタル信号から正相信号及び逆相
    信号を生成するプリアンプと、 前記プリアンプの正相出力のピーク値またはボトム値の
    いずれか一方を検出及び保持する第１のレベル検出回路
    と、 前記プリアンプの逆相出力のピーク値またはボトム値の
    うち、前記第１のレベル検出回路と同じレベル値を検出
    及び保持する第２のレベル検出回路と、 前記プリアンプの正相出力と前記第１のレベル検出回路
    の出力との差を演算出力する第１の差動回路と、 前記第１の差動回路と同じ利得を有し、前記プリアンプ
    の逆相出力と前記第２のレベル検出回路の出力との差を
    演算出力する第２の差動回路と、 前記第１の差動回路の出力と前記第２の差動回路の出力
    とを比較し所定の入力電圧振幅範囲内で一定振幅の信号
    電圧を出力する第１のレベル比較回路と、 前記第１または第２の差動回路の利得と前記第１のレベ
    ル比較回路の利得との積を利得として、前記第１のレベ
    ル検出回路の出力と前記第２のレベル検出回路の出力と
    を比較し所定の入力電圧振幅範囲内で一定振幅の信号電
    圧を出力する第２のレベル比較回路と、 前記第１のレベル比較回路の出力と前記第２のレベル比
    較回路の出力とを加算する加算回路とを具備し、 前記第１及び第２のレベル検出回路、第１及び第２の差
    動回路及び第１のレベル比較回路により前記プリアンプ
    の出力のＤＣレベルの差のオフセット補償を行うオフセ
    ット補償部を構成し、 前記第１のレベル比較回路により前記オフセット補償部
    の出力を比較・増幅する振幅制限増幅部を構成し、 前記第２のレベル比較回路と前記加算回路とにより前記
    第１及び第２のレベル検出回路の出力の変動を補償する
    ＤＣレベル再生部を構成してなることを特徴とするデジ
    タル信号受信回路。
  13. 【請求項１３】前記オフセット補償部は、さらに、前記
    第１及び第２のレベル検出回路をリセットするリセット
    手段を備えることを特徴とする請求項１２記載のデジタ
    ル信号受信回路。
  14. 【請求項１４】前記リセット手段は、前記第１及び第２
    のレベル検出回路に対し、それぞれの入力信号のタイミ
    ングでリセットすることを特徴とする請求項１３記載の
    デジタル信号受信回路。
  15. 【請求項１５】前記振幅制限増幅部と前記ＤＣレベル再
    生部は、 前記第１及び第２の差動回路の出力をそれぞれベース入
    力とする第１及び第２のトランジスタと、 互いに同じ抵抗値を有し、それぞれ一方端が前記第１及
    び第２のトランジスタのエミッタに接続される第１及び
    第２のエミッタ抵抗と、 前記第１及び第２のエミッタ抵抗の他方端に共通に接続
    される第１の電流源と、 前記第１及び第２のレベル検出回路の出力をそれぞれベ
    ース入力とする第３及び第４のトランジスタと、 それぞれ前記第１及び第２のエミッタ抵抗と同じ抵抗値
    を有し、一方端が前記第３及び第４のトランジスタのエ
    ミッタに接続される第３及び第４のエミッタ抵抗と、 前記第３及び第４のエミッタ抵抗の他方端に共通に接続
    される第２の電流源と、 一方端が前記第１のトランジスタのコレクタ及び前記第
    ３のトランジスタのコレクタに共通に接続され、他方端
    に電源電圧が印加される第１のコレクタ抵抗と、 前記第１のコレクタ抵抗と同じ抵抗値を有し、一方端が
    前記第２のトランジスタのコレクタ及び前記第４のトラ
    ンジスタのコレクタに共通に接続され、他方に前記電源
    電圧が印加される第２のコレクタ抵抗とを備え、 前記第１及び第３のトランジスタのコレクタ合成出力と
    前記第２及び第４のトランジスタのコレクタ合成出力と
    を受信出力とすることを特徴とする請求項１２記載のデ
    ジタル信号受信回路。
  16. 【請求項１６】前記第１及び第２の差動回路は、 前記プリアンプの正相出力と第１のレベル検出回路の出
    力をそれぞれベース入力とする第５及び第６のトランジ
    スタと、 互いに同じ抵抗値を有し、それぞれ一方端が前記第５及
    び第６のトランジスタのエミッタに接続される第５及び
    第６のエミッタ抵抗と、 前記第５及び第６のエミッタ抵抗の他方端に共通に接続
    される第３の電流源と、 前記第２のレベル検出回路の出力と前記プリアンプの逆
    相出力とをそれぞれベース入力とする第７及び第８のト
    ランジスタと、 それぞれ前記第５及び第６のエミッタ抵抗と同じ抵抗値
    を有し、一方端が前記第７及び第８のトランジスタのエ
    ミッタに接続される第７及び第８のエミッタ抵抗と、 前記第７及び第８のエミッタ抵抗の他方端に共通に接続
    される第４の電流源と、 一方端が前記第５のトランジスタのコレクタ及び前記第
    ７のトランジスタのコレクタに共通に接続され、他方端
    に電源電圧が印加される第３のコレクタ抵抗と、 前記第３のコレクタ抵抗と同じ抵抗値を有し、一方端が
    前記第６のトランジスタのコレクタ及び前記第８のトラ
    ンジスタのコレクタに共通に接続され、他方に前記電源
    電圧が印加される第４のコレクタ抵抗とを備え、 前記第５及び第７のトランジスタのコレクタ合成出力と
    前記第６及び第８のトランジスタのコレクタ合成出力と
    をそれぞれ第１及び第２の差動回路の出力とすることを
    特徴とする請求項１２記載のデジタル信号受信回路。
  17. 【請求項１７】さらに、前記オフセット補償部、振幅制
    限増幅部及びＤＣレベル再生部を繰り返し多段接続する
    ことを特徴とする請求項１２記載のデジタル信号受信回
    路。
  18. 【請求項１８】前記ＤＣレベル再生部は、前記第１また
    は第２の差動回路と同じ利得を有し、前記第１及び第２
    のレベル検出回路の出力差を求め、その正相及び逆相信
    号を出力する第３の差動回路を備え、 前記第２のレベル比較回路は、前記第１のレベル比較回
    路と同じ利得を有し、前記第３の差動回路から出力され
    る正相信号及び逆相信号を比較することを特徴とする請
    求項１２記載のデジタル信号受信回路。
  19. 【請求項１９】前記入力デジタル信号は、光受光素子で
    受光して得られる光電流であることを特徴とする請求項
    １２記載のデジタル信号受信回路。
  20. 【請求項２０】入力デジタル信号から正相信号及び逆相
    信号を生成するプリアンプと、 前記プリアンプの正相出力のピーク値またはボトム値の
    いずれか一方を検出及び保持する第１のレベル検出回路
    と、 前記プリアンプの逆相出力のピーク値またはボトム値の
    うち、前記第１のレベル検出回路と同じレベル値を検出
    及び保持する第２のレベル検出回路と、 前記プリアンプの正相出力及び逆相出力との差を演算出
    力する第１の差動回路と、 前記第１の差動回路と同じ利得を有し、前記第１及び第
    ２のレベル検出回路の出力との差を演算出力する第２の
    差動回路と、 前記第１の差動回路の出力と前記第２の差動回路の出力
    とを比較し所定の入力電圧振幅範囲内で一定振幅の信号
    電圧を出力する第１のレベル比較回路と、 前記第１または第２の差動回路の利得と前記第１のレベ
    ル比較回路の利得との積を利得として、前記第１のレベ
    ル検出回路の出力と前記第２のレベル検出回路の出力と
    を比較し所定の入力電圧振幅範囲内で一定振幅の信号電
    圧を出力する第２のレベル比較回路と、 前記第１のレベル比較回路の出力と前記第２のレベル比
    較回路の出力とを加算する加算回路とを具備し、 前記第１及び第２のレベル検出回路、第１及び第２の差
    動回路及び第１のレベル比較回路により前記プリアンプ
    の出力のＤＣレベルの差のオフセット補償を行うオフセ
    ット補償部を構成し、 前記第１のレベル比較回路により前記オフセット補償部
    の出力を比較・増幅する振幅制限増幅部を構成し、 前記第２のレベル比較回路と前記加算回路とにより前記
    第１及び第２のレベル検出回路の出力の変動を補償する
    ＤＣレベル再生部を構成してなることを特徴とするデジ
    タル信号受信回路。
  21. 【請求項２１】前記オフセット補償部は、さらに、前記
    第１及び第２のレベル検出回路をリセットするリセット
    手段を備えることを特徴とする請求項２０記載のデジタ
    ル信号受信回路。
  22. 【請求項２２】前記リセット手段は、前記第１及び第２
    のレベル検出回路に対し、それぞれの入力信号のタイミ
    ングでリセットすることを特徴とする請求項２１記載の
    デジタル信号受信回路。
  23. 【請求項２３】前記振幅制限増幅部と前記ＤＣレベル再
    生部は、 前記第１及び第２の差動回路の出力をそれぞれベース入
    力とする第１及び第２のトランジスタと、 互いに同じ抵抗値を有し、それぞれ一方端が前記第１及
    び第２のトランジスタのエミッタに接続される第１及び
    第２のエミッタ抵抗と、 前記第１及び第２のエミッタ抵抗の他方端に共通に接続
    される第１の電流源と、 前記第１及び第２のレベル検出回路の出力をそれぞれベ
    ース入力とする第３及び第４のトランジスタと、 それぞれ前記第１及び第２のエミッタ抵抗と同じ抵抗値
    を有し、一方端が前記第３及び第４のトランジスタのエ
    ミッタに接続される第３及び第４のエミッタ抵抗と、 前記第３及び第４のエミッタ抵抗の他方端に共通に接続
    される第２の電流源と、 一方端が前記第１のトランジスタのコレクタ及び前記第
    ３のトランジスタのコレクタに共通に接続され、他方端
    に電源電圧が印加される第１のコレクタ抵抗と、 前記第１のコレクタ抵抗と同じ抵抗値を有し、一方端が
    前記第２のトランジスタのコレクタ及び前記第４のトラ
    ンジスタのコレクタに共通に接続され、他方に前記電源
    電圧が印加される第２のコレクタ抵抗とを備え、 前記第１及び第３のトランジスタのコレクタ合成出力と
    前記第２及び第４のトランジスタのコレクタ合成出力と
    を受信出力とすることを特徴とする請求項２０記載のデ
    ジタル信号受信回路。
  24. 【請求項２４】前記第１及び第２の差動回路は、 前記プリアンプの正相出力と逆相出力をそれぞれベース
    入力とする第５及び第６のトランジスタと、 互いに同じ抵抗値を有し、それぞれ一方端が前記第５及
    び第６のトランジスタのエミッタに接続される第５及び
    第６のエミッタ抵抗と、 前記第５及び第６のエミッタ抵抗の他方端に共通に接続
    される第３の電流源と、 前記第１及び第２のレベル検出回路の出力をそれぞれベ
    ース入力とする第７及び第８のトランジスタと、 それぞれ前記第５及び第６のエミッタ抵抗と同じ抵抗値
    を有し、一方端が前記第７及び第８のトランジスタのエ
    ミッタに接続される第７及び第８のエミッタ抵抗と、 前記第７及び第８のエミッタ抵抗の他方端に共通に接続
    される第４の電流源と、 一方端が前記第５のトランジスタのコレクタ及び前記第
    ７のトランジスタのコレクタに共通に接続され、他方端
    に電源電圧が印加される第３のコレクタ抵抗と、 前記第３のコレクタ抵抗と同じ抵抗値を有し、一方端が
    前記第６のトランジスタのコレクタ及び前記第８のトラ
    ンジスタのコレクタに共通に接続され、他方に前記電源
    電圧が印加される第４のコレクタ抵抗とを備え、 前記第５及び第７のトランジスタのコレクタ合成出力と
    前記第６及び第８のトランジスタのコレクタ合成出力と
    をそれぞれ第１及び第２の差動回路の出力とすることを
    特徴とする請求項２０記載のデジタル信号受信回路。
  25. 【請求項２５】さらに、前記オフセット補償部、振幅制
    限増幅部及びＤＣレベル再生部を繰り返し多段接続する
    ことを特徴とする請求項２０記載のデジタル信号受信回
    路。
  26. 【請求項２６】前記ＤＣレベル再生部は、前記第１また
    は第２の差動回路と同じ利得を有し、前記第１及び第２
    のレベル検出回路の出力差を求め、その正相及び逆相信
    号を出力する第３の差動回路を備え、 前記第２のレベル比較回路は、前記第１のレベル比較回
    路と同じ利得を有し、前記第３の差動回路から出力され
    る正相信号及び逆相信号を比較することを特徴とする請
    求項２０記載のデジタル信号受信回路。
  27. 【請求項２７】前記入力デジタル信号は、光受光素子で
    受光して得られる光電流であることを特徴とする請求項
    ２０記載のデジタル信号受信回路。
  28. 【請求項２８】入力デジタル信号から正相信号及び逆相
    信号を生成するプリアンプと、 前記プリアンプの正相出力のピーク値またはボトム値の
    いずれか一方を検出及び保持する第１のレベル検出回路
    と、 前記プリアンプの逆相出力のピーク値またはボトム値の
    うち、前記第１のレベル検出回路と同じレベル値を検出
    及び保持する第４のレベル検出回路と、 前記プリアンプの正相出力と逆相出力との差を求め、少
    なくともその正相信号を出力する第１の差動回路と、 前記第１の差動回路と同じ利得を有し、前記第１のレベ
    ル検出回路の出力と前記第２のレベル検出回路の出力と
    の差を求め、その正相信号及び逆相信号を出力する第２
    の差動回路と、 前記第１の差動回路の正相出力と前記第２の差動回路の
    正相出力とを比較し所定の入力電圧振幅範囲内で一定振
    幅の信号電圧を出力する第１のレベル比較回路と、 前記第１のレベル比較回路の利得と同じ利得を有し、前
    記第２の差動回路の正相出力と逆相出力とを比較し所定
    の入力電圧振幅範囲内で一定振幅の信号電圧を出力する
    第２のレベル比較回路と、 前記第１のレベル比較回路の出力と前記第２のレベル比
    較回路の出力とを加算する加算回路とを具備し、 前記第３及び第４のレベル検出回路、前記第１及び第２
    の差動回路により前記第１の差動回路の出力の識別レベ
    ルを検出する識別レベル検出部を構成し、 前記第１のレベル比較回路により前記識別レベル検出部
    の出力を比較・増幅する振幅制限増幅部を構成し、 前記第２のレベル比較回路と前記加算回路により前記第
    １及び第２のレベル検出回路の出力の変動を補償するＤ
    Ｃレベル再生部とを構成してなることを特徴とするデジ
    タル信号受信回路。
  29. 【請求項２９】前記識別レベル検出部は、さらに、前記
    第１及び第２のレベル検出回路をリセットするリセット
    手段を備えることを特徴とする請求項２８記載のデジタ
    ル信号受信回路。
  30. 【請求項３０】前記リセット手段は、前記第１及び第２
    のレベル検出回路に対し、それぞれの入力信号のタイミ
    ングでリセットすることを特徴とする請求項２９記載の
    デジタル信号受信回路。
  31. 【請求項３１】さらに、前記識別レベル検出部、振幅制
    限増幅部及びＤＣレベル再生部を繰り返し多段接続する
    ことを特徴とする請求項２８記載のデジタル信号受信回
    路。
  32. 【請求項３２】前記ＤＣレベル再生部は、前記第１また
    は第２の差動回路と同じ利得を有し、前記第１及び第２
    のレベル検出回路の出力差を求め、その正相及び逆相信
    号を出力する第３の差動回路を備え、 前記第２のレベル比較回路は、前記第１のレベル比較回
    路と同じ利得を有し、前記第３の差動回路から出力され
    る正相信号及び逆相信号を比較することを特徴とする請
    求項２８記載のデジタル信号受信回路。
  33. 【請求項３３】前記入力デジタル信号は、光受光素子で
    受光して得られる光電流であることを特徴とする請求項
    ２８記載のデジタル信号受信回路。
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