JPH1084273A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH1084273A JPH1084273A JP8236429A JP23642996A JPH1084273A JP H1084273 A JPH1084273 A JP H1084273A JP 8236429 A JP8236429 A JP 8236429A JP 23642996 A JP23642996 A JP 23642996A JP H1084273 A JPH1084273 A JP H1084273A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 電源電圧変動および広い温度範囲にわたって
動作可能なＳＣＦＬ−ＤＣＦＬレベルシフト回路を得る
こと。 【解決手段】 負荷抵抗Ｒa1，Ｒa2とスイッチングＦＥ
Ｔ Ｅ１１，Ｅ１２からなる２つの直列回路１０ａ，１
０ｂのスイッチングＦＥＴ Ｅ１１，Ｅ１２を、抵抗Ｒ
c1，Ｒc2と容量Ｃc1，Ｃc2とからなる２つの並列回路１
０ｃ，１０ｄにより交差接続して構成したフリップフロ
ップ回路１０をレベルシフタ回路部１００に用い、その
出力に２つのＤＣＦＬ回路３００，４００を設けるとと
もに、ＦＥＴ Ｅ１１，Ｅ２１とダイオードＤd1，Ｄd2
とを有しＳＣＦＬ回路部２００の相補出力にその入力
が接続され出力が上記負荷抵抗Ｒa1，Ｒa2の，スイッチ
ングＦＥＴ Ｅ１１，Ｅ１２と接続していない一端に接
続された２つのソースフォロワ回路２０ａ，２０ｂを設
けるようにした。
動作可能なＳＣＦＬ−ＤＣＦＬレベルシフト回路を得る
こと。 【解決手段】 負荷抵抗Ｒa1，Ｒa2とスイッチングＦＥ
Ｔ Ｅ１１，Ｅ１２からなる２つの直列回路１０ａ，１
０ｂのスイッチングＦＥＴ Ｅ１１，Ｅ１２を、抵抗Ｒ
c1，Ｒc2と容量Ｃc1，Ｃc2とからなる２つの並列回路１
０ｃ，１０ｄにより交差接続して構成したフリップフロ
ップ回路１０をレベルシフタ回路部１００に用い、その
出力に２つのＤＣＦＬ回路３００，４００を設けるとと
もに、ＦＥＴ Ｅ１１，Ｅ２１とダイオードＤd1，Ｄd2
とを有しＳＣＦＬ回路部２００の相補出力にその入力
が接続され出力が上記負荷抵抗Ｒa1，Ｒa2の，スイッチ
ングＦＥＴ Ｅ１１，Ｅ１２と接続していない一端に接
続された２つのソースフォロワ回路２０ａ，２０ｂを設
けるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、レベルシフト回
路に関するものであり、特に、ＧａＡｓディジタル回路
等に用いられ、ＳＣＦＬレベルをシフトしてＤＣＦＬレ
ベルに変換するものに関する。
路に関するものであり、特に、ＧａＡｓディジタル回路
等に用いられ、ＳＣＦＬレベルをシフトしてＤＣＦＬレ
ベルに変換するものに関する。
【０００２】
【従来の技術】ＧａＡｓディジタル回路は、光通信シス
テムの送受信部や高速のＩＣテスタ等に用いられてい
る。このＧａＡｓディジタル回路の基本構成には、大き
く分けて図７に示すＳＣＦＬ(Source-Coupled FET Logi
c ：ソース結合型ＦＥＴ論理) や図８に示すＤＣＦＬ(D
irect-Coupled FET Logic ：直接結合型ＦＥＴ論理) が
あり、ＳＣＦＬ回路は高速動作を要求する回路に、ＤＣ
ＦＬ回路は低消費電力動作及び高集積化を重視する回路
に主として用いられる。
テムの送受信部や高速のＩＣテスタ等に用いられてい
る。このＧａＡｓディジタル回路の基本構成には、大き
く分けて図７に示すＳＣＦＬ(Source-Coupled FET Logi
c ：ソース結合型ＦＥＴ論理) や図８に示すＤＣＦＬ(D
irect-Coupled FET Logic ：直接結合型ＦＥＴ論理) が
あり、ＳＣＦＬ回路は高速動作を要求する回路に、ＤＣ
ＦＬ回路は低消費電力動作及び高集積化を重視する回路
に主として用いられる。
【０００３】図７のＳＣＦＬにおいて、Ｅ１〜Ｅ４はＥ
−ＦＥＴ (Enhancement mode FET)を、Ｄ１〜Ｄ３はＤ
−ＦＥＴ(Deplation mode FET)を示し、Ｒ１〜Ｒ５は抵
抗、Ｄd11 ，Ｄd21 はダイオード、ＩＮ，／ＩＮは入力
信号端子、ＯＵＴ，／ＯＵＴは出力信号端子、Ｖssは電
源電圧端子を示す。
−ＦＥＴ (Enhancement mode FET)を、Ｄ１〜Ｄ３はＤ
−ＦＥＴ(Deplation mode FET)を示し、Ｒ１〜Ｒ５は抵
抗、Ｄd11 ，Ｄd21 はダイオード、ＩＮ，／ＩＮは入力
信号端子、ＯＵＴ，／ＯＵＴは出力信号端子、Ｖssは電
源電圧端子を示す。
【０００４】そしてそのＥ−ＦＥＴ Ｅ１，Ｅ２はゲー
トに入力信号端子ＩＮ、／ＩＮが接続されており、ドレ
インが抵抗Ｒ１，Ｒ２を介してグランドに接続されると
ともに、ソースが共通に接続されている。そして、その
共通ソースがＤ−ＦＥＴ Ｄ１および抵抗Ｒ３を介して
電源電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ
Ｄ１のゲートには電源電圧端子Ｖssが接続されてい
る。
トに入力信号端子ＩＮ、／ＩＮが接続されており、ドレ
インが抵抗Ｒ１，Ｒ２を介してグランドに接続されると
ともに、ソースが共通に接続されている。そして、その
共通ソースがＤ−ＦＥＴ Ｄ１および抵抗Ｒ３を介して
電源電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ
Ｄ１のゲートには電源電圧端子Ｖssが接続されてい
る。
【０００５】Ｅ−ＦＥＴ Ｅ３はゲートがＥ−ＦＥＴ
Ｅ１と抵抗Ｒ１との接続点に接続されており、ドレイン
がグランドに接続されるとともに、ソースがダイオード
Ｄd11 ，Ｄ−ＦＥＴ Ｄ２および抵抗Ｒ４を介して電源
電圧端子Ｖssに接続されている。Ｅ−ＦＥＴ Ｅ４はゲ
ートがＥ−ＦＥＴ Ｅ２と抵抗Ｒ２との接続点に接続さ
れており、ドレインがグランドに接続されるとともに、
ソースがダイオードＤd21 ，Ｄ−ＦＥＴ Ｄ３および抵
抗Ｒ５を介して電源電圧端子Ｖssに接続されている。ま
た、ダイオードＤd11 ，Ｄd21 とＤ−ＦＥＴ Ｄ２，Ｄ
−ＦＥＴ Ｄ３との共通接続点には出力信号端子ＯＵ
Ｔ，／ＯＵＴが接続されており、Ｄ−ＦＥＴ Ｄ２，Ｄ
３のゲートには電源電圧端子Ｖssが接続されている。
Ｅ１と抵抗Ｒ１との接続点に接続されており、ドレイン
がグランドに接続されるとともに、ソースがダイオード
Ｄd11 ，Ｄ−ＦＥＴ Ｄ２および抵抗Ｒ４を介して電源
電圧端子Ｖssに接続されている。Ｅ−ＦＥＴ Ｅ４はゲ
ートがＥ−ＦＥＴ Ｅ２と抵抗Ｒ２との接続点に接続さ
れており、ドレインがグランドに接続されるとともに、
ソースがダイオードＤd21 ，Ｄ−ＦＥＴ Ｄ３および抵
抗Ｒ５を介して電源電圧端子Ｖssに接続されている。ま
た、ダイオードＤd11 ，Ｄd21 とＤ−ＦＥＴ Ｄ２，Ｄ
−ＦＥＴ Ｄ３との共通接続点には出力信号端子ＯＵ
Ｔ，／ＯＵＴが接続されており、Ｄ−ＦＥＴ Ｄ２，Ｄ
３のゲートには電源電圧端子Ｖssが接続されている。
【０００６】次に動作について説明する。入力信号端子
ＩＮ，／ＩＮには相補形式で信号が入力され、差動増幅
器を構成するＥ−ＦＥＴ Ｅ１，Ｅ２はこの入力信号に
応じてその一方がオンし、他方がオフして、Ｄ−ＦＥＴ
Ｄ１および抵抗Ｒ３からなる電流源により吸い込まれ
るべき電流が、Ｅ−ＦＥＴ Ｅ１，Ｅ２のいずれかに流
れるように電流経路を切り換える。
ＩＮ，／ＩＮには相補形式で信号が入力され、差動増幅
器を構成するＥ−ＦＥＴ Ｅ１，Ｅ２はこの入力信号に
応じてその一方がオンし、他方がオフして、Ｄ−ＦＥＴ
Ｄ１および抵抗Ｒ３からなる電流源により吸い込まれ
るべき電流が、Ｅ−ＦＥＴ Ｅ１，Ｅ２のいずれかに流
れるように電流経路を切り換える。
【０００７】これにより抵抗Ｒ１，Ｒ２はそのいずれか
の電流が流れた側に電圧降下を生じ、ソースフォロワを
構成するＥ−ＦＥＴ Ｅ３，Ｅ４はその電圧降下を生じ
た側が“Ｌ”レベルとなり、他方が“Ｈ”レベルとな
る。その結果、出力信号端子ＯＵＴ，／ＯＵＴは入力信
号端子ＩＮ，／ＩＮの入力信号とは逆相の信号を相補形
式で出力する。
の電流が流れた側に電圧降下を生じ、ソースフォロワを
構成するＥ−ＦＥＴ Ｅ３，Ｅ４はその電圧降下を生じ
た側が“Ｌ”レベルとなり、他方が“Ｈ”レベルとな
る。その結果、出力信号端子ＯＵＴ，／ＯＵＴは入力信
号端子ＩＮ，／ＩＮの入力信号とは逆相の信号を相補形
式で出力する。
【０００８】また図８のＤＣＦＬにおいて、ＥはＥ−Ｆ
ＥＴ、ＤはＤ−ＦＥＴ、ＩＮは入力信号端子、ＯＵＴは
出力信号端子、Ｖddは電源電圧端子を示す。
ＥＴ、ＤはＤ−ＦＥＴ、ＩＮは入力信号端子、ＯＵＴは
出力信号端子、Ｖddは電源電圧端子を示す。
【０００９】そしてＥ−ＦＥＴ Ｅはゲートに入力信号
端子ＩＮが接続されており、ソースが接地されている。
また、Ｄ−ＦＥＴ Ｄはドレインが電源電圧端子Ｖddに
接続されるとともに、ゲートおよびソースがともにＥ−
ＦＥＴ Ｅのドレインおよび出力信号端子ＯＵＴに接続
されている。
端子ＩＮが接続されており、ソースが接地されている。
また、Ｄ−ＦＥＴ Ｄはドレインが電源電圧端子Ｖddに
接続されるとともに、ゲートおよびソースがともにＥ−
ＦＥＴ Ｅのドレインおよび出力信号端子ＯＵＴに接続
されている。
【００１０】次に動作について説明する。入力信号端子
ＩＮに“Ｈ”の信号が入力されたとすると、Ｅ−ＦＥＴ
Ｅがオンする。これにより、出力信号端子ＯＵＴとグ
ランドとの間が導通するため、出力信号端子ＯＵＴは
“Ｌ”レベルとなる。
ＩＮに“Ｈ”の信号が入力されたとすると、Ｅ−ＦＥＴ
Ｅがオンする。これにより、出力信号端子ＯＵＴとグ
ランドとの間が導通するため、出力信号端子ＯＵＴは
“Ｌ”レベルとなる。
【００１１】逆に入力信号端子ＩＮに“Ｌ”の信号が入
力されたとすると、Ｅ−ＦＥＴ Ｅがオフする。これに
より、出力信号端子ＯＵＴにはＤ−ＦＥＴ Ｄを介して
電流が流れ込み、このため、出力信号端子ＯＵＴは
“Ｈ”レベルとなる。
力されたとすると、Ｅ−ＦＥＴ Ｅがオフする。これに
より、出力信号端子ＯＵＴにはＤ−ＦＥＴ Ｄを介して
電流が流れ込み、このため、出力信号端子ＯＵＴは
“Ｈ”レベルとなる。
【００１２】このように、ＳＣＦＬ回路とＤＣＦＬ回路
はいずれも入力の論理レベルを反転して出力するもので
あるが、ＳＣＦＬ回路は動作が高速である反面、常時電
流が流れるため、消費電力が大きいという欠点があり、
一方、ＤＣＦＬ回路は消費電力や集積度の点では有利で
あるが、高速動作には適さないものであり、互いに得失
が逆になるものである。
はいずれも入力の論理レベルを反転して出力するもので
あるが、ＳＣＦＬ回路は動作が高速である反面、常時電
流が流れるため、消費電力が大きいという欠点があり、
一方、ＤＣＦＬ回路は消費電力や集積度の点では有利で
あるが、高速動作には適さないものであり、互いに得失
が逆になるものである。
【００１３】このため、高速動作が可能でかつ低消費電
力のＧａＡｓディジタル回路を実現しようとすれば、高
速動作が要求される部分をＳＣＦＬ回路で構成し、低消
費電力が要求される部分をＤＣＦＬ回路で構成すること
となるが、その際、混在させたＳＣＦＬ回路とＤＣＦＬ
回路との間で信号のやりとりを行うために、ＳＣＦＬ回
路とＤＣＦＬ回路とを接続する必要がある。
力のＧａＡｓディジタル回路を実現しようとすれば、高
速動作が要求される部分をＳＣＦＬ回路で構成し、低消
費電力が要求される部分をＤＣＦＬ回路で構成すること
となるが、その際、混在させたＳＣＦＬ回路とＤＣＦＬ
回路との間で信号のやりとりを行うために、ＳＣＦＬ回
路とＤＣＦＬ回路とを接続する必要がある。
【００１４】しかしながら、このＳＣＦＬ回路とＤＣＦ
Ｌ回路とを接続するためには、その論理レベル (“Ｈ"
レベルと“Ｌ" レベル) を正確にＳＣＦＬレベル (０
Ｖ、−１Ｖ) ( または（Ｖdd、Ｖdd−１Ｖ））からＤＣ
ＦＬレベル（０．６Ｖ、０Ｖ)( または (Ｖss＋０．６
Ｖ、Ｖss) ）に変換する必要がある。ここに、Ｖddは正
の電源電圧（例えば＋２Ｖ、＋５．２Ｖ）を、またＶss
は負の電源電圧（例えば−２Ｖ、−５．２Ｖ）を示し、
Ｖddとして正の電源電圧を用いるときは、Ｖssはこれを
０Ｖとする。また、Ｖssとして負の電源電圧を用いると
きは、Ｖddはこれを０Ｖとする。
Ｌ回路とを接続するためには、その論理レベル (“Ｈ"
レベルと“Ｌ" レベル) を正確にＳＣＦＬレベル (０
Ｖ、−１Ｖ) ( または（Ｖdd、Ｖdd−１Ｖ））からＤＣ
ＦＬレベル（０．６Ｖ、０Ｖ)( または (Ｖss＋０．６
Ｖ、Ｖss) ）に変換する必要がある。ここに、Ｖddは正
の電源電圧（例えば＋２Ｖ、＋５．２Ｖ）を、またＶss
は負の電源電圧（例えば−２Ｖ、−５．２Ｖ）を示し、
Ｖddとして正の電源電圧を用いるときは、Ｖssはこれを
０Ｖとする。また、Ｖssとして負の電源電圧を用いると
きは、Ｖddはこれを０Ｖとする。
【００１５】図９は、このようなＳＣＦＬレベルをＤＣ
ＦＬレベルに変換するレベルシフト回路の従来例であ
る。図９において、Ｅ１〜Ｅ３，Ｅ５，Ｅ６はＥ−ＦＥ
Ｔ、Ｄ１，Ｄ２，Ｄ４，Ｄ５はＤ−ＦＥＴを示し、Ｒ１
〜Ｒ３は抵抗、Ｄd11 〜Ｄd13はダイオード、ＩＮ，／
ＩＮは入力信号端子、ＯＵＴは次段へのＤＣＦＬレベル
出力信号端子、Ｖssは電源電圧端子であり、本従来例で
は-3Ｖくらいを想定している。Ｖ１はレベルシフトから
ＤＣＦＬ回路への入力電圧を示す。
ＦＬレベルに変換するレベルシフト回路の従来例であ
る。図９において、Ｅ１〜Ｅ３，Ｅ５，Ｅ６はＥ−ＦＥ
Ｔ、Ｄ１，Ｄ２，Ｄ４，Ｄ５はＤ−ＦＥＴを示し、Ｒ１
〜Ｒ３は抵抗、Ｄd11 〜Ｄd13はダイオード、ＩＮ，／
ＩＮは入力信号端子、ＯＵＴは次段へのＤＣＦＬレベル
出力信号端子、Ｖssは電源電圧端子であり、本従来例で
は-3Ｖくらいを想定している。Ｖ１はレベルシフトから
ＤＣＦＬ回路への入力電圧を示す。
【００１６】そしてそのＥ−ＦＥＴ Ｅ１，Ｅ２にはゲ
ートに入力信号端子ＩＮ，／ＩＮが接続されており、ド
レインが抵抗Ｒ１，Ｒ２を介してグランドに接続される
とともに、ソースが共通に接続されている。そして、そ
の共通ソースがＤ−ＦＥＴＤ１および抵抗Ｒ３を介して
電源電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ
Ｄ１のゲートには電源電圧端子Ｖssが接続されてい
る。そして、これらのＥ−ＦＥＴ Ｅ１，Ｅ２、Ｄ−Ｆ
ＥＴ Ｄ１および抵抗Ｒ１，Ｒ２，Ｒ３によりＳＣＦＬ
回路部２００ａが構成されている。
ートに入力信号端子ＩＮ，／ＩＮが接続されており、ド
レインが抵抗Ｒ１，Ｒ２を介してグランドに接続される
とともに、ソースが共通に接続されている。そして、そ
の共通ソースがＤ−ＦＥＴＤ１および抵抗Ｒ３を介して
電源電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ
Ｄ１のゲートには電源電圧端子Ｖssが接続されてい
る。そして、これらのＥ−ＦＥＴ Ｅ１，Ｅ２、Ｄ−Ｆ
ＥＴ Ｄ１および抵抗Ｒ１，Ｒ２，Ｒ３によりＳＣＦＬ
回路部２００ａが構成されている。
【００１７】また、Ｅ−ＦＥＴ Ｅ３はゲートがＥ−Ｆ
ＥＴ Ｅ１と抵抗Ｒ１との接続点に接続されており、ド
レインがグランドに接続されるとともに、ソースがダイ
オードＤd11 〜Ｄd13 ，Ｄ−ＦＥＴ Ｄ２を介して電源
電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ Ｄ
２のゲートには電源電圧端子Ｖssが接続されている。そ
して、これらのＥ−ＦＥＴ Ｅ３、ダイオードＤd11 〜
Ｄd13 およびＤ−ＦＥＴ Ｄ２によりレベルシフタ回路
部１００ａが構成されている。
ＥＴ Ｅ１と抵抗Ｒ１との接続点に接続されており、ド
レインがグランドに接続されるとともに、ソースがダイ
オードＤd11 〜Ｄd13 ，Ｄ−ＦＥＴ Ｄ２を介して電源
電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ Ｄ
２のゲートには電源電圧端子Ｖssが接続されている。そ
して、これらのＥ−ＦＥＴ Ｅ３、ダイオードＤd11 〜
Ｄd13 およびＤ−ＦＥＴ Ｄ２によりレベルシフタ回路
部１００ａが構成されている。
【００１８】さらに、Ｅ−ＦＥＴ Ｅ５はゲートがダイ
オードＤd13 とＤ−ＦＥＴ Ｄ２との接続点に接続され
ており、ソースが電源電圧端子Ｖssに接続されている。
Ｄ−ＦＥＴ Ｄ４はゲートとドレインがＥ−ＦＥＴ Ｅ
５のドレインに接続されており、ドレインがグランドに
接続されている。Ｅ−ＦＥＴ Ｅ６はゲートがＤ−ＦＥ
Ｔ Ｄ４とＥ−ＦＥＴ Ｅ５との接続点に接続されてお
り、ソースが電源電圧端子Ｖssに接続されている。Ｄ−
ＦＥＴ Ｄ５はゲートとソースがＥ−ＦＥＴＥ６のドレ
インに接続されており、ドレインがグランドに接続され
ている。そして、これらのＤ−ＦＥＴ Ｄ４、Ｅ−ＦＥ
Ｔ Ｅ５、Ｄ−ＦＥＴ Ｄ５、Ｅ−ＦＥＴ Ｅ６により
ＤＣＦＬ回路部３００ａが構成されており、このＥ−Ｆ
ＥＴＥ６のドレインとＤ−ＦＥＴ Ｄ５のゲートとソー
スとの接続点が出力信号端子ＯＵＴとなり、次段のＤＣ
ＦＬ回路に信号が出力される。
オードＤd13 とＤ−ＦＥＴ Ｄ２との接続点に接続され
ており、ソースが電源電圧端子Ｖssに接続されている。
Ｄ−ＦＥＴ Ｄ４はゲートとドレインがＥ−ＦＥＴ Ｅ
５のドレインに接続されており、ドレインがグランドに
接続されている。Ｅ−ＦＥＴ Ｅ６はゲートがＤ−ＦＥ
Ｔ Ｄ４とＥ−ＦＥＴ Ｅ５との接続点に接続されてお
り、ソースが電源電圧端子Ｖssに接続されている。Ｄ−
ＦＥＴ Ｄ５はゲートとソースがＥ−ＦＥＴＥ６のドレ
インに接続されており、ドレインがグランドに接続され
ている。そして、これらのＤ−ＦＥＴ Ｄ４、Ｅ−ＦＥ
Ｔ Ｅ５、Ｄ−ＦＥＴ Ｄ５、Ｅ−ＦＥＴ Ｅ６により
ＤＣＦＬ回路部３００ａが構成されており、このＥ−Ｆ
ＥＴＥ６のドレインとＤ−ＦＥＴ Ｄ５のゲートとソー
スとの接続点が出力信号端子ＯＵＴとなり、次段のＤＣ
ＦＬ回路に信号が出力される。
【００１９】次に動作について説明する。ここでは、Ｖ
ss＝−３Ｖの場合を例にとって説明する。ＳＣＦＬ回路
部２００ａの入力信号端子ＩＮ、／ＩＮに入力された、
ＳＣＦＬレベルでかつ相補形式の入力信号に応じてＥ−
ＦＥＴ Ｅ１，Ｅ２はその一方がオン，他方がオフす
る。例えば、入力信号端子ＩＮ，／ＩＮに約−１．４
Ｖ，約−０．８Ｖ、すなわち、“Ｌ”，“Ｈ”のレベル
の信号が入力されたとすると、これによりＥ−ＦＥＴ
Ｅ１，Ｅ２はオフ，オンとなり、抵抗Ｒ１には電圧降下
が生じない。このためレベルシフタ回路部１００ａのＥ
−ＦＥＴ Ｅ３のソース電位は“Ｈ”となり、ダイオー
ドＤd11 〜Ｄd13 によって、ダイオード３個分に相当す
る順方向電圧（ダイオード１個につき約０．６Ｖ）とこ
のときのＥ−ＦＥＴ Ｅ３のゲート・ソース間電圧（例
えば約０．６Ｖ）を合わせた合計約２．４Ｖの電圧降下
が生じる。
ss＝−３Ｖの場合を例にとって説明する。ＳＣＦＬ回路
部２００ａの入力信号端子ＩＮ、／ＩＮに入力された、
ＳＣＦＬレベルでかつ相補形式の入力信号に応じてＥ−
ＦＥＴ Ｅ１，Ｅ２はその一方がオン，他方がオフす
る。例えば、入力信号端子ＩＮ，／ＩＮに約−１．４
Ｖ，約−０．８Ｖ、すなわち、“Ｌ”，“Ｈ”のレベル
の信号が入力されたとすると、これによりＥ−ＦＥＴ
Ｅ１，Ｅ２はオフ，オンとなり、抵抗Ｒ１には電圧降下
が生じない。このためレベルシフタ回路部１００ａのＥ
−ＦＥＴ Ｅ３のソース電位は“Ｈ”となり、ダイオー
ドＤd11 〜Ｄd13 によって、ダイオード３個分に相当す
る順方向電圧（ダイオード１個につき約０．６Ｖ）とこ
のときのＥ−ＦＥＴ Ｅ３のゲート・ソース間電圧（例
えば約０．６Ｖ）を合わせた合計約２．４Ｖの電圧降下
が生じる。
【００２０】この電圧降下によって、ＤＣＦＬ回路部３
００ａの入力電圧Ｖ１は約−２．４Ｖ、すなわちＤＣＦ
Ｌレベルの“Ｈ”に変換され、これにより、Ｅ−ＦＥＴ
Ｅ５がオンするため、“Ｌ”レベルがＥ−ＦＥＴ Ｅ
６のゲートに入力され、Ｅ−ＦＥＴ Ｅ６がオフするた
め、出力端子ＯＵＴからはＤＣＦＬレベルの“Ｈ”が出
力される。
００ａの入力電圧Ｖ１は約−２．４Ｖ、すなわちＤＣＦ
Ｌレベルの“Ｈ”に変換され、これにより、Ｅ−ＦＥＴ
Ｅ５がオンするため、“Ｌ”レベルがＥ−ＦＥＴ Ｅ
６のゲートに入力され、Ｅ−ＦＥＴ Ｅ６がオフするた
め、出力端子ＯＵＴからはＤＣＦＬレベルの“Ｈ”が出
力される。
【００２１】逆に、ＳＣＦＬ回路部２００ａの入力信号
端子ＩＮ，／ＩＮに“Ｈ”，“Ｌ”のレベルの信号が入
力されたとすると、これによりＥ−ＦＥＴ Ｅ１，Ｅ２
はオン，オフとなり、抵抗Ｒ１には電圧降下が生じる。
このためレベルシフタ回路部１００ａのＥ−ＦＥＴ Ｅ
３のソース電位は“Ｌ”となり、ＤＣＦＬ回路部３００
ａの入力電圧Ｖ１は約−３．０Ｖ、すなわちＤＣＦＬレ
ベルの“Ｌ”に変換され、これにより、Ｅ−ＦＥＴ Ｅ
５がオフするため、“Ｈ”レベルがＥ−ＦＥＴＥ６のゲ
ートに入力され、Ｅ−ＦＥＴ Ｅ６がオンするため、出
力端子ＯＵＴからはＤＣＦＬレベルの“Ｌ”が出力され
る。
端子ＩＮ，／ＩＮに“Ｈ”，“Ｌ”のレベルの信号が入
力されたとすると、これによりＥ−ＦＥＴ Ｅ１，Ｅ２
はオン，オフとなり、抵抗Ｒ１には電圧降下が生じる。
このためレベルシフタ回路部１００ａのＥ−ＦＥＴ Ｅ
３のソース電位は“Ｌ”となり、ＤＣＦＬ回路部３００
ａの入力電圧Ｖ１は約−３．０Ｖ、すなわちＤＣＦＬレ
ベルの“Ｌ”に変換され、これにより、Ｅ−ＦＥＴ Ｅ
５がオフするため、“Ｈ”レベルがＥ−ＦＥＴＥ６のゲ
ートに入力され、Ｅ−ＦＥＴ Ｅ６がオンするため、出
力端子ＯＵＴからはＤＣＦＬレベルの“Ｌ”が出力され
る。
【００２２】このように、本従来例の回路では、ＳＣＦ
ＬレベルをＤＣＦＬレベルに変換するために、レベルシ
フタ回路部のダイオードＤd1〜Ｄd3により約１．８Ｖ
（＝０．６Ｖ×３）のＤＣレベルシフト量を得ており、
個々のダイオードの順方向電圧がほぼ決まっているため
に、回路定数の設定、さらには回路設計を容易に行うこ
とができる。
ＬレベルをＤＣＦＬレベルに変換するために、レベルシ
フタ回路部のダイオードＤd1〜Ｄd3により約１．８Ｖ
（＝０．６Ｖ×３）のＤＣレベルシフト量を得ており、
個々のダイオードの順方向電圧がほぼ決まっているため
に、回路定数の設定、さらには回路設計を容易に行うこ
とができる。
【００２３】しかしながら、この従来のレベルシフト回
路では、ＳＣＦＬ回路部ではグランドが電位の基準とな
るのに対し、ＤＣＦＬ回路部では電源電圧Ｖssが電位の
基準となるため、電源電圧Ｖssが変動するとＳＣＦＬ回
路部側とＤＣＦＬ回路部側とでは基準電位の変動が互い
に逆方向になるため、ＤＣＦＬ回路への入力電圧Ｖ１の
“Ｈ" および“Ｌ" レベルが電源電圧Ｖssの変化に応じ
て増減してしまう。図２の“従来例" の線はこの様子を
表している。従って、約０．６Ｖ以上の電源電圧変動が
生じた場合、例えば、この図２に示すように、電源電圧
Ｖssが−３．２Ｖから−２．７Ｖにわたって変動したよ
うな場合、レベルシフト回路が正常に動作できなくな
る、という問題点があった。
路では、ＳＣＦＬ回路部ではグランドが電位の基準とな
るのに対し、ＤＣＦＬ回路部では電源電圧Ｖssが電位の
基準となるため、電源電圧Ｖssが変動するとＳＣＦＬ回
路部側とＤＣＦＬ回路部側とでは基準電位の変動が互い
に逆方向になるため、ＤＣＦＬ回路への入力電圧Ｖ１の
“Ｈ" および“Ｌ" レベルが電源電圧Ｖssの変化に応じ
て増減してしまう。図２の“従来例" の線はこの様子を
表している。従って、約０．６Ｖ以上の電源電圧変動が
生じた場合、例えば、この図２に示すように、電源電圧
Ｖssが−３．２Ｖから−２．７Ｖにわたって変動したよ
うな場合、レベルシフト回路が正常に動作できなくな
る、という問題点があった。
【００２４】
【発明が解決しようとする課題】以上説明したように、
従来のＳＣＦＬ−ＤＣＦＬレベルシフト回路は、電源電
圧変動に対する動作範囲が約０．６Ｖと狭いものしか得
られていなかったが、一般に、電源電圧変動の保証範囲
は、中心電圧に対して±５％あるいは±１０％と定めら
れており、携帯電話機のように、電源電圧変動範囲が広
いバッテリ駆動機器にこれを適用するのは不向きである
という問題点があった。
従来のＳＣＦＬ−ＤＣＦＬレベルシフト回路は、電源電
圧変動に対する動作範囲が約０．６Ｖと狭いものしか得
られていなかったが、一般に、電源電圧変動の保証範囲
は、中心電圧に対して±５％あるいは±１０％と定めら
れており、携帯電話機のように、電源電圧変動範囲が広
いバッテリ駆動機器にこれを適用するのは不向きである
という問題点があった。
【００２５】この発明は、上記のような従来のものの問
題点を解決するためになされたもので、電源電圧の変動
が広範囲にわたっても正常に動作でき、しかも広い温度
範囲に対して動作を保証できるレベルシフト回路を得る
ことを目的とする。
題点を解決するためになされたもので、電源電圧の変動
が広範囲にわたっても正常に動作でき、しかも広い温度
範囲に対して動作を保証できるレベルシフト回路を得る
ことを目的とする。
【００２６】
【課題を解決するための手段】この発明の請求項１のレ
ベルシフト回路は、ＳＣＦＬ回路の論理レベルをレベル
シフトしてＤＣＦＬ回路の論理レベルに変換する回路に
おいて、ＳＣＦＬ回路の相補出力にその入力が接続され
た２つソースフォロワ回路と、この２つソースフォロワ
回路によってＤＣＦＬレベルとなった信号のハイ，ロウ
を検知し、その検知結果と論理レベルが等しい信号を出
力するハイ，ロウ検知回路と、このハイ，ロウ検知回路
の出力にその入力が接続されたＤＣＦＬ回路とを備える
ようにしたものである。
ベルシフト回路は、ＳＣＦＬ回路の論理レベルをレベル
シフトしてＤＣＦＬ回路の論理レベルに変換する回路に
おいて、ＳＣＦＬ回路の相補出力にその入力が接続され
た２つソースフォロワ回路と、この２つソースフォロワ
回路によってＤＣＦＬレベルとなった信号のハイ，ロウ
を検知し、その検知結果と論理レベルが等しい信号を出
力するハイ，ロウ検知回路と、このハイ，ロウ検知回路
の出力にその入力が接続されたＤＣＦＬ回路とを備える
ようにしたものである。
【００２７】また、この発明の請求項２のレベルシフト
回路は、請求項１のレベルシフト回路において、上記ハ
イ，ロウ検知回路としてフリップフロップ回路を用いる
ようにしたものである。
回路は、請求項１のレベルシフト回路において、上記ハ
イ，ロウ検知回路としてフリップフロップ回路を用いる
ようにしたものである。
【００２８】また、この発明の請求項３のレベルシフト
回路は、ＳＣＦＬ回路の論理レベルをレベルシフトして
ＤＣＦＬ回路の論理レベルに変換する回路において、そ
れぞれスイッチングＦＥＴと負荷抵抗とからなる２つの
直列回路と、それぞれ抵抗と容量とからなる２つの並列
回路と、上記２つの直列回路の，上記スイッチングＦＥ
Ｔと上記負荷抵抗との接続点に接続された２つの入出力
ノードとを有し、該２つの入出力ノードと上記２つの直
列回路のスイッチングＦＥＴのゲートとを上記２つの並
列回路により交差接続してなるＤＣＦＬ型のフリップフ
ロップ回路と、それぞれＦＥＴとダイオードとを有し、
ＳＣＦＬ回路の相補出力にその入力が接続され出力が２
つの上記負荷抵抗の，上記スイッチングＦＥＴと接続し
ていない側の一端に接続された２つのソースフォロワ回
路と、上記フリップフロップ回路の２つの入出力ノード
にその入力が接続され、その少なくとも一方の出力に次
段のＤＣＦＬ回路が接続される２つのＤＣＦＬ回路とを
備えるようにしたものである。
回路は、ＳＣＦＬ回路の論理レベルをレベルシフトして
ＤＣＦＬ回路の論理レベルに変換する回路において、そ
れぞれスイッチングＦＥＴと負荷抵抗とからなる２つの
直列回路と、それぞれ抵抗と容量とからなる２つの並列
回路と、上記２つの直列回路の，上記スイッチングＦＥ
Ｔと上記負荷抵抗との接続点に接続された２つの入出力
ノードとを有し、該２つの入出力ノードと上記２つの直
列回路のスイッチングＦＥＴのゲートとを上記２つの並
列回路により交差接続してなるＤＣＦＬ型のフリップフ
ロップ回路と、それぞれＦＥＴとダイオードとを有し、
ＳＣＦＬ回路の相補出力にその入力が接続され出力が２
つの上記負荷抵抗の，上記スイッチングＦＥＴと接続し
ていない側の一端に接続された２つのソースフォロワ回
路と、上記フリップフロップ回路の２つの入出力ノード
にその入力が接続され、その少なくとも一方の出力に次
段のＤＣＦＬ回路が接続される２つのＤＣＦＬ回路とを
備えるようにしたものである。
【００２９】また、この発明の請求項４のレベルシフト
回路は、請求項３のレベルシフト回路において、上記２
つの並列回路から各容量を取り除くようにしたものであ
る。
回路は、請求項３のレベルシフト回路において、上記２
つの並列回路から各容量を取り除くようにしたものであ
る。
【００３０】また、この発明の請求項５のレベルシフト
回路は、請求項３のレベルシフト回路において、上記２
つの直列回路から各負荷抵抗を取り除くようにしたもの
である。
回路は、請求項３のレベルシフト回路において、上記２
つの直列回路から各負荷抵抗を取り除くようにしたもの
である。
【００３１】さらに、この発明の請求項６のレベルシフ
ト回路は、請求項３のレベルシフト回路において、上記
２つのソースフォロワ回路から各ダイオードを取り除く
ようにしたものである。
ト回路は、請求項３のレベルシフト回路において、上記
２つのソースフォロワ回路から各ダイオードを取り除く
ようにしたものである。
【００３２】
実施の形態１．図１は、本発明の実施の形態１にかかる
レベルシフト回路の構成図である。図１において、Ｅ
１，Ｅ２，Ｅ５，Ｅ６，Ｅ１１，Ｅ１２，Ｅ１５，Ｅ１
６，Ｅ２１，Ｅ２２はＥ−ＦＥＴ、Ｄ１，Ｄ４，Ｄ５，
Ｄ１４，Ｄ１５はＤ−ＦＥＴ、Ｒ１〜Ｒ３，Ｒa1，Ｒa
2，Ｒs1，Ｒs2，Ｒc1，Ｒc2は抵抗、Ｄd1，Ｄd2はダイ
オード、Ｃc1，Ｃc2は容量、ＩＮ，／ＩＮは入力信号端
子、ＯＵＴ，／ＯＵＴは次段へのＤＣＦＬレベル出力信
号端子、Ｖssは電源電圧端子であり、本実施の形態１の
例では−３Ｖくらいを想定している。また、Ｖ２，Ｖ３
はＤＣＦＬ回路への入力電圧を示す。
レベルシフト回路の構成図である。図１において、Ｅ
１，Ｅ２，Ｅ５，Ｅ６，Ｅ１１，Ｅ１２，Ｅ１５，Ｅ１
６，Ｅ２１，Ｅ２２はＥ−ＦＥＴ、Ｄ１，Ｄ４，Ｄ５，
Ｄ１４，Ｄ１５はＤ−ＦＥＴ、Ｒ１〜Ｒ３，Ｒa1，Ｒa
2，Ｒs1，Ｒs2，Ｒc1，Ｒc2は抵抗、Ｄd1，Ｄd2はダイ
オード、Ｃc1，Ｃc2は容量、ＩＮ，／ＩＮは入力信号端
子、ＯＵＴ，／ＯＵＴは次段へのＤＣＦＬレベル出力信
号端子、Ｖssは電源電圧端子であり、本実施の形態１の
例では−３Ｖくらいを想定している。また、Ｖ２，Ｖ３
はＤＣＦＬ回路への入力電圧を示す。
【００３３】そしてＳＣＦＬ回路部２００のＥ−ＦＥＴ
Ｅ１，Ｅ２にはゲートに入力信号端子ＩＮ，／ＩＮが
接続されており、ドレインが抵抗Ｒ１，Ｒ２を介してグ
ランドに接続されるとともに、ソースが共通に接続され
ている。そして、その共通ソースがＤ−ＦＥＴ Ｄ１お
よび抵抗Ｒ３を介して電源電圧端子Ｖssに接続されてい
る。また、Ｄ−ＦＥＴ Ｄ１のゲートには電源電圧端子
Ｖssが接続されている。
Ｅ１，Ｅ２にはゲートに入力信号端子ＩＮ，／ＩＮが
接続されており、ドレインが抵抗Ｒ１，Ｒ２を介してグ
ランドに接続されるとともに、ソースが共通に接続され
ている。そして、その共通ソースがＤ−ＦＥＴ Ｄ１お
よび抵抗Ｒ３を介して電源電圧端子Ｖssに接続されてい
る。また、Ｄ−ＦＥＴ Ｄ１のゲートには電源電圧端子
Ｖssが接続されている。
【００３４】また、ソースフォロワ回路２０ａおよび２
０ｂはそれぞれ上述のＥ−ＦＥＴＥ１１，ダイオードＤ
d1およびＥ−ＦＥＴ Ｅ２１，ダイオードＤd2から構成
されている。
０ｂはそれぞれ上述のＥ−ＦＥＴＥ１１，ダイオードＤ
d1およびＥ−ＦＥＴ Ｅ２１，ダイオードＤd2から構成
されている。
【００３５】また、レベルシフタ回路部１００のＥ−Ｆ
ＥＴ Ｅ１１はゲートがＥ−ＦＥＴＥ１と抵抗Ｒ１との
接続点に接続されており、ドレインがグランドに接続さ
れるとともに、ソースがダイオードＤd1，負荷抵抗Ｒa
1，Ｅ−ＦＥＴ（スイッチングＦＥＴ）Ｅ１２，抵抗Ｒs
1を介して電源電圧端子Ｖssに接続されている。また、
Ｅ−ＦＥＴ Ｅ２１はゲートがＥ−ＦＥＴ Ｅ２と抵抗
Ｒ２との接続点に接続されており、ドレインがグランド
に接続されるとともに、ソースがダイオードＤd2，負荷
抵抗Ｒa2，Ｅ−ＦＥＴ（スイッチングＦＥＴ）Ｅ２２，
抵抗Ｒs2を介して電源電圧端子Ｖssに接続されている。
さらに、Ｅ−ＦＥＴ Ｅ１２のゲートは抵抗Ｒc2と容量
Ｃc2からなる並列回路１０ｄを介してＥ−ＦＥＴ Ｅ２
２と抵抗Ｒa2との接続点（入出力ノード）ｂに接続さ
れ、Ｅ−ＦＥＴ Ｅ２２のゲートは抵抗Ｒc1と容量Ｃc1
からなる並列回路１０ｃを介してＥ−ＦＥＴ Ｅ１２の
ドレインと抵抗Ｒa1との接続点（入出力ノード）ａに接
続されている。なお、一点鎖線枠内はこのレベルシフタ
回路部１００に設けられ、上記ソースフォロワ回路２０
ａ，２０ｂによってＤＣＦＬレベルとなった信号のハ
イ，ロウを検知し、その検知結果と論理レベルが等しい
信号を出力するハイ，ロウ検知回路としてのＤＣＦＬ型
フリップフロップ回路１０であり、上述の負荷抵抗Ｒa
1，スイッチングＦＥＴ Ｅ１２からなる直列回路１０
ａ、負荷抵抗Ｒa2，スイッチングＦＥＴ Ｅ２２からな
る直列回路１０ｂ、並列回路１０ｃ，１０ｄ、および抵
抗Ｒs1，Ｒa2から構成されている。
ＥＴ Ｅ１１はゲートがＥ−ＦＥＴＥ１と抵抗Ｒ１との
接続点に接続されており、ドレインがグランドに接続さ
れるとともに、ソースがダイオードＤd1，負荷抵抗Ｒa
1，Ｅ−ＦＥＴ（スイッチングＦＥＴ）Ｅ１２，抵抗Ｒs
1を介して電源電圧端子Ｖssに接続されている。また、
Ｅ−ＦＥＴ Ｅ２１はゲートがＥ−ＦＥＴ Ｅ２と抵抗
Ｒ２との接続点に接続されており、ドレインがグランド
に接続されるとともに、ソースがダイオードＤd2，負荷
抵抗Ｒa2，Ｅ−ＦＥＴ（スイッチングＦＥＴ）Ｅ２２，
抵抗Ｒs2を介して電源電圧端子Ｖssに接続されている。
さらに、Ｅ−ＦＥＴ Ｅ１２のゲートは抵抗Ｒc2と容量
Ｃc2からなる並列回路１０ｄを介してＥ−ＦＥＴ Ｅ２
２と抵抗Ｒa2との接続点（入出力ノード）ｂに接続さ
れ、Ｅ−ＦＥＴ Ｅ２２のゲートは抵抗Ｒc1と容量Ｃc1
からなる並列回路１０ｃを介してＥ−ＦＥＴ Ｅ１２の
ドレインと抵抗Ｒa1との接続点（入出力ノード）ａに接
続されている。なお、一点鎖線枠内はこのレベルシフタ
回路部１００に設けられ、上記ソースフォロワ回路２０
ａ，２０ｂによってＤＣＦＬレベルとなった信号のハ
イ，ロウを検知し、その検知結果と論理レベルが等しい
信号を出力するハイ，ロウ検知回路としてのＤＣＦＬ型
フリップフロップ回路１０であり、上述の負荷抵抗Ｒa
1，スイッチングＦＥＴ Ｅ１２からなる直列回路１０
ａ、負荷抵抗Ｒa2，スイッチングＦＥＴ Ｅ２２からな
る直列回路１０ｂ、並列回路１０ｃ，１０ｄ、および抵
抗Ｒs1，Ｒa2から構成されている。
【００３６】さらに、ＤＣＦＬ回路部３００のＥ−ＦＥ
Ｔ Ｅ５はゲートがＥ−ＦＥＴ Ｅ１２と抵抗Ｒa1との
接続点に接続され、ソースが電源電圧端子Ｖssに接続さ
れている。また、Ｄ−ＦＥＴ Ｄ４はドレインがグラン
ドに接続され、ソースおよびゲートがＥ−ＦＥＴ Ｅ５
のドレインに接続されている。Ｅ−ＦＥＴ Ｅ６はゲー
トがＤ−ＦＥＴ Ｄ４とＥ−ＦＥＴ Ｅ５との接続点に
接続され、ソースが電源電圧端子Ｖssに接続されてい
る。Ｄ−ＦＥＴ Ｄ５はドレインがグランドに接続さ
れ、ソースおよびゲートがＥ−ＦＥＴ Ｅ６のドレイン
に接続されている。
Ｔ Ｅ５はゲートがＥ−ＦＥＴ Ｅ１２と抵抗Ｒa1との
接続点に接続され、ソースが電源電圧端子Ｖssに接続さ
れている。また、Ｄ−ＦＥＴ Ｄ４はドレインがグラン
ドに接続され、ソースおよびゲートがＥ−ＦＥＴ Ｅ５
のドレインに接続されている。Ｅ−ＦＥＴ Ｅ６はゲー
トがＤ−ＦＥＴ Ｄ４とＥ−ＦＥＴ Ｅ５との接続点に
接続され、ソースが電源電圧端子Ｖssに接続されてい
る。Ｄ−ＦＥＴ Ｄ５はドレインがグランドに接続さ
れ、ソースおよびゲートがＥ−ＦＥＴ Ｅ６のドレイン
に接続されている。
【００３７】また、ＤＣＦＬ回路部４００のＥ−ＦＥＴ
Ｅ１５はゲートがＥ−ＦＥＴ Ｅ２２と抵抗Ｒa2との
接続点に接続され、ソースが電源電圧端子Ｖssに接続さ
れている。また、Ｄ−ＦＥＴ Ｄ１４はドレインがグラ
ンドに接続され、ソースおよびゲートがＥ−ＦＥＴ Ｅ
１５のドレインに接続されている。Ｅ−ＦＥＴ Ｅ１６
はゲートがＤ−ＦＥＴ Ｄ１４とＥ−ＦＥＴ Ｅ１５と
の接続点に接続され、ソースが電源電圧端子Ｖssに接続
されている。Ｄ−ＦＥＴ Ｄ１５はドレインがグランド
に接続され、ソースおよびゲートがＥ−ＦＥＴ Ｅ１６
のドレインに接続されている。
Ｅ１５はゲートがＥ−ＦＥＴ Ｅ２２と抵抗Ｒa2との
接続点に接続され、ソースが電源電圧端子Ｖssに接続さ
れている。また、Ｄ−ＦＥＴ Ｄ１４はドレインがグラ
ンドに接続され、ソースおよびゲートがＥ−ＦＥＴ Ｅ
１５のドレインに接続されている。Ｅ−ＦＥＴ Ｅ１６
はゲートがＤ−ＦＥＴ Ｄ１４とＥ−ＦＥＴ Ｅ１５と
の接続点に接続され、ソースが電源電圧端子Ｖssに接続
されている。Ｄ−ＦＥＴ Ｄ１５はドレインがグランド
に接続され、ソースおよびゲートがＥ−ＦＥＴ Ｅ１６
のドレインに接続されている。
【００３８】次に動作について説明する。ＳＣＦＬ回路
部２００の入力信号端子ＩＮ、／ＩＮに入力された、Ｓ
ＣＦＬレベルでかつ相補形式の入力信号に応じてＥ−Ｆ
ＥＴＥ１，Ｅ２はその一方がオン，他方がオフする。そ
して抵抗Ｒ１，Ｒ２はＥ−ＦＥＴ Ｅ１，Ｅ２のオンし
た側のみに電圧降下が生じるため、レベルシフタ回路部
１００には、入力信号端子ＩＮ、／ＩＮに入力された相
補の信号とは逆相の信号が出力される。
部２００の入力信号端子ＩＮ、／ＩＮに入力された、Ｓ
ＣＦＬレベルでかつ相補形式の入力信号に応じてＥ−Ｆ
ＥＴＥ１，Ｅ２はその一方がオン，他方がオフする。そ
して抵抗Ｒ１，Ｒ２はＥ−ＦＥＴ Ｅ１，Ｅ２のオンし
た側のみに電圧降下が生じるため、レベルシフタ回路部
１００には、入力信号端子ＩＮ、／ＩＮに入力された相
補の信号とは逆相の信号が出力される。
【００３９】例えば、ＳＣＦＬ回路部２００の入力信号
端子ＩＮ，／ＩＮに“Ｌ”，“Ｈ”のレベルの信号が入
力されたとすると、これによりＥ−ＦＥＴ Ｅ１，Ｅ２
はオフ，オンとなり、抵抗Ｒ１には電圧降下が生じない
が、抵抗Ｒ２には電圧降下が生じる。このため、レベル
シフタ回路部１００のＥ−ＦＥＴ Ｅ１１，Ｅ１２のゲ
ートにはＳＣＦＬレベルにおける“Ｈ”，“Ｌ”のレベ
ルの信号が出力される。
端子ＩＮ，／ＩＮに“Ｌ”，“Ｈ”のレベルの信号が入
力されたとすると、これによりＥ−ＦＥＴ Ｅ１，Ｅ２
はオフ，オンとなり、抵抗Ｒ１には電圧降下が生じない
が、抵抗Ｒ２には電圧降下が生じる。このため、レベル
シフタ回路部１００のＥ−ＦＥＴ Ｅ１１，Ｅ１２のゲ
ートにはＳＣＦＬレベルにおける“Ｈ”，“Ｌ”のレベ
ルの信号が出力される。
【００４０】これにより、Ｅ−ＦＥＴ Ｅ１１，Ｅ１２
のソース電位は“Ｈ”，“Ｌ”となり、フリップフロッ
プ回路１０の入出力ノードａ，ｂには“Ｈ”，“Ｌ”の
レベルの信号が入力される。
のソース電位は“Ｈ”，“Ｌ”となり、フリップフロッ
プ回路１０の入出力ノードａ，ｂには“Ｈ”，“Ｌ”の
レベルの信号が入力される。
【００４１】フリップフロップ回路１０は抵抗Ｒc1と容
量Ｃc1および抵抗Ｒc2と容量Ｃc2からなる２つの並列回
路１０ｃおよび１０ｄにより、該回路１０を構成するＥ
−ＦＥＴ Ｅ１２とＥ−ＦＥＴ Ｅ２２とが互いにクロ
スカップルされており、最小限の素子数で実現されてい
る。この並列回路１０ｃおよび１０ｄは、低周波では抵
抗Ｒc1，Ｒc2が、高周波では容量Ｃc1，Ｃc2が有効にフ
リップフロップ回路１０の相補出力電圧をスイッチング
ＦＥＴであるＥ−ＦＥＴ Ｅ１２とＥ−ＦＥＴＥ２２の
ゲートに伝達する。また抵抗Ｒs1およびＲs2はＥ−ＦＥ
Ｔ Ｅ１２とＥ−ＦＥＴ Ｅ２２が完全にオフ状態に切
り替わるようにするために、Ｅ−ＦＥＴ Ｅ１２とＥ−
ＦＥＴ Ｅ２２のソース側に付加されている。これによ
り、フリップフロップ回路１０はダイオードＤd1，Ｄd2
の順方向電圧降下によってＤＣＦＬレベルに変換されて
入出力ノードａ，ｂに入力された“Ｈ”，“Ｌ”の状態
に急速に遷移し、その状態をＤＣＦＬ回路部３００，４
００に対し強制的に伝達する。すなわち、フリップフロ
ップ回路１０を介さずＳＣＦＬ回路２００とＤＣＦＬ回
路３００，４００とを直結したとすると、電源電圧変動
が生じた場合にＤＣＦＬ回路３００，４００は“Ｈ”，
“Ｌ”を検知しにくくなるが、フリップフロップ回路１
０は少しでも“Ｈ”あるいは“Ｌ”と認識できるレベル
が入力されると、急速に状態遷移を行うため、ＤＣＦＬ
回路３００，４００単独で“Ｈ”，“Ｌ”レベルを検知
するよりも早く“Ｈ”，“Ｌ”レベルを検知でき、ＤＣ
ＦＬ回路３００，４００はこのフリップフロップ回路１
０によってすみやかにその状態を遷移するため、ＤＣＦ
Ｌ回路３００，４００はその状態遷移をアシストされ
る。このため、本レベルシフト回路はその動作電圧範囲
を拡大できる。
量Ｃc1および抵抗Ｒc2と容量Ｃc2からなる２つの並列回
路１０ｃおよび１０ｄにより、該回路１０を構成するＥ
−ＦＥＴ Ｅ１２とＥ−ＦＥＴ Ｅ２２とが互いにクロ
スカップルされており、最小限の素子数で実現されてい
る。この並列回路１０ｃおよび１０ｄは、低周波では抵
抗Ｒc1，Ｒc2が、高周波では容量Ｃc1，Ｃc2が有効にフ
リップフロップ回路１０の相補出力電圧をスイッチング
ＦＥＴであるＥ−ＦＥＴ Ｅ１２とＥ−ＦＥＴＥ２２の
ゲートに伝達する。また抵抗Ｒs1およびＲs2はＥ−ＦＥ
Ｔ Ｅ１２とＥ−ＦＥＴ Ｅ２２が完全にオフ状態に切
り替わるようにするために、Ｅ−ＦＥＴ Ｅ１２とＥ−
ＦＥＴ Ｅ２２のソース側に付加されている。これによ
り、フリップフロップ回路１０はダイオードＤd1，Ｄd2
の順方向電圧降下によってＤＣＦＬレベルに変換されて
入出力ノードａ，ｂに入力された“Ｈ”，“Ｌ”の状態
に急速に遷移し、その状態をＤＣＦＬ回路部３００，４
００に対し強制的に伝達する。すなわち、フリップフロ
ップ回路１０を介さずＳＣＦＬ回路２００とＤＣＦＬ回
路３００，４００とを直結したとすると、電源電圧変動
が生じた場合にＤＣＦＬ回路３００，４００は“Ｈ”，
“Ｌ”を検知しにくくなるが、フリップフロップ回路１
０は少しでも“Ｈ”あるいは“Ｌ”と認識できるレベル
が入力されると、急速に状態遷移を行うため、ＤＣＦＬ
回路３００，４００単独で“Ｈ”，“Ｌ”レベルを検知
するよりも早く“Ｈ”，“Ｌ”レベルを検知でき、ＤＣ
ＦＬ回路３００，４００はこのフリップフロップ回路１
０によってすみやかにその状態を遷移するため、ＤＣＦ
Ｌ回路３００，４００はその状態遷移をアシストされ
る。このため、本レベルシフト回路はその動作電圧範囲
を拡大できる。
【００４２】なお、以上の動作はＳＣＦＬ回路部２００
の入力信号端子ＩＮ，／ＩＮに“Ｈ”，“Ｌ”のレベル
の信号が入力された場合にも“Ｈ”，“Ｌ”やオン，オ
フが逆になるだけで同様の動作となる。従って、この構
成により、電源電圧Ｖssに変動が生じた場合の本レベル
シフト回路の動作電圧範囲を０．６Ｖから約１Ｖ以上に
拡大できる。
の入力信号端子ＩＮ，／ＩＮに“Ｈ”，“Ｌ”のレベル
の信号が入力された場合にも“Ｈ”，“Ｌ”やオン，オ
フが逆になるだけで同様の動作となる。従って、この構
成により、電源電圧Ｖssに変動が生じた場合の本レベル
シフト回路の動作電圧範囲を０．６Ｖから約１Ｖ以上に
拡大できる。
【００４３】さらに抵抗Ｒa1は、ＤＣＦＬ回路部３００
の入力ＦＥＴである、Ｅ−ＦＥＴＥ５のゲート電圧とダ
イオードＤd1との間の電位差を吸収し、電源電圧Ｖssの
上昇に伴うＤＣＦＬ回路部３００への入力電圧Ｖ２の増
加を防ぐ。また、抵抗Ｒa2も同様にＤＣＦＬ回路部４０
０の入力ＦＥＴである、Ｅ−ＦＥＴ Ｅ１５のゲート電
圧とダイオードＤd2との間の電位差を吸収し、電源電圧
Ｖssの上昇に伴うＤＣＦＬへの入力電圧Ｖ３の増加を防
ぐ働きをする。これにより本レベルシフト回路の動作電
圧範囲は、約２．７Ｖ、例えば、図２に示すように、電
源電圧Ｖssが−１．６Ｖから−４．４Ｖにわたって変動
するような場合にまで広くなる。
の入力ＦＥＴである、Ｅ−ＦＥＴＥ５のゲート電圧とダ
イオードＤd1との間の電位差を吸収し、電源電圧Ｖssの
上昇に伴うＤＣＦＬ回路部３００への入力電圧Ｖ２の増
加を防ぐ。また、抵抗Ｒa2も同様にＤＣＦＬ回路部４０
０の入力ＦＥＴである、Ｅ−ＦＥＴ Ｅ１５のゲート電
圧とダイオードＤd2との間の電位差を吸収し、電源電圧
Ｖssの上昇に伴うＤＣＦＬへの入力電圧Ｖ３の増加を防
ぐ働きをする。これにより本レベルシフト回路の動作電
圧範囲は、約２．７Ｖ、例えば、図２に示すように、電
源電圧Ｖssが−１．６Ｖから−４．４Ｖにわたって変動
するような場合にまで広くなる。
【００４４】なお、ダイオードＤd1，Ｄd2はこれがそれ
ぞれ１個のものを示したが、電源電圧が大きい場合はそ
れに応じてこれらを互いに複数個が直列接続されたダイ
オード列に変更すればよい。
ぞれ１個のものを示したが、電源電圧が大きい場合はそ
れに応じてこれらを互いに複数個が直列接続されたダイ
オード列に変更すればよい。
【００４５】また、ＤＣＦＬ回路部はレベルシフタ回路
部の負荷を等しくするためにその相補出力の正相側，逆
相側にともにこれを設けている。従って、通常のＤＣＦ
Ｌ回路のように１相の出力信号でよい場合は、そのいず
れか一方のＤＣＦＬ回路部に対してのみ次段にＤＣＦＬ
回路を設けてその出力を受けるようにすればよく，他方
のＤＣＦＬ回路部にはこれを設ける必要はない。
部の負荷を等しくするためにその相補出力の正相側，逆
相側にともにこれを設けている。従って、通常のＤＣＦ
Ｌ回路のように１相の出力信号でよい場合は、そのいず
れか一方のＤＣＦＬ回路部に対してのみ次段にＤＣＦＬ
回路を設けてその出力を受けるようにすればよく，他方
のＤＣＦＬ回路部にはこれを設ける必要はない。
【００４６】これに対し、このＤＣＦＬ回路部より相補
の出力信号を得る場合は、両方のＤＣＦＬ回路部に対し
て次段のＤＣＦＬ回路を設ければよい。
の出力信号を得る場合は、両方のＤＣＦＬ回路部に対し
て次段のＤＣＦＬ回路を設ければよい。
【００４７】図２に、図６の従来回路と図１の本実施の
形態１にかかるレベルシフト回路の動作電圧範囲のシミ
ュレーションによる比較結果を示す。シミュレーション
の中心電圧（最適動作電圧）は３Ｖに設定した。図２に
は図６の電圧Ｖ１と図１の電圧Ｖ２の“Ｈ" ，“Ｌ" 電
圧レベルをプロットしている。この図２より、従来例の
回路は、電源電圧の変動に対するＶ１の変化が大きく、
動作電圧範囲が−２．７Ｖ〜−３．２Ｖ（約０．６Ｖ）
と狭いのに対し、本実施の形態１の回路は電源電圧の変
動に対するＶ２の変化が小さく、その分−１．６Ｖから
−４．２Ｖと広い動作電圧範囲が得られていることが分
かる。
形態１にかかるレベルシフト回路の動作電圧範囲のシミ
ュレーションによる比較結果を示す。シミュレーション
の中心電圧（最適動作電圧）は３Ｖに設定した。図２に
は図６の電圧Ｖ１と図１の電圧Ｖ２の“Ｈ" ，“Ｌ" 電
圧レベルをプロットしている。この図２より、従来例の
回路は、電源電圧の変動に対するＶ１の変化が大きく、
動作電圧範囲が−２．７Ｖ〜−３．２Ｖ（約０．６Ｖ）
と狭いのに対し、本実施の形態１の回路は電源電圧の変
動に対するＶ２の変化が小さく、その分−１．６Ｖから
−４．２Ｖと広い動作電圧範囲が得られていることが分
かる。
【００４８】図３は、本回路の動作電圧に対する温度特
性の実験結果を示したものである。本回路は常温の＋２
５℃において−１．６Ｖ〜−４．２Ｖの電圧範囲で動作
し、かつ−２０℃〜＋８０℃までの温度範囲に対しても
−１．８〜−４．２Ｖと広い電圧範囲で動作している。
このことより、本実施の形態１にかかるレベルシフト回
路は広い温度範囲にわたって動作できることが分かる。
性の実験結果を示したものである。本回路は常温の＋２
５℃において−１．６Ｖ〜−４．２Ｖの電圧範囲で動作
し、かつ−２０℃〜＋８０℃までの温度範囲に対しても
−１．８〜−４．２Ｖと広い電圧範囲で動作している。
このことより、本実施の形態１にかかるレベルシフト回
路は広い温度範囲にわたって動作できることが分かる。
【００４９】実施の形態２．図４は本発明の実施の形態
２にかかるレベルシフト回路の構成図である。この実施
の形態２は、図１の回路において、クロスカップルした
並列回路１０ｃ，１０ｄから容量Ｃc1およびＣc2を取り
除き、抵抗Ｒc1とＲc2とにより、フリップフロップ回路
１０を構成するＥ−ＦＥＴ Ｅ１２とＥ−ＦＥＴ Ｅ２
２とを互いにクロスカップルするように構成したもので
ある。
２にかかるレベルシフト回路の構成図である。この実施
の形態２は、図１の回路において、クロスカップルした
並列回路１０ｃ，１０ｄから容量Ｃc1およびＣc2を取り
除き、抵抗Ｒc1とＲc2とにより、フリップフロップ回路
１０を構成するＥ−ＦＥＴ Ｅ１２とＥ−ＦＥＴ Ｅ２
２とを互いにクロスカップルするように構成したもので
ある。
【００５０】この実施の形態２によれば、高周波特性は
図１の回路より劣るが、電源電圧変動に対しては実施の
形態１と同様の効果が期待できる。また容量Ｃc1および
Ｃc2がない分、ＩＣとして実際にパターン化したときに
そのチップ面積を小さくできる効果がある。
図１の回路より劣るが、電源電圧変動に対しては実施の
形態１と同様の効果が期待できる。また容量Ｃc1および
Ｃc2がない分、ＩＣとして実際にパターン化したときに
そのチップ面積を小さくできる効果がある。
【００５１】実施の形態３．図５は本発明の実施の形態
３にかかる回路の構成図である。この実施の形態３は、
図１の回路において、抵抗Ｒa1、Ｒa2を取り除いた構成
である。この実施の形態３によれば、実施の形態１で述
べたように、動作電圧範囲は１Ｖと小さくなるが、抵抗
Ｒa1およびＲa2がない分、構成素子数を減らすことがで
き、ＩＣとして実際にパターン化したときにそのチップ
面積を小さくできる効果がある。また、抵抗Ｒa1および
Ｒa2がない分、高速動作に適したものが得られる効果が
ある。
３にかかる回路の構成図である。この実施の形態３は、
図１の回路において、抵抗Ｒa1、Ｒa2を取り除いた構成
である。この実施の形態３によれば、実施の形態１で述
べたように、動作電圧範囲は１Ｖと小さくなるが、抵抗
Ｒa1およびＲa2がない分、構成素子数を減らすことがで
き、ＩＣとして実際にパターン化したときにそのチップ
面積を小さくできる効果がある。また、抵抗Ｒa1および
Ｒa2がない分、高速動作に適したものが得られる効果が
ある。
【００５２】実施の形態４．図６は本発明の実施の形態
４にかかるレベルシフト回路の構成図である。この実施
の形態４は、図１の回路において、ダイオードＤd1，Ｄ
d2を取り除いた構成である。
４にかかるレベルシフト回路の構成図である。この実施
の形態４は、図１の回路において、ダイオードＤd1，Ｄ
d2を取り除いた構成である。
【００５３】この実施の形態４は低電圧動作に適するも
のであり、電源電圧が低電圧になれば、各部にかかる電
圧も低くなるため、ダイオードＤd1，Ｄd2を省略するこ
とができるものである。
のであり、電源電圧が低電圧になれば、各部にかかる電
圧も低くなるため、ダイオードＤd1，Ｄd2を省略するこ
とができるものである。
【００５４】この実施の形態４によれば、実施の形態１
の回路が中心電圧（最適動作電圧）が例えば３Ｖ前後で
あったのに対して、これを２．４Ｖと低減でき、図２、
図３の動作電圧範囲を低電圧側にシフトすることができ
る。これにより実施の形態１と同様な効果を有し、かつ
低電圧領域での動作に適したレベルシフト回路が得られ
る効果がある。
の回路が中心電圧（最適動作電圧）が例えば３Ｖ前後で
あったのに対して、これを２．４Ｖと低減でき、図２、
図３の動作電圧範囲を低電圧側にシフトすることができ
る。これにより実施の形態１と同様な効果を有し、かつ
低電圧領域での動作に適したレベルシフト回路が得られ
る効果がある。
【００５５】
【発明の効果】以上のように、この発明の請求項１のレ
ベルシフト回路によれば、ＳＣＦＬ回路の論理レベルを
レベルシフトしてＤＣＦＬ回路の論理レベルに変換する
回路において、ＳＣＦＬ回路の相補出力にその入力が接
続された２つソースフォロワ回路と、この２つソースフ
ォロワ回路によってＤＣＦＬレベルとなった信号のハ
イ，ロウを検知し、その検知結果と論理レベルが等しい
信号を出力するハイ，ロウ検知回路と、このハイ，ロウ
検知回路の出力にその入力が接続されたＤＣＦＬ回路と
を備えるようにしたので、従来回路よりも広い電圧範囲
で動作し、かつ広い温度範囲に対して動作できるレベル
シフト回路が得られる効果がある。
ベルシフト回路によれば、ＳＣＦＬ回路の論理レベルを
レベルシフトしてＤＣＦＬ回路の論理レベルに変換する
回路において、ＳＣＦＬ回路の相補出力にその入力が接
続された２つソースフォロワ回路と、この２つソースフ
ォロワ回路によってＤＣＦＬレベルとなった信号のハ
イ，ロウを検知し、その検知結果と論理レベルが等しい
信号を出力するハイ，ロウ検知回路と、このハイ，ロウ
検知回路の出力にその入力が接続されたＤＣＦＬ回路と
を備えるようにしたので、従来回路よりも広い電圧範囲
で動作し、かつ広い温度範囲に対して動作できるレベル
シフト回路が得られる効果がある。
【００５６】また、この発明の請求項２のレベルシフト
回路によれば、請求項１のレベルシフト回路において、
上記ハイ，ロウ検知回路としてフリップフロップ回路を
用いるようにしたので、従来回路よりも広い電圧範囲で
動作し、かつ広い温度範囲に対して動作できるレベルシ
フト回路を，多用されるフリップフロップ回路を用いて
実現できる効果がある。
回路によれば、請求項１のレベルシフト回路において、
上記ハイ，ロウ検知回路としてフリップフロップ回路を
用いるようにしたので、従来回路よりも広い電圧範囲で
動作し、かつ広い温度範囲に対して動作できるレベルシ
フト回路を，多用されるフリップフロップ回路を用いて
実現できる効果がある。
【００５７】また、この発明の請求項３のレベルシフト
回路によれば、ＳＣＦＬ回路の論理レベルをレベルシフ
トしてＤＣＦＬ回路の論理レベルに変換する回路におい
て、それぞれスイッチングＦＥＴと負荷抵抗とからなる
２つの直列回路と、それぞれ抵抗と容量とからなる２つ
の並列回路と、上記２つの直列回路の，上記スイッチン
グＦＥＴと上記負荷抵抗との接続点に接続された２つの
入出力ノードとを有し、該２つの入出力ノードと上記２
つの直列回路のスイッチングＦＥＴのゲートとを上記２
つの並列回路により交差接続してなるＤＣＦＬ型のフリ
ップフロップ回路と、それぞれＦＥＴとダイオードとを
有し、ＳＣＦＬ回路の相補出力にその入力が接続され出
力が２つの上記負荷抵抗の，上記スイッチングＦＥＴと
接続していない側の一端に接続された２つのソースフォ
ロワ回路と、上記フリップフロップ回路の２つの入出力
ノードにその入力が接続され、その少なくとも一方の出
力に次段のＤＣＦＬ回路が接続される２つのＤＣＦＬ回
路とを備えるようにしたので、従来回路よりも約４倍以
上の広い電圧範囲で動作し、かつ広い温度範囲に対して
動作できるレベルシフト回路が得られる効果がある。
回路によれば、ＳＣＦＬ回路の論理レベルをレベルシフ
トしてＤＣＦＬ回路の論理レベルに変換する回路におい
て、それぞれスイッチングＦＥＴと負荷抵抗とからなる
２つの直列回路と、それぞれ抵抗と容量とからなる２つ
の並列回路と、上記２つの直列回路の，上記スイッチン
グＦＥＴと上記負荷抵抗との接続点に接続された２つの
入出力ノードとを有し、該２つの入出力ノードと上記２
つの直列回路のスイッチングＦＥＴのゲートとを上記２
つの並列回路により交差接続してなるＤＣＦＬ型のフリ
ップフロップ回路と、それぞれＦＥＴとダイオードとを
有し、ＳＣＦＬ回路の相補出力にその入力が接続され出
力が２つの上記負荷抵抗の，上記スイッチングＦＥＴと
接続していない側の一端に接続された２つのソースフォ
ロワ回路と、上記フリップフロップ回路の２つの入出力
ノードにその入力が接続され、その少なくとも一方の出
力に次段のＤＣＦＬ回路が接続される２つのＤＣＦＬ回
路とを備えるようにしたので、従来回路よりも約４倍以
上の広い電圧範囲で動作し、かつ広い温度範囲に対して
動作できるレベルシフト回路が得られる効果がある。
【００５８】また、この発明の請求項４のレベルシフト
回路によれば、請求項３のレベルシフト回路において、
上記２つの並列回路から各容量を取り除くようにしたの
で、従来回路よりも約４倍以上の広い電圧範囲で動作
し、かつ広い温度範囲に対して動作できるとともに、容
量がない分、ＩＣとして実際にパターン化したときにそ
のチップ面積を小さくできるレベルシフト回路が得られ
る効果がある。
回路によれば、請求項３のレベルシフト回路において、
上記２つの並列回路から各容量を取り除くようにしたの
で、従来回路よりも約４倍以上の広い電圧範囲で動作
し、かつ広い温度範囲に対して動作できるとともに、容
量がない分、ＩＣとして実際にパターン化したときにそ
のチップ面積を小さくできるレベルシフト回路が得られ
る効果がある。
【００５９】また、この発明の請求項５のレベルシフト
回路によれば、請求項３のレベルシフト回路において、
上記２つの直列回路から各負荷抵抗を取り除くようにし
たので、従来回路よりもやや広い電圧範囲で動作し、か
つ広い温度範囲に対して動作できるとともに、抵抗がな
い分、ＩＣとして実際にパターン化したときにそのチッ
プ面積を小さくできるレベルシフト回路が得られる効果
がある。
回路によれば、請求項３のレベルシフト回路において、
上記２つの直列回路から各負荷抵抗を取り除くようにし
たので、従来回路よりもやや広い電圧範囲で動作し、か
つ広い温度範囲に対して動作できるとともに、抵抗がな
い分、ＩＣとして実際にパターン化したときにそのチッ
プ面積を小さくできるレベルシフト回路が得られる効果
がある。
【００６０】さらに、この発明の請求項６のレベルシフ
ト回路によれば、請求項３のレベルシフト回路におい
て、上記２つのソースフォロワ回路から各ダイオードを
取り除くようにしたので、従来回路よりも約４倍以上の
広い電圧範囲で動作し、かつ広い温度範囲に対して動作
できるとともに、低電圧領域での動作に適したレベルシ
フト回路が得られる効果がある。
ト回路によれば、請求項３のレベルシフト回路におい
て、上記２つのソースフォロワ回路から各ダイオードを
取り除くようにしたので、従来回路よりも約４倍以上の
広い電圧範囲で動作し、かつ広い温度範囲に対して動作
できるとともに、低電圧領域での動作に適したレベルシ
フト回路が得られる効果がある。
【図１】 本発明の実施の形態１におけるレベルシフト
回路の構成例を示す図。
回路の構成例を示す図。
【図２】 本発明の実施の形態１における動作電圧範囲
のシミュレーション結果の例を示す図。
のシミュレーション結果の例を示す図。
【図３】 本発明の実施の形態１における温度変化に対
する動作電圧範囲の実験結果の例を示す図。
する動作電圧範囲の実験結果の例を示す図。
【図４】 本発明の実施の形態２におけるレベルシフト
回路の構成例を示す図。
回路の構成例を示す図。
【図５】 本発明の実施の形態３におけるレベルシフト
回路の構成例を示す図。
回路の構成例を示す図。
【図６】 本発明の実施の形態４におけるレベルシフト
回路の構成例を示す図。
回路の構成例を示す図。
【図７】 ＳＣＦＬ回路の一例を示す図。
【図８】 ＤＣＦＬ回路の一例を示す図。
【図９】 従来のＳＣＦＬ−ＤＣＦＬレベルシフト回路
の構成例を示す図。
の構成例を示す図。
Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５，Ｅ６，Ｅ１１，Ｅ１
２，Ｅ１５，Ｅ１６，Ｅ２１，Ｅ２２ Ｅ−ＦＥＴ、Ｄ
１，Ｄ３，Ｄ４，Ｄ５，Ｄ１４，Ｄ１５ Ｄ−ＦＥＴ、
Ｒ１，Ｒ２，Ｒ３，Ｒa1，Ｒa2，Ｒs1，Ｒs2，Ｒc1，Ｒ
c2 抵抗、Ｄd1，Ｄd2 ダイオード、Ｃc1，Ｃc2 容
量、ＩＮ，／ＩＮ 入力信号端子、ＯＵＴ，／ＯＵＴ
次段へのＤＣＦＬレベル出力信号端子、Ｖss 電源電圧
端子、ａ，ｂ入出力ノード、１０ フリップフロップ回
路、１０ａ，１０ｂ 直列回路、１０ｃ，１０ｄ 並列
回路、２０ａ，２０ｂ ソースフォロワ回路、２００
ＳＣＦＬ回路、３００，４００ ＤＣＦＬ回路。
２，Ｅ１５，Ｅ１６，Ｅ２１，Ｅ２２ Ｅ−ＦＥＴ、Ｄ
１，Ｄ３，Ｄ４，Ｄ５，Ｄ１４，Ｄ１５ Ｄ−ＦＥＴ、
Ｒ１，Ｒ２，Ｒ３，Ｒa1，Ｒa2，Ｒs1，Ｒs2，Ｒc1，Ｒ
c2 抵抗、Ｄd1，Ｄd2 ダイオード、Ｃc1，Ｃc2 容
量、ＩＮ，／ＩＮ 入力信号端子、ＯＵＴ，／ＯＵＴ
次段へのＤＣＦＬレベル出力信号端子、Ｖss 電源電圧
端子、ａ，ｂ入出力ノード、１０ フリップフロップ回
路、１０ａ，１０ｂ 直列回路、１０ｃ，１０ｄ 並列
回路、２０ａ，２０ｂ ソースフォロワ回路、２００
ＳＣＦＬ回路、３００，４００ ＤＣＦＬ回路。
Claims (6)
- 【請求項１】 ＳＣＦＬ回路の論理レベルをレベルシフ
トしてＤＣＦＬ回路の論理レベルに変換する回路におい
て、 ＳＣＦＬ回路の相補出力にその入力が接続された２つソ
ースフォロワ回路と、 この２つソースフォロワ回路によってＤＣＦＬレベルと
なった信号のハイ，ロウを検知し、その検知結果と論理
レベルが等しい信号を出力するハイ，ロウ検知回路と、 このハイ，ロウ検知回路の出力にその入力が接続された
ＤＣＦＬ回路とを備えたことを特徴とするレベルシフト
回路。 - 【請求項２】 請求項１記載のレベルシフト回路におい
て、 上記ハイ，ロウ検知回路としてフリップフロップ回路を
用いたことを特徴とするレベルシフト回路。 - 【請求項３】 ＳＣＦＬ回路の論理レベルをレベルシフ
トしてＤＣＦＬ回路の論理レベルに変換する回路におい
て、 それぞれスイッチングＦＥＴと負荷抵抗とからなる２つ
の直列回路と、それぞれ抵抗と容量とからなる２つの並
列回路と、上記２つの直列回路の，上記スイッチングＦ
ＥＴと上記負荷抵抗との接続点に接続された２つの入出
力ノードとを有し、該２つの入出力ノードと上記２つの
直列回路のスイッチングＦＥＴのゲートとを上記２つの
並列回路により交差接続してなるＤＣＦＬ型のフリップ
フロップ回路と、 それぞれＦＥＴとダイオードとを有し、ＳＣＦＬ回路の
相補出力にその入力が接続され出力が２つの上記負荷抵
抗の，上記スイッチングＦＥＴと接続していない側の一
端に接続された２つのソースフォロワ回路と、 上記フリップフロップ回路の２つの入出力ノードにその
入力が接続され、その少なくとも一方の出力に次段のＤ
ＣＦＬ回路が接続される２つのＤＣＦＬ回路とを備えた
ことを特徴とするレベルシフト回路。 - 【請求項４】 請求項３記載のレベルシフト回路におい
て、 上記２つの並列回路から各容量を取り除いたことを特徴
とするレベルシフト回路。 - 【請求項５】 請求項３記載のレベルシフト回路におい
て、 上記２つの直列回路から各負荷抵抗を取り除いたことを
特徴とするレベルシフト回路。 - 【請求項６】 請求項３記載のレベルシフト回路におい
て、 上記２つのソースフォロワ回路から各ダイオードを取り
除いたことを特徴とするレベルシフト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642996A JP3689197B2 (ja) | 1996-09-06 | 1996-09-06 | レベルシフト回路 |
| US08/805,883 US5818278A (en) | 1996-09-06 | 1997-03-03 | Level shift circuit |
| DE19711328A DE19711328C2 (de) | 1996-09-06 | 1997-03-18 | Schaltung zur Pegelverschiebung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642996A JP3689197B2 (ja) | 1996-09-06 | 1996-09-06 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084273A true JPH1084273A (ja) | 1998-03-31 |
| JP3689197B2 JP3689197B2 (ja) | 2005-08-31 |
Family
ID=17000630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23642996A Expired - Fee Related JP3689197B2 (ja) | 1996-09-06 | 1996-09-06 | レベルシフト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5818278A (ja) |
| JP (1) | JP3689197B2 (ja) |
| DE (1) | DE19711328C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124734A (en) * | 1998-11-20 | 2000-09-26 | Triquint Semiconductor, Inc. | High-speed push-pull output stage for logic circuits |
| US6366140B1 (en) * | 1999-07-01 | 2002-04-02 | Vitesse Semiconductor Corporation | High bandwidth clock buffer |
| US6424173B1 (en) | 2000-06-21 | 2002-07-23 | International Business Machines Corporation | Voltage translators with zero static power and predictable performance |
| JP3286300B2 (ja) * | 2000-10-04 | 2002-05-27 | 康久 内田 | デジタル動作アナログ緩衝増幅器 |
| US6633191B2 (en) | 2001-02-05 | 2003-10-14 | Vitesse Semiconductor Corporation | Clock buffer with DC offset suppression |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US6995598B2 (en) * | 2003-02-13 | 2006-02-07 | Texas Instruments Incorporated | Level shifter circuit including a set/reset circuit |
| JP4659826B2 (ja) | 2004-06-23 | 2011-03-30 | ペレグリン セミコンダクター コーポレーション | Ｒｆフロントエンド集積回路 |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US7719313B2 (en) | 2006-06-28 | 2010-05-18 | Qualcomm Incorporated | Versatile and compact DC-coupled CML buffer |
| US7352229B1 (en) * | 2006-07-10 | 2008-04-01 | Altera Corporation | Reference clock receiver compliant with LVPECL, LVDS and PCI-Express supporting both AC coupling and DC coupling |
| US7960772B2 (en) | 2007-04-26 | 2011-06-14 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| JP5417346B2 (ja) | 2008-02-28 | 2014-02-12 | ペレグリン セミコンダクター コーポレーション | 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置 |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| US8106700B2 (en) * | 2009-05-01 | 2012-01-31 | Analog Devices, Inc. | Wideband voltage translators |
| US8558613B2 (en) | 2011-08-02 | 2013-10-15 | Analog Devices, Inc. | Apparatus and method for digitally-controlled automatic gain amplification |
| US8718127B2 (en) | 2011-08-02 | 2014-05-06 | Analog Devices, Inc. | Apparatus and method for digitally-controlled adaptive equalizer |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US10348286B2 (en) * | 2016-07-06 | 2019-07-09 | Delta Electronics, Inc. | Waveform conversion circuit for gate driver |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| TWI688841B (zh) * | 2018-11-30 | 2020-03-21 | 虹光精密工業股份有限公司 | 利用電容特性操作之移位電路及其列印頭與列印裝置 |
| CN112838854B (zh) * | 2019-11-22 | 2022-10-21 | 圣邦微电子（北京）股份有限公司 | 一种从低压域到高圧域的逻辑电平转换电路 |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157121A (ja) * | 1987-09-29 | 1989-06-20 | Toshiba Corp | 論理回路 |
| JPH0454724A (ja) * | 1990-06-22 | 1992-02-21 | Sumitomo Electric Ind Ltd | 論理回路 |
| JPH04278719A (ja) * | 1991-03-06 | 1992-10-05 | Toshiba Corp | ソース電極結合形論理回路 |
| JP2706392B2 (ja) * | 1991-07-26 | 1998-01-28 | ローム株式会社 | レベルシフト回路 |
| JP2795049B2 (ja) * | 1992-05-14 | 1998-09-10 | 日本電気株式会社 | 論理回路 |
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1996
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