JPH1084279A - Ｐｌｌ回路およびこれを用いた記録再生装置 - Google Patents
Ｐｌｌ回路およびこれを用いた記録再生装置Info
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- JPH1084279A JPH1084279A JP8236252A JP23625296A JPH1084279A JP H1084279 A JPH1084279 A JP H1084279A JP 8236252 A JP8236252 A JP 8236252A JP 23625296 A JP23625296 A JP 23625296A JP H1084279 A JPH1084279 A JP H1084279A
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S331/02—Phase locked loop having lock indicating or detecting means
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路のループフィルタの時定数を変え
るに当たり、コンデンサの容量値を変えたり、スイッチ
ング制御によって抵抗値を多段階に変える構成では、Ｉ
Ｃ化に適さない。 【解決手段】 ＰＬＬ回路において、入力信号周波数
（Ｓｉｇ．ＩＮ）と電圧制御発振器１１の発振周波数と
の位相を位相比較器１２で比較し、その位相誤差情報
（ＵＰ／ＤＯＷＮ）によってパルス幅変調された電流Ｉ
ｏｕｔ１，Ｉｏｕｔ２を出力するチャージポンプ回路１
３，１４を設けるとともに、チャージポンプ回路１３の
後段のコンデンサＣの出力電圧をｇm アンプ１６で電流
に変換し、さらにこの電流とチャージポンプ回路の出力
電流Ｉｏｕｔ２を加算器１７で加算し、この加算出力を
電圧制御発振器１１の制御入力とする。そして、この電
圧制御発振器１１の発振周波数を出力信号周波数（Ｓｉ
ｇ．ＯＵＴ）として導出する。
るに当たり、コンデンサの容量値を変えたり、スイッチ
ング制御によって抵抗値を多段階に変える構成では、Ｉ
Ｃ化に適さない。 【解決手段】 ＰＬＬ回路において、入力信号周波数
（Ｓｉｇ．ＩＮ）と電圧制御発振器１１の発振周波数と
の位相を位相比較器１２で比較し、その位相誤差情報
（ＵＰ／ＤＯＷＮ）によってパルス幅変調された電流Ｉ
ｏｕｔ１，Ｉｏｕｔ２を出力するチャージポンプ回路１
３，１４を設けるとともに、チャージポンプ回路１３の
後段のコンデンサＣの出力電圧をｇm アンプ１６で電流
に変換し、さらにこの電流とチャージポンプ回路の出力
電流Ｉｏｕｔ２を加算器１７で加算し、この加算出力を
電圧制御発振器１１の制御入力とする。そして、この電
圧制御発振器１１の発振周波数を出力信号周波数（Ｓｉ
ｇ．ＯＵＴ）として導出する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ(Phase Loc
ked Loop) 回路およびこのＰＬＬ回路を再生情報に基づ
いてクロックを生成するクロックリカバリ回路として用
いたハードディスク駆動装置（ＨＤＤ）等の記録再生装
置に関する。
ked Loop) 回路およびこのＰＬＬ回路を再生情報に基づ
いてクロックを生成するクロックリカバリ回路として用
いたハードディスク駆動装置（ＨＤＤ）等の記録再生装
置に関する。
【０００２】
【従来の技術】ＰＬＬ回路の基本構成を図８に示す。図
８において、位相比較器１０１は、電圧制御発振器（Ｖ
ＣＯ）１０４の発振周波数と入力信号周波数とを位相比
較し、その位相誤差情報（ＵＰ／ＤＯＷＮ）をチャージ
ポンプ回路１０２に供給する。チャージポンプ回路１０
２は、位相比較器１０１からの位相誤差情報（ＵＰ／Ｄ
ＯＷＮ）によってパルス幅変調された電流Ｉｏｕｔを出
力する。この出力電流Ｉｏｕｔは、コンデンサ１０３ｃ
および抵抗１０３ｒからなるループフィルタ１０３で平
滑化される。このループフィルタ１０３の直流出力電圧
は、電圧制御発振器１０４の制御電圧となり、その発振
周波数を制御する。
８において、位相比較器１０１は、電圧制御発振器（Ｖ
ＣＯ）１０４の発振周波数と入力信号周波数とを位相比
較し、その位相誤差情報（ＵＰ／ＤＯＷＮ）をチャージ
ポンプ回路１０２に供給する。チャージポンプ回路１０
２は、位相比較器１０１からの位相誤差情報（ＵＰ／Ｄ
ＯＷＮ）によってパルス幅変調された電流Ｉｏｕｔを出
力する。この出力電流Ｉｏｕｔは、コンデンサ１０３ｃ
および抵抗１０３ｒからなるループフィルタ１０３で平
滑化される。このループフィルタ１０３の直流出力電圧
は、電圧制御発振器１０４の制御電圧となり、その発振
周波数を制御する。
【０００３】上記構成のＰＬＬ回路の過渡特性は、自然
角周波数ωn およびダンピングファクタζによって表さ
れる。ここで、チャージポンプ回路１０２のゲインをＫ
I 、電圧制御発振器１０４のゲインをＫVCO 、コンデン
サ１０３ｃの容量値をＣ、抵抗１０３ｒの抵抗値をＲと
すると、自然角周波数ωn およびダンピングファクタζ
は、
角周波数ωn およびダンピングファクタζによって表さ
れる。ここで、チャージポンプ回路１０２のゲインをＫ
I 、電圧制御発振器１０４のゲインをＫVCO 、コンデン
サ１０３ｃの容量値をＣ、抵抗１０３ｒの抵抗値をＲと
すると、自然角周波数ωn およびダンピングファクタζ
は、
【数１】 で表される。
【０００４】自然角周波数ωn は、ＰＬＬ回路のループ
帯域を表すと同時に、ＰＬＬ回路のアクイジション（Ａ
ｃｑｉｓｉｔｉｏｎ）速度を示す。一方、ダンピングフ
ァクタζは、ループの安定性を表す。
帯域を表すと同時に、ＰＬＬ回路のアクイジション（Ａ
ｃｑｉｓｉｔｉｏｎ）速度を示す。一方、ダンピングフ
ァクタζは、ループの安定性を表す。
【０００５】このＰＬＬ回路において、入力信号周波数
が変わる場合、自然角周波数ωn を変える必要がある。
自然角周波数ωn をＰＬＬ回路の用途に合わせて変える
場合には、チャージポンプ回路１０２のゲインＫI 、電
圧制御発振器１０４のゲインＫVCO をコントロールする
ことになる。そのとき、ダンピングファクタζは、自然
角周波数ωn に比例して変化することから、ダンピング
ファクタζを一定値に維持するためには、ループフィル
タ１０３の時定数Ｃ・Ｒを変えなければならない。
が変わる場合、自然角周波数ωn を変える必要がある。
自然角周波数ωn をＰＬＬ回路の用途に合わせて変える
場合には、チャージポンプ回路１０２のゲインＫI 、電
圧制御発振器１０４のゲインＫVCO をコントロールする
ことになる。そのとき、ダンピングファクタζは、自然
角周波数ωn に比例して変化することから、ダンピング
ファクタζを一定値に維持するためには、ループフィル
タ１０３の時定数Ｃ・Ｒを変えなければならない。
【０００６】このＰＬＬ回路のＩＣ化を考えた場合、コ
ンデンサは面積をとることから、ループフィルタ１０３
の時定数Ｃ・Ｒを変えるに当たって、コンデンサ１０３
ｃの容量値Ｃを変化させるのは難しい。したがって、従
来は、図９に示すように、コンデンサ１０３ｃに対して
複数（本例では、３個）の抵抗１０３ｒ１，１０３ｒ
２，１０３ｒ３とスイッチ１０５ｓ１，１０５ｓ２，１
０５ｓ３を接続し、スイッチング制御にて抵抗値を切り
替えることにより、ループフィルタ１０３の時定数Ｃ・
Ｒを変える構成を採っていた。
ンデンサは面積をとることから、ループフィルタ１０３
の時定数Ｃ・Ｒを変えるに当たって、コンデンサ１０３
ｃの容量値Ｃを変化させるのは難しい。したがって、従
来は、図９に示すように、コンデンサ１０３ｃに対して
複数（本例では、３個）の抵抗１０３ｒ１，１０３ｒ
２，１０３ｒ３とスイッチ１０５ｓ１，１０５ｓ２，１
０５ｓ３を接続し、スイッチング制御にて抵抗値を切り
替えることにより、ループフィルタ１０３の時定数Ｃ・
Ｒを変える構成を採っていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成の従来のＰＬＬ回路では、ループフィルタ１０３の時
定数Ｃ・Ｒを多段階に変化させる必要がある場合には、
抵抗１０３ｒおよびスイッチ１０３ｓを多数配列し、こ
れらを適宜スイッチング制御しなければならないため、
用途によってやはりＩＣ化には適さなかった。
成の従来のＰＬＬ回路では、ループフィルタ１０３の時
定数Ｃ・Ｒを多段階に変化させる必要がある場合には、
抵抗１０３ｒおよびスイッチ１０３ｓを多数配列し、こ
れらを適宜スイッチング制御しなければならないため、
用途によってやはりＩＣ化には適さなかった。
【０００８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、用途に関係なくＩＣ
化に適したＰＬＬ回路およびこれを用いた記録再生装置
を提供することにある。
であり、その目的とするところは、用途に関係なくＩＣ
化に適したＰＬＬ回路およびこれを用いた記録再生装置
を提供することにある。
【０００９】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、制御入力に応じて発振周波数が可変な電圧制御発振
器と、入力信号と電圧制御発振器の発振周波数との位相
を比較する位相比較器と、この位相比較器から出力され
る位相誤差情報に応じたパルス電流を出力する第１のパ
ルス出力回路と、位相比較器から出力される位相誤差情
報に応じたパルス電流を出力する第２のパルス出力回路
と、第１のパルス出力回路の出力端と基準電位点との間
に接続された積分回路と、この積分回路の出力電圧を電
流に変換する電圧‐電流変換回路と、この電圧‐電流変
換回路の出力電流と第２のパルス出力回路の出力電流と
を加算し、その加算出力を電圧制御発振器の制御入力と
する加算器とを備えた構成となっている。
は、制御入力に応じて発振周波数が可変な電圧制御発振
器と、入力信号と電圧制御発振器の発振周波数との位相
を比較する位相比較器と、この位相比較器から出力され
る位相誤差情報に応じたパルス電流を出力する第１のパ
ルス出力回路と、位相比較器から出力される位相誤差情
報に応じたパルス電流を出力する第２のパルス出力回路
と、第１のパルス出力回路の出力端と基準電位点との間
に接続された積分回路と、この積分回路の出力電圧を電
流に変換する電圧‐電流変換回路と、この電圧‐電流変
換回路の出力電流と第２のパルス出力回路の出力電流と
を加算し、その加算出力を電圧制御発振器の制御入力と
する加算器とを備えた構成となっている。
【００１０】上記構成のＰＬＬ回路において、第１のパ
ルス出力回路の後段の積分回路の出力電圧を、電圧‐電
流変換回路によって電流に変換し、さらにこの電流と第
２のパルス出力回路の出力電流とを加算器で加算し、こ
の加算器の加算出力を電圧制御発振器の制御入力とする
ことで、等価的に、ＣＲのループフィルタと同じ回路を
構成できる。そして、第１，第２のパルス出力回路のゲ
インおよび電圧‐電流変換回路の相互コンダクタンスを
コントロールすることで、ダンピングファクタζを一定
値に維持しつつ自然角周波数ωn を変えることができ
る。また、第１のパルス出力回路の出力電流に対する第
２のパルス出力回路の出力電流の比をコントロールする
ことで、ダンピングファクタζのみを変えることができ
る。
ルス出力回路の後段の積分回路の出力電圧を、電圧‐電
流変換回路によって電流に変換し、さらにこの電流と第
２のパルス出力回路の出力電流とを加算器で加算し、こ
の加算器の加算出力を電圧制御発振器の制御入力とする
ことで、等価的に、ＣＲのループフィルタと同じ回路を
構成できる。そして、第１，第２のパルス出力回路のゲ
インおよび電圧‐電流変換回路の相互コンダクタンスを
コントロールすることで、ダンピングファクタζを一定
値に維持しつつ自然角周波数ωn を変えることができ
る。また、第１のパルス出力回路の出力電流に対する第
２のパルス出力回路の出力電流の比をコントロールする
ことで、ダンピングファクタζのみを変えることができ
る。
【００１１】また、本発明では、記録媒体から読み取ら
れた再生信号の位相情報に基づいて再生クロックを生成
するクロックリカバリ回路を有する記録再生装置におい
て、このクロックリカバリ回路として上記構成のＰＬＬ
回路を用いている。
れた再生信号の位相情報に基づいて再生クロックを生成
するクロックリカバリ回路を有する記録再生装置におい
て、このクロックリカバリ回路として上記構成のＰＬＬ
回路を用いている。
【００１２】本発明ではさらに、記録媒体に情報を書き
込むための書き込みクロックを生成する書き込みクロッ
ク生成回路と、記録媒体から読み取られた再生信号の位
相情報に基づいて再生クロックを生成するクロックリカ
バリ回路とを具備する記録再生装置において、クロック
リカバリ回路は、書き込みクロック生成回路の周波数制
御情報に応じて再生クロックの周波数を制御する構成と
なっている。
込むための書き込みクロックを生成する書き込みクロッ
ク生成回路と、記録媒体から読み取られた再生信号の位
相情報に基づいて再生クロックを生成するクロックリカ
バリ回路とを具備する記録再生装置において、クロック
リカバリ回路は、書き込みクロック生成回路の周波数制
御情報に応じて再生クロックの周波数を制御する構成と
なっている。
【００１３】上記構成の記録再生装置において、書き込
みクロック生成回路の周波数制御情報を、クロックリカ
バリ回路で生成されるサンプリングクロックの周波数を
制御する情報として用いることで、サンプリングクロッ
クの周波数が書き込みクロックの周波数に追従して変化
する。したがって、クロックリカバリ回路側で特別な制
御を行わなくても、データレートに比例した自然角周波
数ωn が得られる。
みクロック生成回路の周波数制御情報を、クロックリカ
バリ回路で生成されるサンプリングクロックの周波数を
制御する情報として用いることで、サンプリングクロッ
クの周波数が書き込みクロックの周波数に追従して変化
する。したがって、クロックリカバリ回路側で特別な制
御を行わなくても、データレートに比例した自然角周波
数ωn が得られる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。
て図面を参照しつつ詳細に説明する。
【００１５】図１は、本発明の第１実施形態を示すブロ
ック図である。図１において、電圧制御発振器（ＶＣ
Ｏ）１１は、制御入力に応じて発振周波数が変化する。
この電圧制御発振器１１の発振周波数は、出力信号周波
数（Ｓｉｇ．ＯＵＴ）として導出されるとともに、位相
比較器１２の一方の入力となる。位相比較器１２は、入
力信号周波数（Ｓｉｇ．ＩＮ）を他方の入力とし、この
入力信号周波数と電圧制御発振器１１の発振周波数との
位相を比較し、その位相差に応じた位相誤差情報（ＵＰ
／ＤＯＷＮ）を第１，第２のパルス出力回路であるチャ
ージポンプ回路１３，１４に供給する。
ック図である。図１において、電圧制御発振器（ＶＣ
Ｏ）１１は、制御入力に応じて発振周波数が変化する。
この電圧制御発振器１１の発振周波数は、出力信号周波
数（Ｓｉｇ．ＯＵＴ）として導出されるとともに、位相
比較器１２の一方の入力となる。位相比較器１２は、入
力信号周波数（Ｓｉｇ．ＩＮ）を他方の入力とし、この
入力信号周波数と電圧制御発振器１１の発振周波数との
位相を比較し、その位相差に応じた位相誤差情報（ＵＰ
／ＤＯＷＮ）を第１，第２のパルス出力回路であるチャ
ージポンプ回路１３，１４に供給する。
【００１６】チャージポンプ回路１３，１４は、位相比
較器１２からの位相誤差情報（ＵＰ／ＤＯＷＮ）によっ
てパルス幅変調されたパルス電流Ｉｏｕｔ１，Ｉｏｕｔ
２を出力する。チャージポンプ回路１３の出力端と基準
電位点であるグランドとの間には、積分回路を構成する
コンデンサ１５が接続されている。なお、本例では、コ
ンデンサ１５自体を積分回路としたが、コンデンサ１５
に対して他の回路素子を付加して積分回路を構成するこ
とも可能である。このコンデンサ１５の出力電圧（両端
電圧）は、電圧‐電流変換回路であるｇm アンプ１６に
供給される。ｇm アンプ１６は、コンデンサ１５の出力
電圧を電流に変換し、その出力電流を加算器１７の一方
の入力とする。
較器１２からの位相誤差情報（ＵＰ／ＤＯＷＮ）によっ
てパルス幅変調されたパルス電流Ｉｏｕｔ１，Ｉｏｕｔ
２を出力する。チャージポンプ回路１３の出力端と基準
電位点であるグランドとの間には、積分回路を構成する
コンデンサ１５が接続されている。なお、本例では、コ
ンデンサ１５自体を積分回路としたが、コンデンサ１５
に対して他の回路素子を付加して積分回路を構成するこ
とも可能である。このコンデンサ１５の出力電圧（両端
電圧）は、電圧‐電流変換回路であるｇm アンプ１６に
供給される。ｇm アンプ１６は、コンデンサ１５の出力
電圧を電流に変換し、その出力電流を加算器１７の一方
の入力とする。
【００１７】加算器１７は、チャージポンプ回路１４の
出力電流（パルス電流）Ｉｏｕｔ２を他方の入力とし、
この出力電流Ｉｏｕｔ２をｇm アンプ１６の出力電流と
加算する。加算器１７の出力電流は、加算器１７の出力
端とグランドとの間に接続された抵抗１８を流れる。こ
れにより、抵抗１８の両端には、加算器１７の加算電流
に応じた直流電圧が発生する。この直流電圧は、電圧制
御発振器１１の制御電圧となり、その発振周波数を制御
する。
出力電流（パルス電流）Ｉｏｕｔ２を他方の入力とし、
この出力電流Ｉｏｕｔ２をｇm アンプ１６の出力電流と
加算する。加算器１７の出力電流は、加算器１７の出力
端とグランドとの間に接続された抵抗１８を流れる。こ
れにより、抵抗１８の両端には、加算器１７の加算電流
に応じた直流電圧が発生する。この直流電圧は、電圧制
御発振器１１の制御電圧となり、その発振周波数を制御
する。
【００１８】上記構成の第１実施形態に係るＰＬＬ回路
において、２つのチャージポンプ回路１３，１４は必ず
しも同一の回路構成である必要はないが、ここでは、説
明を簡単にするために、チャージポンプ回路１３，１４
は同一であるものとする。すると、チャージポンプ回路
１３，１４の各出力電流Ｉｏｕｔ１，Ｉｏｕｔ２も、Ｉ
ｏｕｔ１＝Ｉｏｕｔ２となる。
において、２つのチャージポンプ回路１３，１４は必ず
しも同一の回路構成である必要はないが、ここでは、説
明を簡単にするために、チャージポンプ回路１３，１４
は同一であるものとする。すると、チャージポンプ回路
１３，１４の各出力電流Ｉｏｕｔ１，Ｉｏｕｔ２も、Ｉ
ｏｕｔ１＝Ｉｏｕｔ２となる。
【００１９】今、図２に示すように、ｇm アンプ１６の
入力側に等価的に抵抗１９が存在すると仮定すると、チ
ャージポンプ回路１４の出力電流Ｉｏｕｔ２は、抵抗１
９の抵抗値をＲ１、ｇm アンプ１６の相互コンダクタン
スをｇm とした場合、
入力側に等価的に抵抗１９が存在すると仮定すると、チ
ャージポンプ回路１４の出力電流Ｉｏｕｔ２は、抵抗１
９の抵抗値をＲ１、ｇm アンプ１６の相互コンダクタン
スをｇm とした場合、
【数２】 となる。
【００２０】ここで、Ｉｏｕｔ１＝Ｉｏｕｔ２なので、
Ｒ１＝１／ｇm と表せる。図２の等価回路は、図８の基
本回路と同一であることから、本実施形態に係るＰＬＬ
回路は図８の基本回路と等価である。したがって、ｇm
アンプ１６の相互コンダクタンスｇm の値をコントロー
ルすることにより、等価的に、図８の基本回路におい
て、抵抗１０３ｒの抵抗値を変え、ループフィルタ時定
数Ｃ・Ｒを変えることができることになる。
Ｒ１＝１／ｇm と表せる。図２の等価回路は、図８の基
本回路と同一であることから、本実施形態に係るＰＬＬ
回路は図８の基本回路と等価である。したがって、ｇm
アンプ１６の相互コンダクタンスｇm の値をコントロー
ルすることにより、等価的に、図８の基本回路におい
て、抵抗１０３ｒの抵抗値を変え、ループフィルタ時定
数Ｃ・Ｒを変えることができることになる。
【００２１】図３は、チャージポンプ回路１３の構成の
一例を示す回路図である。図３において、電源Ｖｃｃと
コンデンサ１５の一端との間には、電流源Ｉupおよびス
イッチＳupが直列に接続されている。また、コンデンサ
１５の一端とグランドとの間には、電流源Ｉdownおよび
スイッチＳdownが直列に接続されている。チャージポン
プ回路１４も同様の回路構成となっている。
一例を示す回路図である。図３において、電源Ｖｃｃと
コンデンサ１５の一端との間には、電流源Ｉupおよびス
イッチＳupが直列に接続されている。また、コンデンサ
１５の一端とグランドとの間には、電流源Ｉdownおよび
スイッチＳdownが直列に接続されている。チャージポン
プ回路１４も同様の回路構成となっている。
【００２２】上記構成のチャージポンプ回路１５におい
て、位相比較器１２から位相誤差情報ＵＰが与えられた
ときには、その位相誤差情報ＵＰに応じてスイッチＳup
がスイッチング制御され、位相誤差情報ＤＯＷＮが与え
られたときには、その位相誤差情報ＤＯＷＮに応じてス
イッチＳdownがスイッチング制御されることで、パルス
幅変調されたパルス電流Ｉｏｕｔ１を出力する。チャー
ジポンプ回路１４も同様に、位相誤差情報（ＵＰ／ＤＯ
ＷＮ）によってパルス幅変調されたパルス電流Ｉｏｕｔ
２を出力する。
て、位相比較器１２から位相誤差情報ＵＰが与えられた
ときには、その位相誤差情報ＵＰに応じてスイッチＳup
がスイッチング制御され、位相誤差情報ＤＯＷＮが与え
られたときには、その位相誤差情報ＤＯＷＮに応じてス
イッチＳdownがスイッチング制御されることで、パルス
幅変調されたパルス電流Ｉｏｕｔ１を出力する。チャー
ジポンプ回路１４も同様に、位相誤差情報（ＵＰ／ＤＯ
ＷＮ）によってパルス幅変調されたパルス電流Ｉｏｕｔ
２を出力する。
【００２３】図４は、ｇm アンプ１６の構成の一例を示
す回路図である。図４において、トランジスタＱ１，Ｑ
２の各エミッタが抵抗Ｒ１を介して相互に接続され、さ
らに電流源Ｉ１，Ｉ２を介してグランドに接続されてい
る。トランジスタＱ１のベースには入力電圧Ｖｉｎが印
加され、トランジスタＱ２のベースには所定の電圧Ｅ１
が与えられている。トランジスタＱ１，Ｑ２の各コレク
タには、ダイオードＤ１，Ｄ２のカソードがそれぞれ接
続されている。ダイオードＤ１，Ｄ２の各アノードに
は、電源Ｖｃｃの電圧よりもＥ２だけ低い電圧が印加さ
れている。
す回路図である。図４において、トランジスタＱ１，Ｑ
２の各エミッタが抵抗Ｒ１を介して相互に接続され、さ
らに電流源Ｉ１，Ｉ２を介してグランドに接続されてい
る。トランジスタＱ１のベースには入力電圧Ｖｉｎが印
加され、トランジスタＱ２のベースには所定の電圧Ｅ１
が与えられている。トランジスタＱ１，Ｑ２の各コレク
タには、ダイオードＤ１，Ｄ２のカソードがそれぞれ接
続されている。ダイオードＤ１，Ｄ２の各アノードに
は、電源Ｖｃｃの電圧よりもＥ２だけ低い電圧が印加さ
れている。
【００２４】トランジスタＱ１，Ｑ２の各コレクタに
は、トランジスタＱ３，Ｑ４の各ベースがそれぞれ接続
されている。トランジスタＱ３，Ｑ４の各エミッタは互
いに接続され、さらに可変電流源Ｉ３を介してグランド
に接続されている。トランジスタＱ３，Ｑ４の各コレク
タにはトランジスタＱ５，Ｑ６の各コレクタがそれぞれ
接続されている。トランジスタＱ５，Ｑ６の各エミッタ
は電源Ｖｃｃに接続されている。
は、トランジスタＱ３，Ｑ４の各ベースがそれぞれ接続
されている。トランジスタＱ３，Ｑ４の各エミッタは互
いに接続され、さらに可変電流源Ｉ３を介してグランド
に接続されている。トランジスタＱ３，Ｑ４の各コレク
タにはトランジスタＱ５，Ｑ６の各コレクタがそれぞれ
接続されている。トランジスタＱ５，Ｑ６の各エミッタ
は電源Ｖｃｃに接続されている。
【００２５】トランジスタＱ５，Ｑ６は各ベースが相互
に接続され、かつトランジスタＱ６のベースとコレクタ
とが互いに接続されることで、電流ミラー回路を構成し
ている。そして、トランジスタＱ３，Ｑ５のコレクタ共
通接続点から出力電流Ｉｏｕｔが導出される。以上によ
り、ギルバートマルチプライヤ構成のｇm アンプ１６が
構成されている。上記構成のｇm アンプ１６において、
可変電流源Ｉ３の電流をＩcontとした場合、ｇm ∝Ｉco
ntとなる。
に接続され、かつトランジスタＱ６のベースとコレクタ
とが互いに接続されることで、電流ミラー回路を構成し
ている。そして、トランジスタＱ３，Ｑ５のコレクタ共
通接続点から出力電流Ｉｏｕｔが導出される。以上によ
り、ギルバートマルチプライヤ構成のｇm アンプ１６が
構成されている。上記構成のｇm アンプ１６において、
可変電流源Ｉ３の電流をＩcontとした場合、ｇm ∝Ｉco
ntとなる。
【００２６】図１のＰＬＬ回路において、チャージポン
プ回路１３，１４のゲインをＫI 、電圧制御発振器１１
のゲインをＫVCO 、コンデンサ１５の容量値をＣ、抵抗
１８の抵抗値をＲ２とすると、自然角周波数ωn および
ダンピングファクタζは、次式で表される。
プ回路１３，１４のゲインをＫI 、電圧制御発振器１１
のゲインをＫVCO 、コンデンサ１５の容量値をＣ、抵抗
１８の抵抗値をＲ２とすると、自然角周波数ωn および
ダンピングファクタζは、次式で表される。
【００２７】
【数３】
【００２８】ここで、チャージポンプ回路１３，１４の
ゲインＫI およびｇm アンプ１６の相互コンダクタンス
ｇm を同一にコントロールすることによって自然角周波
数ωn を変えると、ＫI ＝ＫI ′×Ｋ，ｇm ＝ｇm ′×
Ｋ（ＫI ′，ｇm ′＝一定、Ｋは定数）とした場合、
ゲインＫI およびｇm アンプ１６の相互コンダクタンス
ｇm を同一にコントロールすることによって自然角周波
数ωn を変えると、ＫI ＝ＫI ′×Ｋ，ｇm ＝ｇm ′×
Ｋ（ＫI ′，ｇm ′＝一定、Ｋは定数）とした場合、
【数４】 となる。
【００２９】すなわち、Ｋの値で自然角周波数ωn がリ
ニアに変化する。また一方、ダンピングファクタζは、
ニアに変化する。また一方、ダンピングファクタζは、
【数５】 となり、自然角周波数ωn を変化させても、ｇm が反比
例の関係にて変化するため、ζ＝一定となる。
例の関係にて変化するため、ζ＝一定となる。
【００３０】チャージポンプ回路１３，１４のゲインＫ
I をコントロールするには、図３の回路において電流源
Ｉup，Ｉdownを可変とすれば良い。また、相互コンダク
タンスｇm をコントロールするには、図４の回路におい
て電流源Ｉ３の電流Ｉcontを可変とすれば良い。したが
って、チャージポンプ回路１３，１４のゲインＫI およ
び相互コンダクタンスｇm をコントロールするのは容易
であり、これらをコントロールすることによってダンピ
ングファクタζを一定値に維持しつつ自然角周波数ωn
を変化させることができる。
I をコントロールするには、図３の回路において電流源
Ｉup，Ｉdownを可変とすれば良い。また、相互コンダク
タンスｇm をコントロールするには、図４の回路におい
て電流源Ｉ３の電流Ｉcontを可変とすれば良い。したが
って、チャージポンプ回路１３，１４のゲインＫI およ
び相互コンダクタンスｇm をコントロールするのは容易
であり、これらをコントロールすることによってダンピ
ングファクタζを一定値に維持しつつ自然角周波数ωn
を変化させることができる。
【００３１】なお、本実施形態では、チャージポンプ回
路１３，１４のゲインＫI および相互コンダクタンスｇ
m をコントロールすることによって自然角周波数ωn を
変化させる場合について説明したが、本ＰＬＬ回路の用
途によっては、自然角周波数ωn を一定とし、ダンピン
グファクタζのみを変化させたい場合がある。この場合
には、チャージポンプ回路１４のパルス電流Ｉｏｕｔ２
を変えるようにすれば良い。
路１３，１４のゲインＫI および相互コンダクタンスｇ
m をコントロールすることによって自然角周波数ωn を
変化させる場合について説明したが、本ＰＬＬ回路の用
途によっては、自然角周波数ωn を一定とし、ダンピン
グファクタζのみを変化させたい場合がある。この場合
には、チャージポンプ回路１４のパルス電流Ｉｏｕｔ２
を変えるようにすれば良い。
【００３２】すなわち、上記実施形態においては、Ｉｏ
ｕｔ１＝Ｉｏｕｔ２としたが、Ｉｏｕｔ２をＩｏｕｔ１
のＫ倍（Ｋは任意の数）、即ちＩｏｕｔ２＝Ｋ・Ｉｏｕ
ｔ１とすることで、図２の等価回路において、Ｒ１＝Ｋ
／ｇm となるため、相互コンダクタンスｇm を固定とす
れば、チャージポンプ回路１３のパルス電流Ｉｏｕｔ１
に対するチャージポンプ回路１４のパルス電流Ｉｏｕｔ
２の比Ｋをコントロールすることにより、ダンピングフ
ァクタζのみを変化させることができる。
ｕｔ１＝Ｉｏｕｔ２としたが、Ｉｏｕｔ２をＩｏｕｔ１
のＫ倍（Ｋは任意の数）、即ちＩｏｕｔ２＝Ｋ・Ｉｏｕ
ｔ１とすることで、図２の等価回路において、Ｒ１＝Ｋ
／ｇm となるため、相互コンダクタンスｇm を固定とす
れば、チャージポンプ回路１３のパルス電流Ｉｏｕｔ１
に対するチャージポンプ回路１４のパルス電流Ｉｏｕｔ
２の比Ｋをコントロールすることにより、ダンピングフ
ァクタζのみを変化させることができる。
【００３３】図５は、本発明の第２実施形態を示すブロ
ック図である。図５において、電圧制御発振器（ＶＣ
Ｏ）２１は、制御入力に応じて発振周波数が変化する。
この電圧制御発振器２１の発振周波数は、出力信号周波
数（Ｓｉｇ．ＯＵＴ）として導出される。位相検出器２
２は、入力信号（Ｓｉｇ．ＩＮ）の位相情報をデジタル
的に取り出し、その位相情報（ＵＰ／ＤＯＷＮ）を第
１，第２のパルス出力回路であるＤＡコンバータ（ＤＡ
Ｃ）２３，２４に供給する。
ック図である。図５において、電圧制御発振器（ＶＣ
Ｏ）２１は、制御入力に応じて発振周波数が変化する。
この電圧制御発振器２１の発振周波数は、出力信号周波
数（Ｓｉｇ．ＯＵＴ）として導出される。位相検出器２
２は、入力信号（Ｓｉｇ．ＩＮ）の位相情報をデジタル
的に取り出し、その位相情報（ＵＰ／ＤＯＷＮ）を第
１，第２のパルス出力回路であるＤＡコンバータ（ＤＡ
Ｃ）２３，２４に供給する。
【００３４】ＤＡコンバータ２３，２４は、位相検出器
２２からの位相情報（ＵＰ／ＤＯＷＮ）に応じて波高値
（パルス高）が変化するパルス電流Ｉｏｕｔ１，Ｉｏｕ
ｔ２を出力する。ＤＡコンバータ２３の出力端とグラン
ドとの間には、積分回路を構成するコンデンサ２５が接
続されている。なお、本例では、コンデンサ２５自体を
積分回路としたが、コンデンサ２５に対して他の回路素
子を付加して積分回路を構成することも可能である。こ
のコンデンサ２５の出力電圧（両端電圧）は、ｇm アン
プ２６に供給される。ｇm アンプ２６は、コンデンサ２
５の出力電圧を電流に変換し、その出力電流を加算器２
７の一方の入力とする。
２２からの位相情報（ＵＰ／ＤＯＷＮ）に応じて波高値
（パルス高）が変化するパルス電流Ｉｏｕｔ１，Ｉｏｕ
ｔ２を出力する。ＤＡコンバータ２３の出力端とグラン
ドとの間には、積分回路を構成するコンデンサ２５が接
続されている。なお、本例では、コンデンサ２５自体を
積分回路としたが、コンデンサ２５に対して他の回路素
子を付加して積分回路を構成することも可能である。こ
のコンデンサ２５の出力電圧（両端電圧）は、ｇm アン
プ２６に供給される。ｇm アンプ２６は、コンデンサ２
５の出力電圧を電流に変換し、その出力電流を加算器２
７の一方の入力とする。
【００３５】加算器２７は、ＤＡコンバータ２４の出力
電流（パルス電流）Ｉｏｕｔ２を他方の入力とし、この
出力電流Ｉｏｕｔ２をｇm アンプ２６で変換された電流
と加算する。加算器２７の加算電流は、加算器２７の出
力端とグランドとの間に接続された抵抗２８を流れる。
これにより、抵抗２８の両端には、加算器２７の加算電
流に応じた直流電圧が発生する。この直流電圧は、電圧
制御発振器２１の制御電圧となり、その発振周波数を制
御する。
電流（パルス電流）Ｉｏｕｔ２を他方の入力とし、この
出力電流Ｉｏｕｔ２をｇm アンプ２６で変換された電流
と加算する。加算器２７の加算電流は、加算器２７の出
力端とグランドとの間に接続された抵抗２８を流れる。
これにより、抵抗２８の両端には、加算器２７の加算電
流に応じた直流電圧が発生する。この直流電圧は、電圧
制御発振器２１の制御電圧となり、その発振周波数を制
御する。
【００３６】上記構成の第２実施形態に係るＰＬＬ回路
では、第１，第２のパルス出力回路として、位相検出器
２２からの位相情報（ＵＰ／ＤＯＷＮ）に応じた波高値
のパルス電流Ｉｏｕｔ１，Ｉｏｕｔ２を出力するＤＡコ
ンバータ２３，２４を用いた点において第１実施形態と
相違するが、基本的な動作については第１実施形態のそ
れと同じである。
では、第１，第２のパルス出力回路として、位相検出器
２２からの位相情報（ＵＰ／ＤＯＷＮ）に応じた波高値
のパルス電流Ｉｏｕｔ１，Ｉｏｕｔ２を出力するＤＡコ
ンバータ２３，２４を用いた点において第１実施形態と
相違するが、基本的な動作については第１実施形態のそ
れと同じである。
【００３７】すなわち、ＤＡコンバータ２３，２４のゲ
インＫI およびｇm アンプ２６の相互コンダクタンスｇ
m をコントロールすることにより、ダンピングファクタ
ζを一定値に維持しつつ自然角周波数ωn を変化させる
ことができる。一方、ＤＡコンバータ２３のパルス電流
Ｉｏｕｔ１に対するＤＡコンバータ２４のパルス電流Ｉ
ｏｕｔ２の比Ｋをコントロールすることにより、ダンピ
ングファクタζのみを変化させることができる。
インＫI およびｇm アンプ２６の相互コンダクタンスｇ
m をコントロールすることにより、ダンピングファクタ
ζを一定値に維持しつつ自然角周波数ωn を変化させる
ことができる。一方、ＤＡコンバータ２３のパルス電流
Ｉｏｕｔ１に対するＤＡコンバータ２４のパルス電流Ｉ
ｏｕｔ２の比Ｋをコントロールすることにより、ダンピ
ングファクタζのみを変化させることができる。
【００３８】以上説明した本発明に係るＰＬＬ回路は、
記録再生装置、例えばハードディスク駆動装置（以下、
ＨＤＤ(Hard Disk Drive) と称する）の信号処理系にお
けるクロックリカバリ回路として用いられる。図６は、
ＨＤＤの信号処理系の構成の一例を示すブロック図であ
る。
記録再生装置、例えばハードディスク駆動装置（以下、
ＨＤＤ(Hard Disk Drive) と称する）の信号処理系にお
けるクロックリカバリ回路として用いられる。図６は、
ＨＤＤの信号処理系の構成の一例を示すブロック図であ
る。
【００３９】図６において、記録媒体であるハードディ
スク３１（以下、単にディスク３１と称する）に対する
情報の記録／再生は、磁気ヘッド３２によって行われ
る。この磁気ヘッド３２によってディスク３１から読み
取られた信号は、ヘッド・アンプ３３を経てＡＧＣ(Aut
omatic Gain Control)アンプ３４で、その振幅が一定に
なるまで増幅される。ＡＧＣアンプ３４の出力信号は、
アナログフィルタ３５で波形整形された後、ＡＤコンバ
ータ（ＡＤＣ）３６でデジタルデータに変換される。こ
のデジタルデータは、ＦＩＲ(Finite Impulse Respons
e) フィルタ３７を経た後、ビタビ復号回路（図示せ
ず）に供給されて復号されるとともに、位相検出器３８
に供給される。
スク３１（以下、単にディスク３１と称する）に対する
情報の記録／再生は、磁気ヘッド３２によって行われ
る。この磁気ヘッド３２によってディスク３１から読み
取られた信号は、ヘッド・アンプ３３を経てＡＧＣ(Aut
omatic Gain Control)アンプ３４で、その振幅が一定に
なるまで増幅される。ＡＧＣアンプ３４の出力信号は、
アナログフィルタ３５で波形整形された後、ＡＤコンバ
ータ（ＡＤＣ）３６でデジタルデータに変換される。こ
のデジタルデータは、ＦＩＲ(Finite Impulse Respons
e) フィルタ３７を経た後、ビタビ復号回路（図示せ
ず）に供給されて復号されるとともに、位相検出器３８
に供給される。
【００４０】位相検出器３８は、入力されるデジタルデ
ータから位相情報をデジタル的に取り出し、クロックリ
カバリ回路３９に供給する。クロックリカバリ回路３９
は、位相検出器３８から与えられるデジタルデータの位
相情報に基づいてクロックを生成し、このクロックをＡ
Ｄコンバータ３６にそのサンプリングクロック（再生ク
ロック）として与える。このクロックリカバリ回路３９
として、先述した第１又は第２実施形態に係るＰＬＬ回
路が用いられる。
ータから位相情報をデジタル的に取り出し、クロックリ
カバリ回路３９に供給する。クロックリカバリ回路３９
は、位相検出器３８から与えられるデジタルデータの位
相情報に基づいてクロックを生成し、このクロックをＡ
Ｄコンバータ３６にそのサンプリングクロック（再生ク
ロック）として与える。このクロックリカバリ回路３９
として、先述した第１又は第２実施形態に係るＰＬＬ回
路が用いられる。
【００４１】一方、書き込みクロック生成回路４０で
は、クリスタル発振器等から供給される基準クロックに
基づいてディスク３１への記録の際にデータを変調する
ための書き込みクロックが生成される。この書き込みク
ロック生成回路４０も、後述するように、ＰＬＬ回路に
よって構成されている。
は、クリスタル発振器等から供給される基準クロックに
基づいてディスク３１への記録の際にデータを変調する
ための書き込みクロックが生成される。この書き込みク
ロック生成回路４０も、後述するように、ＰＬＬ回路に
よって構成されている。
【００４２】ところで、ＨＤＤの場合、ハードディスク
の回転数は一定であるため、線速度がハードディスクの
内周と外周で異なる。すなわち、内周よりも外周の方が
線速度が遅い。これにより、線記録密度に関しては、内
周よりも外周の方が余裕があるため、ハードディスクで
は、半径方向においてゾーン分けし、各ゾーンごとに書
き込みクロックの周波数を変えて記録を行う手法が採ら
れている。
の回転数は一定であるため、線速度がハードディスクの
内周と外周で異なる。すなわち、内周よりも外周の方が
線速度が遅い。これにより、線記録密度に関しては、内
周よりも外周の方が余裕があるため、ハードディスクで
は、半径方向においてゾーン分けし、各ゾーンごとに書
き込みクロックの周波数を変えて記録を行う手法が採ら
れている。
【００４３】このことから、書き込みクロック生成回路
４０では、後述するように、ＰＬＬのループ中にプログ
ラマブル分周器を配し、このプログラマブル分周器の分
周比を、外部から与えられるゾーン情報に基づいてコン
トロールすることにより、書き込みクロックの周波数を
書き込み対象のゾーンごとに変化させるようにしてい
る。これに対応して、クロックリカバリ回路３９におい
ても、各ゾーンごとに再生クロック、即ちＡＤコンバー
タ３６のサンプリングクロックの周波数を変える必要が
ある。
４０では、後述するように、ＰＬＬのループ中にプログ
ラマブル分周器を配し、このプログラマブル分周器の分
周比を、外部から与えられるゾーン情報に基づいてコン
トロールすることにより、書き込みクロックの周波数を
書き込み対象のゾーンごとに変化させるようにしてい
る。これに対応して、クロックリカバリ回路３９におい
ても、各ゾーンごとに再生クロック、即ちＡＤコンバー
タ３６のサンプリングクロックの周波数を変える必要が
ある。
【００４４】このサンプリングクロックの周波数をゾー
ンごとに変えるに当たり、本発明では、書き込みクロッ
ク生成回路４０で書き込みクロックの周波数をゾーンご
とに制御する際の周波数制御情報を用いる構成を採って
いる。すなわち、クロックリカバリ回路３９は、書き込
みクロック生成回路４０の周波数制御情報に応じてサン
プリングクロックの周波数を制御する構成となってい
る。
ンごとに変えるに当たり、本発明では、書き込みクロッ
ク生成回路４０で書き込みクロックの周波数をゾーンご
とに制御する際の周波数制御情報を用いる構成を採って
いる。すなわち、クロックリカバリ回路３９は、書き込
みクロック生成回路４０の周波数制御情報に応じてサン
プリングクロックの周波数を制御する構成となってい
る。
【００４５】ここで、図６において、クロックリカバリ
回路３９として、例えば第２実施形態に係るＰＬＬ回路
を用いた場合のクロックリカバリ回路３９および書き込
みクロック生成回路４０の具体的な構成について、図７
のブロック図に基づいて説明する。
回路３９として、例えば第２実施形態に係るＰＬＬ回路
を用いた場合のクロックリカバリ回路３９および書き込
みクロック生成回路４０の具体的な構成について、図７
のブロック図に基づいて説明する。
【００４６】図７において、クロックリカバリ回路３９
は、基本的に、図５に示した第２実施形態に係るＰＬＬ
回路と同じ構成となっている。すなわち、図６のＦＩＲ
フィルタ３７から供給されるデジタル信号の位相情報を
デジタル的に検出する位相検出器２２（図６の位相検出
器３８に相当）と、この位相検出器２２からの位相情報
（ＵＰ／ＤＯＷＮ）に応じた波高値のパルス電流Ｉｏｕ
ｔ１，Ｉｏｕｔ２を出力するＤＡコンバータ２３，２４
と、ＤＡコンバータ２３の出力端とグランドとの間に接
続されたコンデンサ２５と、このコンデンサ２５の出力
電圧を電流に変換するｇm アンプ２６と、このｇm アン
プ２６の出力電流とＤＡコンバータ２４の出力電流とを
加算する加算器２７と、この加算器２７の加算出力に応
じて発振周波数が可変な電圧制御発振器２１とから構成
されている。
は、基本的に、図５に示した第２実施形態に係るＰＬＬ
回路と同じ構成となっている。すなわち、図６のＦＩＲ
フィルタ３７から供給されるデジタル信号の位相情報を
デジタル的に検出する位相検出器２２（図６の位相検出
器３８に相当）と、この位相検出器２２からの位相情報
（ＵＰ／ＤＯＷＮ）に応じた波高値のパルス電流Ｉｏｕ
ｔ１，Ｉｏｕｔ２を出力するＤＡコンバータ２３，２４
と、ＤＡコンバータ２３の出力端とグランドとの間に接
続されたコンデンサ２５と、このコンデンサ２５の出力
電圧を電流に変換するｇm アンプ２６と、このｇm アン
プ２６の出力電流とＤＡコンバータ２４の出力電流とを
加算する加算器２７と、この加算器２７の加算出力に応
じて発振周波数が可変な電圧制御発振器２１とから構成
されている。
【００４７】一方、書き込みクロック生成回路４０は、
基準クロックを一方の入力とする位相比較器４１と、こ
の位相比較器４１からの位相誤差情報（ＵＰ／ＤＯＷ
Ｎ）によってパルス幅変調された電流を出力するチャー
ジポンプ回路４２と、このチャージポンプ回路４２の出
力電流を平滑化するＣＲのループフィルタ４３と、次段
のバッファ４４と、このバッファ４４を介して与えられ
るループフィルタ４３の出力を制御入力とする電圧制御
発振器４５と、この電圧制御発振器４５の発振周波数を
１／Ｎに分周するプログラマブル分周器４６とから構成
されている。
基準クロックを一方の入力とする位相比較器４１と、こ
の位相比較器４１からの位相誤差情報（ＵＰ／ＤＯＷ
Ｎ）によってパルス幅変調された電流を出力するチャー
ジポンプ回路４２と、このチャージポンプ回路４２の出
力電流を平滑化するＣＲのループフィルタ４３と、次段
のバッファ４４と、このバッファ４４を介して与えられ
るループフィルタ４３の出力を制御入力とする電圧制御
発振器４５と、この電圧制御発振器４５の発振周波数を
１／Ｎに分周するプログラマブル分周器４６とから構成
されている。
【００４８】上記構成の書き込みクロック生成回路４０
は、先述したように、プログラマブル分周器４６の分周
比Ｎを外部から与えられるゾーン情報に基づいてコント
ロールすることにより、書き込みクロックの周波数を書
き込み対象のゾーンごとに変化させるようになってい
る。このとき、バッファ４４を通して得られるループフ
ィルタ４３の出力が、電圧制御発振器４５にその発振周
波数を制御する周波数制御情報として与えられる。この
周波数制御情報は、電圧制御発振器４５中の発振器（Ｏ
ＳＣ）４５１の電流源４５２の電流Ｉをコントロールす
る。
は、先述したように、プログラマブル分周器４６の分周
比Ｎを外部から与えられるゾーン情報に基づいてコント
ロールすることにより、書き込みクロックの周波数を書
き込み対象のゾーンごとに変化させるようになってい
る。このとき、バッファ４４を通して得られるループフ
ィルタ４３の出力が、電圧制御発振器４５にその発振周
波数を制御する周波数制御情報として与えられる。この
周波数制御情報は、電圧制御発振器４５中の発振器（Ｏ
ＳＣ）４５１の電流源４５２の電流Ｉをコントロールす
る。
【００４９】この周波数制御情報はさらに、クロックリ
カバリ回路３９で生成されるサンプリングクロックの周
波数を制御する情報として、クロックリカバリ回路３９
にも与えられる。このクロックリカバリ回路３９では、
ＤＡコンバータ２３，２４の電流源５１，５２の各電流
Ｉ、ｇm アンプ２６の電流源５３の電流Ｉ、電圧制御発
振器２１中の発振器２１１の電流源２１２の電流Ｉが、
書き込みクロック生成回路４０から与えられる周波数制
御情報によってコントロールされる。
カバリ回路３９で生成されるサンプリングクロックの周
波数を制御する情報として、クロックリカバリ回路３９
にも与えられる。このクロックリカバリ回路３９では、
ＤＡコンバータ２３，２４の電流源５１，５２の各電流
Ｉ、ｇm アンプ２６の電流源５３の電流Ｉ、電圧制御発
振器２１中の発振器２１１の電流源２１２の電流Ｉが、
書き込みクロック生成回路４０から与えられる周波数制
御情報によってコントロールされる。
【００５０】上述したように、クロックリカバリ回路３
９で生成するサンプリングクロックの周波数をゾーンご
とに変えるに当たり、書き込みクロック生成回路４０に
おける電圧制御発振器４５の制御入力となる周波数制御
情報を用いるようにしたことにより、サンプリングクロ
ックの周波数が書き込みクロックの周波数に追従して変
化するため、クロックリカバリ回路３９側で特別な制御
を行わなくても、データレートに比例した自然角周波数
ωn を得ることができる。
９で生成するサンプリングクロックの周波数をゾーンご
とに変えるに当たり、書き込みクロック生成回路４０に
おける電圧制御発振器４５の制御入力となる周波数制御
情報を用いるようにしたことにより、サンプリングクロ
ックの周波数が書き込みクロックの周波数に追従して変
化するため、クロックリカバリ回路３９側で特別な制御
を行わなくても、データレートに比例した自然角周波数
ωn を得ることができる。
【００５１】なお、本例では、再生クロックを生成する
クロックリカバリ回路３９として、第２実施形態に係る
ＰＬＬ回路を用いた場合について説明したが、第１実施
形態に係るＰＬＬ回路を用いた場合にも同様に適用し得
ることは勿論である。この場合には、図１のチャージポ
ンプ回路１３，１４に関しては、図３の電流源Ｉup，Ｉ
downの電流を、ｇm アンプ１６に関しては、図４の電流
源Ｉ３の電流を、書き込みクロック生成回路４０から与
えられる周波数制御情報によってコントロールする構成
とすれば良い。
クロックリカバリ回路３９として、第２実施形態に係る
ＰＬＬ回路を用いた場合について説明したが、第１実施
形態に係るＰＬＬ回路を用いた場合にも同様に適用し得
ることは勿論である。この場合には、図１のチャージポ
ンプ回路１３，１４に関しては、図３の電流源Ｉup，Ｉ
downの電流を、ｇm アンプ１６に関しては、図４の電流
源Ｉ３の電流を、書き込みクロック生成回路４０から与
えられる周波数制御情報によってコントロールする構成
とすれば良い。
【００５２】また、ＨＤＤのクロックリカバリ回路に適
用した場合について説明したが、ＨＤＤへの適用に限定
されるものではなく、ミニディスク駆動装置、デジタル
ＶＴＲ、デジタルＶＣＲ等の他の記録再生装置におい
て、記録媒体から読み取られた再生信号の位相情報に基
づいて再生クロックを生成するクロックリカバリ回路に
も同様に適用可能である。
用した場合について説明したが、ＨＤＤへの適用に限定
されるものではなく、ミニディスク駆動装置、デジタル
ＶＴＲ、デジタルＶＣＲ等の他の記録再生装置におい
て、記録媒体から読み取られた再生信号の位相情報に基
づいて再生クロックを生成するクロックリカバリ回路に
も同様に適用可能である。
【００５３】
【発明の効果】以上説明したように、本発明によるＰＬ
Ｌ回路においては、入力信号の位相情報に応じたパルス
電流を出力する第１，第２のパルス出力回路を設け、こ
の第１のパルス出力回路の後段の積分回路の出力電圧を
電圧‐電流変換回路で電流に変換し、さらにこの電流と
第２のパルス出力回路の出力電流とを加算器で加算し、
この加算出力を電圧制御発振器の制御入力として与える
構成としたことにより、等価的に、ＣＲのループフィル
タと同じ回路を構成できるので、ＩＣ化に適したＰＬＬ
回路が得られる。
Ｌ回路においては、入力信号の位相情報に応じたパルス
電流を出力する第１，第２のパルス出力回路を設け、こ
の第１のパルス出力回路の後段の積分回路の出力電圧を
電圧‐電流変換回路で電流に変換し、さらにこの電流と
第２のパルス出力回路の出力電流とを加算器で加算し、
この加算出力を電圧制御発振器の制御入力として与える
構成としたことにより、等価的に、ＣＲのループフィル
タと同じ回路を構成できるので、ＩＣ化に適したＰＬＬ
回路が得られる。
【００５４】また、本発明による記録再生装置において
は、記録媒体から読み取られた再生信号の位相情報に基
づいて再生クロックを生成するクロックリカバリ回路と
して上記構成のＰＬＬ回路を用いたことにより、当該Ｐ
ＬＬ回路がＩＣ化に適していることから、システム全体
のコンパクト化および低コスト化が可能となる。
は、記録媒体から読み取られた再生信号の位相情報に基
づいて再生クロックを生成するクロックリカバリ回路と
して上記構成のＰＬＬ回路を用いたことにより、当該Ｐ
ＬＬ回路がＩＣ化に適していることから、システム全体
のコンパクト化および低コスト化が可能となる。
【００５５】さらに、本発明による記録再生装置におい
ては、書き込みクロック生成回路の周波数制御情報を、
クロックリカバリ回路で生成される再生クロックの周波
数を制御する情報として用いる構成としたことにより、
再生クロックの周波数が書き込みクロックの周波数に追
従して変化するため、クロックリカバリ回路側で特別な
制御を行わなくても、データレートに比例した自然角周
波数ωn を得ることができる。
ては、書き込みクロック生成回路の周波数制御情報を、
クロックリカバリ回路で生成される再生クロックの周波
数を制御する情報として用いる構成としたことにより、
再生クロックの周波数が書き込みクロックの周波数に追
従して変化するため、クロックリカバリ回路側で特別な
制御を行わなくても、データレートに比例した自然角周
波数ωn を得ることができる。
【図１】本発明の第１実施形態を示すブロック図であ
る。
る。
【図２】図１の等価回路を示すブロック図である。
【図３】チャージポンプ回路の一例を示す回路図であ
る。
る。
【図４】ｇm アンプの一例を示す回路図である。
【図５】本発明の第２実施形態を示すブロック図であ
る。
る。
【図６】ＨＤＤの信号処理系の構成の一例を示すブロッ
ク図である。
ク図である。
【図７】クロックリカバリ回路および書き込みクロック
生成回路の一例を示すブロック図である。
生成回路の一例を示すブロック図である。
【図８】ＰＬＬ回路の基本構成を示すブロック図であ
る。
る。
【図９】従来例を示すブロック図である。
１１，２１，４５ 電圧制御発振器（ＶＣＯ） １
２，４１ 位相比較器 １３，１４，４２ チャージポンプ回路 １６，２６
ｇm アンプ １７，２７ 加算器 ２２，３８ 位相検出器 ２３，２４ ＤＡコンバータ ３１ ディスク ３
２ 磁気ヘッド ３６ ＡＤコンバータ ３９ クロックリカバリ回路 ４０ 書き込みクロック生成回路 ４６ プログラマ
ブル分周器
２，４１ 位相比較器 １３，１４，４２ チャージポンプ回路 １６，２６
ｇm アンプ １７，２７ 加算器 ２２，３８ 位相検出器 ２３，２４ ＤＡコンバータ ３１ ディスク ３
２ 磁気ヘッド ３６ ＡＤコンバータ ３９ クロックリカバリ回路 ４０ 書き込みクロック生成回路 ４６ プログラマ
ブル分周器
Claims (12)
- 【請求項１】 入力信号の位相情報を検出する位相検出
器と、 前記位相検出器から出力される位相情報に応じたパルス
電流を出力する第１のパルス出力回路と、 前記位相検出器から出力される位相情報に応じたパルス
電流を出力する第２のパルス出力回路と、 前記第１のパルス出力回路の出力端と基準電位点との間
に接続された積分回路と、 前記積分回路の出力電圧を電流に変換する電圧‐電流変
換回路と、 前記電圧‐電流変換回路の出力電流と前記第２のパルス
出力回路の出力電流とを加算する加算器と、 前記加算器の加算出力に応じて発振周波数が可変な電圧
制御発振器とを備えたことを特徴とするＰＬＬ回路。 - 【請求項２】 前記第１，第２のパルス出力回路のゲイ
ンおよび前記電圧‐電流変換回路の相互コンダクタンス
を可変としたことを特徴とする請求項１記載のＰＬＬ回
路。 - 【請求項３】 前記第１のパルス出力回路の出力電流に
対する前記第２のパルス出力回路の出力電流の比を可変
としたことを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項４】 前記位相検出器は、前記入力信号の周波
数と前記電圧発振器の発振周波数との位相を比較する位
相比較器であり、 前記第１，第２のパルス出力回路は、前記位相比較器か
ら出力される位相誤差情報に応じたパルス幅のパルス電
流を出力するチャージポンプ回路であることを特徴とす
る請求項１記載のＰＬＬ回路。 - 【請求項５】 前記第１，第２のパルス出力回路は、前
記位相検出器から出力される位相情報に応じた波高値の
パルス電流を出力するデジタル／アナログ変換器である
ことを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項６】 記録媒体から読み取られた再生信号の位
相情報に基づいて再生クロックを生成するクロックリカ
バリ回路を有する記録再生装置であって、 前記クロックリカバリ回路は、 前記再生信号の位相情報を検出する位相検出器と、 前記位相検出器から出力される位相情報に応じたパルス
電流を出力する第１のパルス出力回路と、 前記位相検出器から出力される位相情報に応じたパルス
電流を出力する第２のパルス出力回路と、 前記第１のパルス出力回路の出力端と基準電位点との間
に接続された積分回路と、 前記積分回路の出力電圧を電流に変換する電圧‐電流変
換回路と、 前記電圧‐電流変換回路の出力電流と前記第２のパルス
出力回路の出力電流とを加算する加算器と、 前記加算器の加算出力に応じて発振周波数が可変な電圧
制御発振器とを備えたことを特徴とする記録再生装置。 - 【請求項７】 前記位相検出器は、前記入力信号の周波
数と前記電圧発振器の発振周波数との位相を比較する位
相比較器であり、 前記第１，第２のパルス出力回路は、前記位相比較器か
ら出力される位相誤差情報に応じたパルス幅のパルス電
流を出力するチャージポンプ回路であることを特徴とす
る請求項６記載のＰＬＬ回路。 - 【請求項８】 前記第１，第２のパルス出力回路は、前
記位相検出器から出力される位相情報に応じた波高値の
パルス電流を出力するデジタル／アナログ変換器である
ことを特徴とする請求項６記載のＰＬＬ回路。 - 【請求項９】 記録媒体に情報を書き込むための書き込
みクロックを生成する書き込みクロック生成回路と、 前記記録媒体から読み取られた再生信号の位相情報に基
づいて再生クロックを生成するクロックリカバリ回路と
を具備し、 前記クロックリカバリ回路は、前記書き込みクロック生
成回路の周波数制御情報に応じて前記再生クロックの周
波数を制御することを特徴とする記録再生装置。 - 【請求項１０】 前記クロックリカバリ回路は、 前記再生信号の位相情報を検出する位相検出器と、 前記位相検出器から出力される位相情報に応じたパルス
電流を出力する第１のパルス出力回路と、 前記位相検出器から出力される位相情報に応じたパルス
電流を出力する第２のパルス出力回路と、 前記第１のパルス出力回路の出力端と基準電位点との間
に接続された積分回路と、 前記積分回路の出力電圧を電流に変換する電圧‐電流変
換回路と、 前記電圧‐電流変換回路の出力電流と前記第２のパルス
出力回路の出力電流とを加算する加算器と、 前記加算器の加算出力に応じて発振周波数が可変な電圧
制御発振器とを備えたことを特徴とする請求項９記載の
記録再生装置。 - 【請求項１１】 前記位相検出器は、前記入力信号の周
波数と前記電圧発振器の発振周波数との位相を比較する
位相比較器であり、 前記第１，第２のパルス出力回路は、前記位相比較器か
ら出力される位相誤差情報に応じたパルス幅のパルス電
流を出力するチャージポンプ回路であることを特徴とす
る請求項１０記載のＰＬＬ回路。 - 【請求項１２】 前記第１，第２のパルス出力回路は、
前記位相検出器から出力される位相情報に応じた波高値
のパルス電流を出力するデジタル／アナログ変換器であ
ることを特徴とする請求項１０記載のＰＬＬ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236252A JPH1084279A (ja) | 1996-09-06 | 1996-09-06 | Ｐｌｌ回路およびこれを用いた記録再生装置 |
| US08/895,988 US5864249A (en) | 1996-09-06 | 1997-07-17 | PLL circuit and recording or reproducing apparatus utilizing the same |
| US09/161,953 US6075394A (en) | 1996-09-06 | 1998-09-29 | PLL circuit and recording or reproducing apparatus utilizing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236252A JPH1084279A (ja) | 1996-09-06 | 1996-09-06 | Ｐｌｌ回路およびこれを用いた記録再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084279A true JPH1084279A (ja) | 1998-03-31 |
Family
ID=16998037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236252A Pending JPH1084279A (ja) | 1996-09-06 | 1996-09-06 | Ｐｌｌ回路およびこれを用いた記録再生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5864249A (ja) |
| JP (1) | JPH1084279A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222939A (ja) * | 2005-01-14 | 2006-08-24 | Asahi Kasei Microsystems Kk | Ｐｌｌ回路 |
| KR100849476B1 (ko) * | 2000-09-21 | 2008-07-30 | 소니 가부시끼 가이샤 | 위상 동기 루프 회로 및 지연 동기 루프 회로 |
| US8022774B2 (en) | 2008-07-31 | 2011-09-20 | Sony Corporation | Phase-locked loop circuit, recording-and-reproducing apparatus, and electronic apparatus |
| US8089317B2 (en) | 2008-07-31 | 2012-01-03 | Sony Corporation | Phase-locked loop circuit, recording-and-reproducing apparatus, and electronic apparatus |
| CN103166631A (zh) * | 2011-12-15 | 2013-06-19 | 瑞萨电子株式会社 | Pll电路 |
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| FI107092B (fi) * | 1998-12-22 | 2001-05-31 | Nokia Mobile Phones Ltd | Varauspumppuun perustuva vaihelukittu silmukka |
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| JP4025776B2 (ja) * | 2002-05-22 | 2007-12-26 | 松下電器産業株式会社 | Ｐｌｌ用の低域ろ波回路、位相同期回路および半導体集積回路 |
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| US7259600B1 (en) | 2004-03-05 | 2007-08-21 | Marvell International Ltd. | Scalable integrated circuit architecture |
| US6998888B1 (en) | 2004-03-05 | 2006-02-14 | Marvell International Ltd. | Scalable integrated circuit architecture with analog circuits |
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-
1996
- 1996-09-06 JP JP8236252A patent/JPH1084279A/ja active Pending
-
1997
- 1997-07-17 US US08/895,988 patent/US5864249A/en not_active Expired - Lifetime
-
1998
- 1998-09-29 US US09/161,953 patent/US6075394A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6075394A (en) | 2000-06-13 |
| US5864249A (en) | 1999-01-26 |
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