JPH1090363A - スキューキャリブレーション装置 - Google Patents

Abstract

(57)【要約】 【目的】 スキューキャリブレーションの高速化。 【構成】 本発明のスキューキャリブレーション装置は
ドライバピンに対設されキャリブレーション対象信号の
位相を基準信号の位相に一致させるキャリブレーション
回路と、基準信号を各キャリブレーション回路に与える
をスキュードライバ回路２７とを備えていることを特徴
とする。キャリブレーション回路は、ドライバ出力信号
伝送路に挿入されたディレイ手段２１と、ドライバ出力
信号と基準信号との位相差を検出する位相差検出手段２
３と、検出位相差に応じてディレイ手段を調整するディ
レイ調整手段２４〜２６とを備える。 【効果】 新たに追加した一つのスキュードライバ回路
から全てのキャリブレーション回路に基準信号を与える
ので、キャリブレーションの高速化が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本考案は、スキューキャリブ
レーション装置に関するものであって、特に半導体装置
の自動測定等に用いられるものである。

【０００２】

【従来の技術】従来のスキューキャリブレーションの回
路構成を図１１に示す。半導体自動測定装置のドライバ
出力ピン数に応じてドライバコンパレータ回路が備えら
れている。スキューキャリブレーションとは、ドライバ
間、コンパレータ間のスキューを校正することである。

【０００３】従来のドライバ出力のスキューキャリブレ
ーションでは、図１１のドライバ出力信号Ｓ１は、リレ
ーマトリクス回路８に入力され、ドライバ間スキューを
行うドライバピンを選択する。次いで、電圧変換器９に
おいて、選択されたドライバ出力信号と基準信号Ｓ２と
の位相差を電圧に変換し、Ａ／Ｄ変換器で電圧値に変換
されＣＰＵ１２で読取る。この動作を全てのドライバ回
路について行い、最も電圧値が大きいもの、つまり、最
大遅れのものを検出する。この最大遅れのドライバ出力
信号を基準ドライバ出力とし、その電圧値（最大電圧
値）を基準電圧とする。再び、リレーマトリクス回路８
で選択された信号により電圧値を測定する。この電圧値
を基準電圧値に近付けるようにディレイ回路１を変換さ
せていく。これを全てのドライバ出力について行う。

【０００４】コンパレータ出力のスキューキャリブレー
ションでは、ドライバ出力信号Ｓ1はリレーマトリクス
回路８に入力され、コンパレータ間スキューを行うコン
パレータピンを選択する。選択されたコンパレータ入力
信号をアナログコンパレータ回路６，７に入力し、アナ
ログコンパレータ回路６，７の出力信号のエッジとスト
ローブ信号のエッジが等しくなるようにディレイ回路
２，３，４を変化させ、PASS，FAIL判定を行いながら、
スキューキャリブレーションを行う。この動作を全ての
コンパレータ回路について行う。これらスキューキャリ
ブレーションはＣＰＵ１２上のスキュープログラムによ
り行う。

【０００５】

【発明が解決しようとする課題】ところで、ドライバ間
スキュー、コンパレータ間スキューにおいて、リレーマ
トリクス回路８で１ピンずつリレーを切換え、ＣＰＵ１
２からの制御によりディレイ回路値を変化させながら、
全てのピンについてスキューキャリブレーションを行っ
ていく。このため、ドライバ出力ピンの数に比例して、
キャリブレーション時間が増加する。将来、半導体自動
測定装置はドライバ出力が増加の傾向にあり、キャリブ
レーション時間の増大が懸念される。また、スキューキ
ャリブレーションのみ使用する装置（リレーマトリクス
回路８、電圧変換器９）が必要となるため、コストの増
加に繋がる。

【０００６】アプリケーションボード（パフォーマンス
ボード）を作成する時のデジタル部のケーブル長はスキ
ューキャリブレーションで規定された長さで作成され
る。ところが、デジタル・アナログ混在ＬＳＩを半導体
自動測定装置で測定する場合、アプリケーションボード
のデジタル部のケーブルはＬＳＩのアナログ部を精度良
く測定するためにケーブル長を変更したり、リレーを通
したりする。したがって、スキューキャリブレーション
時とＬＳＩを測定する時では、ストローブオフセット
（テストヘッド内部でスキューキャリブレーションを行
うため、ドライバ回路からコンパレータ回路までの時間
の差を測定し、スキューキャリブレーションを行う際に
ストローブのタイミングに与える時間）にズレが生じ、
機能テストが正確に測定できなくなることがある。ま
た、そのズレを無くすためには、アプリケーションボー
ド上のケーブル長を変化させることがある。また、その
ずれをを無くすためには、アプリケーションボード上の
ケーブル長を変化させる毎にコンパレータ回路オフセッ
トを測定し、システムを変更しなければならなくなり、
作業効率が悪化する。

【０００７】

【課題を解決するための手段】本発明のスキューキャリ
ブレーション装置は、ドライバピンに対設され、キャリ
ブレーション対象信号の位相を基準信号の位相に一致さ
せるキャリブレーション回路と、前記基準信号を前記各
キャリブレーション回路に与えるスキュードライバ回路
とを備えたことを特徴とする。

【０００８】キャリブレーション回路は、ドライバ出力
信号伝送路に挿入されたディレイ手段と、前記ドライバ
出力信号と基準信号との位相差を検出する位相差検出手
段と、該検出位相差に応じて前記ディレイ手段を調整す
るディレイ調整手段とを備えるものとして実現すること
ができる。

【０００９】キャリブレーション対象信号はドライバ出
力信号やストローブ信号となる。前者はドライバスキュ
ーキャリブレーション時に、後者はコンパレータスキュ
ーキャリブレーション時にそれぞれ対象となる。

【００１０】さらに、本発明のスキューキャリブレーシ
ョン装置は、第１の端子に入力された信号と第２の端子
に入力された信号との時間差を求める時間差測定回路
と、ドライバ出力信号を前記第１の端子に与える第１の
信号伝送路と、前記ドライバ出力信号を該第１の信号伝
送路からアプリケーションボード上の信号伝送路を経由
させて前記第２の端子に与える第２の信号伝送路とを備
えていることを特徴とする。

【００１１】

【発明の実施の形態】本発明によるドライバスキューキ
ャリブレーションの実施の形態を図１に示す。このドラ
イバスキューキャリブレーション装置はディレイ回路２
１、ドライバ回路２２、位相差判定回路２３、アップカ
ウンタ２４、ダウンカウンタ２５、Ｄ／Ａ変換器２６、
スキュードライバ回路２７、リレー１２１，１２２から
構成される。信号Ｓ５はディレイ回路２１を通してドラ
イバ回路２２に入力され、ドライバ出力信号Ｓ５１は位
相差判定回路２３に入力される。ドライバスキューキャ
リブレーションを行う際、リレー１２１は閉じ、リレー
１２２は開く。信号Ｓ４はスキュードライバ回路２７に
入力され、全てのドライバ回路スキュー回路に分配され
た信号Ｓ４１は位相差判定回路２３に入力される。ここ
で、Ｓ４，Ｓ５は同じタイミングの波形である。

【００１２】位相差判定回路２３は、図２に示すよう
に、ＡＮＤ素子４１，４５，４９、ＮＯＲ素子４３，５
３、ＮＯＴ素子４２，４６、Ｄフリップフロップ４７，
４８、セット／リセットフリップフロップ（以下、ＲＳ
フリップフロップという。）４９，５０、ディレイ回路
４４から構成される。位相差判定回路２３に入力される
スキュードライバ信号Ｓ４１はＯＲ素子４３、ディレイ
回路４４、ＡＮＤ素子４５によりパルス化されＤフリッ
プフロップ４７，４８のクロックＳ４１−１となる。ド
ライバ出力信号Ｓ５１はＤフリップフロップ４７，４８
のデータとなる。Ｄフリップフロップ４８のデータはＮ
ＯＴ素子４６により反転される。スキュードライバ出力
Ｓ４１がドライバ出力Ｓ５１より遅れていた場合、クロ
ックＳ４１−１によるＤフリップフロップ４７から出力
された信号と、ドライバ出力信号Ｓ５１とスキュードラ
イバ出力信号Ｓ４１の反転したものとがＡＮＤ素子５０
を通りセット／リセットでパルス化され、ダウンカウン
タ２５に入力される。スキュードライバ出力Ｓ４１とド
ライバ出力Ｓ５１が一致していた場合、ＡＮＤ素子４
１、ＲＳフリップフロップ５１，５２の出力はローレベ
ルとなり、ＮＯＲ素子４２の出力Ｓ７３からハイレベル
が出力される。全てのドライバスキューからのＳ７３の
ハイレベル出力をＣＰＵ１２で検出されるというドライ
バスキューキャリブレーションが終了する。

【００１３】位相差判定回路出力Ｓ７１はアップカウン
タ２４でカウントアップされ、その出力をＤ／Ａ変換器
２６で変換し、ディレイ回路２１のディレイ値をアップ
させ（遅らせ）、位相差判定回路２３のクロックＳ４１
−１でＤフリップフロップ４７からパルスデータ（ハイ
レベル）が出力されなくなるまでディレイ回路２１を変
化させる。位相差判定回路出力Ｓ７２はダウンカウンタ
２５でカウントダウンされその出力をＤ／Ａ変換器２６
で変換し、ディレイ回路２１のディレイ値をダウンさせ
（はやめ）、位相差判定回路２３のクロックＳ４１−１
でＤフリップフロップ４８からパルスデータ（ハイレベ
ル）が出力されなくなるまでディレイ回路２１を変化さ
せる。

【００１４】次に上述したキャリブレーション装置の動
作例を示す。図８はクロックＳ５１がクロックＳ４１よ
り遅れている場合について示すものである。このような
時間関係になっているため、Ｄフリップフロップ４７の
出力は“Ｌ”となるため、ＲＳフリップフロップ５１の
出力Ｑは“Ｌ”のままでアップカウンタ２４はカウント
動作しないことになる。また、Ｄフリップフロップ４７
の出力は“Ｈ”となり、ＲＳフリップフロップ５１の出
力／Ｑ（ここで、“／”は反転（否定）を意味するもの
である。）が“Ｈ”のため、ＡＮＤ素子４１からのパル
スによりＲＳフリップフロップ５２の出力Ｓ７２として
パルス信号が出力される。その結果、ダウンカウンタ２
５がカウントダウンを行い、ディレイ回路２１を小さく
する（進める）こととなる。

【００１５】図９は逆にクロックＳ５１がクロックＳ４
１より進んでいる場合について示すものである。この時
間関係のため、Ｄフリップフロップ４８の出力は“Ｌ”
となるため、ＲＳフリップフロップ５２の出力Ｑは
“Ｌ”のままでダウンカウンタ２５はカウント動作しな
いことになる。また、Ｄフリップフロップ４７の出力は
“Ｈ”となり、ＲＳフリップフロップ５１の出力／Ｑが
“Ｈ”のため、ＡＮＤ素子４１からのパルスによりＲＳ
フリップフロップ５１の出力Ｓ７１としてパルス信号が
出力される。その結果、アップカウンタ２４がカウント
アップを行い、ディレイ回路２１を大きくする（遅らせ
る）こととなる。

【００１６】クロックＳ５１，Ｓ４１が同期している場
合、スキューエンド信号としてＮＯＲ素子５３から
“Ｈ”が出力される。

【００１７】本発明による内部コンパレータスキューキ
ャリブレーションの実施の形態を図５に示す。このコン
パレータスキューキャリブレーション装置はディレイ回
路３７、コンパレータ回路３１，３２、位相差検出回路
３３、アップカウンタ３４、ダウンカウンタ３５、スキ
ュードライバ回路２７、Ｄ／Ａ変換器３６、リレー１３
２、１３３、１３４、１３５から構成される。コンパレ
ータスキューを行うときは、リレー１３４を閉じ、リレ
ー１３５を開け、Ｈ−コンパレータスキューの場合、リ
レー１３２を閉じ、Ｌ−コンパレータスキューの場合、
リレー１３３を閉じる。リレー１３１は信号Ｓ４２の入
力側へ切換える。信号Ｓ４はスキュードライバ回路２７
に入力され、すべてのコンパレータ回路に分配された信
号Ｓ４２はコンパレータを通り、位相差判定回路３３に
入力される。ストローブ信号Ｓ６はディレイ回路３７を
通り位相差判定回路３３に入力される。

【００１８】コンパレータ回路のスキューキャリブレー
ションの位相差判定回路は、図５に示すように、ＡＮＤ
素子６３、６７、６８、ＮＯＲ素子７１、ＮＯＴ素子６
１，６２，６４、Ｄフリップフロップ６５、６６、ＲＳ
フリップフロップ６９，７０から構成される。Ｈ−コン
パレータ回路３１のスキューキャリブレーションは位相
差判定回路３３に入力されるストローブ信号Ｓ６はＤフ
リップフロップ６５，６６のクロックとなる。コンパレ
ータ出力信号Ｓ４３−１はＤフリップフロップ６５，６
６のデータとなる。Ｄフリップフロップ６６のデータは
ＮＯＴ素子６４により反転される。ストローブ信号Ｓ６
がコンパレータ出力信号Ｓ４３−１より遅れていた場
合、クロックＳ６によりＤフリップフロップ６５により
データが出力された信号と、コンパレータ出力信号４３
−１とストローブ信号Ｓ６の反転したものがＡＮＤ素子
６３を通った信号各々がＡＮＤ素子６７を通り、セット
／リセットでパルス化され、ダウンカウンタ３４に入力
される。コンパレータ出力Ｓ４３−１とストローブ信号
Ｓ６の反転したものがＡＮＤ素子６３を通った信号各々
がＡＮＤ素子６８を通りセット／リセットでパルス化さ
れ、アップカウンタ３５に入力される。

【００１９】コンパレータ出力Ｓ４３−１とストローブ
信号Ｓ６のエッジが一致していた場合、ＡＮＤ素子７１
の出力Ｓ８３からハイレベルが出力される。全てのＨコ
ンパレータスキューからのＳ８３のハイレベル出力をＣ
ＰＵ１２で検出されるとＨコンパレータスキューキャリ
ブレーションが終了する。

【００２０】位相差判定回路出力Ｓ８１はダウンカウン
タ３４でカウントダウンされ、その出力をＤ／Ａ変換器
３６で変換しディレイ回路３７のディレイ値をダウンさ
せ（早め）、位相差判定回路のクロックＳ６でＤフリッ
プフロップ６５からパルスデータ（ハイレベル）が出力
されなくなるまで、ディレイ回路３７を変化させる。位
相差判定回路出力Ｓ８２はアップカウンタ３５でカウン
トアップされ、その出力をＤ／Ａ変換器３６で変換しデ
ィレイ回路３７のディレイ値をアップさせ（遅らせ）、
位相差判定回路３３のクロックＳ６でＤフリップフロッ
プ６６からパルスデータ（ハイレベル）が出力されなく
なるまでディレイ回路３７を変化させる。

【００２１】Ｌ−コンパレータ回路３２の位相差判定回
路は、図５に示すようにコンパレータ出力信号４３−２
はＮＯＴ素子６１により反転されＤフリップフロップ６
５，６６のデータとなる。Ｄフリップフロップ６６のデ
ータはＮＯＴ素子６４により反転される。ストローブ信
号Ｓ６がコンパレータ出力信号Ｓ４３−２より遅れてい
た場合、クロックＳ６によりＤフリップフロップ６５か
ら出力された信号と、コンパレータ出力信号Ｓ４３−２
とストローブ信号Ｓ６より遅れていた場合、クロックＳ
６によりＤフリップフロップ６８から出力された信号
と、コンパレータ出力信号Ｓ４３−１とストローブ信号
Ｓ６の反転したものがＡＮＤ素子６３を通った信号各々
がＡＮＤ素子６８を通りセット／リセットでパルス化さ
れ、アップカウンタ３５に入力される。

【００２２】コンパレータ出力Ｓ４３−２とストローブ
信号Ｓ６のエッジが一致していた場合、ＡＮＤ素子６
７，６８、ＲＳフリップフロップ６９，７０の出力はロ
ーレベルとなり、ＮＯＴ素子７１の出力Ｓ８３からハイ
レベルが出力される。全てのＬ−コンパレータスキュー
からのＳ８３のハイレベル出力をＣＰＵ１２で検出され
ると、Ｌコンパレータスキューキャリブレーションが終
了する。

【００２３】位相差判定回路出力Ｓ８１はダウンカウン
タ３４でカウントダウンされ、その出力をＤ／Ａ変換器
３６で変換し、ディレイ回路３７のディレイ値をダウン
させ（早め）、位相差判定回路２３のクロックＳ６でＤ
フリップフロップからパルスデータ（ハイレベル）が出
力されなくなるまでディレイ回路３７を変化させる。位
相差判定回路出力Ｓ８２はアップカウンタ２５でカウン
トアップさせ（遅らせ）、位相差判定回路３３のクロッ
クＳ６でＤフリップフロップ６８からパルスデータ（ハ
イレベル）が出力されなくなるまでディレイ回路３７を
変化させる。

【００２４】以下にコンパレータスキューキャリブレー
ションの動作例を示す。図７及び図８は、“Ｈ”コンパ
レータの場合を信号Ｓ４３−１がストローブ信号Ｓ６よ
り進んでいる場合、及び信号Ｓ４３−１がストローブ信
号Ｓ６より遅れている場合について示す。

【００２５】まず、図７に示すように、信号Ｓ４３−１
がストローブ信号Ｓ６より進んでいる場合、Ｄフリップ
フロップ６６の出力は“Ｌ”となるため、ＲＳフリップ
フロップ７０の出力Ｑは“Ｌ”のままでアップカウンタ
２４はカウント動作しないことになる。また、Ｄフリッ
プフロップ６５の出力は“Ｈ”となり、ＲＳフリップフ
ロップ６９の出力／Ｑ（ここで、“／”は反転（否定）
を意味するものである。）が“Ｈ”のため、ＡＮＤ素子
６３からのパルスによりＲＳフリップフロップ６９の出
力Ｓ８１としてパルス信号が出力される。その結果、ダ
ウンカウンタ３４がカウントダウンを行い、ディレイ回
路３７を小さくする（進める）こととなる。

【００２６】図８は逆に信号Ｓ４３−１がストローブ信
号Ｓ６より遅れている場合であって、このような時間関
係のため、Ｄフリップフロップ６５の出力は“Ｌ”とな
るため、ＲＳフリップフロップ６９の出力Ｑは“Ｌ”の
ままでダウンカウンタ２５はカウント動作しないことに
なる。また、Ｄフリップフロップ６６の出力は“Ｈ”と
なり、ＲＳフリップフロップ７０の出力／Ｑが“Ｈ”の
ため、ＡＮＤ素子６３からのパルスによりＲＳフリップ
フロップ７０の出力Ｓ８２としてパルス信号が出力され
る。その結果、アップカウンタ３５がカウントアップを
行い、ディレイ回路３７を大きくする（遅らせる）こと
となる。

【００２７】信号Ｓ４３−１とストローブ信号Ｓ６のエ
ッジが一致している場合、スキューエンド信号としてＮ
ＯＲ素子７１から“Ｈ”が出力される。

【００２８】図９はアプリケーションボードの任意ケー
ブル長のスキューキャリブレーションの実施例を示す。
この回路はスキュードライバ回路２７、時間測定回路８
１、ＣＰＵ１２、スキュードライバ回路８３、コンパレ
ータスキュー端子８４，リレー１４１〜１４４から構成
される。アプリケーションボードの任意ケーブル長のス
キューキャリブレーションはまず、アプリケーションボ
ード上にロジック部のケーブル長と等長でソケット８６
で折返されたケーブル８５を通り、コンパレータ回路３
１，３２へ入力される（Ｓ４２−２）。スキューキャリ
ブレーションの方法はＨ，Ｌコンパレータキャリブレー
ションと同様に行う。（ただし、Ｈ、Ｌコンパレータス
キューのスキュードライバ信号Ｓ４２はコンパレータス
キュー端子かたの信号Ｓ４２はコンパレータスキュー端
子Ｓ９２−２となる。）ここで、リレー１５３，１４１
は閉じている。

【００２９】スキュードライバ信号Ｓ９１と時間測定端
子からの信号との相対時間を求める回路である、実施例
１としてストローブオフセット時間（ヘッド内部でドラ
イバ回路からコンパレータ回路までの時間とドライバ回
路からパフォーマンスボード上を経由してコンパレータ
回路までの時間の差）を測定する場合、信号Ｓ４はスキ
ュードライバ回路２７を通り、時間測定回路８１に入力
する信号Ｓ４２とスキュードライバ回路端子８３からコ
ンパレータスキュー端子を通り、時間測定回路８１に入
力する信号９２との電圧を求め、それをＣＰＵ５９で時
間変換し、コンパレータオフセット時間を求める。ここ
で、スキュードライバ回路６０と時間測定用端子６１は
任意の長さのケーブルで配線されているものとする。こ
れにより、任意の長さにおけるコンパレータオフセット
時間をシステムに取込む。リレー１４３は閉じている。

【００３０】以上本発明の実施例について説明したが、
上述した３つの装置は図１０に示すように組合わせるこ
とができる。

【００３１】

【発明の効果】以上説明したように本発明によれば、新
たに追加した一つのスキュードライバ回路から全てのキ
ャリブレーション回路にキャリブレーション基準信号を
与えるようになっているので、スキューキャリブレーシ
ョンの高速化を図ることができることとなる。

【００３２】また、アプリケーションボードのロジック
部の任意のケーブル長（ただし、全ピンのケーブル長は
等長）に対して、新たに追加したスキュードライバの出
力をアプリケーションボード上に出力することで、ロジ
ック部の任意のケーブル長に対するストローブオフセッ
ト時間についても測定することができる。

【図面の簡単な説明】

【図１】本発明に係るドライバスキューキャリブレーシ
ョン回路の構成を示す回路図。

【図２】その位相差判定回路の構成を示す回路図。

【図３】図１および図２に示す装置の動作を示すタイミ
ングチャート。

【図４】図１および図２に示す装置の動作を示すタイミ
ングチャート。

【図５】本発明に係るコンパレータスキューキャリブレ
ーション回路の構成を示す回路図。

【図６】その位相差判定回路の構成を示す回路図。

【図７】図１および図２に示す装置の動作を示すタイミ
ングチャート。

【図８】図１および図２に示す装置の動作を示すタイミ
ングチャート。

【図９】本発明に係る時間測定回路の構成を示す回路
図。

【図１０】図１、図５、図９の組合わせ例の構成を示す
回路図。

【図１１】従来のスキューキャリブレーション回路の構
成を示す回路図。

【符号の説明】

１〜４，２１，３７，４４ ディレイ回路 ５，２２，２７ スキュードライバ回路 ６，７，３１，３２ コンパレータ回路 ８ リレーマトリクス回路 ９ 電圧変換器 １０ Ａ／Ｄ変換器 １１ ディジタルコンパレータ回路 １２ ＣＰＵ ２３，３３ 位相差判定回路 ２４，３４ アップカウンタ ２５，３５ ダウンカウンタ ２６，３６ Ｄ／Ａ変換器 ４１，４５，４９，５０ ＡＮＤ素子 ４２，６１，６２ ＮＯＴ素子 ４３ ＯＲ素子 ４７，４８，６５，６６ Ｄフリップフロップ ５１，５２，６９，７０ ＲＳフリップフロップ ５３，７１ ＮＯＲ素子 １３２〜１３５ リレー

Claims (5)

【特許請求の範囲】
1. 【請求項１】ドライバピンに対設され、キャリブレーシ
   ョン対象信号の位相を基準信号の位相に一致させるキャ
   リブレーション回路と、 前記基準信号を前記各キャリブレーション回路に与える
   スキュードライバ回路とを備えたスキューキャリブレー
   ション装置。
2. 【請求項２】前記キャリブレーション回路は、 ドライバ出力信号伝送路に挿入されたディレイ手段と、 前記ドライバ出力信号と基準信号との位相差を検出する
   位相差検出手段と、 該検出位相差に応じて前記ディレイ手段を調整するディ
   レイ調整手段とを備えたことを特徴とする請求項１記載
   のスキューキャリブレーション装置。
3. 【請求項３】キャリブレーション対象信号がドライバ出
   力信号である請求項１または２に記載のスキューキャリ
   ブレーション装置。
4. 【請求項４】キャリブレーション対象信号がストローブ
   信号である請求項１または２に記載のスキューキャリブ
   レーション装置。
5. 【請求項５】第１の端子に入力された信号と第２の端子
   に入力された信号との時間差を求める時間差測定回路
   と、 ドライバ出力信号を前記第１の端子に与える第１の信号
   伝送路と、 前記ドライバ出力信号を該第１の信号伝送路からアプリ
   ケーションボード上の信号伝送路を経由させて前記第２
   の端子に与える第２の信号伝送路とを備えたスキューキ
   ャリブレーション装置。