JPH1091439A - プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 用途に応じて広ビット幅のプロセッサを複数
個の狭ビット幅のプロセッサとして使用することによ
り、高性能化を図る。 【解決手段】 ３２ビットプロセッサ３２０用の制御部
３２３はメモリから命令を受け、この命令が３２ビット
プロセッサ用か又は１６ビットプロセッサ用かを解析
し、前者の場合には、２個の１６ビット命令制御部１６
１０、１６１１を用いて３２ビットプロセッサ３２０を
制御する。一方、後者の場合には、制御部３２３が１６
ビットプロセッサモード信号を２個の１６ビット命令制
御部１６１０、１６１１に出力し、この両１６ビット命
令制御部１６１０、１６１１が前記３２ビットプロセッ
サを２個に分割した２個の１６ビットプロセッサ１６０
０、１６０１として各々独立に制御する。従って、用途
に合わせた適切なビット幅を選択して、異なる２つの処
理の並列化が図られ、高性能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプロセッサの改良に
関し、詳しくは、種々の処理を１台で行うことを要求さ
れる汎用プロセッサにおいて、そのデータのビット幅を
各処理で最適な長さに分割し、変更可能として、冗長を
防ぎ、同時に余ったビット幅を他の処理に使用できるよ
うにしたものに関する。

【０００２】

【従来の技術】近年、プロセッサの処理能力の向上によ
り、高性能な１台のプロセッサで数多くの処理を行わせ
ることが期待されるようになってきた。１台のプロセッ
サが行う処理には、各種機器の制御や、映像／音声信号
処理等、多岐に亘っている。

【０００３】ここで、高性能なプロセッサは、従来、ビ
ット幅が広い。即ち、処理できるデータ量を多くできる
ように、ビット幅を広く設定している。

【０００４】

【発明が解決しようとする課題】しかしながら、近年の
マルチメディアの時代に、１台のプロセッサが扱う処理
でのデータの種類は、音声信号処理のように広いビット
幅が必要なデータから、画像信号処理や各種制御のよう
にさほど広いビット幅が必要でないデータまで、様々で
ある。

【０００５】従って、現状では、１台のプロセッサが扱
う処理のデータのうち、最も広いビット幅のデータに合
わせて、使用すべきプロセッサが選択される。その結
果、選択されたプロセッサのビット幅よりも狭いビット
幅で十分なデータの処理まで、冗長なビット幅で処理を
行っている。例えば、音声信号処理を汎用プロセッサで
行う場合、一般的に音質の良い処理を行うときには３２
ビットのプロセッサが必要であり、一方、画像信号処理
では１６ビットで足りる場合が多く、更には、簡単な制
御では８ビットで済む場合もある。従って、前記音声信
号処理、画像信号処理及び簡単の制御を１台のプロセッ
サで行う場合には、後者の画像信号処理や簡単な制御
は、冗長なビット幅での処理となる欠点がある。

【０００６】そこで、従来、データの並列化を行うこと
により、狭いビット幅の複数個のデータを広いビット幅
のプロセッサで同時処理して、処理能力の向上を図るこ
とが行われている。しかしながら、例えば条件分岐処理
のような逐次的な処理を行う必要がある場合には、複数
個のデータを並列化できず、処理能力の向上は期待でき
ず、却って、広ビット幅の高価なプロセッサを用いる
分、機器全体のコストアップにつながっている。

【０００７】このような状況から、高価な１台のプロセ
ッサに代えて、処理の数に等しい個数のプロセッサを用
意し、各プロセッサのビット幅を、対応する処理に適し
たビット幅として、コストダウンを図ろうとすると、例
えば信号処理等を行うための広ビット幅の高性能で廉価
なプロセッサと、逐次的処理を行うための狭ビット幅の
安価なプロセッサとの双方を用いることが必要になり、
その結果、部品点数が増え、機器が大きくなる欠点を招
く。

【０００８】本発明の目的は、複数の処理を１台のプロ
セッサで処理する場合に、そのプロセッサのビット幅を
変更可能として、その複数の処理を、その各処理に適し
たビット幅で行って、高性能化を図ることにある。

【０００９】前記目的を達成するため、本発明では、広
ビット幅（例えば３２ビット）の１台のプロセッサを、
必要に応じて、狭ビット幅（例えば１６ビット）の複数
個（例えば２個）のプロセッサとして使用できるように
構成する。

【００１０】

【課題を解決するための手段】前記の目的を達成するた
め、請求項１記載の発明は、Ｎビット（Ｎは自然数）の
プロセッサにおいて、前記Ｎビットプロセッサ用の命令
と、Ｎ＝Ｍ１＋…＋Ｍｎ（Ｍ１、Ｍｎは自然数、ｎは２
以上の自然数）を満たすｎ個のＭｎビットプロセッサ用
の命令とを解読する解読部と、前記解読部により解読さ
れた命令が前記Ｎビットプロセッサ用の命令である場合
には、その命令を解読し実行するよう、前記Ｎビットプ
ロセッサを制御するＮビットプロセッサ用命令制御部
と、前記解読部により解読された命令が前記ｎ個のＭｎ
ビットプロセッサ用の命令である場合には、前記Ｎビッ
トプロセッサをｎ個に分割したＭｎビットプロセッサと
し、前記ｎ個の命令を並列に解読し実行するよう、前記
ｎ個のＭｎビットプロセッサを制御するｎ個のＭｎビッ
トプロセッサ用命令制御部とを備えたことを特徴とす
る。

【００１１】請求項２記載の発明は、前記請求項１記載
のプロセッサにおいて、別途、前記Ｎビットプロセッサ
用の命令と、前記ｎ個のＭｎビットプロセッサ用の命令
と、ある特定の命令とを記憶するメモリを備え、前記解
読部は、前記３種の命令を受け、前記特定の命令を解読
して、その特定の命令の後に受ける命令が前記Ｎビット
プロセッサ用の命令か、又は前記ｎ個のＭｎビットプロ
セッサ用の命令かを判断することを特徴とする。

【００１２】請求項３記載の発明は、前記請求項２記載
のプロセッサにおいて、前記特定の命令はプロセッサ分
割命令であり、前記解読部は、前記分割命令を受けて、
その分割命令の後に受ける命令がｎ個のＭｎビットプロ
セッサ用の命令であることを判断することを特徴とす
る。

【００１３】請求項４記載の発明は、前記請求項２記載
のプロセッサにおいて、前記特定の命令はプロセッサ結
合命令であり、前記解読部は、前記結合命令を受けて、
その結合命令の後に受ける命令がＮビットプロセッサ用
の命令であることを判断することを特徴とする。

【００１４】請求項５記載の発明は、前記請求項１記載
のプロセッサにおいて、解読された命令が前記Ｎビット
プロセッサ用の命令である場合には、前記Ｎビットプロ
セッサ用命令制御部は、前記Ｎビットプロセッサ用の命
令を、ｎ個のＭｎビットプロセッサが実行可能なｎ個の
Ｍｎビットフォーマットの命令に変換し、この変換した
ｎ個の命令を各々対応するＭｎビットプロセッサ用命令
制御部に送出し、前記ｎ個のＭｎビットプロセッサ用命
令制御部により、対応するＭｎビットフォーマットの命
令の実行を制御することを特徴とする。

【００１５】請求項６記載の発明は、前記請求項１記載
のプロセッサにおいて、Ｎビットプロセッサは３２ビッ
トプロセッサであり、ｎ個のＭｎビットプロセッサは２
個の１６ビットプロセッサであることを特徴とする。

【００１６】請求項７記載の発明は、前記請求項１記載
のプロセッサにおいて、前記ｎ個のＭｎビットプロセッ
サに対応してｎ個のＭｎビット資源を備え、前記ｎ個の
Ｍｎビットプロセッサとして動作する際には、前記各Ｍ
ｎビットプロセッサ用命令制御部が、前記対応するＭｎ
ビット資源を制御し、前記Ｎビットプロセッサとして動
作する際には、前記Ｎビットプロセッサ用命令制御部
が、前記ｎ個のＭｎビット資源を結合してＮビット資源
として動作するように制御することを特徴としている。

【００１７】請求項８記載の発明は、前記請求項７記載
のプロセッサにおいて、前記ｎ個の資源は、ｎ個のＭｎ
ビット演算器、ｎ個のＭｎビットメモリ、ｎ個のＭｎビ
ットデータレジスタ、又はｎ個のＭｎビットプログラム
カウンタであることを特徴とする。

【００１８】請求項９記載の発明は、前記請求項７記載
のプロセッサにおいて、前記ｎ個の資源はｎ段のＭｎビ
ット演算器であり、前記Ｎビットプロセッサ用命令制御
部は、前記Ｎビットプロセッサとして動作する際に前段
のＭｎビット演算器のキャリー／ボローを次段のＭｎビ
ット演算器に送出して前記ｎ段のＭｎビット演算器同志
を結合するデータ結合部を有することを特徴とする。

【００１９】請求項１０記載の発明は、前記請求項３記
載のプロセッサにおいて、各Ｍｎビットプロセッサ用の
ｎ個のプログラムカウンタを有し、前記プロセッサ分割
命令は、Ｎビットフォーマットの命令であり、且つ、こ
のプロセッサ分割命令の後に最初に実行するＮビットプ
ロセッサの命令のアドレスを計算し、その値を退避させ
ると共に、前記各Ｍｎビットプロセッサ用のｎ個のプロ
グラムカウンタに、前記プロセッサ分割命令に含まれる
ＮビットのアドレスをＭｎビットづつ書き込む命令であ
ることを特徴とする。

【００２０】請求項１１記載の発明は、前記請求項１０
記載のプロセッサにおいて、前記特定の命令はプロセッ
サ結合命令をも含み、前記プロセッサ結合命令は、前記
ｎ個のＭｎビットプロセッサとしての動作を停止して前
記プロセッサ分割命令の実行の際に退避した前記Ｎビッ
トプログラムカウンタの値を復帰させるものであること
を特徴とする。

【００２１】請求項１２記載の発明は、前記請求項１記
載のプロセッサにおいて、前記Ｎビットプロセッサ用の
命令と、ｎ個のＭｎビットプロセッサ用の命令とを記憶
するメモリを備え、前記メモリ空間のアドレスの“０”
番地〜（２＾Ｍｎｍａｘ−１）番地（＾は冪乗、Ｍｎｍ
ａｘはＭ１、Ｍ２、…、Ｍｎのうち最大のものを表わ
す）までをｎ個のＭｎビットプロセッサ用の空間として
使用し、前記メモリ空間のアドレスの（２＾Ｍｎｍａ
ｘ）番地〜（２＾Ｎ−１）番地をＮビットプロセッサ用
の空間として使用することを特徴とする。

【００２２】請求項１３記載の発明は、前記請求項３記
載のプロセッサにおいて、各Ｍｎビットプロセッサ用の
ｎ個のプログラムカウンタと、（Ｎ−Ｍｎ）ビットのペ
ージレジスタとを有し、前記プロセッサ分割命令は、こ
の分割命令のプログラムカウンタの値の上位から（Ｎ−
Ｍｎ）ビット目の値に“１”を加え、この加算結果であ
る上位（Ｎ−Ｍｎ）ビットの値を前記（Ｎ−Ｍｎ）ビッ
トのページレジスタに書き込むと共に、前記ｎ個のプロ
グラムカウンタに“０”を書き込む命令であることを特
徴とする。

【００２３】請求項１４記載の発明は、前記請求項１３
記載のプロセッサにおいて、ｎ個のＭｎビットプロセッ
サとして動作する際、前記ｎ個のＭｎビットプロセッサ
用命令制御部は、各々、前記（Ｎ−Ｍｎ）ページレジス
タの値を上位ビットとし、対応する前記プログラムカウ
ンタの“０”値のＭｎビットアドレスを下位ビットと
し、この上位ビット及びこの下位ビットを合わせたＮビ
ットのアドレスを、予め命令を記憶するメモリに送出す
ることを特徴とする。

【００２４】請求項１５記載の発明は、前記請求項１４
記載のプロセッサにおいて、前記特定の命令には、前記
ｎ個のＭｎビットプロセッサが各々処理を終了した際に
対応するＭｎビットプロセッサ用命令制御部から出力さ
れるプロセッサ結合命令が含まれ、何れかの前記Ｍｎビ
ットプロセッサが処理を終了して、対応するＭｎビット
プロセッサ用命令制御部が前記プロセッサ結合命令を出
力した場合、このＭｎビット命令制御部は、他のＭｎビ
ットプロセッサが処理を終了するまで、動作を停止し又
は何も状態変化を起さない命令を実行するよう、対応す
るＭｎビットプロセッサを制御することを特徴とする。

【００２５】請求項１６記載の発明は、前記請求項１５
記載のプロセッサにおいて、全てのＭｎビットプロセッ
サが処理を終えた際、前記（Ｎ−Ｍｎ）ページレジスタ
の値を上位ビットとし、前記プロセッサ結合命令を最後
に出力したＭｎビットプロセッサ用命令制御部に対応す
る前記プログラムカウンタの値に“１”を加えた値を下
位ビットとし、この上位ビット及び下位ビットを合わせ
たＮビットのアドレスを、予め命令を記憶するメモリに
送出することを特徴とする。

【００２６】請求項１７記載の発明は、前記請求項１記
載のプロセッサにおいて、複数の前記Ｎビットプロセッ
サ用の命令、及び複数の前記Ｍｎビットプロセッサ用の
命令は、可変語長の命令であることを特徴とする。

【００２７】以上の構成により、請求項１ないし請求項
１７記載の発明では次の作用を奏する。即ち、広ビット
幅が必要な処理では、プロセッサは広ビット幅のデータ
処理を行うプロセッサとして使用され、狭ビット幅でよ
い処理は狭ビット幅のデータ処理を行う複数個のプロセ
ッサとして使用される。従って、逐次的な処理を狭ビッ
ト幅で行う場合には、この逐次的な処理を何れか１個の
狭ビット幅のプロセッサで行いつつ、他の狭ビット幅で
よい処理を残りの狭ビット幅のプロセッサで並列に行う
ことが可能になる。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００２９】（第１の実施の形態）図１は本実施の形態
の全体概略構成を示す。同図において、１６００、１６
０１は１６ビットのプロセッサ、１６１０、１６１１は
前記１６ビットのプロセッサの命令制御部（Ｍｎビット
プロセッサ用命令制御部）（以下、１６ビット命令制御
部という）である。３２０は前記２個の１６ビットプロ
セッサを含む３２ビットのプロセッサ、３２１は前記３
２ビットプロセッサ３２０の制御部である。

【００３０】前記３２ビットプロセッサ３２０は、前記
一方の１６ビットプロセッサ１６００と他方の１６ビッ
トプロセッサ１６０１とをビット直列に結合させて構成
される。前記３２ビットプロセッサ３２０の制御部３２
１は、前記２個の１６ビット命令制御部１６１０、１６
１１を介して、各１６ビットプロセッサ１６００、１６
０１の資源を制御する。

【００３１】図２は、前記図１のプロセッサによるプロ
グラムの実行の流れの概念を示す。同図において、プロ
グラムは上から下へと順次実行される。同図では、プロ
セッサは当初３２ビットプロセッサとして動作してい
る。３２ビットプロセッサ３２０で特定の命令である
『ｐｒｏｃ．ｄｉｖ』命令（プロセッサ分割命令）が同
図に記号Ａで示す時点で実行されると、以降は１６ビッ
トプロセッサとしての命令が２つ並列且つ独立に２個の
１６ビットプロセッサ１６００、１６０１で各々実行さ
れる。

【００３２】その後、一方の１６ビットプロセッサ（例
えば１６００）が処理の実行を終了すると、この１６ビ
ットプロセッサ１６００が記号Ｂで示す時点で特定の命
令である「ｐｒｏｃ．ｃｏｎ」命令（プロセッサ結合命
令）を発行し、その後、他方の１６ビットプロセッサ１
６０１の処理が終了するまで動作を停止、又は、何も状
態変化を起こさない命令（例えばＮＯＰ命令）を実行す
る。この「ｐｒｏｃ．ｃｏｎ」命令は、他方の１６ビッ
トプロセッサ１６０１が処理を終了してこのプロセッサ
１６０１が図中記号Ｃの時点で「ｐｒｏｃ．ｃｏｎ」命
令を発行するまで待ち続ける命令と定義してもよい。以
下では、ＮＯＰ命令を実行するものとして説明する。

【００３３】図３は本実施の形態のプロセッサの一層具
体的な回路構成図を示す。同図において、１１０は上位
１６ビットの算術論理演算器（Ｍｎビット演算器）、１
１１は下位１６ビットの算術論理演算器（Ｍｎビット演
算器）、１１２は前記下位１６ビットの算術論理演算器
（以下、ＡＬＵという）１１１から上位１６ビットのＡ
ＬＵ１１０へのキャリー／ボロー、１６２は前記キャリ
ー／ボローを送るデータ結合部、１２０ないし１２５は
１６ビットのデータレジスタ（Ｍｎビットデータレジス
タ）、１３０及び１３１は１６ビット×４ギガワードの
メモリであって、前記図２のプログラムを予め記憶する
記憶媒体として機能する。また、前記３２ビットプロセ
ッサ３２０の制御部３２１は、解読部３２２と、３２ビ
ット命令制御部３２３（Ｎビットプロセッサ用命令制御
部）とを備える。更に、１５０はメモリ・マネジメント
・ユニット（以下、ＭＭＵという）である。

【００３４】図３において、１６ビット命令制御部１６
１０、１６１１は各々メモリ１３０、１３１に対するア
ドレス及び制御情報をＭＭＵ１５０に出力し、ＭＭＵ１
５０は前記受けたアドレス及び制御情報に応じてメモリ
１３０、１３１に対してアドレス及び制御情報を出力す
る。

【００３５】前記３２ビットプロセッサ３２０の解読部
３２２は、現在実行中の命令が３２ビットプロセッサの
ものか、又は１６ビットプロセッサのものであるかを解
読して、プロセッサモード信号３２２０、３２２１、３
２２２を出力する。前記プロセッサモード信号３２２
０、３２２１は、各々、前記１６ビット命令制御部１６
１０、１６１１に出力される。また、残るプロセッサモ
ード信号３２２２は、前記２つのプロセッサモード信号
３２２０、３２２１の双方が３２ビットプロセッサモー
ドの場合にのみ、３２ビットプロセッサモードとなり、
前記データ結合部１６２に出力される。

【００３６】また、前記３２ビットプロセッサ３２０の
３２ビット命令制御部３２３は、プロセッサモード信号
３２２２が３２ビットプロセッサモードを示している場
合には、メモリ１３０、１３１から読み出された命令
を、１６ビット命令制御部１６１０、１６１１がデコー
ドできる１６ビットプロセッサ命令フォーマットに変換
する。この際、３２ビットプロセッサと１６ビットプロ
セッサとの命令フォーマットを統一し、引数のデータ幅
のみ異なる仕様に設定すれば、フォーマット変換は容易
になる。３２ビットプロセッサ命令を１６ビットプロセ
ッサ命令にフォーマット変換する具体例を図１３及び図
１４に示す。

【００３７】図１３は、引数にメモリを使用する例とし
て、「ｌｏａｄ ０ｈ０５０７０７９９，Ｒａ」の命令
を示す。この３２ビットの命令は、メモリの０ｈ０５０
７０７９９番地のデータをレジスタＲａに読み込んでく
る命令である。３２ビット命令制御部３２３は、同図に
示すように、「４０５０７０７９９１（１６進数）」を
「４０５０７１」と「４０７９９１」とに変換して、
「ｌｏａｄ ０ｈ０５０７，Ｒａ」及び「ｌｏａｄ ０
ｈ０７９９，Ｒａ」の２つの１６ビット命令を２つの１
６ビットプロセッサ１６００、１６０１に実行させる。
実際のメモリへのアドレッシングについては後述する。

【００３８】また、図１４は、引数にレジスタのみを使
用する例として、「ａｄｄ Ｒａ，Ｒｂ，Ｒｃ」の命令
を示す。この３２ビット命令はＲａ＋Ｒｂを実行して、
レジスタＲｃに格納する命令である。３２ビット命令制
御部３２３は、同図に示すように、「１１２３」を「１
１２３」と「１１２３」とに変換し（この例では、３２
ビットプロセッサと１６ビットプロセッサとで命令フォ
ーマットが統一されているので、変換の必要はない）、
２つの１６ビット命令「ａｄｄ Ｒａ，Ｒｂ，Ｒｃ」及
び「ａｄｄ Ｒａ，Ｒｂ，Ｒｃ」を２つの１６ビットプ
ロセッサ１６００、１６０１に実行させる。

【００３９】更に、前記３２ビット命令制御部３２３
は、プロセッサモード信号３２２２が１６ビットプロセ
ッサモードを示している場合には、１６ビットのＮＯＰ
命令を１６ビットフォーマット命令３２３０、３２３１
として、これを各１６ビット命令制御部１６１０、１６
１１に出力する。

【００４０】加えて、前記３２ビット命令制御部３２３
は、３２ビットプロセッサモードの時の命令語長３２１
３を下位側の１６ビット命令制御部１６１１に出力す
る。

【００４１】次に、前記各１６ビット命令制御部１６１
０、１６１１の内部構成を図４に示す。同図において、
各１６ビット命令制御部１６１０、１６１１は、３２ビ
ット命令制御部３２３から受けたプロセッサモード信号
３２２０、３２２１が３２ビットプロセッサモードの場
合には、３２ビット命令制御部３２３から出力された命
令、即ち、３２ビットフォーマットの命令を１６ビット
フォーマットに変換した命令３２３０、３２３１を解析
し、一方、受けたプロセッサモード信号３２２０、３２
２１が１６ビットプロセッサモードの場合には、メモリ
１３０、１３１から各々出力される１６ビットフォーマ
ットの命令を直接解析し、各々の資源（プロセッサ１６
００では、ＡＬＵ１１０、メモリ１３０、及びレジスタ
１２０、１２２、１２４をいい、プロセッサ１６０１で
は、ＡＬＵ１１１、メモリ１３１及びレジスタ１２１、
１２３、１２５をいう）を制御する。

【００４２】前記データ結合部１６２は、３２ビット命
令制御部３２３から受けたプロセッサモード信号３２２
２が３２ビットプロセッサモードの場合には、下位ＡＬ
Ｕ１１１から上位ＡＬＵ１１０へキャリー／ボロー１１
２を送り、一方、１６ビットプロセッサモードの場合に
は、“０を選択して上位ＡＬＵ１１０に送る。

【００４３】次に、３２ビット命令制御部３２３が、図
２に示したプロセッサの分割、結合の流れを具体的にど
のように制御するかを、図１５に基いて説明する。

【００４４】図１５において、先ず、３２ビットプロセ
ッサ３２０自身がリセットされる。これにより、解読部
３２２は、全プロセッサモード信号３２２０、３２２
１、３２２２を３２ビットプロセッサモードとする。ま
た、３２ビット命令制御部３２３は、各メモリ１３０、
１３１から読み出された３２ビットフォーマットの命令
を２つの１６ビットフォーマットの命令３２３０、３２
３１に変換する。各１６ビット命令制御部１６１０、１
６１１は対応する前記１６ビットフォーマットの命令を
受け、対応する１６ビットプロセッサ１６００、１６０
１を用いて前記受けた命令を実行する。

【００４５】次に、「ｐｒｏｃ．ｄｉｖ」命令が発行さ
れると、解読部３２２は、全プロセッサモード信号３２
２０、３２２１、３２２２を１６ビットプロセッサモー
ドとする。また、３２ビット命令制御部３２３は、１６
ビットフォーマットのＮＯＰ命令を２個の１６ビット命
令制御部１６１０、１６１１に各々出力する。しかし、
各１６ビット命令制御部１６１０、１６１１は、対応す
るプロセッサモード信号３２２０、３２２１が１６ビッ
トプロセッサモードであるので、対応するメモリ１３
０、１３１から出力される１６ビットフォーマットの命
令を直接解析し、この命令を対応する１６ビットプロセ
ッサ１６００、１６１１で実行する。

【００４６】その後、図２の符号Ｂで示す時点で、１６
ビットプロセッサ１６００が「ｐｒｏｃ．ｃｏｎ」命令
を発行すると、解読部３２２は、１６ビットプロセッサ
１６００に対するプロセッサモード信号３２２０を３２
ビットプロセッサモードにする。１６ビットプロセッサ
１６０１に対するプロセッサモード信号３２２１は１６
ビットプロセッサモードに保持する。従って、プロセッ
サモード信号３２２２も１６ビットプロセッサモードを
保持する。３２ビット命令制御部３２３は、１６ビット
フォーマットのＮＯＰ命令を両１６ビット命令制御部１
６１０、１６１１に出力する。「ｐｒｏｃ．ｃｏｎ」命
令が発行された１６ビット命令制御部１６１０では、受
けたプロセッサモード信号３２２０が３２ビットプロセ
ッサモードであるので、前記３２ビット命令制御部３２
３からの１６ビットフォーマットのＮＯＰ命令を実行す
る。一方、残る１６ビット命令制御部１６１１では、受
けたプロセッサモード信号３２２１が１６ビットプロセ
ッサモードであるので、対応するメモリ１３１から出力
される１６ビットフォーマットの命令を直接解析し、こ
の命令を対応する１６ビットプロセッサ１６１１で実行
する。

【００４７】更に、図２の符号Ｃの時点で、１６ビット
プロセッサ１６０１が「ｐｒｏｃ．ｃｏｎ」命令を発行
すると、解読部３２２は、１６ビット命令制御部１６１
１に対するプロセッサモード信号３２２１を３２ビット
プロセッサモードにする。従って、プロセッサモード信
号３２２２も３２ビットプロセッサモードになる。３２
ビット命令制御部３２３は、各メモリ１３０、１３１か
ら読み出された３２ビットフォーマットの命令を２つの
１６ビットフォーマットの命令３２３０、３２３１に変
換する。各１６ビット命令制御部１６１０、１６１１
は、受けるプロセッサモード信号３２２０、３２２１が
３２ビットプロセッサモードであるので、３２ビット命
令制御部３２３からの１６ビットフォーマットの命令３
２３０、３２３１を各々受け、この命令を解読し、対応
する１６ビットプロセッサ１６００、１６１１で実行す
る。この際、データ結合部１６２は、下位ＡＬＵ１１１
から上位ＡＬＵ１１０へキャリー／ボロー１１２を送
る。

【００４８】以上のような流れで１６ビットプロセッサ
モードと３２ビットプロセッサモードとが変化して行
く。

【００４９】尚、本実施の形態では、リセットにより３
２ビットプロセッサモードになる例を挙げて説明した
が、１６ビットプロセッサモードになるように設定して
も構わない。

【００５０】以上の構成により、１個の３２ビットプロ
セッサ３２０として動作している際に、プロセッサ分割
命令『ｐｒｏｃ．ｄｉｖ』を発行すれば、その後は、こ
の３２ビットプロセッサ３２０が２個の独立した１６ビ
ットプロセッサ１６００、１６０１として動作できるプ
ロセッサが実現される。

【００５１】次に、２個のメモリ１３０、１３１に対す
るアドレスを生成する構成について、以下、図４に示す
１６ビット命令制御部の構成を説明する。

【００５２】尚、本実施の形態では、１６ビットプロセ
ッサのメモリ領域として、アドレス『０ｈ００００００
００』〜『０ｈ００００ｆｆｆｆ』（尚、最初の『０
ｈ』はその後に続く数字が１６進数表現であることを示
す）を割り当て、３２ビットプロセッサのメモリ領域と
して、アドレス『０ｈ０００１００００』〜『０ｈｆｆ
ｆｆｆｆｆｆ』を割り当てている。

【００５３】図４において、１４０１及び１４１１はプ
ログラムカウンタ（Ｍｎビットプログラムカウンタ）、
１４０２及び１４１２は加算器、１４０３及び１４１３
は１６ビットプロセッサ用の命令解析部、１４１０は加
算器１４１２から加算器１４０２へのキャリー、１４０
４、１４１４、１４０５、１４１５、１４０６、１４１
６、１４０７及び１４１７はマルチプレクサである。

【００５４】また、３２ビット命令制御部３２３は、プ
ロセッサモード信号３２１１を１６ビットプロセッサの
各命令解析部１４０３、１４１３及びマルチプレクサ１
４０４、１４１４、１４０７、１４１７に出力すると共
に、３２ビットプロセッサモード時での対応する１６ビ
ットフォーマットの命令３２３０、３２３１を各々マル
チプレクサ１４０７、１４１７に出力し、更に、３２ビ
ットプロセッサモード時での命令語長３２１３を１６ビ
ット命令制御部１６１１のマルチプレクサ１４１４に出
力する。

【００５５】マルチプレクサ１４０７、１４１７は、３
２ビットプロセッサモード時には、３２ビット命令制御
部３２３からの対応する１６ビットフォーマットの命令
３２３０、３２３１を選択し、１６ビットプロセッサモ
ード時には、対応するメモリ１３０、１３１からの１６
ビットフォーマットの命令を選択して、各々、命令解析
部１４０３、１４１３に出力する。

【００５６】マルチプレクサ１４０４は、３２ビットプ
ロセッサモード時には“０”を選択し、１６ビットプロ
セッサモード時には、命令解析部１４０３からの命令語
長を選択して、加算器１４０２に出力する。

【００５７】マルチプレクサ１４１４は、３２ビットプ
ロセッサモード時には、３２ビット命令制御部３２３か
らの３２ビットフォーマットの命令語長３２１３を選択
し、１６ビットプロセッサモード時には、命令解析部１
４１３からの命令語長を選択して、加算器１４１２に出
力する。

【００５８】また、データ結合部１６２は、３２ビット
プロセッサモード時には、加算器１４１２からのキャリ
ーを選択し、１６ビットプロセッサモード時には“０”
を選択して、加算器１４０２に出力する。

【００５９】各命令解析部１４０３、１４１３は、各
々、対応するマルチプレクサ１４０７、１４１７から出
力される命令を解析し、プロセッサ１６００、１６０１
の各資源並びに内蔵する資源（マルチプレクサ１４０
５、１４０６、１４１５、１４１６及びメモリ１３０、
１３１）を制御すると共に、１６ビットプロセッサモー
ド時には、このモード時の１６ビットフォーマットの命
令語長を対応するマルチプレクサ１４０４、１４１４に
出力する。

【００６０】更に、前記各命令解析部１４０３、１４１
３は、各々、マルチプレクサ１４０５、１４１５、１４
０６、１４１６を制御する。前者のマルチプレクサ１４
０５、１４１５の制御については、プログラム分岐の必
要がある場合（例えば、分岐命令、条件分岐命令、サブ
ルーチン分岐／復帰命令、ループ命令、プロセッサ分割
命令等の場合）には、自己の命令解析部１４０３、１４
１３の出力を選択させ、それ以外は加算器１４０２、１
４１２の出力を選択させて、対応するプログラムカウン
タ１４０１、１４１１に出力させる。また、マルチプレ
クサ１４０６、１４１６の制御については、メモリから
命令を読み出すフェーズでは、対応するプログラムカウ
ンタ１４０１、１４１１の値を選択させ、命令実行中で
プログラム中にアドレスが記載されている場合には、命
令解析部１４０３、１４１３の値を選択させ、レジスタ
間接（即ち、レジスタに格納されている値をアドレスと
する）の場合には、プロセッサ１６００、１６０１から
の値を選択させて、各々、ＭＭＵ１５０へ出力させる。

【００６１】加算器１４０２は、データ結合部１６２の
出力と、マルチプレクサ１４０４の出力と、プログラム
カウンタ１４０１の出力とを加算して、その加算結果を
マルチプレクサ１４０５に出力する。更に、加算器１４
１２は、マルチプレクサ１４１４の出力と、プログラム
カウンタ１４１１の出力とを加算して、その加算結果を
マルチプレクサ１４１５に出力する。即ち、１６ビット
プロセッサモード時には、現在解析中の命令のアドレス
（即ち、各プログラムカウンタ１４０１、１４１１の
値）に現在解析中の命令の語長を加算して、次の命令の
アドレスを生成し、一方、３２ビットプロセッサモード
時には、プログラムカウンタ１４０１の値を上位１６ビ
ット、プログラムカウンタ１４１１の値を下位１６ビッ
トとする３２ビットのプログラムカウンタの値（すなわ
ち現在解析中の命令のアドレス）に、現在解析中の命令
の語長（即ち、３２ビットフォーマットの命令語長３２
１３）を加えて、次の命令のアドレスを生成する。

【００６２】図５は、前記図３に示したＭＭＵ１５０の
内部構成を示す。同図において、ＭＭＵ１５０は、２個
のセレクタ１５０２、１５０３を有すると共に、２個の
１６ビット命令制御部１６１０、１６１１からのアドレ
ス、及び解読部３２２からのプロセッサモード信号３２
２２が入力される。

【００６３】前記ＭＭＵ１５０において、前記セレクタ
１５０２は、３２ビットプロセッサモード時には、上位
側の１６ビット命令制御部１６１０からのアドレスを選
択し、１６ビットプロセッサモード時には“０”を選択
して、出力する。セレクタ１５０３は、３２ビットプロ
セッサモード時には下位側の１６ビット命令制御部１６
１１からのアドレスを選択し、１６ビットプロセッサモ
ード時には上位側の１６ビット命令制御部１６１０から
のアドレスを選択して、出力する。メモリ１３０へのア
ドレスは、上位１６ビットを前記セレクタ１５０２の出
力とし、下位１６ビットを前記セレクタ１５０３の出力
とすることにより、生成される。また、メモリ１３１へ
のアドレスは、上位１６ビットを前記セレクタ１５０２
の出力とし、下位１６ビットを下位側の１６ビット命令
制御部１６１１からのアドレスとすることにより、生成
される。

【００６４】図６は、プロセッサ分割／結合命令の動作
を示す。同図では、３２ビットプロセッサの命令のプロ
グラムが続き、３２ビットフォーマットのプロセッサ分
割命令（『ｐｒｏｃ．ｄｉｖ ０ｈ００１００１０１』
命令）が発行されると、この分割命令の次に３２ビット
プロセッサで実行されるべき命令『ｌｏａｄ ０ｈ０５
０７０８００，Ｒｂ』、即ち、プロセッサ分割後の１６
ビットプロセッサモードから次に３２ビットプロセッサ
モードに復活した際に最初に実行される命令のアドレス
を計算し、このアドレスをスタックに退避し、その後、
分割命令の引数の上位１６ビットをプログラムカウンタ
１４０１に書き込むと共に、その引数の下位１６ビット
をプログラムカウンタ１４１１に書き込む。

【００６５】以上のようにして１６ビットプロセッサモ
ードに移行すると、各１６ビットプロセッサは各々アド
レス『０ｈ００００００１０』、『０ｈ０００００１０
１』に分岐して、相互に独立に動作し、処理を行う。双
方の１６ビットプロセッサが処理を終了し、プロセッサ
結合命令（『ｐｒｏｃ．ｃｏｎ』命令）を発行すれば、
前記スタックに退避しておいた次に実行されるべき３２
ビットプロセッサの命令のアドレスをプログラムカウン
タに格納し、３２ビットプロセッサの命令の実行に戻
る。

【００６６】図７は本実施の形態のメモリ１３０、１３
１のアドレスの割り当てを示す。同図にプログラムの流
れを矢印で示す。また、図８に本実施の形態でのプログ
ラムの流れを時系列で示す。

【００６７】（第２の実施の形態）次に、本発明の第２
の実施の形態を説明する。本実施の形態は、メモリ１３
０、１３１へのアドレスを生成する構成の他の形態を示
す。

【００６８】前記第１の実施の形態では、１６ビットプ
ロセッサモード時に、１６ビットプロセッサはアドレス
『０ｈ００００００００』〜『０ｈ００００ｆｆｆｆ』
のメモリ領域しか使用できない。即ち、１６ビットプロ
セッサモードで使用したい処理がこれ以上のアドレス領
域を必要とした場合には、処理不可能になる。この問題
を回避するのが本実施の形態である。また、１６ビット
プロセッサモードでの処理がアドレス『０ｈ０００００
０００』〜『０ｈ００００ｆｆｆｆ』の領域で十分な場
合には、本実施の形態はプログラム領域の割り当ての自
由度を高める意味で意義は大きい。

【００６９】図９は、各１６ビット命令制御部１６１
０、１６１１の構成を示す。同図において、１４０１及
び１４１１はプログラムカウンタ、１４０２及び１４１
２は加算器、１４０９及び１４１９は１６ビットプロセ
ッサ用の命令解析部、１４１０は加算器１４１２から加
算器１４０２へのキャリーである。

【００７０】前記３２ビット命令制御部３２３、マルチ
プレクサ１４０７、１４１７、１４０４、１４１４及び
データ結合部１６２の構成及び動作は図４と同一であ
る。

【００７１】各１６ビットプロセッサの命令解析部１４
０９、１４１９は、マルチプレクサ１４０７、１４１７
から出力される命令を解析し、１６ビットプロセッサ１
６００、１６０１の資源並びにマルチプレクサ１４０
８、１４０６、１４１８、１４１６及びメモリ１３０、
１３１を制御すると共に、１６ビットプロセッサモード
時には、その命令の語長をマルチプレクサ１４０４、１
４１４に出力する。

【００７２】１６ビット命令制御部１６１０の命令解析
部１４０９は、自己のプロセッサ１６００がプロセッサ
結合命令（『ｐｒｏｃ．ｃｏｎｎｅｃｔ命令』を発行し
た際に、その発行を他方の１６ビット命令制御部１６１
１の命令解析部１４１９に知らせる。更に、この命令解
析部１４０９は、マルチプレクサ１４０８を制御して、
プログラム分岐の必要がある場合（例えば、分岐命令、
条件分岐命令、サブルーチン分岐／復帰命令、ループ命
令等の場合）には、自己の命令解析部１４０９の出力を
選択させ、プロセッサ結合命令（ｐｒｏｃ．ｃｏｎ、ｐ
ｒｏｃ．ｃｏｎｎｅｃｔ）の場合には、ページレジスタ
（後述する）１５０１の値を選択させ、それ以外は加算
器１４０２の出力を選択させて、各々、プログラムカウ
ンタ１４０１に出力させる。また、プロセッサ分割命令
（『ｐｒｏｃ．ｄｉｖ』命令）の場合には、プログラム
カウンタ１４０１をリセットする。

【００７３】他方の１６ビットプロセッサ１６０１の命
令解析部１４１９は、マルチプレクサ１４１８を制御し
て、プログラム分岐の必要がある場合には命令解析部１
４１９の出力を選択させ、前記一方の１６ビットプロセ
ッサ１６００がプロセッサ結合命令（『ｐｒｏｃ．ｃｏ
ｎｎｅｃｔ』命令）を発行した場合には、加算器１４０
２の値を選択させ、それ等以外は加算器１４１２の出力
を選択させて、各々、プログラムカウンタ１４１１に出
力させる。加えて、プロセッサ分割命令（『ｐｒｏｃ．
ｄｉｖ』命令）の場合には、プログラムカウンタ１４１
１をリセットする。

【００７４】マルチプレクサ１４０６、１４１６の制御
については、前記図４と同一である。また、加算器１４
０２の動作も図４と同一である。

【００７５】図１０は、本実施の形態のＭＭＵ１５０´
の構成を示す。同図のＭＭＵ１５０´は、セレクタ１５
０３、１５０４、１６ビットのページレジスタ１５０
１、及び＋１加算器１５０５により構成されると共に、
１６ビット命令制御部１６１０、１６１１からのアドレ
スと、上位側の１６ビット命令制御部１６１０内のプロ
グラムカウンタ１４０１の出力と、３２ビット命令制御
部３２３からのプロセッサモード信号３２２２とが入力
される。

【００７６】前記図１０のＭＭＵ１５０´において、セ
レクタ１５０４は、プロセッサモード信号３２２２から
判断した３２ビットプロセッサモード時には、上位側の
１６ビット命令制御部１６１０からのアドレスを選択
し、１６ビットプロセッサモード時には、ページレジス
タ１５０１の値を選択して、出力する。また、他方のセ
レクタ１５０３は、３２ビットプロセッサモード時では
下位側の１６ビット命令制御部１６１１からのアドレス
を選択し、１６ビットプロセッサモード時では上位側の
１６ビット命令制御部１６１０からのアドレスを選択し
て、出力する。メモリ１３０へのアドレスは、上位１６
ビットを前記セレクタ１５０４の出力とし、下位１６ビ
ットを前記セレクタ１５０３の出力とすることにより、
生成される。また、メモリ１３１へのアドレスは、上位
１６ビットを前記セレクタ１５０４の出力とし、下位１
６ビットを下位側の１６ビット命令制御部１６１１から
のアドレスとすることにより、生成される。

【００７７】図１１は、本実施の形態のプロセッサの分
割／結合命令時の動作を示す。図１２は本実施の形態の
メモリ１３０、１３１のアドレスの割り当てを示し、プ
ログラムの流れを矢印で示している。

【００７８】前記図１１では、最初は３２ビットプロセ
ッサの命令のプログラムが続き、プロセッサ分割命令
（『ｐｒｏｃ．ｄｉｖ』命令であって、図１２中のアド
レス『０ｈ０１ａ２ｃ７０ｆ』又は『０ｈ１３４００７
７７』に格納された命令）が発行されると、その後、＋
１加算器１５０５によりプログラムカウンタ１４０１の
値に“１”を加え、この加算結果（即ち、『０ｈ０１ａ
３』又は『０ｈ１３４１』）をページレジスタ１５０１
に書き込むと共に、プログラムカウンタ１４０１、１４
１１に“０”を書き込む。

【００７９】前記のようにして１６ビットプロセッサモ
ードに移行すると、その後は、各１６ビットプロセッサ
１６００、１６０１は、対応するアドレス『０ｈ０１ａ
３００００』、『０ｈ１３４１００００』に分岐して、
各々、独立に動作して１６ビットフォーマットの命令を
実行する。

【００８０】その後、各１６ビットプロセッサ１６０
０、１６０１が処理を終了すれば、この各プロセッサは
プロセッサ結合命令を発行する。このとき、メモリ領域
を多く使用した側のプロセッサが発行するプロセッサ結
合命令を『ｐｒｏｃ．ｃｏｎｎｅｃｔ』命令とし、使用
領域の少ない側のプロセッサが発行するプロセッサ結合
命令は『ｐｒｏｃ．ｃｏｎ』命令として、区別する。
『ｐｒｏｃ．ｃｏｎｎｅｃｔ』命令を発行した側の１６
ビットプロセッサのプログラムカウンタ（図１２の記号
Ａの場合はプログラムカウンタ１４１１、記号Ｂの場合
はプログラムカウンタ１４０１）の値に、『ｐｒｏｃ．
ｃｏｎｎｅｃｔ』命令の命令語長（本実施の形態の場合
では“１”）を加えた値をプログラムカウンタ１４１１
に格納すると共に、ページレジスタ１５０１の値をプロ
グラムカウンタ１４０１に格納して、３２ビットプロセ
ッサの命令に戻る。

【００８１】この場合、注意しなければならない点は、
１６ビットプロセッサモード時には、アドレスの下位１
６ビットが『０ｈｆｆｆｆ』の領域を使用できないこと
がある点である。その理由は、『０ｈｆｆｆｆ』に
“１”を加えると、上位の１６ビットにキャリーが発生
し、ページレジスタ１５０１の値に“１”を加えなけれ
ばならないからである。

【００８２】尚、以上の説明では、メモリ１３０、１３
１に記憶した複数の命令をその各命令相互の語長が異な
る可変長としたが、相互に同一の固定命令長としてもよ
いのは勿論である。命令語長を固定長とする場合には、
３２ビット命令制御部３２３から出力される命令語長３
２１３は省略できる。

【００８３】

【発明の効果】以上説明したように、請求項１ないし請
求項１７記載のプロセッサによれば、プロセッサを適宜
広ビット幅の１個のプロセッサ又は狭ビット幅の複数個
のプロセッサとして使い分け、広ビット幅が必要な処理
では広ビット幅のプロセッサとして使用し、一方、逐次
的な処理を狭ビット幅で行う際には、何れか１個の狭ビ
ット幅のプロセッサでその逐次的な処理を行いつつ、残
りの狭ビット幅のプロセッサでは他の狭ビット幅でよい
処理を並列に行うことが可能になり、プロセッサの性能
向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のプロセッサの全体
概略構成を示す図である。

【図２】同実施の形態のプロセッサの処理の流れの図で
ある。

【図３】同実施の形態のプロセッサを構成する２個の１
６ビットプロセッサの内部構成を示す図である。

【図４】同実施の形態の２個の１６ビット命令制御部の
内部構成を示す図である。

【図５】同実施の形態のメモリ・マネジメント・ユニッ
トの構成を示す図である。

【図６】同実施の形態のプロセッサの分割命令時及び結
合命令時の処理の流れを示す図である。

【図７】同実施の形態のプロセッサが有するメモリでの
アドレスの割り付けを示す図である。

【図８】同実施の形態のプログラムの流れを示す図であ
る。

【図９】本発明の第２の実施の形態の２個の１６ビット
命令制御部の内部構成を示す図である。

【図１０】同実施の形態のメモリ・マネジメント・ユニ
ットの構成を示す図である。

【図１１】同実施の形態のプロセッサの分割命令時及び
結合命令時の処理の流れを示す図である。

【図１２】同実施の形態のプロセッサが有するメモリで
のアドレスの割り付けを示す図である。

【図１３】３２ビットフォーマットの命令を１６ビット
フォーマットの命令に変換する具体例を示す図である。

【図１４】同他の具体例を示す図である。

【図１５】３２ビット命令制御部の動作の一例を示すフ
ローチャート図である。

【符号の説明】

１１０、１１１ ＡＬＵ（Ｍｎビット演算器） １２０〜１２５ データレジスタ（Ｍｎビットデ
ータレジスタ） １３０、１３１ メモリ １５０、１５０´ メモリマネジメントユニット
（ＭＭＵ） １６２ データ結合部 ３２０ ３２ビットプロセッサ（Ｎビッ
トプロセッサ） ３２１ 制御部 ３２３ ３２ビット命令制御部（Ｎビッ
トプロセッサ用命令制御部） １４０１、１４１１ プログラムカウンタ（Ｍｎビッ
トプログラムカウンタ） １４０２、１４１２ 加算器 １４０３、１４１３ 命令解析部 １４０９、１４１９ 命令解析部 １５０１ ページレジスタ １６００、１６０１ １６ビットプロセッサ（Ｍｎビ
ットプロセッサ） １６１０、１６１１ １６ビット命令制御部（Ｍｎビ
ットプロセッサ用命令制御部）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 15/78 ５１０Ｇ

Claims (17)

【特許請求の範囲】
1. 【請求項１】 Ｎビット（Ｎは自然数）のプロセッサに
   おいて、 前記Ｎビットプロセッサ用の命令と、Ｎ＝Ｍ１＋…＋Ｍ
   ｎ（Ｍ１、Ｍｎは自然数、ｎは２以上の自然数）を満た
   すｎ個のＭｎビットプロセッサ用の命令とを解読する解
   読部と、 前記解読部により解読された命令が前記Ｎビットプロセ
   ッサ用の命令である場合には、その命令を解読し実行す
   るよう、前記Ｎビットプロセッサを制御するＮビットプ
   ロセッサ用命令制御部と、 前記解読部により解読された命令が前記ｎ個のＭｎビッ
   トプロセッサ用の命令である場合には、前記Ｎビットプ
   ロセッサをｎ個に分割したＭｎビットプロセッサとし、
   前記ｎ個の命令を並列に解読し実行するよう、前記ｎ個
   のＭｎビットプロセッサを制御するｎ個のＭｎビットプ
   ロセッサ用命令制御部とを備えたことを特徴とするプロ
   セッサ。
2. 【請求項２】 別途、前記Ｎビットプロセッサ用の命令
   と、前記ｎ個のＭｎビットプロセッサ用の命令と、ある
   特定の命令とを記憶するメモリを備え、 前記解読部は、前記３種の命令を受け、前記特定の命令
   を解読して、その特定の命令の後に受ける命令が前記Ｎ
   ビットプロセッサ用の命令か、又は前記ｎ個のＭｎビッ
   トプロセッサ用の命令かを判断することを特徴とする請
   求項１記載のプロセッサ。
3. 【請求項３】 前記特定の命令はプロセッサ分割命令で
   あり、 前記解読部は、前記分割命令を受けて、その分割命令の
   後に受ける命令がｎ個のＭｎビットプロセッサ用の命令
   であることを判断することを特徴とする請求項２記載の
   プロセッサ。
4. 【請求項４】 前記特定の命令はプロセッサ結合命令で
   あり、 前記解読部は、前記結合命令を受けて、その結合命令の
   後に受ける命令がＮビットプロセッサ用の命令であるこ
   とを判断することを特徴とする請求項２記載のプロセッ
   サ。
5. 【請求項５】 解読された命令が前記Ｎビットプロセッ
   サ用の命令である場合には、 前記Ｎビットプロセッサ用命令制御部は、 前記Ｎビットプロセッサ用の命令を、ｎ個のＭｎビット
   プロセッサが実行可能なｎ個のＭｎビットフォーマット
   の命令に変換し、この変換したｎ個の命令を各々対応す
   るＭｎビットプロセッサ用命令制御部に送出し、 前記ｎ個のＭｎビットプロセッサ用命令制御部により、
   対応するＭｎビットフォーマットの命令の実行を制御す
   ることを特徴とする請求項１記載のプロセッサ。
6. 【請求項６】 Ｎビットプロセッサは３２ビットプロセ
   ッサであり、 ｎ個のＭｎビットプロセッサは２個の１６ビットプロセ
   ッサであることを特徴とする請求項１記載のプロセッ
   サ。
7. 【請求項７】 前記ｎ個のＭｎビットプロセッサに対応
   してｎ個のＭｎビット資源を備え、 前記ｎ個のＭｎビットプロセッサとして動作する際に
   は、前記各Ｍｎビットプロセッサ用命令制御部が、前記
   対応するＭｎビット資源を制御し、 前記Ｎビットプロセッサとして動作する際には、前記Ｎ
   ビットプロセッサ用命令制御部が、前記ｎ個のＭｎビッ
   ト資源を結合してＮビット資源として動作するように制
   御することを特徴とする請求項１記載のプロセッサ。
8. 【請求項８】 前記ｎ個の資源は、 ｎ個のＭｎビット演算器、ｎ個のＭｎビットメモリ、ｎ
   個のＭｎビットデータレジスタ、又はｎ個のＭｎビット
   プログラムカウンタであることを特徴とする請求項７記
   載のプロセッサ。
9. 【請求項９】 前記ｎ個の資源はｎ段のＭｎビット演算
   器であり、 前記Ｎビットプロセッサ用命令制御部は、 前記Ｎビットプロセッサとして動作する際に前段のＭｎ
   ビット演算器のキャリー／ボローを次段のＭｎビット演
   算器に送出して前記ｎ段のＭｎビット演算器同志を結合
   するデータ結合部を有することを特徴とする請求項７記
   載のプロセッサ。
10. 【請求項１０】 各Ｍｎビットプロセッサ用のｎ個のプ
    ログラムカウンタを有し、 前記プロセッサ分割命令は、 Ｎビットフォーマットの命令であり、且つ、このプロセ
    ッサ分割命令の後に最初に実行するＮビットプロセッサ
    の命令のアドレスを計算し、その値を退避させると共
    に、前記各Ｍｎビットプロセッサ用のｎ個のプログラム
    カウンタに、前記プロセッサ分割命令に含まれるＮビッ
    トのアドレスをＭｎビットづつ書き込む命令であること
    を特徴とする請求項３記載のプロセッサ。
11. 【請求項１１】 前記特定の命令はプロセッサ結合命令
    をも含み、 前記プロセッサ結合命令は、 前記ｎ個のＭｎビットプロセッサとしての動作を停止し
    て前記プロセッサ分割命令の実行の際に退避した前記Ｎ
    ビットプログラムカウンタの値を復帰させるものである
    ことを特徴とする請求項１０記載のプロセッサ。
12. 【請求項１２】 前記Ｎビットプロセッサ用の命令と、
    ｎ個のＭｎビットプロセッサ用の命令とを記憶するメモ
    リを備え、 前記メモリ空間のアドレスの“０”番地〜（２＾Ｍｎｍ
    ａｘ−１）番地（＾は冪乗、ＭｎｍａｘはＭ１、Ｍ２、
    …、Ｍｎのうち最大のものを表わす）までをｎ個のＭｎ
    ビットプロセッサ用の空間として使用し、 前記メモリ空間のアドレスの（２＾Ｍｎｍａｘ）番地〜
    （２＾Ｎ−１）番地をＮビットプロセッサ用の空間とし
    て使用することを特徴とする請求項１記載のプロセッ
    サ。
13. 【請求項１３】 各Ｍｎビットプロセッサ用のｎ個のプ
    ログラムカウンタと、 （Ｎ−Ｍｎ）ビットのページレジスタとを有し、 前記プロセッサ分割命令は、 この分割命令のプログラムカウンタの値の上位から（Ｎ
    −Ｍｎ）ビット目の値に“１”を加え、この加算結果で
    ある上位（Ｎ−Ｍｎ）ビットの値を前記（Ｎ−Ｍｎ）ビ
    ットのページレジスタに書き込むと共に、前記ｎ個のプ
    ログラムカウンタに“０”を書き込む命令であることを
    特徴とする請求項３記載のプロセッサ。
14. 【請求項１４】 ｎ個のＭｎビットプロセッサとして動
    作する際、 前記ｎ個のＭｎビットプロセッサ用命令制御部は、各
    々、 前記（Ｎ−Ｍｎ）ページレジスタの値を上位ビットと
    し、対応する前記プログラムカウンタの“０”値のＭｎ
    ビットアドレスを下位ビットとし、この上位ビット及び
    この下位ビットを合わせたＮビットのアドレスを、予め
    命令を記憶するメモリに送出することを特徴とする請求
    項１３記載のプロセッサ。
15. 【請求項１５】 前記特定の命令には、前記ｎ個のＭｎ
    ビットプロセッサが各々処理を終了した際に対応するＭ
    ｎビットプロセッサ用命令制御部から出力されるプロセ
    ッサ結合命令が含まれ、 何れかの前記Ｍｎビットプロセッサが処理を終了して、
    対応するＭｎビットプロセッサ用命令制御部が前記プロ
    セッサ結合命令を出力した場合、このＭｎビット命令制
    御部は、他のＭｎビットプロセッサが処理を終了するま
    で、動作を停止し又は何も状態変化を起さない命令を実
    行するよう、対応するＭｎビットプロセッサを制御する
    ことを特徴とする請求項１４記載のプロセッサ。
16. 【請求項１６】 全てのＭｎビットプロセッサが処理を
    終えた際、 前記（Ｎ−Ｍｎ）ページレジスタの値を上位ビットと
    し、前記プロセッサ結合命令を最後に出力したＭｎビッ
    トプロセッサ用命令制御部に対応する前記プログラムカ
    ウンタの値に“１”を加えた値を下位ビットとし、この
    上位ビット及び下位ビットを合わせたＮビットのアドレ
    スを、予め命令を記憶するメモリに送出することを特徴
    とする請求項１５記載のプロセッサ。
17. 【請求項１７】 複数の前記Ｎビットプロセッサ用の命
    令、及び複数の前記Ｍｎビットプロセッサ用の命令は、
    可変語長の命令であることを特徴とする請求項１記載の
    プロセッサ。