JPS62165242A

JPS62165242A - プロセツサ

Info

Publication number: JPS62165242A
Application number: JP61006385A
Authority: JP
Inventors: Shigeo Kamiya; 神谷　茂雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-01-17
Filing date: 1986-01-17
Publication date: 1987-07-21
Also published as: US4771376A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、アーキテクチャの異なるコンピュータを容
易に実現できるように構成されたプロセッサに関する。

［発明の技術的背景およびその問題点］コンピュータは
一般にその用途、目的等に応じて最適な機能、性能を達
成するようにそれぞれ異なる特有のアーキテクチャを有
している。従って、従来、特定の用途に合った最適なア
ーキテクチャのコンピュータが必要な時にはコンピュー
タを新たに設計することが必要である。

また、従来、マイクロプログラム制御方式のコンピュー
タにおいては、マイクロ命令からなるマイクロプログラ
ムを変更追加することにより用途、目的に合った特殊な
機能を有する命令を作成し、その用途への適応性を向上
するようにしているものはあるが、このようにマイクロ
プログラム制御方式におけるマイクロプログラムの変更
追加は勿論コンピュータのアーキテクチャを変更するも
のではなく、用途、目的に最適なアーキテクチャを有す
るコンピュータを実現することは困難である。

従って、従来、用途、目的に応じて機能、性能の異なる
コンピュータを開発するには、各品種毎にそれぞれ最適
なアーキテクチャを有するコンピュータを別々に開発す
ることが必要である。このため、開発工数が各品種毎に
別々にかかり、非経済的であるという問題がある。

［発明の目的コこの発明は、上記に鑑みてなされたもので、その目的と
するところは、用途、目的に応じて機能、性能の異なる
最適なアーキテクチャを容易に実現できるプロセッサを
提供することにある。

［発明の概要Ｊ上記目的を達成するため、内部命令を有し該内部命令を
実行することで該内部命令に応じた所定の動作を実行す
る命令実行部を有Ｊるプロセッサであって、この発明は
、外部から供給された命令を解釈して内部命令に変換し
、この変換された内部命令を前記命令実行部に供給する
解釈部を有することを要旨とする。

［発明の実施例］以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例を示すプロセッサＩａ、１
ｂのブロック図であり、第２図は第１図のプロセッサ１
ａ、１ｂのより詳細なブロック図である。

第１図において、第１図（ａ　）に示す第１のプロセッ
サ１ａは第１のアーキテクチ１？を有するプロセッサで
あり、第１図（ｂ　）に示す第２のプロセッサ１ｂは第
２のアーキテクチャを有するプロセッサである。第１の
プロセッサ１ａは演算部３と、解釈部５ａと、マイクロ
プログラム記憶部７ａと、バス制御部９ａとで構成され
、また第２のプロセッサ１ｂは演算部３と、解釈部５ｂ
と、マイクロプログラム記憶部７ｂと、バス制御部９ｂ
とで構成されている。

両プロセッサ１ａ、１ｂはマイクロプログラム制御方式
を採用しているもので、同じ演算部３を使用し、他の構
成部である解釈部５ａ　、５ｂ　１マイクロプログラム
記憶部７ａ、７ｂおよびバス制御部９ａ　、９ｂはそれ
ぞれのアーキテクチャに合わせて異なるものが使用され
ている。すなわち、第１図に示す本実施例のプロセッサ
１においては演算部３、解釈部５、マイクロプログラム
記憶部７、バス制御部９からなるという全体的構成は同
じであり、同じ演算部３に対して解釈部５、マイクロプ
ログラム記憶部７、バス制御部９を変更することにより
アーキテクチャを容易に変更することができているので
ある。なお、以降の説明においては、第１および第２の
プロセッサ１ａ、１ｂを分けて説明する場合には、各符
号に添字ａ、ｂを付して区分するが、両プロセッサ１ａ
、１ｂに対して共通に説明する場合には添字ａ、ｂを付
さずに説明する。

次に、第２図を参照して、プロセッサ１の詳細な内部構
成について説明する。

プロセッサ１はバス制御部９に接続されているアドレス
バス１３およびデータバス１５を介してプログラムを記
憶している図示しない記憶装置に接続されている。この
記憶装置はアドレスバス１３を介してバス制御部９内の
メモリアドレスレジスタ１１からアドレス情報を受信し
、このアドレス位置に記憶されている命令をデータバス
１５を介してバス制御部９のメモリデータレジスタ１７
に供給するようになっている。本プロセッサ１はこの記
憶装置から供給された命令を実（テするものであるが、
プロセッサ１は上述したようにマイクロプログラム制御
方式を採用していて、そのマイクロプログラムをマイク
ロプログラム記憶部７に記憶し、このマイクロプログラ
ム記憶部７に記憶されたマイクロ命令を演算部３で実行
して所定のマイクロプログラムに対応する所定の機能を
種々実行している。そして、本プロセッサ１はこの所定
の機能、すなわち所定のマイクロプログラムを指定する
内部命令を有しており、前記記憶装置から供給された命
令はこの内部命令に変換されてから実行されるようにな
っている。なお、以下の説明において、単に「命令」と
記載されているものは記憶装置から供給される命令を意
味し、内部命令およびマイクロ命令と区別する。

上述したように、メモリデータレジスタ１７に記憶され
た命令は解釈部５の命令バッファレジスタ１９および演
算部３内のデスティネーションバス（ＤＢｔＪＳ）４５
に供給される。命令バッファレジスタ１９に記憶された
命令はデコードロジック２１に供給され、対応する内部
命令に変換され、内部命令レジスタ２３に供給される。

この内部命令レジスタ２３に供給された内部命令は演算
部３の実行命令レジスタ２５に供給される。通常、命令
および内部命令はオペレーションコードおよび波浪ｎ数
やアドレス情報等を構成ザるオペランドから構成される
が、実行命令レジスタ２５に記憶された内部命令は図示
のようにそのオペレーションコードＯＰがアドレスＲＯ
Ｍ２７に供給されるとともに、オペランドの実行アドレ
スを示すアドレスフィールドＥＡがセレクタ５３の一方
の入力に供給されている。

アドレスＲＯＭ２７は、実行命令レジスタ２５にセット
された内部命令のオペレーションコードＯＰに対応する
マイクロプログラムのマイクロプログラム記憶部７の先
頭アドレスを記憶しているものであり、実行命令レジス
タ２５から供給された内部命令のオペレーションコード
ＯＰに対応する先頭アドレスを出力する。この先頭アド
レスはセレクタ２９を介してマイクロアドレスレジスタ
３１にセットされ、マイクロアドレスレジスタ３１から
マイクロプログラム記憶部７のマイクロＲＯＭ３５に供
給される。なお、マイクロアドレスレジスタ３１の出力
とセレクタ２つの他方の入力間には加算回路３３が接続
されているが、この加算回路３３はマイクロアドレスレ
ジスタ３１の出力であるアドレス情報、すなわらマイク
ロＲＯＭ３５に対するアドレス情報に＋１加篩を行イｔ
い、アドレス更進を行なうらのである。

内部命令の先頭アドレスの供給されたマイクロＲＯＭ３
５は、該アドレスに記憶されているマイりＤ命令を出力
する。このマイクロ命令はマイクロＲＯＭ３５からマイ
クロ命令レジスタ３７にセットされ、演算部３に設けら
れている演算論理ユニット（ＡＬＵと略称する）３７や
図示しない命令解読制御部等により実行処理される。

ＡＬＩＪ３９はその２人力にはソースラッチ（ＳＬ）４
１とデスティネーションラッチ（ＤＬ＞４３が接続され
、両ラッチから供給される画情報にλ」してマイクロ命
令レジスタ３７から供給されるマイクロ命令に従った四
則演算、論理演算、比較演算等を行なう。両ラッチ４１
．４３はそれぞれソースバス（ＳＢＵＳ）４７およびデ
スティネーションバス４５に接続され、両バスには汎用
レジスタ４９が接続されている。汎用レジスタ４９は複
数のレジスタから構成されるものであり、これらの複数
のレジスタ間における情報の移動、演算、転送処理等が
ＡＬＵ３９により実行される。

また、デスティネーションバス４５にはロケ−シコンカ
ウンタ５１が接続され、このロケーションカウンタ５７
の出力はソースバス４７に接続されているが、このロケ
ーションカウンタ５１は現在実行中の命令のアドレスを
記憶しているものであり、この命令の実行処理が完了す
ると、または完了する寸萌の所定のステップにおいてＡ
ＬＵ３９等により次の命令のアドレスにインクリメント
され、ロケーションカウンタ５１からセレクタ５３を介
してメモリアドレスレジスタ１１にセットされ、メモリ
アドレスレジスタ１１からアドレスバス１３を介して記
憶装置に供給され、次の命令が記憶装置から読み出され
る。

以上のようにプロセッサ１、すなわちプロセッサ１ａ、
１ｂは構成されているが、上述したように両プロセッサ
１ａ、１ｂはその演算部３が全く同じように構成され、
他の構成部である解釈部５、マイクロプログラム記憶部
７、バス制御部９の構成はそれぞれのアーキテクチャに
より異なるものである。しかしながら、そのアーキテク
チャの差異の程度によっては解釈部５のみが異なり、マ
イクロプログラム記憶部７およびバス制御部９も同じも
のも可能である。すなわち、全く異なる部分は解釈部５
のみであり、他は全く同じでも異なるアーキテクチャの
プロセッサ１を構成することができるのである。マイク
ロプログラム記憶部７やバス制御部９までが異なるプロ
セッサについて説明すると、例えば命令のビット長等が
異なる場合にはバス制御部９が異なり、また命令の機能
や種類等が異なる場合にはマイクロプログラム記憶部７
が異なることになるが、例えば命令のビット構成、すな
わちフォーマットが異なる場合には解釈部５のみが異な
り、他の構成は同じである。

次に、プロレッサ１の作用を説明する前に、第３図の命
令ｄ３よび内部命令のフォーマットを参照してアーキテ
クチャの異なる第１のプロセッサ１ａと第２のプロセッ
サ１ｂについて概略説明するが、第３図に示すフォーマ
ットおよびこれから説明する構成、機能の一例において
はビット構成のみが主として異なるものである。すなわ
ら、この例に示ずプロセッサ１ａ、１ｂの各アーキテク
チ１！はそのビット構成、すなわち命令フォーマットの
みが主として異なるものである。従って、第２図のプロ
セッサ１の構成においては、解釈部５のデコードロジッ
ク２１の構成のみが主として異なり、他の構成、すなわ
ち演算部３は勿論のこと、マイクロプログラム記憶部７
、バス制御部９および命令のビット長等はほとんど同じ
である。しかしながら、マイクロプログラム記憶部７の
マイクロプログラムの構成のみを更に変更したり、追加
することにより命令および内部命令の機能、ピッ１〜構
成等を簡単に変更することができる上、更にバス制御部
９を変更することにより命令のビット長等も簡単に変更
できるものである。

第３図（ａｌ）および第３図（ｂｌ）に示す命令フォー
マットＩＩＡ、ＩＩＢはそれぞれ第１図（ａ）、（ｂ）
のプロセッサ１ａ、Ｉｂによって実行される命令フｔ−
マットの一例である。両命令フォーマットはともにデー
タ転送命令、すなわちＭＯＶ命令であり、命令フォーマ
ットＩＩＡは「レジスタからレジスタ／メモリにデータ
を転送せよ（ＭＯｖ　ＲＥＧ　３７Ｍ）」という命令で
あり、命令フォーマットＩＩＢは［ソースからデステイ
ネ−ジョンにデータを転送せよ（ＭＯＶＤＥＳ　　５Ｒ
Ｃ）Ｊという命令である。

両命令フォーマット１１Ａ、１１Ｂのビット構成は図示
のように全く異なっている。すなわら、命令フォーマッ
ト１１Ａにおいては符号６３で示すｒｅｇ部でデータを
転送する転送先レジスタを指定し、符＠６１で示すｍｏ
ｄ部により転送元がレジスタかメモリであるかを指定し
、符号６５で示すｒ／ｍ部により転送元のレジスタまた
はメモリを指定するようにしている。−例として、レジ
スタＢＸ　（００１）からレジスタＡＸ　（０００）に
データを転送する命令フォーマットは第３図（ａ２）に
示すような命令フォーマット１２Ａになる。

また、命令フォーマット１１Ｂにおいては符号６７で示
ｆ　ｍｏｄ部部で転送先がレジスタかメモリかを指定し
、符号６９で示すｄｅｓ部で転送先のレジスタまたはメ
モリを指定し、転送元についても同様に符号７３で示す
ｌｌｌＯｄＳ部で転送先がレジスタかメモリかを指定し
、符号７３で示すｓｒｃ部で転送先のレジスタまたはメ
モリを指定している。−例として、レジスタＢＸ　（０
０１）からレジスタＡＸ　（０００）にデータを転送す
る命令フォーマットは第３図（ｂ２）に示すような命令
フォーマット１２Ｂになる。

第３図（ａｌ）〜（ｂ２）で示したように、プロセッサ
Ｉａ、１ｂで実行されるアーキテクチャが異なるために
ビット構成の異なる命令フォーマットは、それぞれ図示
しない記憶装置からプロセッナｌａ、ｌｂに供給される
が、この命令フォーマットは解釈部５ａ、５ｂのデコー
ドロジック２１によってそれぞれ演算部３およびマイク
ロプログラム記憶部７が実行し得る内部命令に変換され
る。

すなわち、第３図（ａｌ）、（ｂｌ）に示す両命令フォ
ーマットＩＩＡ、ＩＩＢはそれぞれプロセッサｉａ、ｉ
ｂの解釈部５ａ、５ｂのデコードロジック２１によって
第３因（ｃ）に示すように同じ内部命令フォーマット１
３のように変換される。この内部命令フォーマット１３
の内部命令は［レジスタＧ　ＲｊからレジスタＧＲ１に
データを転送せよ（ＭＯＶ　　ＧＲｉ　、ＧＲｊ　）Ｊ
という命令であり、第３図＜ａ　２）　、　　（ｂ　２
）に示す具体的に「レジスタ８ＸからレジスタＡＸにデ
ータを転送する」という内部命令フォーマット１４は第
３図（ｄ　）で示すようになる。

すなわら、この例のように、「データ転送」というよう
に機能が同じであるがアーキテクチャが異なるプロセッ
サ１ａ、ｌｂ’のために第３図（ａｌ）、（ｂｌ）に示
すようにビット構成の異なる命令は、それぞれの解釈［
５ａ、５ｂによって第３図（ｃ）、（ｄ）に示すように
同じビット構成の内部命令フォーマット１３．１４に変
換され、演算部３で実行されるのである。

次に、プロセッサ１の作用を第３図の命令フォーマット
を参照して説明する。

まず、バス制御部９のメモリアドレスレジスタ１１から
アドレスバス１３を介して図示しない記憶装置にアドレ
ス情報が供給されると、記憶装置は該アドレスの命令、
例えば第３図（ａ２）またはくｂ２）に示すようなデー
タ転送用の命令１２Ａ、１２Ｂをデータバス１５を介し
てバス制御部９のメモリデータレジスタ１７に供給する
。記憶装置からメモリデータレジスタ１７に供給された
命令は解釈部５の命令バッファレジスタ１９にセットさ
れるとともに、デスティネーションバス４５に供給され
る。命令バッファレジスタ１９にセットされた命令は、
デコードロジック２１によって演算部３が実行し得る内
部命令、例えば記憶装置からの命令が上記データ転送用
の命令１２Ａ。

ｉ２Ｂの場合には第３図（Ｃ）に示すように同じ内部命
令１４に変換され、実行命令レジスタ２５にセットされ
る。

実行命令レジスタ２５にセットされた内部命令は、その
オペレーションコードＯＰがアドレスＲＯＭ２７に供給
され、該内部命令のマイクロＲＯＭ３５における先頭ア
ドレスがアドレスＲＯＭ２７から読み出され、この先頭
アドレスはセレクツ２９牙介してマイクロアドレスレジ
スタ３１にヒツトされる。

この先頭アドレスは実行命令レジスタ２５にセツトされ
た内部命令を実行する一連のマイクロプログラムの先頭
アドレスを示しているものであり、この先頭アドレスか
ら順次マイクロＲＯＭ３５に記憶されているマイクロ命
令を読み出し実行することにより該内部命令、例えば上
記データ転送用の内部命令１４が実行されるのである。

すなわち、マイクロアドレスレジスタ３１にセットされ
た先頭アドレスはマイクロＲＯＭ３５に供給され、マイ
クロＲＯＭ３５から該先頭アドレスのマイクロ命令が出
力され、マイクロ命令レジスタ３７にセットされる。

このようにマイクロ命令レジスタ３７にセットされたマ
イクロ命令は上述したように演算部３の図示しないマイ
クロ命令解読制御部等の制御のもとにＡＬＵ３９等によ
り実行される。

以下、このマイクロ命令の実行動作について上記データ
転送内部命令を一例として挙げて説明する。すなわち、
このデータ転送内部命令１４（ＭＯＶ　　ＡＸ、ＢＸ）
（７）場合ニハ、？イｌＯＲ０Ｍ３５から最初に読み出
されたマイクロ命令の実行によりまずｒＢＸＪで指定さ
れるレジスタのデータが該当する汎用レジスタ４９から
読み出され、これはソースバス４７を介してソースラッ
チ４１にラッチされる。

マイクロＲＯＭ３５から読み出された最初のマイクロ命
令が上述したように実行されると、マイクロアドレスレ
ジスタ３１の内容、すなわちマイクロプログラムのアド
レスは加昇回路３３により＋１加算されて、次のアドレ
スとして再びマイクロアドレスレジスタ３１にセットさ
れる。このようにセットされた次のアドレスはマイクロ
ＲＯＭ３５に供給され、次のマイクロ命令がマイクロＲ
ＯＭ３５から読み出され、マイクロ命令レジスタ３７に
セットされる。このマイクロ命令の実行においては、前
のマイクロ命令でソースラッチ４１にラッチされたデー
タをＡＬＵ３９を介してデスティネーションラッチ４３
にラッチする。以下、同様にマイクロＲＯＭ３５から順
次読み出されるマイクロ命令を実行することによりデス
ティネーションラッチ４３にラッチされたデータはデス
ティネーションバス４５を介して汎用レジスタ４９に供
給され、内部命令のｒＡＸＪで指定される汎用レジスタ
４９のレジスタにセットされ、これにより上記データ転
送内部命令１４　（ＭＯＶ　　ＡＸ。

ＢＸ）の実行は完了づる。すなわち、第３図（ａ２）、
（１）２）に示すブＯセッサ１ａ、Ｉｂ用の各命令は第
３図（ｄ　＞に示す内部命令に変換され、これが更に複
数のマイクロ命令に展開されて処理されるのである。

以上のようにして、記憶装置から読み出された１つの命
令の実行が終了すると、今までロケーションカウンタ５
１に現在実行中の命令のアドレスとして保持されていた
アドレスには、ＡＬＵ３９や図示しない制御部等の作用
によりこのアドレスに＋１が加算されて次のアドレスが
ロケーションカウンタ５１にセットされる。このセット
された次のアドレスがロケーションカウンタ５１からセ
レクタ５３、メモリアドレスレジスタ１１を介してアド
レスバス１３に出力され、記憶装置から次の命令が読み
出されて上述したと同様に実行される。しかしながら、
今実行した命令が例えばジャンプ命令等の場合にはロケ
ーションカウンタ５１、が保持しているアドレスに単に
＋１加算されて次のアドレスが形成されるのでなく、例
えば今実行命令レジスタ２５にセットされている現在実
行中の内部命令のアドレスフィールドＥＡの内容がセレ
クタ５３を介して次のアドレスとして記憶装置に供給さ
れ、該次のアドレスの命令が記憶ｇｉ置から読み出され
て実行されるようになっている。

以上説明したように、−例として命令のビット構成がア
ーキテクチャとして異なるプロセッサ１ａ、Ｉｂであっ
ても、解釈部５のデコードロジック２１を変更するだけ
で容易に構成することができるものであり、そのために
従来必要であった多くの開発工数等が不要となっている
ものである。

なお、プロセッサ１ａ、１ｂにおける命令がすべて同じ
命令ばかりでなく、いずれか一方にしか存在しないよう
な命令がある場合にはマイクロＲＯＭ３５はその命令に
対応するマイクロプログラムを更に多く有することが必
要であり、この場合にはマイクロＲＯＭ３５は別々のも
のとなることは勿論である。

なお、上記実施例においては、マイクロプログラム制御
方式のプロセッサ１について説明したが、本発明のプロ
セッサはマイクロプログラム制御方式のものに限定され
るものでなく、例えば通常のワイＡフードロジック等で
構成されたプロセッサにも適用できることは勿論である
。また、マイクロプログラム記憶部７はＲＯＭを使用し
た場合について説明したが、これに限定されるものでな
く、プログラマブルロジックアレイ、すなわちＰＬＡ等
を使用してもよいこと勿論である。

［発明の効果］以上説明したように、この発明によれば、外部、例えば
主記憶装置から読み出して供給される命令を解釈部にて
内部命令に変換し、この内部命令を実行して所望の機能
を実現しているので、例えば命令のピット構成やビット
長等のアーキテクチャの異なるコンピュータを開発する
場合にも、供給される命令に対応して解釈部のみを変更
し、この解釈部によって所定形式の内部命令に変換する
ことにより異なるアーキテクチャの命令でも容易に実行
することができる。すなわち、供給される命令に対応し
て解釈部のみを変更することにより異なるアーキテクチ
ャのプロセッサを容易に実現することができるので、ア
ーキテクチャが異なる複数のプロセッサを開発する場合
にも新たに開発するところは解釈部のみでよいため、開
発工数が少なくてすみ、経済的であるとともに、プロセ
ッサの標準化を達成でき、生産管理、在庫管理等が容易
になる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるアーキテクチャの
異なる２つのプロセッサを示すブロック図、第２図は第
１図のプロセッサの詳細なブロック図、第３図は第１図
のプロセッサで使用される種々の命令フォーマットであ
る。１．１ａ、ｌｂ・・・プロセッサ３・・・演算部５．５ａ　、５ｂ・・・解釈部７．７ａ　、７ｂ・・・マイクロプログラム記憶部９．
９ａ　、９ｂ・・・バス制御部２１・・・デコードロジック３５・・・マイクロＲＯＭ３９・・・ＡＬＵ

Claims

【特許請求の範囲】

（１）コンピュータにおいて外部装置から供給された命
令に応じて所定の動作を行うプロセッサにして、外部装
置から供給された命令を内部命令に変換する解釈部と、
前記解釈部によって変換された内部命令に従って所定の
動作を行う命令実行部とを具備し、前記解釈部が、アー
キテクチャの異なる他のコンピュータに適応するためそ
の変換方式が変更可能に構成されていることを特徴とす
るプロセッサ。
（２）前記解釈部が、外部装置からの命令を、それに対
応する命令に変換するデコードロジックを有し、このデ
コードロジックが、上記外部からの命令のビット構成が
異なる場合に、そのビット構成の変更に対応して変更可
能に構成されていることを特徴とする特許請求の範囲第
１項記載のプロセッサ。
（３）前記命令実行部が、前記解釈部よりの内部命令に
対応したマイクロプログラムを出力するマイクロプログ
ラム制御部と、上記マイクロプログラム制御部よりのマ
イクロプログラムを実行する演算部とから成ることを特
徴とする特許請求の範囲第２項記載のプロセッサ。
（４）上記マイクロプログラム制御部が、前記解釈部よ
りの内部命令に対応したマイクロプログラムを記憶した
マイクロプログラム記憶部から成り、このマイクロプロ
グラム記憶部が、上記外部装置からの命令の機能が異な
る場合、その機能の変更に対応して変更可能に構成され
ていることを特徴とする特許請求の範囲第３項記載のプ
ロセッサ。
（５）上記プロセッサが、さらに上記外部装置へアドレ
ス情報を供給するメモリアドレスレジスタと、そのアド
レス情報に対応する命令を入力して前記解釈部へ供給す
るメモリデータレジスタとから成るバス制御部を具備し
ていることを特徴とする特許請求の範囲第３項記載のプ
ロセッサ。
（６）前記バス制御部が、上記外部装置からの命令のビ
ット長が異なる場合、そのビット長の変更に対応して変
更可能に構成されていることを特徴とする特許請求の範
囲第５項記載のプロセッサ。
（７）前記演算部が、マイクロプロセッサ制御部からの
マイクロ命令に従って演算処理を行う演算論理ユニット
を有していることを特徴とする特許請求の範囲第５項記
載のプロセッサ。
（８）コンピュータにおいて外部装置から供給された命
令に応じて所定の動作を行うプロセッサにして、上記外
部装置へアドレス情報を供給し、そのアドレス情報に対
応する命令を上記外部装置より入力するバス制御部と、
前記バス制御部よりの命令を内部命令に変換する解釈部
と、前記解釈部よりの内部命令に対応してマイクロプロ
グラムを出力するマイクロプログラム制御部と、上記マ
イクロプログラム制御部よりのマイクロプログラムに従
う演算を実行する演算部とを具備し、前記解釈部が、ア
ーキテクチャの異なる他のコンピュータに適応するため
その変換方式が変更可能に構成されているデコードロジ
ックを有していることを特徴とするプロセッサ。