JPH1091443A - 情報処理回路、マイクロコンピュータ及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 スタックポインタを取り扱う処理を、短い命
令長で効率よく記述し、実行すること及びレジスタ退避
やレジスタ復旧の処理を、効率よく記述し、割り込み処
理及びサブルーチンコール・リターンの処理速度を向上
させること。 【解決手段】 ＣＰＵ１０は、スタックポインタ専用の
レジスタＳＰ１４を含みＳＰ１４を暗黙のオペランドと
するスタックポインタ専用命令群を命令デコーダ２０で
解読する。そして、汎用レジスタ１１、ＰＣ１２、ＳＰ
１４、アドレス加算器３０、ＡＬＵ４０、ＰＣインクリ
メンタ４４、内部バス７２、７４、７６、７８、内部信
号線８２、８４、８６、８８、外部バス９２、９４、９
６、９８等を用いて前記スタックポインタ専用命令群を
ハードウエア的に実行する。前記スタックポインタ専用
命令群は、ＳＰ相対ロード命令やスタックポインタ移動
命令やｃａｌｌ命令やｒｅｔ命令や連続プッシュ命令や
連続ポップ命令を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理回路、前
記情報処理回路を内蔵するマイクロコンピュータ、及び
該マイクロコンピュータを用いて構成された電子機器に
関する。

【０００２】

【背景技術及び発明が解決しようとする課題】従来、３
２ビットのデータを処理できるＲＩＳＣ方式のマイクロ
コンピュータでは、３２ビット幅の固定長命令が用いら
れていた。その理由は、固定長命令を用いると、可変長
命令を用いる場合に比べ、命令のデコードに要する時間
を短縮でき、また、マイクロコンピュータの回路規模を
小さくすることが出来るからである。

【０００３】ところが、３２ビットのマイクロコンピュ
ータにおいても、特に３２ビットも必要としない命令も
多い。従って全ての命令を３２ビットで記述すると、命
令に冗長な部分が生じる命令が多くなり、メモリーの使
用効率が悪くなる。

【０００４】そこで、本願の発明者は、制御回路を複雑
にすることなくメモリの使用効率を向上させるために、
処理出来るデータのビット幅より短いビット幅の固定長
命令を処理するマイクロコンピュータについての検討を
行っていた。

【０００５】しかし、例えば３２ビット固定長の命令を
単に１６ビットの固定長にすると以下のような問題点が
生じる。

【０００６】即ちＲＩＳＣ方式のマイクロコンピュータ
では処理及び命令セットの汎用性を重視するため、スタ
ックポインタを取り扱う処理を行う場合、いずれかの汎
用レジスタをスタックポインタとして用い、汎用レジス
タを操作対象とする命令を用いて前記処理を行ってい
た。従って、このような処理を記述する際の前記命令の
には、スタックポインタとして使用している汎用レジス
タの指定が必要となる。

【０００７】例えば、スタックポインタに所与のオフセ
ット値を加えたメモリアドレスで特定されるデータを所
与のレジスタに転送する処理を汎用レジスタを操作対象
とする命令で記述する場合、その命令のオブジェクトコ
ードには、前記オフセット値、前記所与のレジスタを特
定する情報、スタックポインタとして使用しているレジ
スタを特定する情報が必要となる。

【０００８】このように、汎用レジスタを操作対象とす
る命令でスタックポインタを取り扱う処理を記述する場
合、オブジェクトコードで指定する情報が多くなるた
め、命令の内容を１６ビットの固定長で記述することが
困難となる。ここで命令長を例えば３２ビットにする
と、命令の中にも特に命令に３２ビットも必要としない
命令も多いため、命令に冗長な部分を生じる命令が多く
なり、メモリの使用効率の悪化を招く。

【０００９】また、命令長が長くなればそれを格納する
メモリも余分に必要になるため、メモリの効率的な使用
という観点からは、固定長の命令に限らず、命令長を短
くできることが好ましい。

【００１０】また、例えばＣ言語のようにスタックポイ
ンタに関連づけてオート変数の記憶領域が確保される言
語で記述されたプログラムを実行させる場合、スタック
ポインタを取り扱う命令が多くなるため、スタックポイ
ンタを取り扱う命令を効率的に記述し、実行させること
が望ましい。

【００１１】そこで、スタックポインタを取り扱う処理
を行う場合、できるだけ短い命令長でその命令内容を記
述し、実行することができるアーキテクチャが望まれて
いた。

【００１２】また最近の特にＲＩＳＣ方式のＣＰＵは、
性能を高めるため内部に多くの汎用レジスタを持つよう
になった。多くのレジスタを内部に持つことによりメモ
リにアクセスすることなくＣＰＵ内部で高速に多くの処
理を出来るからである。このように内部レジスタを多く
持つと、割り込み処理やサブルーチンコールの時のレジ
スタ退避と復旧の処理の際、退避すべきレジスタ数が多
くなる。

【００１３】以下、スタック系命令の中でもサブルーチ
ンに入ったりでたりする際に多用するレジスタの待避、
復帰命令を例にとり従来例を説明する。

【００１４】通常マイクロコンピュータの命令セットは
ＣＰＵのレジスタをメモリに設けたスタックに待避した
り復旧するための命令を持っている。そのための専用の
命令を持つもの、あるいはレジスタ間接アドレッシング
命令をもつものがある。

【００１５】前記待避したり復旧したりするための命令
に関する技術としては、インテル社の８０３８６に関し
て、「８０３８６プログラミン」（John H. Crawford
Patric P. Gelsigner 著 岩谷宏 訳）に以下のよう
な記述がある。

【００１６】即ちレジスタをスタックに書き込む命令と
して ｐｕｓｈ、ｐｕｓｈａ、ｐｕｓｈａｄがあり，ス
タックからレジスタにデータを戻すための命令としてｐ
ｏｐ、ｐｏｐａ、ｐｏｐａｄがある。

【００１７】ｐｕｓｈ命令でレジスタをスタックに書き
込むときは ｐｕｓｈ ＥＡＸ のようにオペランドと
してレジスタを指定する。これは３２ビットレジスタＥ
ＡＸの場合である。レジスタＥＡＸ、ＥＣＸ、ＥＤＸ、
ＥＢＸを全てスタックに書く場合は、 ｐｕｓｈ ＥＡＸ ｐｕｓｈ ＥＣＸ ｐｕｓｈ ＥＤＸ ｐｕｓｈ ＥＢＸ のようにｐｕｓｈ命令を繰り返す。

【００１８】このようにｐｕｓｈ、ｐｏｐ命令でレジス
タを１本ずつ操作しているとオブジェクトコードのサイ
ズは大きくなり、プログラムの実行ステップも多くな
り、そのためプログラムの実行時間や処理動作はより遅
くなる。

【００１９】そこで８０３８６の有する８本の汎用レジ
スタ全てをスタックに書き込むにはｐｕｓｈａ または
ｐｕｓｈａｄ 命令を使う。ｐｕｓｈａは８本のレジ
スタの其々の下位１６ビットレジスタを対象とし、ｐｕ
ｓｈａｄは３２ビットを対象とする。ｐｕｓｈａ、ｐｕ
ｓｈａｄによりｐｕｓｈ命令を８回繰り返すことを省略
できる。

【００２０】ｐｏｐ、ｐｏｐａ、ｐｏｐａｄ命令につい
ても同様である。

【００２１】ｐｕｓｈ命令を繰り返すことの不利な点は
プログラムコードが長くなること、１命令毎フェッチし
実行するため実行が遅いことである。この点は、前記ｐ
ｕｓｈａ、ｐｕｓｈａｄにより、前記８本のレジスタを
全てスタックに書き込む場合には大きく改善される。し
かし、４本の場合とか６本の場合等のように８未満のレ
ジスタを書き込む場合には、この点は改善されない。

【００２２】即ち、８０３８６のようにｐｕｓｈａ、ｐ
ｕｓｈａｄ、ｐｏｐａ、ｐｏｐａｄ命令で全てのレジス
タを操作すると、レジスタの全てを退避・復旧する必要
の無いときも、このサイクルの長い遅い命令を使わなけ
ればならない。このような場合、命令は一命令で済むが
この命令の実行サイクルは長くなるという問題が生じ
る。

【００２３】また、ｃａｌｌ命令やリターン命令等でサ
ブルーチンへ分岐したり、呼ばれたルーチンへ戻る際に
は、戻り先アドレスとして必要となるプログラムカウン
タの待避や復旧の処理が必要となる。従来のＲＩＳＣ方
式のＣＰＵにおいては、これらの処理をソフトウエア的
に実現していた。即ち、該処理を記述したアセンブラ命
令（オブジェクトコード）を実行することにより、前記
プログラムカウンタの待避や復旧の処理を行っていた。
このため、ｃａｌｌ命令やリターン命令はオブジェクト
コードの増加を招き、また１命令毎フェッチし実行する
ために実行速度の鈍化を招いていた。

【００２４】本発明の目的は、スタックポインタを取り
扱う処理を、短い命令長で効率よく記述し、実行するこ
とができるアーキテクチャを有する情報処理回路、マイ
クロコンピュータ、電子機器を提供することである。

【００２５】また 本発明の他の目的は、レジスタ退避
やレジスタ復旧の処理を、効率よく記述し、割り込み処
理及びサブルーチンコール・リターンの処理速度が速い
情報処理回路、マイクロコンピュータ、電子機器を提供
することである。

【００２６】

【課題を解決するための手段】本発明は、スタックポイ
ンタ専用に用いるスタックポインタ専用レジスタと、該
スタックポインタ専用レジスタを暗黙のオペランドとす
るオブジェクトコードを有し、該スタックポインタ専用
レジスタに基づく処理が記述されたスタックポインタ専
用命令群のオブジェクトコードを解読して、該オブジェ
クトコードに基づき制御信号を出力する解読手段と、前
記スタックポインタ専用命令群を、前記制御信号及び前
記スタックポインタ専用レジスタの内容に基づき実行す
る実行手段とを含むことを特徴とする。

【００２７】ここにおいてオブジェクトコードとは、一
般に翻訳プログラムによって機械語に翻訳した結果得ら
れるプログラムコードのことをいうが、本発明において
は、翻訳プログラムによるかいなかに関係なく、機械語
で記述されているプログラムコードを含む広い概念で使
用する。

【００２８】本発明の情報処理回路は、スタックポイン
タ専用のスタックポインタ専用レジスタを有し、該スタ
ックポインタ専用レジスタを操作対象とするスタックポ
インタ専用命令群の解読、実行を行うよう構成されてい
る。

【００２９】前記スタックポインタ専用命令群は、スタ
ックポインタ専用レジスタを取り扱うための専用のオペ
コードを有しているため、オブジェクトコードのオペラ
ンドにスタックポインタを特定するための情報を必要と
しない。言い換えれば、前記スタックポインタ専用命令
群はスタックポインタ専用レジスタを暗黙のオペランド
としている。このため、汎用レジスタの１つをスタック
ポインタに割あて、汎用レジスタを操作対象とする命令
を用いてスタックポインタの操作を行う場合に比べて、
短い命令長でスタックポインタを取り扱う命令を記述す
ることができる。

【００３０】従って本発明によれば、スタックポインタ
を取り扱う処理を短い命令長で記述し実行することがで
きる情報処理回路を提供することができる。また、命令
を記憶するメモリの使用効率のよい情報処理回路を提供
することができる。

【００３１】本発明は、前記スタックポインタ専用命令
群が、転送レジスタ特定情報をオブジェクトコードに有
するロード命令を含み、前記解読手段が、前記ロード命
令を解読し、前記実行手段が、前記ロード命令を実行す
る際、メモリ上の所与の第一のエリアから所与の第一の
レジスタへのデータの転送及び前記所与の第一のレジス
タから前記所与の第一のエリアへのデータの転送の少な
くとも一方を、前記スタックポインタ専用レジスタによ
り特定されるメモリアドレス及び前記転送レジスタ特定
情報により特定されるレジスタアドレスに基づき行うこ
とを特徴とする。

【００３２】ここにおいて前記スタックポインタ専用命
令群に含まれる前記ロード命令とは、メモリとレジスタ
間でデータの転送を行う命令であり、メモリからレジス
タへの転送及びレジスタからメモリへの転送の少なくと
も一方を含む概念である。なお、データの内容は問わず
アドレスデータも含む概念である。メモリアドレスと
は、転送の際のメモリ上のエリアを特定するためのアド
レスをいう。

【００３３】前記ロード命令は、スタックポインタ専用
レジスタを操作対象とするための専用のオペコードを有
しているため、オブジェクトコードのオペランドにスタ
ックポインタを特定するための情報を必要としない。こ
のため、スタックポインタに関連づけたメモリアドレス
を有するメモリ上のエリアとレジスタ間でデータの転送
処理を行わせる場合、短い命令長で記述することができ
る。

【００３４】本発明は、前記ロード命令が、前記メモリ
上の前記第一のエリアのアドレスを特定するためのオフ
セットに関する情報であるオフセット情報をオブジェク
トコードに含み、前記実行手段が、前記スタックポイン
タ専用レジスタの内容と前記オフセット情報により前記
メモリアドレスを特定することを特徴とする。

【００３５】ここにおいてオフセット情報とは、オフセ
ット値を直接即値で指定したものでもよいし、オフセッ
ト値が格納されたレジスタ等のアドレスを指定する場合
のように間接的に指定する場合でもよい。オフセット情
報を含んだ前記ロード命令が実行される場合、転送の際
に必要となる前記メモリアドレスは、スタックポインタ
専用レジスタの内容及びオフセット情報に基づき特定さ
れる。

【００３６】従ってスタックポインタ及び前記オフセッ
ト情報に基づき特定されるメモリアドレスを有するメモ
リ上のエリアとレジスタ間でデータの転送処理を行わせ
る場合、短い命令長で記述することができる。

【００３７】また本発明によれば、例えばスタックポイ
ンタが常にワード境界をさすような構造の情報処理回路
においても、適当なオフセット情報を指定することによ
り、スタック上の任意のエリアを指定することが可能と
なる。このため、データのサイズに応じて効率良くスタ
ックに格納することができ、スタックの使用効率の向上
を図ることができる。

【００３８】本発明は、前記オフセット情報が、即値で
与えられた即値オフセット情報とメモリ上の所与のデー
タのサイズに関するデータサイズ情報とを含み、前記実
行手段が、前記即値オフセット情報と前記データサイズ
情報とに基づき、前記即値オフセット情報を左論理シフ
トしてオフセット値を生成し、前記スタックポインタ専
用レジスタの内容と前記オフセット値を加算した値によ
り前記メモリアドレスを特定することを特徴とする。

【００３９】ここにおいて即値オフセット情報とは、オ
フセット値を直接即値で指定したものをいう。またデー
タサイズ情報とは、転送すべきメモリ上データのサイズ
をいう。通常データサイズは、８ビットのバイトデータ
や、１６ビットのハーフワードデータ、３２ビットのワ
ードデータ等の２ⁿ（ｎは３以上）で表される。メモリ
上のアドレスはバイト単位に与えられており、ハーフワ
ードデータはハーフワード境界におかれ、ワードデータ
はワード境界におかれる。従って、ハーフワードデータ
のメモリアドレスの下位の１ビットは０となり、ワード
データのメモリアドレスの下位の２ビットは００とな
る。スタックポインタのアドレスは、ワード境界を指し
ているため、ハーフワードデータのメモリアドレスを生
成する場合のオフセット値の下位の１ビットは０とな
り、ワードデータのメモリアドレスを生成する場合のオ
フセット値の下位の２ビットは００となる。

【００４０】また、左論理シフトとは、データのビット
列を左にずらし、シフトによってデータの右側にでるあ
きビット（シフトインビット）に０が入るシフトをい
う。

【００４１】本発明によれば、データサイズに基づき、
前記オフセット即値情報の左論理シフトを行うため、デ
ータサイズによって一義的に決まる下位のビットを省略
して、即値オフセット情報を記述することができる。従
って、即値オフセット情報を効率的に指定することがで
き、バイト以外のデータサイズの場合、そのまま指定す
る場合に比べて、より大きいオフセット値に指定が可能
となる。

【００４２】また該命令を用いることによって、データ
のメモリへの書き込み、読み出し時にそのデータサイズ
に応じた適切な境界位置が選択されることになる。

【００４３】本発明は、前記スタックポインタ専用命令
群が、オブジェクトコードに移動情報を有しスタックポ
インタを移動するためのスタックポインタ移動命令を含
み、前記解読手段が、前記スタックポインタ移動命令を
解読し、前記実行手段が、前記スタックポインタ移動命
令を実行する際、前記移動情報に基づき、前記スタック
ポインタ専用レジスタの内容を変更することを特徴とす
る。

【００４４】前記スタックポインタ移動命令は、スタッ
クポインタ専用レジスタを操作対象とするための専用の
オペコードを有しているため、オブジェクトコードのオ
ペランドにスタックポインタを特定するための情報を必
要としない。このため、スタックを移動させたい場合、
短い命令長で記述することができる。従って、スタック
に格納されているデータの処理やスタックポインタに関
連づけて記憶されているデータの処理を行う際の命令の
記述量を削減することができる。

【００４５】本発明によればスタックの移動が容易に行
えるため、特に異なるルーチンにおいてそれぞれ異なる
スタックエリアを確保して処理を行う場合に有効であ
る。即ちルーチンごとにスタックポインタを移動させる
処理を行うことで、広範囲な領域にわたるアドレス指定
が可能となる。

【００４６】本発明は、前記移動情報が、即値で与えら
れた即値移動情報を含み、前記命令実行手段が、前記即
値移動情報と前記スタックポインタ専用レジスタの内容
とを加算する処理及び前記スタックポインタ専用レジス
タの内容から前記即値移動情報を減算する処理の少なく
とも一方の処理を行うことを特徴とする。

【００４７】本発明によれば、スタックポインタの値を
即値移動情報で指定された分だけ上方又は下方に移動さ
せる処理を短い命令長で記述することができる。

【００４８】本発明は、連続して順序づけられた複数の
レジスタを含み、前記スタックポインタ専用命令群が、
複数レジスタ特定情報をオブジェクトコードに有する連
続プッシュ命令及び連続ポップ命令の少なくとも一方を
含み、前記解読手段が、前記連続プッシュ命令及び連続
ポップ命令の少なくとも一方を解読し、前記命令実行手
段が、前記連続プッシュ命令及び前記連続ポップ命令の
少なくとも一方を実行する際、前記複数のレジスタから
メモリに設けられたスタックへ連続して複数回プッシュ
する処理及び前記スタックから前記複数のレジスタに連
続して複数回ポップする処理の少なくとも一方を、前記
スタックポインタ専用レジスタの内容により特定される
メモリアドレスに及び前記複数レジスタ特定情報とに基
づき行うことを特徴とする。

【００４９】プッシュとはメモリに設けられたスタック
にデータを積み重ねて格納すること、ポップとは前記ス
タックからデータを取り出すことをいう。ここにおいて
プッシュする処理及びポップする処理とは、前記格納及
び取り出しの処理と、それに伴うスタックポインタの更
新処理を含む。通常の情報処理回路は１のレジスタから
スタックにデータやアドレスを格納するためのｐｕｓｈ
命令、スタックの内容をレジスタに取り出すｐｏｐ命令
を有している。該ｐｕｓｈ命令やｐｏｐ命令は、レジス
タとスタックとのデータのやり取りや、該やり取りに伴
うスタックポインタの更新を行う。

【００５０】従って複数のレジスタとスタックでデータ
等のやり取りを行う場合には、これらの命令を複数回実
行することが必要となる。

【００５１】しかし本発明によれば、前記連続プッシュ
命令や前記連続ポップ命令を実行すると、ｐｕｓｈ命令
を連続して複数回実行する場合やｐｏｐ命令を連続して
複数回実行する場合と同じ効果が得られる。即ち複数の
レジスタとスタックとの間のデータのやり取り及び該や
り取りに伴うスタックポインタの更新を１命令で実行す
ることが出来る。このため複数のレジスタとスタックと
の間のデータの転送を行う場合、ｐｕｓｈ命令あるいは
ｐｏｐ命令をくり返すことによりオブジェクトコードサ
イズが増大するのを防ぐことができる。またプログラム
実行ステップが長くなることを回避し、無駄なサイクル
を消費することなく、割り込み処理及びサブルーチンコ
ール・リターンの処理速度の向上を図ることができる。

【００５２】本発明は、０からｎー１までのレジスタ番
号で特定されたｎ個の汎用レジスタを含み、前記連続プ
ッシュ命令及び連続ポップ命令の少なくとも一方のオブ
ジェクトコードが、前記複数レジスタ特定情報として、
前記レジスタ番号のいずれかが指定された最終レジスタ
番号を含み、前記実行手段が、レジスタ０から前記最終
レジスタ番号で特定されるレジスタまでの複数のレジス
タからメモリに設けられたスタックへ連続して複数回プ
ッシュする処理及び前記スタックから前記複数のレジス
タに連続して複数回ポップする処理の少なくとも一方
を、前記スタックポインタ専用レジスタの内容により特
定されるメモリアドレスに基づき行うことを特徴とす
る。

【００５３】通常汎用レジスタが複数ある場合、レジス
タを特定するためのアドレスを有している。本発明では
０からｎー１までの連続したレジスタ番号で前記レジス
タを特定している。

【００５４】本発明によれば、前記最終レジスタ番号に
任意のレジスタ番号を指定することにより、レジスタ０
から前記最終レジスタ番号までの連続した複数のレジス
タとメモリとの間でデータをプッシュする処理及びポッ
プする処理の少なくとも一方が行われる。従って、レジ
スタ番号０のレジスタから順番にレジスタを使用するよ
うな構造を有するプログラムの実行において、レジスタ
の待避や復旧を効率的に行うことができる。

【００５５】本発明は、前記実行手段が、前記複数のレ
ジスタのいずれか所与のレジスタの内容を、前記スタッ
クポインタ専用レジスタで特定されるメモリアドレスに
基づきメモリに設けられたスタックに書き込む書き込み
手段と、前記書き込み手段による前記スタックへの書き
込み回数をカウントする書き込み回数カウント手段と、
前記カウント手段によってカウントされた前記書き込み
回数と前記複数レジスタ特定情報の値を比較する比較手
段とを含み、前記書き込み手段が、第一の入力と第二の
入力を加算器で加算し書き込み先を特定するための書き
込みメモリアドレスを生成する書き込みメモリアドレス
生成手段と、前記加算器の第一の入力が、連続専用命令
の実行開始時にはスタックポインタ専用レジスタの内容
となるように制御し、それ以降は書き込みアドレス生成
手段によって生成された書き込みアドレスとなるよう制
御する第一の入力制御手段と、前記加算器の第二の入力
に前記スタックから１ワードを書き込んだときのオフセ
ット値を出力する第二の入力制御手段と、前記複数レジ
スタ特定情報から前記書き込み回数を減じた値で特定さ
れるレジスタの内容を、前記書き込みメモリアドレスに
基づき前記スタックに書き込む手段とを含み、前記比較
手段の比較結果に基づき、複数のレジスタからの前記ス
タックへの書き込み及び書き込み終了を制御することを
特徴とする。

【００５６】また本発明は、前記命令実行手段が、前記
スタックポインタ専用レジスタで特定されるメモリアド
レスに基づきメモリに設けられたスタックの内容を読み
出し、前記複数のレジスタのいずれか所与のレジスタに
格納する読み出し手段と、前記読み出し手段による前記
スタックからの読み出し回数をカウントする読み出し回
数カウント手段と、前記カウント手段によってカウント
された前記読み出し回数と前記複数レジスタ特定情報の
値を比較する比較手段とを含み、前記読み出し手段が、
第一の入力と第二の入力を加算器で加算し書き込み先を
特定するための書き込みメモリアドレスを生成する書き
込みメモリアドレス生成手段と、前記加算器の第一の入
力が、連続専用命令の実行開始時にはスタックポインタ
専用レジスタの内容となるように制御し、それ以降は読
み出しアドレス生成手段によって生成された読み出しア
ドレスとなるよう制御する第一の入力制御手段と、前記
加算器の第二の入力に前記スタックから１ワードを書き
込んだときのオフセット値を出力する第二の入力制御手
段と、前記読み出しメモリアドレスに基づき前記スタッ
クの内容を読み出し、前記書き込み回数に基づき特定さ
れるレジスタに格納する読み出し手段とを含み、前記比
較手段の比較結果に基づき、前記スタックの内容の読み
出し及び読み出し終了を制御することを特徴とする。

【００５７】このようにすると連続した値で順序づけて
特定される複数のレジスタのスタックへの待避又はスタ
ックから連続した値で特定される複数のレジスタへの復
旧をカウント手段と簡単なシーケンス制御のみで実現可
能である。従って少ないゲート数の情報処理回路で実現
出来るため、ワンチップのマイクロコンピュータ等に適
したものである。

【００５８】本発明は、プログラムカウンタ専用のプロ
グラムカウンタレジスタを含み、前記スタックポインタ
専用命令群が、サブルーチンへ分岐する命令及び前記サ
ブルーチンからのリターン命令である分岐命令を含み、
前記解読手段が、前記分岐命令を解読し、前記命令実行
手段が、前記分岐命令を実行する際、メモリに設けられ
たスタックの所与の第二のエリアへの前記プログラムカ
ウンタレジスタの内容の待避及び前記第二のエリアの内
容のプログラムカウンタレジスタへの復帰の少なくとも
一方を、前記スタックポインタ専用レジスタにより特定
されるメモリアドレスに基づき行う手段と、前記待避及
び前記復帰に基づき前記スタックポインタ専用レジスタ
の内容を更新する手段とを含むことを特徴とする。

【００５９】ここにおいてサブルーチンとは、割り込み
処理及び例外処理及びデバッグ処理ルーチン等も含む。
従ってサブルーチンへ分岐する命令とは、サブルーチン
等をコールする命令、割り込み処理及び例外処理及びデ
バッグ処理ルーチン等へ分岐するためのソフトウェア割
り込み命令、ソフトウェアデバッグ割り込み命令等も含
む。またサブルーチンからのリターン命令には、割り込
み処理及び例外処理及びデバッグ処理ルーチン等からの
リターン命令を含む。

【００６０】通常サブルーチンへ分岐する場合や前記サ
ブルーチンから戻る場合プログラムカウンタの待避や復
帰が必要となる。

【００６１】本発明では、前記サブルーチンへ分岐する
命令の実行及びサブルーチンからリターンする命令を実
行する際に前記プログラムカウンタの待避及び復帰も同
時に行う。即ち、本発明の情報処理回路は、サブルーチ
ンへ分岐する命令及び前記サブルーチンからのリターン
命令のいずれか一命令でプログラムカウンタの待避及び
復帰が出来る回路構成を有している。このためサブルー
チンへの分岐やサブルーチンからのリターンに伴って必
要となる前記プログラムカウンタの待避及び復帰の命令
が不要となり、命令数を削減することができる。また、
無駄なサイクルを消費することなく、サブルーチンコー
ル・リターン等の他のルーチンへ分岐時の処理速度の向
上を図ることができる。

【００６２】また、ソフトウエア割り込み命令が発生し
た場合には、例えばＣＰＵ等の情報処理回路の現在の状
態を保持するプロセッサーステータスレジスタの待避及
び復帰も必要となる。従って、ソフトウエア割り込み命
令等の場合は該命令の実行時にプロセッサーステータス
レジスタの待避及び復帰も同時に行うようにすることが
好ましい。

【００６３】本発明は、連続して順序づけられた複数の
レジスタと、いずれかの汎用レジスタに割り当てられた
スタックポインタを含む情報処理回路であって、複数レ
ジスタ特定情報をオブジェクトコードに有する連続プッ
シュ命令及び連続ポップ命令の少なくとも一方の命令の
オブジェクトコードを解読して、該オブジェクトコード
に基づき制御信号を出力する手段と、前記連続プッシュ
命令及び前記連続ポップ命令の少なくとも一方を実行す
る際、前記複数のレジスタからメモリに設けられたスタ
ックへ連続して複数回プッシュする処理及び前記スタッ
クから前記複数のレジスタに連続して複数回ポップする
処理の少なくとも一方を、前記制御信号及び前記スタッ
クポインタ専用レジスタの内容により特定されるメモリ
アドレス及び前記複数レジスタ特定情報とに基づき行う
手段を含むことを特徴とする。

【００６４】本発明は、汎用レジスタをスタックポイン
タとして使用する場合の前記連続プッシュ命令及び前記
連続ポップ命令に関する。

【００６５】本発明によれば、前記連続プッシュ命令や
前記連続ポップ命令を実行すると、ｐｕｓｈ命令を連続
して複数回実行する場合やｐｏｐ命令を連続して複数回
実行する場合と同じ効果が得られる。即ち複数のレジス
タとスタックとの間のデータのやり取り及び該やり取り
に伴うスタックポインタの更新を１命令で実行すること
が出来る。このため複数のレジスタとスタックとの間の
データの転送を行う場合、ｐｕｓｈ命令あるいはｐｏｐ
命令をくり返すことによりオブジェクトコードサイズが
増大するのを防ぐことができる。またプログラム実行ス
テップが長くなることを回避し、無駄なサイクルを消費
することなく、割り込み処理及びサブルーチンコール・
リターンの処理速度の向上を図ることができる。

【００６６】本発明はの情報処理回路はＲＩＳＣ方式で
あることを特徴とする。

【００６７】ＲＩＳＣ方式の情報処理回路は、ハードウ
エアを小型化して高速化を図ることを目的として設計さ
れている。このため汎用レジスタを多く有しており、命
令セットを汎用性の高いものに絞ることで命令数の削減
を図っている。

【００６８】従ってＲＩＳＣ方式の情報処理回路では、
スタックポインタを汎用レジスタに割り当て、スタック
ポインタを扱う場合は汎用レジスタを扱う命令セットを
用いて処理を行っていた。しかしこの様な方法では命令
長が大きくなりメモリの使用効率がよくない。

【００６９】本発明によれば、ＲＩＳＣ方式の情報処理
回路において、命令長を削減することが出来、メモリの
使用効率を上げることが出来る。

【００７０】本発明の情報処理回路は、固定長の命令を
解読し、該命令に基づき実行処理を行うことを特徴とす
る。

【００７１】固定長命令を用いると可変長命令を用いる
場合に比べ、命令のデコードに要する時間を短縮でき、
情報処理回路の回路規模を小さくすることが出来る。固
定長命令を採用する場合、命令に冗長な部分が出来るの
を防ぎメモリを効率よく使用するためには、各命令に必
要なビット数はばらつきが少なく、出来るだけ短いほう
が好ましい。

【００７２】本発明によれば、一般に命令長が長くなり
がちなスタックポインタを取り扱う命令の命令長を短く
することができる。従って固定長命令を採用した場合で
あっても命令に冗長な部分が出来るのを防ぎ、メモリを
効率よく使用することが出来る。

【００７３】本発明のマイクロコンピュータは、前述し
た本発明の情報処理回路と記憶手段と外部との入出力を
行う手段とを含むことを特徴とする。

【００７４】本発明によれば、処理速度が速くメモリの
使用効率のよい、マイクロコンピュータを提供すること
が出来る。

【００７５】本発明のマイクロコンピュータは、前記ス
タックポインタに関連づけてオート変数の記憶領域が確
保される構造を有する言語のプログラムが実行されるこ
とを特徴とする。

【００７６】スタックポインタに関連づけてオート変数
の記憶領域が確保される構造を有するする言語として、
例えばＣ言語がある。この様な言語のプログラムの処理
を本発明のマイクロコンピュータが行う場合、処理速度
及びメモリの使用効率を効果的に向上させることが出来
る。

【００７７】本発明の電子機器は、前述した本発明のマ
イクロコンピュータを含むことを特徴とする。

【００７８】本発明によれば、処理速度が速くメモリの
使用効率のよい情報処理回路を内蔵しているため、安価
で高機能な電子機器を提供することが出来る。

【００７９】

【発明の実施の形態】以下、本実施例を図面に基づき説
明する。

【００８０】（実施例１） （１）本実施例のＣＰＵの構成 本実施例のＣＰＵはパイプラインとロード・ストア型の
アーキテクチュアによって、ほとんど全ての命令を１サ
イクルで実行する。全ての命令は１６ビットの固定長で
記述されており、本実施例のＣＰＵの処理する命令は極
めて小さいオブジェクトコードサイズを実現している。

【００８１】特に本実施例のＣＰＵは、スタックポイン
タを取り扱う処理を効率よく記述し実行するためにスタ
ックポインタ専用のレジスタを有し、該スタックポイン
タ専用レジスタを暗黙のオペランドとするオブジェクト
コードを有するスタックポインタ専用命令群の命令セッ
トを解読、実行出来るよう構成されている。

【００８２】図１は、本実施例のＣＰＵの回路構成の概
略を説明するための図である。

【００８３】本ＣＰＵ１０は、汎用レジスタ１１、プロ
グラムカウンタが格納されているＰＣ１２、プロセッサ
ーステータスレジスタ（ＰＳＲ）１３、スタックポイン
タ専用のレジスタであるＳＰ１４を含むレジスタセット
と、命令デコーダ２０、即値生成器２２、アドレス加算
器３０、ＡＬＵ４０、ＰＣインクリメンタ４４及び各種
内部バス７２、７４、７６、７８、各種内部信号線８
２、８４、８６、８８等を含む。

【００８４】前記命令デコーダ２０は、入力したオブジ
ェクトコードを解読し、該命令を実行するために必要な
処理を行い、必要な制御信号を出力する。なお、該命令
デコーダ２０は前記スタックポインタ専用命令のオブジ
ェクトコードを解読して該命令に基づき制御信号を出力
する前記解読手段としても機能する。

【００８５】即値生成器２２は、オブジェクトコードに
含まれた即値に基づき、実行時に使用する３２ビットの
即値データを生成したり、各命令の実行に必要な０、±
１、±２、±４のconstantデータを生成したりする。Ｐ
Ｃインクリメンタ４４は、命令の実行サイクルに基づき
ＰＣ１２に格納されたプログラムカウンタの更新を行
う。アドレス加算器３０は、各種レジスタに格納されて
いる情報や即値生成器２２で生成される即値データの加
算を行いメモリからデータを読み出す際に必要なアドレ
スデータを生成する。ＡＬＵ４０は数値演算や論理演算
を行う。

【００８６】また、該ＣＰＵは内部に各種バスや信号線
を含んでいる。ＰＡ＿ＢＵＳ７２やＰＢ＿ＢＵＳ７４は
ＡＬＵ４０の入力信号を伝送する機能等を有する。ＷＷ
＿ＢＵＳ７６はＡＬＵ４０の演算結果を取り出して汎用
レジスタに伝送する機能等を有する。ＸＡ＿ＢＵＳ７８
は汎用レジスタ１１やＳＰ１４から取り出したアドレス
データを伝送する機能等を有する。ＩＡ信号線８２は、
ＣＰＵ内部の各部から外部のＩ＿ＡＤＤＲ＿ＢＵＳ９２
へアドレスデータを伝送する。ＤＡ信号線８４は、ＣＰ
Ｕ内部の各部から外部のＤ＿ＡＤＤＲ＿ＢＵＳ９６へア
ドレスデータを伝送する。ＤＩＮ信号線８６は、ＣＰＵ
外部のＤ＿ＤＡＴＡ＿ＢＵＳ９８からＣＰＵ内部の各部
へデータを伝送する。ＤＯＵＴ信号線８８は、ＣＰＵ内
部の各部から外部のＤ＿ＤＡＴＡ＿ＢＵＳ９８へデータ
を伝送する。ＩＡ入力切換８３はＩＡ信号線８２へ出力
される各種信号（ＰＡ＿ＢＵＳ７２、ＷＷ＿ＢＵＳ７
６、ＰＣ１２、ＰＣ＋２）の切換を行う。ＤＯＵＴ入力
切換８９はＤＯＵＴ信号線８８へ出力される各種信号
（ＰＡ＿ＢＵＳ７２、ＷＷ＿ＢＵＳ７６、ＰＣ１２、Ｐ
Ｃ＋２）の切換を行う。

【００８７】また、ＣＰＵ１０の前記各部は前記命令デ
コーダ２０の出力する制御信号に基づき、命令の実行を
おこなうもので、スタックポインタ専用命令群を、前記
制御信号及び前記スタックポインタ専用レジスタの内容
に基づき実行する前記実行手段としても機能する。

【００８８】本ＣＰＵ１０は、１６ビットの命令データ
バス（Ｉ＿ＤＡＴＡ＿ＢＵＳ）９４、命令データアクセ
スのための命令アドレスバス（Ｉ＿ＡＤＤＲ＿ＢＵＳ）
９２と、３２ビットのデータバス（Ｄ＿ＤＡＴＡ＿ＢＵ
Ｓ）９８と、データアクセスのためのデータアドレスバ
ス（Ｄ＿ＡＤＤＲ＿ＢＵＳ）９６と、コントロール信号
のための図示しないコントロールバスを介して外部と信
号のやり取りを行う。

【００８９】（２）本実施例のＣＰＵ有するレジスタセ
ットの説明 次に本実施例のＣＰＵが有するレジスタセットの概要に
ついて、必要な部分について説明する。

【００９０】図２に本実施例のＣＰＵの持つレジスタセ
ットを示す。本実施例のＣＰＵは、汎用レジスタ１１を
１６本と、ＰＣ１２、ＰＳＲ１３、ＳＰ１４、図示しな
いＡＬＲ（算術演算ローレジスタ）１５、図示しないＡ
ＨＲ（算術演算ハイレジスタ）１６を含むレジスタセッ
トを有している。

【００９１】前記汎用レジスタ１１は機能的に等価な３
２ビットのレジスタであり、Ｒ０からＲ１５と名付けら
ている。該汎用レジスタ１１はデータ演算時及びアドレ
ス計算時に使用される。

【００９２】またＰＣ１２は、３２ビット長のインクリ
メンタルカウンタであり、現在実行中の命令のアドレス
であるプログラムカウンタを保持している。本文中で、
レジスタ名を指すときはＰＣといい、ＰＣに格納された
値をさすときはプログラムカウンタという。

【００９３】該ＰＣ１２は、ロード命令等で直接アクセ
スすることは出来ない。ｃａｌｌ命令、ｉｎｔ命令や割
り込み、例外が発生すると、プログラムカウンタはＰＣ
１２から読み出されスタックに退避される。この様に分
岐命令が実行されると飛びさきアドレスがＰＣに設定さ
れる。条件分岐命令で分岐する場合も同様である。そし
て、ｒｅｔ命令やｒｅｔｉ命令により、戻りさき命令ア
ドレスがスタックより読み出され、ＰＣ１２に復帰され
る。

【００９４】ＰＳＲ（プロセッサステータスレジスタ）
１３は、フラグが割り当てられている３２ビットレジス
タであり、ＣＰＵの現在の状態を保持している。ｉｎｔ
命令、割り込み、例外等が発生すると、それぞれの処理
ルーチンに分岐する際に、その時のＰＳＲの状態がスタ
ックに退避される。逆にｒｅｔｉ命令の実行で、退避さ
れていた値がＰＳＲに復帰される。

【００９５】ＳＰ１４は３２ビットのスタックポインタ
専用のレジスタで、スタックの先頭番地をさすスタック
ポインタが格納されている。本文中で、レジスタ名を指
すときはＳＰといい、ＳＰに格納された値をさすときは
スタックポインタという。但し、スタックポインタは常
にワードの境界を指しているため、前記スタックポイン
タの下位の２ビットは常に０である。

【００９６】該スタックポインタは、本実施例で用意し
ているスタックポインタ専用命令群に含まれる各種命令
の実行や、トラップの発生に伴い更新される。スタック
ポインタの更新を行うスタックポインタ専用命令として
は、ｃａｌｌ命令やｒｅｔ命令等の他のルーチンへ分岐
する命令、スタックポインタ移動命令、ｐｕｓｈｎ命
令、ｐｏｐｎ命令等がある。例えばｃａｌｌ命令が実行
されると、まずスタックポインタがワードサイズ（４）
だけデクリメント（−４）され、ＰＣ１２がスタックに
退避される。また、ｒｅｔ命令が実行されると、逆にス
タックより戻りさきアドレスがＰＣにロードされ、スタ
ックポインタはワードサイズ分インクリメント（＋４）
される。ｉｎｔ命令が実行されたり、または、割り込
み、例外等が発生したときには，スタックにＰＣやＰＳ
Ｒの値が以下の手順で退避される。

【００９７】１）ＳＰ＝ＳＰ−４ ２）スタックポインタで指されるスタックの先頭番地に
ＰＣを退避する。

【００９８】３）ＳＰ＝ＳＰ−４ ４）スタックポインタで指されるスタックの先頭番地に
ＰＳＲを退避する。

【００９９】ｒｅｔｉ命令が実行されると、上記とは逆
の処理を行ってＣＰＵは以前の状態に戻る。このように
ｃａｌｌ命令やｒｅｔ命令やｉｎｔ命令が実行される
と、該実行に基づきスタックポインタが更新される。各
命令の詳細については後述する。

【０１００】また、本実施例においてトラップとは、命
令の実行に非同期に発生する割り込みと命令の実行によ
り発生する例外を合わせたものをいう。トラップが発生
すると、ＣＰＵはプログラムカウンタ（ＰＣ）とプロセ
ッサステータスレジスタ（ＰＳＲ）をスタックに退避し
てからトラップテーブルよりベクタテーブルを読み出
し、そのトラップに対応する処理ルーチンへ分岐する。
トラップの発生に伴って，ＰＳＲ中のＩＥビット（割り
込みイネーブル）はクリアされ、それ以上のマスク可能
割り込みの発生が禁止される。再び、マスク可能な外部
割り込みをイネーブルにするには，ＰＳＲに対するロー
ド命令を使ってＰＳＲのＩＥビットに１を書き込んで設
定する。

【０１０１】トラップ処理から元のルーチンに復帰する
には、ｒｅｔｉ命令を使う。ｒｅｔｉ命令を実行する
と、ＣＰＵはスタックからＰＳＲ、ＰＣの順に読み出し
て、ＰＳＲを元の値に戻すとともに、戻りアドレスに分
岐する。なお、例外にはデバッグ例外、アドレス不整列
例外、オーバーフロー例外、ゼロ除算例外等がある。

【０１０２】ＡＬＲ（算術演算ローレジスタ）１５及び
ＡＨＲ（算術演算ハイレジスタ）１６については説明を
省略する。

【０１０３】ＣＰＵの持つ特殊レジスタＰＳＲ１３、Ｓ
Ｐ１４、ＡＬＲ１５、ＡＨＲ１６はロード命令を使って
汎用レジスタとの間でデータ転送を行うことが出来る。
各レジスタは、特殊レジスタ番号を持っており、この番
号を使ってアクセスされる。

【０１０４】 特殊レジスタ名 特殊レジスタ番号 アセンブラの記述方法 プロセッサステータスレジスタ ０ ％ＰＳＲ ＳＰ １ ％ＳＰ 算術演算ローレジスタ ２ ％ＡＬＲ 算術演算ハイレジスタ ３ ％ＡＨＲ （３）スタック及びスタックポインタについての説明 スタックはメモリにもうけられた一時記憶領域で、連続
した領域の下方からデータが棚状に積み重ねて記憶され
る。スタックポインタは、スタックメモリの一番上つま
り最後に記憶されたデータのアドレスを示している。

【０１０５】スタックポインタの一般的な動作について
図３を用いて説明する。

【０１０６】図３の１００はメモリに設けられたスタッ
ク領域を表している。斜線部分１０２が最後に格納され
たデータであるとすると、ＳＰ１４に格納されたスタッ
クポインタは、該データのメモリアドレス１０００を示
している。なお、斜線部分１０２の下方領域１０４は既
にデータが格納されている領域で、斜線部分１０２の上
方領域１０６はこれからデータが格納される領域を示し
ている。

【０１０７】スタックポインタは常にワードの境界を指
しているため、スタックに情報を書き込む時はＳＰ１４
の格納されたスタックポインタを４だけ上に動かして、
該スタックポインタのさす場所に情報を格納する。また
スタックに格納されている情報を取り出すときは、現在
ＳＰ１４が示すアドレスの情報をとりだして、ＳＰ１４
に格納されたスタックポインタを４だけ下に動かす。こ
のようにスタックポインタは常に最後にスタックに格納
された情報の格納アドレスを示している。

【０１０８】（４）スタックポインタ専用命令群につい
ての説明 通常ＲＩＳＣ方式のＣＰＵでは汎用レジスタをスタック
ポインタとして使用するが、本実施例ではスタックポイ
ンタ専用のレジスタであるＳＰ１４を有しており、前記
スタックポインタ専用命令群の操作対象となる。

【０１０９】前記スタックポインタ専用命令群は、スタ
ックポインタ専用のレジスタであるＳＰ１４を暗黙のオ
ペランドとし、ＳＰ１４をもちいて操作をおこなう複数
の命令の総称である。該スタックポインタ専用命令群
は、ＳＰ相対ロード命令（ｌｄ等）、スタックポインタ
移動命令（ａｄｄ、ｓｕｂ）、サブルーチンへ分岐する
命令（ｃａｌｌ等）及びリターン命令（ｒｅｔ等）等の
他のルーチンへ分岐する命令、連続プッシュ命令（ｐｕ
ｓｈｎ）、連続ポップ命令（ｐｏｐｎ）を含む。

【０１１０】これらにの命令に共通するのは、スタック
ポインタ専用命令であるため、オブジェクトコードにス
タックポインタを特定するための情報が必要ないという
ことである。従ってスタックポインタを用いる処理を短
い命令長で効率よく記述することができるという効果も
共通する。

【０１１１】また、これらの命令を用いるとメモリに設
けられたスタックに記憶されている情報の処理を効率よ
く行うことができる。また、割り込み処理及びサブルー
チンコール・リターンの処理を効率よく行うことが出来
る。

【０１１２】ここで、サブルーチンがコールされる場合
の前記スタックポインタ専用命令の使用例とメモリにも
うけられたスタックの使用状態及びスタックポインタの
状態について図４を用いて説明する。図４のメインプロ
グラム５００とサブルーチン５２０は、Ｃコンパイラが
作成したオブジェクトコードで記述されたプログラムで
ある。５４０はメモリ上のスタックの状態を示してい
る。５０２は汎用レジスタＲ０〜Ｒ３を使用する処理が
行われていることを示している。５０６はサブルーチン
コール命令を示している。メインプログラム５００でサ
ブルーチンコール命令が実行されるサブルーチンコール
命令前、即ち５０４に示す前の命令が実行された後スタ
ックポインタ（ＳＰ）はメモリ上のスタック５４０上の
のアドレスを指していたとする。前記サブルーチンコ
ール命令が実行されると、実行の制御はサブルーチン５
２０にわたる。このとき本実施例では、前記スタックポ
インタ専用命令であるサブルーチンへ分岐する命令（ｃ
ａｌｌ命令）が実行される。該命令が実行されると、ス
タックポインタ（ＳＰ）の値は自動的に−４だけインク
リメントされ（図４のＳＰ参照）、該スタックポイン
タＳＰが指しているスタック上のエリア５４４にメイ
ンプログラムへのリターンアドレスが格納される。

【０１１３】そして、サブルーチン５２０側では、実行
の最初にメインプログラムで使用されていた汎用レジス
タＲ０〜Ｒ３に格納されていた値をスタックに転送する
処理を行う。５２４は、汎用レジスタＲ０〜Ｒ３に格納
されていた値をスタックに待避する処理を行うスタック
ポインタ専用命令である連続プッシュ命令（ｐｕｓｈ
ｎ）を示している。該命令が実行されると汎用レジスタ
Ｒ０〜Ｒ３に格納されていた値が連続的にスタックに転
送され、図４の５５０に示すように、スタック５４０に
格納される。この処理の実行が終わる（５２４）と、
スタックポインタ（ＳＰ）は５４６を指している（Ｓ
Ｐ）。

【０１１４】次にサブルーチン５２０では、サブルーチ
ンで使用するオート変数領域の確保を行う。５２６に示
したａｄｄ命令は、スタックポインタ専用命令であるス
タックポインタ移動命令であり、スタックポインタを上
方に移動させサブルーチン５２０で使用するスタック領
域を確保する。該命令が実行されるとスタックポインタ
（ＳＰ）はＸバイトだけ上方の位置５４８に移動し（
ＳＰ）、注２）に示すサブルーチンが使用するオート変
数の領域が確保される。

【０１１５】５２８はサブルーチン５２０でオート変数
と汎用レジスタＲ０〜Ｒ３を用いた処理を行うことを示
している。このときスタックポインタの位置はＳＰを
指しており、オート変数のロードは、スタックポインタ
専用命令であるＳＰ専用ロード命令をもちいて行われ
る。

【０１１６】５２９は、メモリ上に格納されたオート変
数Ｓ１を汎用レジスタＲ１に転送する前記ＳＰロード命
令を示している。前記オート変数Ｓ１はスタックポイン
タ（ＳＰ）からＹバイトだけオフセット値を有する場
所に格納されている。前述したようにサブルーチンの５
２８の処理の最中にはスタックポインタは移動しないの
で、オート変数のメモリアドレスは、スタックポインタ
＋オフセット値で特定され、前記ＳＰ専用ロード命令を
用いて効率良く汎用レジスタとのやり取りを行うことが
できる。

【０１１７】また、サブルーチン５２０からメインプロ
グラム５００に戻る前には、スタックに待避されていた
汎用レジスタＲ０〜Ｒ３の値を汎用レジスタＲ０〜Ｒ３
に復帰させ、スタックポインタがメインルーチンへのリ
ターンアドレスが格納されているエリア５４４を指すよ
うにしなければならない。そのためにまず、５２６のス
タックポインタ移動命令で移動させたスタックポインタ
をもとの位置に戻してやる。５３０に示したｓｕｂ命令
は、スタックポインタ専用命令であるスタックポインタ
移動命令であり、スタックポインタを下方に移動させ
る。該命令が実行されると、スタックポインタは５４６
に移動する（ＳＰ参照）。次にスタックに格納されて
いる情報５５０を汎用レジスタＲ０〜Ｒ３に復旧する処
理を行う。５３２は、スタックの情報を汎用レジスタＲ
０〜Ｒ３に転送するする処理を行うスタックポインタ専
用命令である連続ポップ命令（ｐｏｐｎ）を示してい
る。該命令が実行されるとスタックに格納されていた値
５５０が汎用レジスタＲ０〜Ｒ３に連続的に転送され、
図４の５５０に示すように、スタック５４０に格納され
る。この処理の実行が終わる（５３２）と、スタック
ポインタは５４４を指している（ＳＰ参照）。

【０１１８】５３４はリターン命令を示している。前記
リターン命令が実行されると、実行の制御はメインプロ
グラム５００にわたる。このとき本実施例では、前記ス
タックポインタ専用命令であるリターン命令（ｒｅｔ命
令）が実行される。該命令が実行されると、ＳＰが指
すスタックエリアに格納されたメインプログラムへのリ
ターンアドレスが示す命令に分岐する、即ちメインプロ
グラム５００の次の命令５０７に戻る。そしてスタック
ポインタの値は自動的に＋４だけインクリメントされメ
インプログラム５００が使用するスタックの先頭エリア
に移動する（図４のＳＰ参照）。

【０１１９】以下前記各スタックポインタ専用命令につ
いてそれぞれ命令の説明及び該命令を実行するための回
路構成及び実行時の動き等について詳細に説明する。

【０１２０】（５）スタックポインタ相対ロード命令 前述したようにＣコンパイラはオート変数の領域をスタ
ックポインタに関連づけて記憶するオブジェクトコード
を作成する。具体的には、Ｃコンパイラはスタックポイ
ンタからオフセットがＸのところにＹバイトだけオート
変数の領域を確保する仕様になっている。

【０１２１】図５は、メモリ上のオート変数をレジスタ
に転送する処理を説明するための図である。オート変数
ａはワードデータ、オート変数ｂ、ｃはハーフワードデ
ータ、オート変数ｄ〜ｇはバイトデータである。ＳＰに
格納されたスタックポインタはスタック上のオート変数
が格納される領域６００の先頭領域のアドレスである１
０００を示している。オート変数ａを格納するためのエ
リアとして前記スタックポインタをメモリアドレスとす
るスタック上のエリアが、オート変数ｂ、ｃを格納する
ためのエリアとしてそれぞれスタックポインタ＋２、ス
タックポインタ＋４をメモリアドレスとするスタック上
のエリアが、オート変数ｄ〜ｇを格納するためのエリア
としてそれぞれスタックポインタ＋５、スタックポイン
タ＋６、スタックポインタ＋７、スタックポインタ＋８
をメモリアドレスとするスタック上のエリアが確保され
ている。そして所与の処理を実行する際には、スタック
ポインタ＋オフセット値のメモリアドレスで特定される
オート変数と汎用レジスタ間でデータの転送処理が必要
となる。

【０１２２】本実施例のＣＰＵでは、このような転送処
理を短いオブジェクトコードで記述し効率良く実行する
ために、スタックポインタ専用命令の一つであるＳＰ相
対ロード命令として、次に示す命令セットを用意してい
る。

【０１２３】 ｌｄ．ｂ ％Ｒｄ、［％ｓｐ＋imm６］ …（１） ｌｄ．ｕｂ ％Ｒｄ、［％ｓｐ＋imm６］…（２） ｌｄ．ｈ ％Ｒｄ、［％ｓｐ＋imm７］ …（３） ｌｄ．ｕｈ ％Ｒｄ、［％ｓｐ＋imm７］…（４） ｌｄ．ｗ ％Ｒｄ、［％ｓｐ＋imm８］ …（５） ｌｄ．ｂ ［％ｓｐ＋imm６］、％Ｒｓ …（６） ｌｄ．ｈ ［％ｓｐ＋imm７］、％Ｒｓ …（７） ｌｄ．ｗ ［％ｓｐ＋imm８］、％Ｒｓ …（８） （１）〜（８）は命令コードをアセンブラで記述したも
のである。（１）はスタックからバイトデータをサイン
拡張してレジスタに転送する命令であり、（２）はスタ
ックからバイトデータをゼロ拡張してレジスタに転送す
る命令であり、（３）はスタックからハーフワードデー
タをサイン拡張してレジスタに転送する命令であり、
（４）はスタックからハーフワードデータをゼロ拡張し
てレジスタに転送する命令であり、（５）はスタックか
らワードデータをレジスタに転送する命令であり、
（６）はレジスタからバイトデータをスタックに転送す
る命令であり、（７）はレジスタからハーフワードデー
タをスタックに転送する命令であり、（８）はレジスタ
からワードデータをスタックに転送する命令である。

【０１２４】［％ｓｐ＋imm６］、［％ｓｐ＋imm７］、
［％ｓｐ＋imm８］は、それぞれ即値オフセット情報を
表しており、該即値オフセット情報に基づき実行時に生
成されるオフセット値とＳＰ１４に格納されたスタック
ポインタの値を加算してメモリアドレスが生成される。
［％ｓｐ＋imm６］はメモリ上のデータのデータサイズ
がバイトの時、［％ｓｐ＋imm７］はメモリ上のデータ
のデータサイズがハーフワードの時、［％ｓｐ＋imm
８］はメモリ上のデータのデータサイズがワードの時の
即値オフセット情報である。これらはいずれも、後述す
る図６（Ａ）に示す用にオブジェクトコード上では６ビ
ットの即値オフセット情報６１４として記述されてい
る。しかし命令実行時には、imm７の場合（即ちデータ
サイズがハーフワードの場合）、即値オフセット情報６
１４は１ビット左論理シフトしてスタックポインタに加
算すべきオフセット値が生成される。また、imm８の場
合（即ちデータサイズがワードの場合）、即値オフセッ
ト情報６１４は２ビット左論理シフトしてスタックポイ
ンタに加算すべきオフセット値が生成される。

【０１２５】ここにおいてスタックとはメモリに設けら
れた一時記憶領域をいい、前記メモリアドレスで、例え
ば図５に示すスタック上のオート変数（ａ〜ｇ）の位置
を指定することができる。

【０１２６】図６（Ａ）は、前記（１）〜（８）のＳＰ
相対ロード命令のビットフィールド６１０である。図６
（Ａ）に示すようにＳＰ相対ロード命令は、操作機能が
メモリとレジスタ間のデータの転送であることを示すオ
ペコード６１２（６ビット）、即値で指定された即値オ
フセット情報（６ビット）６１４と、転送対象となる汎
用レジスタのレジスタ番号６１６（４ビット）を含み、
１６ビットのオブジェクトコードを有している。前記オ
ペコード６１２はＳＰ１４を操作対象とするロード命令
であることを示す共通のコードと前記データサイズ、サ
イン拡張及びゼロ拡張の別に応じて与えられる異なるコ
ードとを含んでいる。従ってオペコードによりＳＰ１４
に格納されたスタックポインタを操作対象とすることが
わかるため、オブジェクトコードのオペランドにスタッ
クポインタに関する情報を必要としない。即値オフセッ
ト情報６１４は転送対象となるデータのスタックポイン
タからのオフセット値を生成するための情報である。こ
れは、前述したようにデータサイズを問わず６ビットで
指定される。転送対象となるレジスタのアドレス６１６
には、前記（１）〜（５）の場合はスタックからよみだ
されたデータが格納されるレジスタのレジスタ番号が、
前記（６）〜（８）の場合はスタックに書き込まれるデ
ータが格納されているレジスタのレジスタ番号が入って
いる。

【０１２７】図６（Ｂ）はスタックポインタとして汎用
レジスタを用いた場合に使用する汎用レジスタを操作対
象とするロード命令（以下汎用ロード命令という）のオ
ブジェクトコードのビットフィールド６２０の例を示し
ている。

【０１２８】図６（Ｂ）に示すように汎用ロード命令
は、操作機能がメモリと汎用レジスタ間のデータの転送
であることを示すオペコード６２２（６ビット）、即値
で指定された即値オフセット情報６２４（６ビット）と
スタックポインタとして使用する汎用レジスタを特定す
る第一のレジスタ番号６２６（４ビット）と、転送対象
となる汎用レジスタを特定する第二のレジスタ番号６２
８（４ビット）を含み、２０ビットのオブジェクトコー
ドを有している。汎用マイクロコンピュータでは命令長
は８ビット単位なので２４ビット若しくは３２ビット命
令になる。

【０１２９】図６（Ａ）（Ｂ）は、いずれもスタックポ
インタにオフセット値を加算して特定されるメモリアド
レスとレジスタの間でのデータの転送処理を行う場合に
使用する命令のオブジェクトコードを示しているが、同
図に示すように、ＳＰ相対ロード命令は汎用ロード命令
に比べて短いオブジェクトコードで記述することができ
る。

【０１３０】以下、スタックからレジスタにデータを転
送する命令として（５）の命令（スタックからレジスタ
にワードデータを読み出す命令なので、以下ワードデー
タ読み出しのＳＰ相対ロード命令という）、レジスタか
らスタックにデータを転送する命令として（８）の命令
（レジスタからスタックにワードデータを取り込む命令
なので、以下ワードデータ書き込みのＳＰ相対ロード命
令という）を例にとりこれらの命令を実行するための構
成及び実行時の動作について説明する。

【０１３１】まず図１を用いてこれらの命令を実行する
ために必要なハードウエア構成について説明する。これ
らの命令は外部のメモリ（ＲＯＭ）５２よりＩ＿ＤＡＴ
Ａ＿ＢＵＳ９４を介して伝送され、ＣＰＵ１０の命令デ
コーダ２０に入力される。該命令デコーダ２０で、命令
が解読され命令の実行に必要な図示しない各種信号が出
力される。また前記即値生成器２２は、データサイズに
応じて前記即値オフセット情報６１４の左論理シフトを
行い、必要に応じてサイン拡張及びゼロ拡張行い実行に
使用するオフセット値を生成し、ＰＢ＿ＢＵＳ７４に出
力する。ＳＰ１４はスタックポインタを格納しており、
この値はアドレス加算器３０の入力に接続されたＸＡ＿
ＢＵＳ７８に出力できる。アドレス加算器３０のもう一
方の入力は、即値生成器２２の出力であるＰＢ＿ＢＵＳ
７４に接続されている。アドレス加算器３０の出力（Ａ
ＤＤＲ）は、ＤＡ信号線８４を介して外部のＤ＿ＡＤＤ
Ｒ＿ＢＵＳ９６に接続されている。

【０１３２】バスコントロールユニット（ＢＣＵ）６０
は、ＣＰＵから出力される各種リクエスト信号（外部バ
スに出力された信号等）に基づき、スタックエリアを含
むメモリ（ＲＡＭ、ＲＯＭ）５０、５２とのデータの入
出力を制御し、ＲＥＡＤ、ＷＲＩＴＥ制御信号を出力す
る。

【０１３３】まずワードデータ読み出しのＳＰ相対ロー
ド命令の実行時の動作について説明する。

【０１３４】ワードデータ読み出しのＳＰ相対ロード命
令が実行されると、ＳＰ１４に格納されたスタックポイ
ンタの値と、前記即値オフセット情報６１４に基づき即
値生成器２２が生成したオフセット値が加算され、メモ
リ読み出し用のメモリアドレスが生成される。そして該
メモリアドレスに基づきメモリ上の情報が読み出され、
オブジェクトコードの前記レジスタ番号６１６で特定さ
れる汎用レジスタに転送される。

【０１３５】図７はワードデータ読み出しのＳＰ相対ロ
ード命令の動作を説明するためのフローチャート図であ
る。

【０１３６】前記命令の実行の最初にＳＰ１４に格納さ
れているスタックポインタがＸＡ＿ＢＵＳ７８に出力さ
れる（ステップ２１０）。また、即値生成器２２が即値
オフセット情報から生成したオフセット値immがＰＢ＿
ＢＵＳ７４に出力される（ステップ２１２）。アドレス
加算器３０は、前記ＸＡ＿ＢＵＳ７８上の値と前記ＰＢ
＿ＢＵＳ７４上の値を加算し、結果（ＡＤＤＲ）である
メモリの読み出しアドレスをＤＡ信号線８４を介してＤ
＿ＡＤＤＲ＿ＢＵＳ９６に出力する（ステップ２１４、
ステップ２１６）。そしてＣＰＵからＢＣＵ６０へのデ
ータ読み出しリクエスト信号がアクティブになり、外部
メモリのリードサイクルを実行する（ステップ２１
８）。即ち前記ＢＣＵ６０は該リクエスト信号に基づ
き、前記読み出しアドレスをメモリアドレスとしてメモ
リからデータが読み出され、Ｄ＿ＤＡＴＡ＿ＢＵＳ９８
に出力されるよう制御する。Ｄ＿ＤＡＴＡ＿ＢＵＳ９８
上のデータはＤＩＮ信号線８６を介してＷＷ＿ＢＵＳ７
６に出力される（ステップ２２０）。そしてＷＷ＿ＢＵ
Ｓ７６上の値は命令コードの転送対象となるレジスタ
（Ｒｓ／Ｒｄ）のアドレス（４ビット）６１６で指定さ
れたレジスタ番号を有するレジスタ（％Ｒｄ）に格納さ
れる（ステップ２２２）。

【０１３７】次にワードデータ書き込みのＳＰ相対ロー
ド命令の実行時の動作について説明する。

【０１３８】ワードデータ書き込みのＳＰ相対ロード命
令が実行されると、ＳＰ１４に格納されたスタックポイ
ンタの値と、前記即値オフセット情報６１４に基づき即
値生成器２２が生成したオフセット値が加算され、メモ
リ書き込み用のメモリアドレスが生成される。そしてオ
ブジェクトコードの前記レジスタ番号６１６で特定され
る汎用レジスタに格納されている情報が、該メモリアド
レスに基づき特定されるメモリ上のエリアに転送され
る。

【０１３９】図８はワードデータ書き込みのＳＰ相対ロ
ード命令の動作を説明するためのフローチャート図であ
る。

【０１４０】前記命令の実行の最初にＳＰ１４に格納さ
れているスタックポインタがＸＡ＿ＢＵＳ７８に出力さ
れる（ステップ２３０）。また、即値生成器２２が即値
オフセット情報から生成したオフセット値ｉmmがＰＢ＿
ＢＵＳ７４に出力される（ステップ２３２）。アドレス
加算器３０は、前記ＸＡ＿ＢＵＳ７８上の値と前記ＰＢ
＿ＢＵＳ７４上の値を加算し、結果（ＡＤＤＲ）である
メモリへの書き込みアドレスをＤＡ信号線８４を介して
Ｄ＿ＡＤＤＲ＿ＢＵＳ９６に出力する（ステップ２３
４、ステップ２３６）。また、命令コードの転送対象と
なるレジスタ（Ｒｓ／Ｒｄ）のアドレス（４ビット）６
１６で指定されたレジスタ番号を有するレジスタ（％Ｒ
ｄ）に格納されているデータがＰＡ＿ＢＵＳ７２に出力
される（ステップ２３８）。ＰＡ＿ＢＵＳ７２上のデー
タはＤＯＵＴ信号線８８を介して、Ｄ＿ＤＡＴＡ＿ＢＵ
Ｓ９８に出力される（ステップ２４０）。そしてＣＰＵ
からＢＣＵ６０へのデータ書き込みリクエスト信号がア
クティブとなり、外部メモリのライトサイクルを実行す
る（ステップ２４２）。即ち前記ＢＣＵ６０は前記リク
エスト信号に基づき、前記書き込みアドレスをメモリア
ドレスとして、Ｄ＿ＤＡＴＡ＿ＢＵＳ９８で転送されて
きたデータをメモリ５０に書き込む動作を制御する。

【０１４１】（６）スタックポインタ移動命令 図９（Ａ）〜（Ｆ）は、複数のルーチンにわたってプロ
グラムが実行される場合の各ルーチンによるメモリ上の
スタックの使用状態及びスタックポインタの状態を説明
するための図である。

【０１４２】図９（Ａ）に示すＭＡＩＮルーチン２１０
の所与の処理ａの実行時におけるメモリ上のスタック領
域の状態及びスタックポインタ（ＳＰ１４に格納されて
いる値）の状態を図９（Ｄ）に示している。２２２はＭ
ＡＩＮルーチン２１０で使用するためのスタック領域を
示しており、スタックポインタは２２２の先頭アドレス
２３２を示している。

【０１４３】図９（Ｂ）のＳＵＢ１ルーチン２１２は、
前記ＭＡＩＮルーチン２１０から呼ばれて実行されるサ
ブルーチンである。該ＳＵＢ１ルーチン２１２の所与の
処理ｂ２１３の実行時におけるメモリ上のスタック領域
の状態及びスタックポインタ（ＳＰに格納されている
値）の状態を図９（Ｅ）に示している。２２４はＳＵＢ
１ルーチン２１２で使用するためのスタック領域を示し
ており、スタックポインタは２２４の先頭アドレス２３
４を示している。

【０１４４】図９（Ｃ）のＳＵＢ２ルーチン２１４は、
前記ＳＵＢ１ルーチン２１０から呼ばれて実行されるサ
ブルーチンである。該ＳＵＢ２ルーチン２１４の所与の
処理ｃ２１５の実行時におけるメモリ上のスタック領域
の状態及びスタックポインタ（ＳＰに格納されている
値）の状態を図９（Ｆ）に示している。２２６はＳＵＢ
２ルーチン２１４で使用するためのスタック領域を示し
ており、スタックポインタは２２６の先頭アドレス２３
６を示している。

【０１４５】このように複数のサブルーチンにわたって
実行が行われる場合、各ルーチンで使用するスタック領
域が移動するため、それに伴いスタックポインタの値
を、各ルーチンで使用するスタック領域の先頭に移動す
ることが行われる。

【０１４６】本実施例のＣＰＵでは、このようなスタッ
クポインタの移動処理を短いオブジェクトコードで記述
し効率良く実行するために、スタックポインタ専用命令
の一つであるスタックポインタ移動命令として、次に示
す命令セットを用意している。

【０１４７】 ａｄｄ ％ｓｐ、imm１２ …（９） ｓｕｂ ％ｓｐ、imm１２ …（１０） （９）（１０）は命令コードをアセンブラで記述したも
のである。（９）はＳＰ１４に格納されたスタックポイ
ンタに対する即値加算命令であり、（１０）はＳＰ１４
に格納されたスタックポインタに対する即値減算命令で
ある。imm１２は、命令のオブジェクトコードに含まれ
た１０ビットの即値を２ビット左方向にシフトした後、
ゼロ拡張されて３２ビットデータとなり、ＳＰ１４に格
納されたスタックポインタとの演算に用いられる。

【０１４８】図１０（Ａ）は、前記（９）（１０）のス
タックポインタ移動命令のビットフィールド６３０であ
る。図１０（Ａ）に示すようにスタックポインタ移動命
令は、操作機能がＳＰ１４に格納されたスタックポイン
タへの移動情報の加算及び減算であることを示すオペコ
ード６３２（６ビット）、即値で指定された即値移動情
報６３４（１０ビット）を含み、１６ビットのオブジェ
クトコードを有している。前記オペコード６３２はＳＰ
１４を操作対象とするスタックポインタ移動命令である
ことを示す共通のコードと加算及び減算の別に応じて与
えられる異なるコードとを含んでいる。従ってオペコー
ドによりＳＰ１４に格納されたスタックポインタを操作
対象とすることがわかるため、オブジェクトコードのオ
ペランドにスタックポインタに関する情報を必要としな
い。即値移動情報６３４はスタックポインタに加算又は
減算を行うオフセット値を生成するための情報である。

【０１４９】図１０（Ｂ）はスタックポインタとして汎
用レジスタを用いた場合に使用する加算及び減算命令
（以下汎用演算命令という）のオブジェクトコードのビ
ットフィールド６４０の例を示している。

【０１５０】図１０（Ｂ）に示すように汎用演算命令
は、操作機能が汎用レジスタの値への即値演算情報の加
算及び減算であることを示すオペコード６４２（６ビッ
ト）、即値で指定された即値演算情報６４４（１０ビッ
ト）と操作対象となる汎用レジスタを特定するレジスタ
番号６４６（４ビット）とを含み、２０ビットのオブジ
ェクトコードを有している。汎用マイクロコンピュータ
では命令長は８ビット単位なので２４ビット若しくは３
２ビット命令になる。

【０１５１】図１０（Ａ）（Ｂ）は、いずれもスタック
ポインタに即値を加算及び減算する処理を行う場合に使
用する命令のオブジェクトコードであるが、同図に示す
ように、スタックポインタ移動命令は汎用演算命令に比
べて短いオブジェクトコードで記述することができる。

【０１５２】以下、（９）のＳＰに対する即値加算命令
（以下加算スタックポインタ移動命令という）と、（１
０）のＳＰに対する即値減算命令（以下減算スタックポ
インタ移動命令という）を実行するための構成及び実行
時の動作について説明する。

【０１５３】まず図１を用いてこれらの命令を実行する
ために必要なハードウエア構成について説明する。これ
らの命令は外部のメモリ（ＲＯＭ）５２よりＩ＿ＤＡＴ
Ａ＿ＢＵＳ９４を介して伝送され、ＣＰＵ１０の命令デ
コーダ２０に入力される。該命令デコーダ２０で、命令
が解読され命令の実行に必要な図示しない各種信号が出
力される。また前記即値生成器２２は、前記即値移動情
報６３４の１０ビットを２ビット左論理シフトし、ゼロ
拡張してＰＡ＿ＢＵＳ７２に出力する。ＳＰ１４はスタ
ックポインタを格納しており、この値はＸＡ＿ＢＵＳ７
８に出力される。ＸＡ＿ＢＵＳ７８はＡＬＵ４０の入力
となるＰＢ＿ＢＵＳ７４に接続されている。ＡＬＵ４０
のもう一方の入力は、即値生成器２２の出力であるＰＡ
＿ＢＵＳ７２に接続されている。ＡＬＵ４０の出力は、
ＷＷ＿ＢＵＳ７６に接続されている。ＷＷ＿ＢＵＳ７６
はＳＰの入力に接続されている。

【０１５４】まず加算スタックポインタ移動命令の実行
時の動作について説明する。

【０１５５】加算スタックポインタ移動命令が実行され
ると、ＳＰ１４に格納されたスタックポインタの値と、
前記即値移動情報６３４に基づき即値生成器２２が生成
した移動即値が加算されて新たなスタックポインタが生
成され、その値がＳＰ１４に格納される。

【０１５６】図１１は加算スタックポインタ移動命令の
動作を説明するためのフローチャート図である。

【０１５７】前記命令の実行の最初にＳＰ１４に格納さ
れているスタックポインタがＸＡ＿ＢＵＳ７８に出力さ
れる（ステップ２５０）。そして前記ＸＡ＿ＢＵＳ７８
上のデータはＰＢ＿ＢＵＳ７４に出力される（ステップ
２５２）。また、即値生成器２２が即値移動情報に基づ
き生成した移動即値ｉmmがＰＡ＿ＢＵＳ７２に出力され
る（ステップ２５４）。ＡＬＵ４０は、前記ＰＢ＿ＢＵ
Ｓ７４上の値と前記ＰＡ＿ＢＵＳ７２上の値を加算し、
結果をＷＷ＿ＢＵＳ７６に出力する（ステップ２５
６）。そして、ＷＷ＿ＢＵＳ７６上の値がＳＰ１４に入
力される（ステップ２５８）。

【０１５８】次に減算スタックポインタ移動命令の実行
時の動作について説明する。

【０１５９】減算スタックポインタ移動命令が実行され
ると、ＳＰ１４に格納されたスタックポインタの値か
ら、前記即値移動情報６３４に基づき即値生成器２２が
生成した移動即値が減算されて新たなスタックポインタ
が生成され、その値がＳＰ１４に格納される。

【０１６０】図１２は減算スタックポインタ移動命令の
動作を説明するためのフローチャート図である。

【０１６１】前記命令の実行の最初にＳＰ１４に格納さ
れているスタックポインタがＸＡ＿ＢＵＳ７８に出力さ
れる（ステップ２６０）。そして前記ＸＡ＿ＢＵＳ７８
上のデータはＰＢ＿ＢＵＳ７４に出力される（ステップ
２６２）。また、即値生成器２２が即値移動情報に基づ
き生成した移動即値ｉmmがＰＡ＿ＢＵＳ７２に出力され
る（ステップ２６４）。ＡＬＵ４０は、前記ＰＢ＿ＢＵ
Ｓ７４上の値から前記ＰＡ＿ＢＵＳ７２上の値を減算
し、結果をＷＷ＿ＢＵＳ７６に出力する（ステップ２６
６）。そして、ＷＷ＿ＢＵＳ７６上の値がＳＰ１４に入
力される（ステップ２６８）。

【０１６２】（７）分岐命令 図１３は、ｃａｌｌ命令とｒｅｔ命令によるプログラム
の実行の制御を説明するための図である。図１３に示す
ように、ＭＡＩＮルーチン３００において、サブルーチ
ンＳＵＢ３１０へ分岐するためのｃａｌｌ命令が実行さ
れると（３０２）、制御がサブルーチンＳＵＢ３１０に
渡る。サブルーチンの最後には、ｒｅｔ命令（３１２）
が書かれており、この命令が実行されると、ＭＡＩＮル
ーチン３００の前記ｃａｌｌ命令（３０２）の次の命令
（３０４）に戻る。従って、図１３に示す場合の
順でプログラムが実行されることになる。このようにサ
ブルーチンＳＵＢ３１０での実行が終わるとＭＡＩＮル
ーチン３００に戻り、前記ｃａｌｌ命令（３０２）の次
の命令（３０４）から実行するため、サブルーチンＳＵ
Ｂ３１０に分岐する際、どこかに戻り先のアドレスを記
憶しておくことが必要となる。このため、ｃａｌｌ命令
等のサブルーチンへ分岐する分岐命令実行の際には、図
４で説明したように戻り先アドレスをスタックに待避す
る処理が行われ、ｒｅｔ命令等のサブルーチンから戻る
分岐命令の実行の際には前記スタックから戻り先アドレ
スをプログラムカウンタに戻す処理（以下プログラムカ
ウンタの待避及び復旧の処理という）が行われる。

【０１６３】従来のＲＩＳＣ方式のＣＰＵでは、前記プ
ログラムカウンタの待避及び復旧の処理をソフトウエア
的に実現していたため、ｃａｌｌ命令等の分岐命令を実
行する際には、これらの処理を実行するためオブジェク
トコード（アセンブラ命令）も必要であった。例えばｃ
ａｌｌ命令を実行する際には、スタックポインタをワー
ドサイズ（４）だけデクリメント（−４）して、プログ
ラムカウンタの値に基づきｃａｌｌ命令の次の命令のア
ドレスをスタックに格納するためのオブジェクトコード
（アセンブラ命令）が必要であった。

【０１６４】しかし本実施例のＣＰＵは、前記ｃａｌｌ
命令やｒｅｔ命令が実行されると、前記プログラムカウ
ンタの待避及び復旧の処理も一緒に行うようなハードウ
エア構成を有している。従って、前記ｃａｌｌ命令やｒ
ｅｔ命令と別に、前記プログラムカウンタの待避及び復
旧の処理を記述するオブジェクトコード（アセンブラ命
令）を必要としない。本実施例のＣＰＵでは、このよう
な前記プログラムカウンタの待避及び復旧の処理を一命
令で実行するために、スタックポインタ専用命令の一つ
である分岐命令として次に示す命令セットを用意してい
る。

【０１６５】ｃａｌｌ sign９ …（１１） ｃａｌｌ ％Ｒｂ …（１２） ｒｅｔ …（１３） ｒｅｔｉ …（１４） ｒｅｔｄ …（１５） ｉｎｔ imm２ …（１６） ｂｒｋ …（１７） （１１）〜（１７）は命令コードをアセンブラで記述し
たものである。（１１）はＰＣ相対サブルーチンコール
命令で、プログラムカウンタＰＣをベースアドレスとし
て、オペランドで指定されたディスプレースメント情報
sign９に基づき分岐先アドレスを相対的に指定して分岐
するコール命令である。（１２）はレジスタ間接サブル
ーチンコール命令であり、オペランドで指定されたレジ
スタに格納されている分岐先アドレスに分岐するコール
命令である。（１３）はサブルーチンからのリターン命
令である。（１４）は割り込み又は例外処理ルーチンか
らのリターン命令である。（１５）はデバッグ処理ルー
チンからのリターン命令である。（１６）はソフトウエ
ア割り込み命令である。（１７）はソフトウエア・デバ
ッグ割り込み命令である。

【０１６６】図１４は、前記（１１）のＰＣ相対サブル
ーチンコール命令のビットフィールド６５０である。図
１４に示すようにＰＣ相対サブルーチンコール命令は、
操作機能がプログラムカウンタをベースアドレスとし
て、分岐先アドレスを相対的に指定してサブルーチンへ
分岐するコール命令であることを示すオペコード６５２
（８ビット）、即値で指定されたディスプレースメント
情報sign９（８ビット）６５４とを含み、１６ビットの
オブジェクトコードを有している。前記８ビットの即値
は、実行時に１ビット左に論理シフトされた後、サイン
拡張される。

【０１６７】本実施例のＣＰＵでは、ｃａｌｌ命令実行
には図１４に示すオブジェクトコードのみで、プログラ
ムカウンタのスタックへの待避も実行することが出来
る。

【０１６８】以下、サブルーチンへ分岐する命令として
（１１）のＰＣ相対サブルーチンコール命令、サブルー
チンからリターンする命令として（１３）のリターン命
令を例にとりこれらの命令を実行するための構成及び実
行時の動作について説明する。

【０１６９】まず図１を用いてこれらの命令を実行する
ために必要なハードウエア構成について説明する。これ
らの命令は外部のメモリ（ＲＯＭ）５２よりＩ＿ＤＡＴ
Ａ＿ＢＵＳ９４を介して伝送され、ＣＰＵ１０の命令デ
コーダ２０に入力される。該命令デコーダ２０で、命令
が解読され命令の実行に必要な図示しない各種信号が出
力される。また前記即値生成器２２は、前記ディスプレ
ースメント情報６５４を１ビット左に論理シフトした後
サイン拡張して３２ビットの即値ディスプレースメント
ｉｍｍを生成し、ＰＢ＿ＢＵＳ７４に出力する。ＳＰ１
４はスタックポインタを格納しており、この値はアドレ
ス加算器３０の入力に接続されたＸＡ＿ＢＵＳ７８に出
力できる。アドレス加算器３０のもう一方の入力は、即
値生成器２２の出力であるＰＢ＿ＢＵＳ７４に接続され
ている。アドレス加算器３０の出力（ＡＤＤＲ）は、Ｉ
Ａ信号線８２を介して外部のＩ＿ＡＤＤＲ＿ＢＵＳ９２
に接続されている。

【０１７０】また、Ｉ＿ＡＤＤＲ＿ＢＵＳ９２及びＩ＿
ＤＡＴＡ＿ＢＵＳ９４は命令のオブジェクトコードが格
納されたＲＯＭ５２に接続されており、バスコントロー
ルユニット（ＢＣＵ）６０は、ＣＰＵから出力される各
種リクエスト信号（外部バスに出力された信号等）に基
づき、メモリ（ＲＯＭ）５２から前記命令のオブジェク
トコードを読み出すＲＥＡＤ制御信号を出力する。

【０１７１】まずＰＣ相対サブルーチンコール命令の実
行時の動作について説明する。

【０１７２】ＰＣ相対サブルーチンコール命令が実行さ
れると、図４で説明したように、ＰＣ１２に格納された
プログラムカウンタの値がスタックに待避され、ＳＰ１
４に格納されたスタックポインタの値がワードサイズ
（４）だけディクリメントされる。そしてＰＣ１２にプ
ログラムカウンタと前記３２ビットの即値ディスプレー
スメントを加算して得られた分岐先アドレスがセットさ
れる。

【０１７３】図１５はＰＣ相対サブルーチンコール命令
の動作を説明するためのフローチャート図である。

【０１７４】前記命令の実行の最初にＳＰ１４に格納さ
れているスタックポインタがＸＡ＿ＢＵＳ７８に出力さ
れる（ステップ２７０）。これはアドレス加算器の一方
の入力となり、即値生成器２２が生成したconstantデー
タ（−４）がアドレス加算器３０の他方の入力となる。
そしてアドレス加算器３０で前記ＸＡ＿ＢＵＳ７８上の
スタックポインタの値と−４を加算して戻りアドレスを
格納するスタックへの書き込みアドレス生成され、ＷＷ
＿ＢＵＳ７６に出力される。また、前記書き込みアドレ
スはＤＡ信号線８４を介してＤ＿ＡＤＤＲ＿ＢＵＳ９６
に出力される。（ステップ２７２）。また、ＰＣインク
リメンタ４４ではＰＣ１２に格納されたプログラムカウ
ンタの値が＋２されて戻りアドレスが生成されて、ＤＯ
ＵＴ信号線８８を介してＤ＿ＤＡＴＡ＿ＢＵＳ９８に出
力される（ステップ２７４）。そしてＣＰＵからＢＣＵ
６０へのデータ書き出しリクエスト信号がアクティブに
なり、外部メモリのライトサイクルを実行する（ステッ
プ２７６）。即ち前記ＢＣＵ６０は該リクエスト信号に
基づき、前記書き込みアドレスをメモリアドレスとして
メモリに設けられたスタックに前記戻りアドレスが格納
される。

【０１７５】そして、ＷＷ＿ＢＵＳ７６上の値がＳＰ１
４に出力される（ステップ２７８）。すなわちスタック
ポインタの値が−４した値に更新される。

【０１７６】次にＰＣ１２に格納されているプログラム
カウンタがＸＡ＿ＢＵＳ７８に出力される（ステップ２
８０）。また、前記即値生成器２２は、命令のオブジェ
クトコードに含まれている前記ディスプレースメント情
報６５４を１ビット左に論理シフトした後サイン拡張し
て３２ビットの即値ディスプレースメントｉｍｍを生成
し、ＰＢ＿ＢＵＳ７４に出力する。前記アドレス加算器
３０はＸＡ＿ＢＵＳ７８上のプログラムカウンタとＰＢ
＿ＢＵＳ７４上の即値ディスプレースメントｉｍｍを加
算し分岐アドレス（ＡＤＤＲ）を生成し、ＩＡ信号線８
２を介して、Ｉ＿ＡＤＤＲ＿ＢＵＳ９２に出力する（ス
テップ２８２）。そしてＣＰＵからＢＣＵ６０への命令
読み出しリクエスト信号がアクティブとなり、外部メモ
リ（ＲＯＭ）５２のリードサイクルを実行し、分岐先の
命令のオブジェクトコードを読み出す（ステップ２８
４）。

【０１７７】次にｒｅｔ命令の実行時の動作について説
明する。

【０１７８】ｒｅｔ命令が実行されると、図４で説明し
たように、スタックに待避されていたプログラムカウン
タの値がＰＣ１２に復帰され、ＳＰ１４に格納されたス
タックポインタの値がワードサイズ（４）だけインクリ
メントされる。

【０１７９】図１６はｒｅｔ命令の動作を説明するため
のフローチャート図である。

【０１８０】前記命令の実行前には、ＳＰ１４に格納さ
れたスタックポインタは呼ばれたルーチンへの戻り先ア
ドレスが格納されたスタックのアドレスをさしている。

【０１８１】前記命令の実行の最初にＳＰ１４に格納さ
れているスタックポインタがＸＡ＿ＢＵＳ７８に出力さ
れる（ステップ２９０）。そしてＸＡ＿ＢＵＳ７８上の
スタックポインタはＤ＿ＡＤＤＲ＿ＢＵＳ９６に出力さ
れる（ステップ２９２）。そしてＣＰＵからＢＣＵ６０
へのデータ読み込みリクエスト信号がアクティブにな
り、外部メモリのリードサイクルを実行する。即ち前記
ＢＣＵ６０は該リクエスト信号に基づき、前記スタック
ポインタをメモリアドレスとしてメモリに設けられたス
タックから前記戻りアドレスを読み出す。メモリ（ＲＡ
Ｍ）５０から読み出された前記戻り先アドレスはＤ＿Ｄ
ＡＴＡ＿ＢＵＳ９４からＤＩＮ信号線８６を介してＣＰ
Ｕ内部にとりこまれ、さらにＤＩＮ信号線からＩＡ信号
線８２を介してＩ＿ＡＤＤＲ＿ＢＵＳ９２に出力される
（ステップ２９４）。そしてＣＰＵからＢＣＵ６０への
命令読み出しリクエスト信号がアクティブとなり、外部
メモリ（ＲＯＭ）５２のリードサイクルを実行し、戻り
先アドレスの命令のオブジェクトコードを読み出す（ス
テップ２９６）。

【０１８２】そして、ＸＡ＿ＢＵＳ７８上のスタックポ
インタの値は、前記アドレス加算器３０の一方の入力と
なる。また即値生成器２２が生成したconstantデータ
（＋４）がアドレス加算器３０の他方の入力となる。そ
してアドレス加算器３０で前記ＸＡ＿ＢＵＳ７８上のス
タックポインタの値と＋４を加算して、戻り先のルーチ
ンが確保したスタック領域の先頭エリアのアドレスが生
成され、ＷＷ＿ＢＵＳ７６に出力される（ステップ２９
８）。そして、ＷＷ＿ＢＵＳ７６上の前記アドレス（戻
り先のルーチンが確保したスタック領域の先頭エリアの
アドレス）がＳＰ１４に出力される（ステップ３０
０）。

【０１８３】（８）連続プッシュ命令（ｐｕｓｈｎ）、
連続ポップ命令（ｐｏｐｎ）の説明 前述したように、最近の特にＲＩＳＣ方式のＣＰＵは、
性能を高めるため内部に多くの汎用レジスタを持ち、メ
モリにアクセスすることなくＣＰＵ内部で高速に多くの
処理をおこなうよう構成されている。本実施例でも内部
に１６本の汎用レジスタをもち、処理の高速化を図って
いる。しかし、このように内部レジスタを多く持つと，
割り込み処理やサブルーチンコールの時のレジスタ退避
と復旧の処理の際、退避すべきレジスタ数が多くなる。

【０１８４】このようなレジスタの待避や復旧を行う場
合、従来は、番地部で指定した内容をスタックに格納す
るｐｕｓｈ命令や、スタックの内容をレジスタに取り出
すｐｏｐ命令を用いていた。ここで一般的なｐｕｓｈ命
令及びｐｏｐ命令時の動きを説明する。

【０１８５】図１７（Ａ）（Ｂ）はｐｕｓｈ命令実行時
の動きを模式的に示した図であり、図１８（Ａ）（Ｂ）
はｐｏｐ命令実行時の動きを模式的に示した図である。
図１７（Ａ）（Ｂ）及び図１８（Ａ）（Ｂ）を用いて、
複数の汎用レジスタとスタック間でデータの転送を行う
場合の動きを説明する。

【０１８６】図１７（Ａ）は、汎用レジスタＲ１の内容
をスタックに書き出す命令である’ｐｕｓｈ Ｒ１’が
実行された場合の動きを示している。該命令の実行時に
は、ＳＰ１４の内容は現在の値から４がひかれた値に更
新される（図１７（Ａ）に示すように１０００が９９６
に更新される）。そして、更新されたＳＰ１４のスタッ
クポインタが示すメモリアドレスである９９６に汎用レ
ジスタＲ１の内容ａが書き込まれる。

【０１８７】図１７（Ｂ）は、さらに汎用レジスタＲ２
の内容をスタックに書き出す命令である’ｐｕｓｈ Ｒ
２’が実行された場合の動きを示している。該命令の実
行時には、ＳＰ１４の内容は現在の値から４がひかれた
値に更新される（図１７（Ｂ）に示すように９９６が９
９２に更新される）。そして、更新されたＳＰ１４のス
タックポインタが示すメモリアドレスである９９２に汎
用レジスタＲ２の内容ｂが書き込まれる。

【０１８８】図１８（Ａ）は、スタックの内容を汎用レ
ジスタＲ２に取り出す命令である’ｐｏｐ Ｒ２’が実
行された場合の動きを示している。該命令の実行時に
は、ＳＰ１４のスタックポインタが示しているメモリア
ドレス９９２に格納されている内容ｂがとりだされて汎
用レジスタＲ２に格納される。そしてＳＰ１４の内容は
現在の値に４が足された値に更新される（図１８（Ａ）
示すように実行前９９２であったのが実行後９９６に更
新される）。

【０１８９】図１８（Ｂ）は、更にスタックの内容を汎
用レジスタＲ１に取り出す命令である’ｐｏｐ Ｒ１’
が実行された場合の動きを示している。該命令の実行時
には、ＳＰ１４のスタックポインタが示しているメモリ
アドレス９９６に格納されている内容ａがとりだされて
汎用レジスタＲ１に格納される。そしてＳＰ１４の内容
は現在の値に４が足された値に更新される（図１８
（Ｂ）に示すように実行前９９６であったのが実行後１
０００に更新される）。

【０１９０】このように従来は、複数の汎用レジスタと
スタックでデータの転送を行う場合、ｐｕｓｈ命令やｐ
ｏｐ命令を複数回繰り返して実行することが必要であっ
た。ｐｕｓｈ命令やｐｏｐ命令は１回の命令で１本のレ
ジスタしか操作することができなかったからである。

【０１９１】従って多数のレジスタに対してスタックへ
の待避やスタックからの復旧処理を行う場合、命令数の
増加によりオブジェクトコードのサイズの増大を招いて
いた。また、プログラムの実行ステップも多くなり、プ
ログラムの実行時間や処理動作の遅延を招いていた。

【０１９２】そこで 本実施例のＣＰＵでは、次に示す
命令セットを用意している。

【０１９３】ｐｕｓｈｎ ％Ｒｓ …（１８） ｐｏｐｎ ％Ｒｄ …（１９） （１８）は連続プッシュ命令のアセンブラの記述を示し
ており、％ＲｓからＲ０までのｎ個（ｎは１から１６の
自然数）の汎用レジスタの内容を連続的にスタックへプ
ッシュする命令である。（１９）は連続ポップ命令のア
センブラの記述を示しており、スタックからｎ個（ｎは
１から１６の自然数）のワードデータを連続的に％Ｒｄ
からＲ０までの汎用レジスタへポップする命令である。
ｐｕｓｈｎ、ｐｏｐｎ命令は、いずれもオペコードとオ
ペランドからなる。％Ｒｓはｐｕｓｈｎ命令のオペラン
ドでレジスタ％ＲｓからＲ０までをスタックに書き込む
場合のＲｓのレジスタ番号を示している。％Ｒｄはｐｏ
ｐｎ命令のオペランドでＲ０から％Ｒｄ迄のレジスタに
スタックからデータを持ってくる場合のＲｄのレジスタ
番号を示している。

【０１９４】図１９にｐｕｓｈｎ、ｐｏｐｎ命令のビッ
トマップを示す。下位の４ビットのフィールドに％Ｒｓ
または％Ｒｄを示すコードが入り、１６本ある汎用レジ
スタの任意のレジスタが指定できる。特殊レジスタとス
タックの間でデータの転送をするときは、汎用レジスタ
を介して行う。

【０１９５】図２０は連続プッシュ命令（ｐｕｓｈ
ｎ）、連続ポップ命令（ｐｏｐｎ）を実行するためのハ
ードウェア構成を説明するためのブロック図である。図
１から連続プッシュ命令（ｐｕｓｈｎ）及び連続ポップ
命令（ｐｏｐｎ）の説明に必要な部分を取り出して、説
明に必要な部分を追加した構成になっている。図１と同
一部分を指すものについて同一の番号を付している。図
中１１はＲ０からＲ１５の１６本の汎用レジスタであ
る。汎用レジスタ１１はデータバス（Ｄ＿ＤＡＴＡ＿Ｂ
ＵＳ）９８とデータの入出力を行う。またレジスタを選
択するレジスタ選択アドレス信号５４はコントロール回
路ブロック４５から来る。１４はＳＰでスタックポイン
タが格納されている。ＳＰ１４の値はアドレスバス（Ｄ
＿ＡＤＤＲ＿ＢＵＳ）９６と３２ビットのアドレス加算
器３０の入力に接続する内部アドレスバス（ＸＡ＿ＢＵ
Ｓ）７８に出力できる。アドレス加算器３０のもう一方
の入力はコントロール回路ブロック４５からの出力され
るオフセット信号２４に接続されている。アドレス加算
器３０の出力はラッチ（Ａｄｄ＿ＬＴ）３２でラッチさ
れ、さらにＸＡ＿ＢＵＳ７８またはＷＷ＿ＢＵＳ７６に
出力される。ＷＷ＿ＢＵＳ７６はＳＰ１４の入力に接続
されている。コントロール回路ブロック４５の中には４
ビットのカウンタ（ｃｏｕｎｔｘ）４６があり、転送す
るレジスタ数をカウントする。又、コントロール回路ブ
ロック４５中には図２０では示されていないがインスト
ラクションレジスタがあり、ｐｕｓｈｎ、ｐｏｐｎ命令
のオぺランド％Ｒｓ、％Ｒｄを保持するとともに、イン
ストラクションデコーダによって各命令に応じた制御信
号を出力する。図中６０はバスコントロールユニット
（ＢＣＵ）で外部のスタックエリアを含むメモリ（ＲＡ
Ｍ）５０とのデータの入出力を制御し、ＲＥＡＤ、ＷＲ
ＩＴＥ制御信号を出力する。

【０１９６】まず連続プッシュ命令（ｐｕｓｈｎ）の実
行時の動作について説明する。

【０１９７】連続プッシュ命令（ｐｕｓｈｎ）が実行さ
れると、図４で説明したように、％Ｒｓのレジスタ番号
の汎用レジスタから汎用レジスタＲ０までの汎用レジス
タに格納された内容が連続的にスタックにプッシュされ
る。

【０１９８】図２１はｐｕｓｈｎ命令の動作を説明する
ためのフローチャート図である。

【０１９９】ｐｕｓｈｎ命令の実行の最初にオフセット
信号２４のoffsetは−４になる。カウンタ（ｃｏｕｎｔ
ｘ）４６はゼロにクリアされ、ＳＰ１４に格納されたス
タックポインタ値がＸＡ＿ＢＵＳ７８に出力される（ス
テップ１００）。

【０２００】次にアドレス加算器３０はＸＡ＿ＢＵＳ７
８上の値と−４を加算し結果をラッチ（Ａｄｄ＿ＬＴ）
３２に入れる（ステップ１０１）。

【０２０１】ラッチ（Ａｄｄ＿ＬＴ）３２の値はアドレ
スバスＤ＿ＡＤＤＲ＿ＢＵＳ９６に出力される。コント
ロール回路ブロック４５ではインストラクションレジス
タの下位４ビットに保持された％Ｒｓとカウンタ（ｃｏ
ｕｎｔｘ）４６の差を計算し結果をレジスタ選択アドレ
ス信号５４に出力する。５４によって選択されたレジス
タをデータバス（Ｄ＿ＤＡＴＡ＿ＢＵＳ）９８にのせ、
外部メモリ（ＲＡＭ）５０の書き込み動作をする（ステ
ップ１０２）。

【０２０２】ステップ１０３では、カウンタ（ｃｏｕｎ
ｔｘ）４６と％Ｒｓを比較する。等しいときはレジスタ
の外部メモリへの書き込みは完了しており、ラッチ（Ａ
ｄｄ＿ＬＴ）３２の値をＷＷ＿ＢＵＳ７６を通じてＳＰ
１４に書き込んでｐｕｓｈｎの実行を終わる（ステップ
１０４）。

【０２０３】等しくないときはカウンタ（ｃｏｕｎｔ
ｘ）をプラス１し、ラッチ（Ａｄｄ＿ＬＴ）３２の値を
ＸＡ＿ＢＵＳ７８に出力し、ステップ１０１以降の処理
を繰り返す（ステップ１０５）。

【０２０４】次に連続ポップ命令（ｐｏｐｎ）の実行時
の動作について説明する。

【０２０５】連続ポップ命令（ｐｏｐｎ）が実行される
と、図４で説明したように、スタックの内容が汎用レジ
スタＲ０から％Ｒｄのレジスタ番号の汎用レジスタに連
続的にプッシュされる。

【０２０６】図２２は、ｐｏｐｎ命令の動作を説明する
ためのフローチャート図である。

【０２０７】ｐｏｐｎ命令の最初にオフセット信号２４
は＋４になる。カウンタ（ｃｏｕｎｔｘ）４６はゼロク
リアされ、ＳＰ１４のスタックポインタの値がＸＡ＿Ｂ
ＵＳ７８とアドレスバス（Ｄ＿ＡＤＤＲ＿ＢＵＳ）９６
に出力される（ステップ１１０）。

【０２０８】次にアドレス加算器３０はＸＡ＿ＢＵＳ７
８上の値と＋４を加算し結果をラッチ（Ａｄｄ＿ＬＴ）
３２に入れる（ステップ１１１）。

【０２０９】次に外部メモリのリードサイクルを実行す
る。リードされたデータはデータバス（Ｄ＿ＤＡＴＡ＿
ＢＵＳ）９８を通じて汎用レジスタ１１に書き込まれ
る。このときコントロール回路ブロック４５ではカウン
タ（ｃｏｕｎｔｘ）４６をレジスタ選択アドレス信号５
４に出力する（ステップ１１２）。

【０２１０】ステップ１１３では、カウンタ（ｃｏｕｎ
ｔｘ）４６と％Ｒｓを比較する。等しいときはレジスタ
の外部メモリへの書き込みは完了しており、ラッチ（Ａ
ｄｄ＿ＬＴ）３２の値をＷＷ＿ＢＵＳ７６を通じてＳＰ
１４に書き込んでｐｏｐｎの実行を終わる（ステップ１
１４）。

【０２１１】等しくないときはカウンタ（ｃｏｕｎｔ
ｘ）をプラス１し、ラッチ（Ａｄｄ＿ＬＴ）３２の値を
ＸＡ＿ＢＵＳ７８とアドレスバス（Ｄ＿ＡＤＤＲ＿ＢＵ
Ｓ）９６に出力し、ステップ１１１以降の処理を繰り返
す（ステップ１１５）。

【０２１２】このように’ｐｕｓｈｎ ％Ｒｓ’で％Ｒ
ｓからＲ０までのレジスタをスタックに書き込め，ま
た’ｐｏｐｎ ％Ｒｄ’でスタックから必要な個数のデ
ータをＲ０から％Ｒｄまでのレジスタに戻すことが出来
る。たとえば、’ｐｕｓｈｎ％Ｒ３’の実行によりレジ
スタＲ３からＲ０までを一命令でプッシュできる。

【０２１３】ここにおいてレジスタの使い方に一つの制
約を加えることで、更に有効な効果が発生する。即ち、
レジスタの待避や復旧は割り込み処理やサブルーチンコ
ール時等のプログラムが他のルーチンに分岐するときに
特に必要になるが、このとき他の割り込みルーチンまた
はサブルーチン等の呼び出されるルーチンではレジスタ
をＲ０から順に使って行くことが好ましい。このように
すると、Ｒ０からＲｄまたはＲｓに退避の必要のないレ
ジスタが含まれず、ｐｕｓｈｎ命令及びｐｏｐｎ命令を
用いて、効率的にレジスタの待避又は復帰を行うことが
できる。本実施例ではレジスタはどれも同じ機能を持っ
ており、レジスタの使い方と命令には何の制約も無いの
で、このような制約は何の問題もなく満たすことが出来
る。

【０２１４】従って本実施例のｐｕｓｈｎ命令及びｐｏ
ｐｎ命令を用いることにより、レジスタからメモリ中の
スタックへの退避、またスタックからレジスタへのデー
タの復旧がｐｕｓｈｎ、ｐｏｐｎの各々一命令で実行で
きる。このためオブジェクトコードサイズやプログラム
実行ステップを最少にし、かつ実行サイクルを一回の命
令フェッチと必要な回数のデータの転送だけですませ、
最少のサイクルで行うことが出来る。これにより割り込
み処理ルーチンやサブルーチンの処理も高速化を図るこ
とができる。

【０２１５】一方、これを実現する構成要素はカウント
手段と簡単なシーケンス制御のみであり、少ないゲート
数で実現出来、ワンチップのマイクロコンピュータに適
したものである。

【０２１６】また、本実施例ではスタックポインタ専用
のレジスタＳＰ１４を用いた場合の連続プッシュ命令
（ｐｕｓｈｎ）、連続ポップ命令（ｐｏｐｎ）を実行さ
せるための構成について説明したが、スタックポインタ
として汎用レジスタを使用する場合にも適用可能であ
る。

【０２１７】（実施例２）図２３は、本実施例のマイク
ロコンピュータのハードウエアブロック図である。

【０２１８】該マイクロコンピュータ２は、３２ビット
マイクロコントローラであり、ＣＰＵ１０とＲＯＭ５２
とＲＡＭ５０、高周波発振回路９１０、低周波発振回路
９２０、リセット回路９３０、プリスケーラ９４０、１
６ビットプログラマブルタイマ９５０、８ビットプログ
ラマブルタイマ９６０、クロックタイマ９７０、インテ
リジェントＤＭＡ９８０、高速ＤＭＡ９９０、割り込み
コントローラ８００、シリアルインターフェース８１
０、バスコントロールユニット（ＢＣＵ）６０、Ａ／Ｄ
変換器８３０、Ｄ／Ａ変換器８４０、入力ポート８５
０、出力ポート８６０、Ｉ／Ｏポート８７０、及びそれ
らを接続する各種バス９２、９４、９６、９８、各種ピ
ン８９０等を含む。

【０２１９】前記ＣＰＵ１０は、スタックポインタ専用
レジスタであるＳＰを有し、前述した各種のスタックポ
インタ専用命令の解読、実行を行う。該ＣＰＵ１０は、
前述した、実施例１の構成を有しており、前記解読手
段、前記実行手段として機能する。

【０２２０】従って本実施例のマイクロコンピュータ
は、スタックポインタを取り扱う処理を、短い命令長で
効率よく記憶し、実行することができる。

【０２２１】また、レジスタ退避やレジスタ復旧の処理
を効率よく記憶し、割り込み処理及びサブルーチンコー
ル・リターンの処理を高速に行うことができる。

【０２２２】本発明のマイクロコンピュータは例えばプ
リンター等のパソコン周辺機器や、携帯機器等の各種の
電子機器に適用可能である。この様にすると、簡単な構
成でメモリの使用効率がよく高速に処理の行える情報処
理回路を内蔵することができるため、安価で高機能な電
子機器を提供することが出来る。

【０２２３】なお本発明は、上記実施例で説明したもの
に限らず、種々の変形実施が可能である。

【０２２４】

【図面の簡単な説明】

【図１】本実施例のＣＰＵの回路構成の概略を説明する
ための図である。

【図２】本実施例のＣＰＵの持つレジスタセットを示
す。

【図３】スタックポインタの一般的な動作について説明
するための図である。

【図４】スタックポインタ専用命令の使用例とメモリに
もうけられたスタックの使用状態及びスタックポインタ
の状態について説明するための図である。

【図５】メモリ上のオート変数をレジスタに転送する処
理を説明するための図である。

【図６】図６（Ａ）（Ｂ）は、ＳＰ相対ロード命令及び
汎用ロード命令のビットフィールドを示した図である。

【図７】ワードデータ読み出しのＳＰ相対ロード命令の
動作を説明するためのフローチャート図である。

【図８】ワードデータ書き込みのＳＰ相対ロード命令の
動作を説明するためのフローチャート図である。

【図９】図９（Ａ）〜（Ｆ）は、複数のルーチンにわた
ってプログラムが実行される場合の各ルーチンによるメ
モリ上のスタックの使用状態及びスタックポインタの状
態を説明するための図である。

【図１０】図１０（Ａ）（Ｂ）は、スタックポインタ移
動命令及び汎用演算命令のビットフィールドを示した図
である。

【図１１】加算スタックポインタ移動命令の動作を説明
するためのフローチャート図である。

【図１２】減算スタックポインタ移動命令の動作を説明
するためのフローチャート図である。

【図１３】ｃａｌｌ命令とｒｅｔ命令によるプログラム
の実行の制御を説明するための図である。

【図１４】ＰＣ相対サブルーチンコール命令のビットフ
ィールドを示した図である。

【図１５】ＰＣ相対サブルーチンコール命令の動作を説
明するためのフローチャート図である。

【図１６】ｒｅｔ命令の動作を説明するためのフローチ
ャート図である。

【図１７】図１７（Ａ）（Ｂ）はｐｕｓｈ命令実行時の
動きを模式的に示した図である。

【図１８】図１８（Ａ）（Ｂ）はｐｏｐ命令実行時の動
きを模式的に示した図である。

【図１９】ｐｕｓｈｎ、ｐｏｐｎ命令のビットマップを
示す。

【図２０】連続プッシュ命令（ｐｕｓｈｎ）、連続ポッ
プ命令（ｐｏｐｎ）を実行するためのハードウェア構成
を説明するためのブロック図である。

【図２１】ｐｕｓｈｎ命令の動作を説明するためのフロ
ーチャート図である。

【図２２】ｐｏｐｎ命令の動作を説明するためのフロー
チャート図である。

【図２３】本実施の形態のマイクロコンピュータのハー
ドウエアブロック図である。

【符号の説明】

２ マイクロコンピュータ １０ ＣＰＵ １１ 汎用レジスタ １２ ＰＣ（プログラムカウンタ） １３ ＰＳＲ（プロセッサステータスレジスタ） ２０ 命令デコーダ ２２ 即値生成器期 ２４ オフセット信号 ３０ アドレス加算器 ３２ ラッチ（Ａｄｄ＿ＬＴ） ４０ ＡＬＵ ４４ ＰＣインクリメンタ ４５ コントロール回路ブロック ４６ ４ビットカウンタ（ｃｏｕｎｔｘ） ５０ メモリ（ＲＡＭ） ５２ メモリ（ＲＯＭ） ５４ レジスタ選択アドレス信号 ６０ バスコントロールユニット（ＢＣＵ） ７２、７４、７６、７８ 内部バス ８２、８４、８６、８８ 内部信号線 ９２、９４、９６、９８ 外部バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 比佐夫 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内

Claims (17)

【特許請求の範囲】
1. 【請求項１】 スタックポインタ専用に用いるスタック
   ポインタ専用レジスタと、 該スタックポインタ専用レジスタを暗黙のオペランドと
   するオブジェクトコードを有し、該スタックポインタ専
   用レジスタに基づく処理が記述されたスタックポインタ
   専用命令群のオブジェクトコードを解読して、該オブジ
   ェクトコードに基づき制御信号を出力する解読手段と、 前記スタックポインタ専用命令群を、前記制御信号及び
   前記スタックポインタ専用レジスタの内容に基づき実行
   する実行手段とを含むことを特徴とする情報処理回路。
2. 【請求項２】 請求項１において、 前記スタックポインタ専用命令群が、転送レジスタ特定
   情報をオブジェクトコードに有するロード命令を含み、 前記解読手段が、 前記ロード命令を解読し、 前記実行手段が、 前記ロード命令を実行する際、メモリ上の所与の第一の
   エリアから所与の第一のレジスタへのデータの転送及び
   前記所与の第一のレジスタから前記所与の第一のエリア
   へのデータの転送の少なくとも一方を、前記スタックポ
   インタ専用レジスタにより特定されるメモリアドレス及
   び前記転送レジスタ特定情報により特定されるレジスタ
   アドレスに基づき行うことを特徴とする情報処理回路。
3. 【請求項３】 請求項２において、 前記ロード命令が、前記メモリ上の前記第一のエリアの
   アドレスを特定するためのオフセットに関する情報であ
   るオフセット情報をオブジェクトコードに含み、 前記実行手段が、 前記スタックポインタ専用レジスタの内容と前記オフセ
   ット情報により前記メモリアドレスを特定することを特
   徴とする情報処理回路。
4. 【請求項４】 請求項３において、 前記オフセット情報が、即値で与えられた即値オフセッ
   ト情報とメモリ上の所与のデータのサイズに関するデー
   タサイズ情報とを含み、 前記実行手段が、 前記即値オフセット情報と前記データサイズ情報とに基
   づき、前記即値オフセット情報を左論理シフトしてオフ
   セット値を生成し、前記スタックポインタ専用レジスタ
   の内容と前記オフセット値を加算した値により前記メモ
   リアドレスを特定することを特徴とする情報処理回路。
5. 【請求項５】 請求項１〜請求項４のいずれかにおい
   て、 前記スタックポインタ専用命令群が、オブジェクトコー
   ドに移動情報を有しスタックポインタを移動するための
   スタックポインタ移動命令を含み、 前記解読手段が、 前記スタックポインタ移動命令を解読し、 前記実行手段が、 前記スタックポインタ移動命令を実行する際、前記移動
   情報に基づき、前記スタックポインタ専用レジスタの内
   容を変更することを特徴とする情報処理回路。
6. 【請求項６】 請求項５において、 前記移動情報が、即値で与えられた即値移動情報を含
   み、 前記命令実行手段が、 前記即値移動情報と前記スタックポインタ専用レジスタ
   の内容とを加算する処理及び前記スタックポインタ専用
   レジスタの内容から前記即値移動情報を減算する処理の
   少なくとも一方の処理を行うことを特徴とする情報処理
   回路。
7. 【請求項７】 請求項１〜請求項６のいずれかにおい
   て、 連続して順序づけられた複数のレジスタを含み、 前記スタックポインタ専用命令群が、複数レジスタ特定
   情報をオブジェクトコードに有する連続プッシュ命令及
   び連続ポップ命令の少なくとも一方を含み、 前記解読手段が、 前記連続プッシュ命令及び連続ポップ命令の少なくとも
   一方を解読し、 前記命令実行手段が、 前記連続プッシュ命令及び前記連続ポップ命令の少なく
   とも一方を実行する際、前記複数のレジスタからメモリ
   に設けられたスタックへ連続して複数回プッシュする処
   理及び前記スタックから前記複数のレジスタに連続して
   複数回ポップする処理の少なくとも一方を、前記スタッ
   クポインタ専用レジスタの内容により特定されるメモリ
   アドレスに及び前記複数レジスタ特定情報とに基づき行
   うことを特徴とする情報処理回路。
8. 【請求項８】 請求項７において、 ０からｎー１までのレジスタ番号で特定されたｎ個の汎
   用レジスタを含み、 前記連続プッシュ命令及び連続ポップ命令の少なくとも
   一方のオブジェクトコードが、前記複数レジスタ特定情
   報として、前記レジスタ番号のいずれかが指定された最
   終レジスタ番号を含み、 前記実行手段が、 レジスタ０から前記最終レジスタ番号で特定されるレジ
   スタまでの複数のレジスタからメモリに設けられたスタ
   ックへ連続して複数回プッシュする処理及び前記スタッ
   クから前記複数のレジスタに連続して複数回ポップする
   処理の少なくとも一方を、前記スタックポインタ専用レ
   ジスタの内容により特定されるメモリアドレスに基づき
   行うことを特徴とする情報処理回路。
9. 【請求項９】 請求項７又は８のいずれかにおいて、 前記実行手段が、 前記複数のレジスタのいずれか所与のレジスタの内容
   を、前記スタックポインタ専用レジスタで特定されるメ
   モリアドレスに基づきメモリに設けられたスタックに書
   き込む書き込み手段と、 前記書き込み手段による前記スタックへの書き込み回数
   をカウントする書き込み回数カウント手段と、 前記カウント手段によってカウントされた前記書き込み
   回数と前記複数レジスタ特定情報の値を比較する比較手
   段とを含み、 前記書き込み手段が、 第一の入力と第二の入力を加算器で加算し書き込み先を
   特定するための書き込みメモリアドレスを生成する書き
   込みメモリアドレス生成手段と、 前記加算器の第一の入力が、連続専用命令の実行開始時
   にはスタックポインタ専用レジスタの内容となるように
   制御し、それ以降は書き込みアドレス生成手段によって
   生成された書き込みアドレスとなるよう制御する第一の
   入力制御手段と、 前記加算器の第二の入力に前記スタックから１ワードを
   書き込んだときのオフセット値を出力する第二の入力制
   御手段と、 前記複数レジスタ特定情報から前記書き込み回数を減じ
   た値で特定されるレジスタの内容を、前記書き込みメモ
   リアドレスに基づき前記スタックに書き込む手段とを含
   み、 前記比較手段の比較結果に基づき、複数のレジスタから
   の前記スタックへの書き込み及び書き込み終了を制御す
   ることを特徴とする情報処理回路。
10. 【請求項１０】 請求項７〜９のいずれかにおいて、 前記命令実行手段が、 前記スタックポインタ専用レジスタで特定されるメモリ
    アドレスに基づきメモリに設けられたスタックの内容を
    読み出し、前記複数のレジスタのいずれか所与のレジス
    タに格納する読み出し手段と、 前記読み出し手段による前記スタックからの読み出し回
    数をカウントする読み出し回数カウント手段と、 前記カウント手段によってカウントされた前記読み出し
    回数と前記複数レジスタ特定情報の値を比較する比較手
    段とを含み、 前記読み出し手段が、 第一の入力と第二の入力を加算器で加算し書き込み先を
    特定するための書き込みメモリアドレスを生成する書き
    込みメモリアドレス生成手段と、 前記加算器の第一の入力が、連続専用命令の実行開始時
    にはスタックポインタ専用レジスタの内容となるように
    制御し、それ以降は読み出しアドレス生成手段によって
    生成された読み出しアドレスとなるよう制御する第一の
    入力制御手段と、 前記加算器の第二の入力に前記スタックから１ワードを
    書き込んだときのオフセット値を出力する第二の入力制
    御手段と、 前記読み出しメモリアドレスに基づき前記スタックの内
    容を読み出し、前記書き込み回数に基づき特定されるレ
    ジスタに格納する読み出し手段とを含み、 前記比較手段の比較結果に基づき、前記スタックの内容
    の読み出し及び読み出し終了を制御することを特徴とす
    る情報処理回路。
11. 【請求項１１】 請求項１〜請求項１０のいずれかにお
    いて、 プログラムカウンタ専用のプログラムカウンタレジスタ
    を含み、 前記スタックポインタ専用命令群が、サブルーチンへ分
    岐する命令及び前記サブルーチンからのリターン命令で
    ある分岐命令を含み、 前記解読手段が、 前記分岐命令を解読し、 前記命令実行手段が、 前記分岐命令を実行する際、メモリに設けられたスタッ
    クの所与の第二のエリアへの前記プログラムカウンタレ
    ジスタの内容の待避及び前記第二のエリアの内容のプロ
    グラムカウンタレジスタへの復帰の少なくとも一方を、
    前記スタックポインタ専用レジスタにより特定されるメ
    モリアドレスに基づき行う手段と、 前記待避及び前記復帰に基づき前記スタックポインタ専
    用レジスタの内容を更新する手段とを含むことを特徴と
    する情報処理回路。
12. 【請求項１２】 連続して順序づけられた複数のレジス
    タと、いずれかの汎用レジスタに割り当てられたスタッ
    クポインタを含む情報処理回路であって、 複数レジスタ特定情報をオブジェクトコードに有する連
    続プッシュ命令及び連続ポップ命令の少なくとも一方の
    命令のオブジェクトコードを解読して、該オブジェクト
    コードに基づき制御信号を出力する手段と、 前記連続プッシュ命令及び前記連続ポップ命令の少なく
    とも一方を実行する際、前記複数のレジスタからメモリ
    に設けられたスタックへ連続して複数回プッシュする処
    理及び前記スタックから前記複数のレジスタに連続して
    複数回ポップする処理の少なくとも一方を、前記制御信
    号及び前記スタックポインタ専用レジスタの内容により
    特定されるメモリアドレス及び前記複数レジスタ特定情
    報とに基づき行う手段を含むことを特徴とする情報処理
    回路。
13. 【請求項１３】 請求項１〜請求項１２のいずれかにお
    いて、ＲＩＳＣ方式であることを特徴とする情報処理回
    路。
14. 【請求項１４】 請求項１〜請求項１３のいずれかにお
    いて、 固定長の命令を解読し、該命令に基づき実行処理を行う
    ことを特徴とする情報処理回路。
15. 【請求項１５】 請求項１〜請求項１４のいずれかに記
    載の情報処理回路と記憶手段と外部との入出力を行う手
    段とを含むことを特徴とするマイクロコンピュータ。
16. 【請求項１６】 請求項１５において、 前記スタックポインタに関連づけてオート変数の記憶領
    域が確保される構造を有する言語のプログラムが実行さ
    れることを特徴とするマイクロコンピュータ。
17. 【請求項１７】 請求項１５又は１６のいずれかに記載
    されたマイクロコンピュータを含むことを特徴とする電
    子機器。