JP2002014809A

JP2002014809A - マイクロプロセッサ並びにアセンブラ、その方法およびそのプログラムを記録した記録媒体

Info

Publication number: JP2002014809A
Application number: JP2000194033A
Authority: JP
Inventors: Isao Minematsu; 勲峯松
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-06-28
Filing date: 2000-06-28
Publication date: 2002-01-18
Also published as: US20020138715A1

Abstract

(57)【要約】【課題】複数の制御レジスタの退避／復帰を短いステ
ップ数のプログラムで実現できるマイクロプロセッサを
提供すること。【解決手段】命令コードのフェッチを制御するＰＣＵ
部４０と、フェッチされた命令コードをデコードする命
令デコード部３９と、命令デコード部３９によるデコー
ド結果に基づいて、メモリのアドレスを演算するＡＡＵ
部４１と、１つの退避命令に対応して、制御レジスタと
ワークレジスタとの間のデータ転送と、ワークレジスタ
とＸメモリ４４との間のデータ転送とを行なうＤＡＵ部
４２とを含む。したがって、直接メモリにデータを退避
できない制御レジスタに格納されたデータの退避を、１
つの退避命令で実行することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サおよびプログラムをそのマイクロプロセッサが実行可
能な機械語に変換するアセンブラに関し、特に、スタッ
クに対してデータを効率的に退避／復帰するマイクロプ
ロセッサ並びにアセンブラ、その方法およびそのプログ
ラムを記録した記録媒体に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータ等の情報
処理装置を始めとして、様々な電子機器にマイクロプロ
セッサが使用されている。一般に、マイクロプロセッサ
がプログラムを実行する場合、レジスタに格納された現
在の値を一時的に退避するために、メモリの一部をスタ
ック領域に割り当てる。このスタックに対するデータの
退避／復帰は、ＬＩＦＯ（Last In First Out）方式に
よって行なわれる。

【０００３】このようなマイクロプロセッサにおいて
は、最後にスタックに保存されたデータの位置を管理す
るためのレジスタとして、スタックポインタが使用され
る。このスタックポインタの実装方法として、専用のレ
ジスタとしてマイクロプロセッサに実装される場合と、
汎用レジスタのうち１本がスタックポインタとして使用
される場合とが挙げられる。命令長が１６ビット以上の
マイクロプロセッサにおいては、レジスタの内容をスタ
ックに退避する操作、またはスタックに格納されたデー
タをレジスタへ復帰させる操作をマイクロプロセッサに
行なわせるために、ソフトウェアによって対象となるレ
ジスタとその操作とを指定するのが一般的である。

【０００４】

【発明が解決しようとする課題】近年主流となりつつあ
るＲＩＳＣ（Reduced Instruction Set Computer）方式
のマイクロプロセッサにおいて、マイクロプロセッサを
構成するレジスタは、メモリに対して直接データの読み
出し／書き込みが行なえるレジスタ（以下、データ用レ
ジスタと呼ぶ。）と、メモリに対して直接データの読み
出し／書き込みが行なえないレジスタ（以下、総称して
制御レジスタと呼ぶ。）とに大きく分類される。

【０００５】制御レジスタの内容をスタックに退避した
り、スタックに格納されたデータを制御レジスタに復帰
させたりする場合、制御レジスタからワークレジスタへ
一旦データを転送した後にスタックに書き込むか、スタ
ックに格納されたデータをワークレジスタに一旦読み出
した後に制御レジスタへ転送する必要がある。したがっ
て、データ用レジスタの内容をスタックに退避したり、
スタックに格納されたデータをデータ用レジスタに復帰
させる場合と比較して、プログラムのステップ数が余分
に必要になるという問題点があった。

【０００６】一方、全てのレジスタがメモリに対して直
接データの読み出し／書き込みが行なえるタイプのマイ
クロプロセッサにおいては、レジスタの内容をスタック
に退避したり、スタックに格納されたデータをレジスタ
に復帰させたりする際のプログラムのステップ数は、上
述したＲＩＳＣ方式のマイクロプロセッサと比較して少
なくなる。しかし、レジスタを選択する回路構成が複雑
になるため、ＲＩＳＣ方式のマイクロプロセッサと比較
して、動作周波数を高くすることが難しくなるという問
題点があった。

【０００７】本発明は、上記問題点を解決するためにな
されたものであり、第１の目的は、ＲＩＳＣ方式のマイ
クロプロセッサに採用される回路構成を採用しつつ、複
数の制御レジスタの退避／復帰を短いステップ数のプロ
グラムで実現できるマイクロプロセッサを提供すること
である。

【０００８】第２の目的は、簡単なマクロ命令で複雑な
スタック操作を行なえるアセンブラ、その方法およびそ
のプログラムを記録した記録媒体を提供することであ
る。

【０００９】第３の目的は、複数の制御レジスタの退避
／復帰の整合性を自動的に管理することが可能なアセン
ブラ、その方法およびそのプログラムを記録した記録媒
体を提供することである。

【００１０】

【課題を解決するための手段】請求項１に記載のマイク
ロプロセッサは、命令コードのフェッチを制御するため
の制御手段と、フェッチされた命令コードをデコードす
るためのデコード手段と、デコード手段によるデコード
結果に基づいて、メモリのアドレスを演算するためのア
ドレス演算手段と、デコード手段によるデコード結果に
基づいて、データを演算するためのデータ演算手段とを
含み、データ演算手段は、制御手段によってフェッチさ
れた１つのオペレーションコードを有する１つの命令コ
ードに対応して、レジスタ間のデータ転送と、レジスタ
とメモリとの間のデータ転送とを実行する。

【００１１】１つの命令コードでレジスタ間のデータ転
送と、レジスタとメモリとの間のデータ転送とを実行で
きるため、所定の処理を行なうプログラムのステップ数
を削減することが可能となる。

【００１２】請求項２に記載のマイクロプロセッサは、
請求項１記載のマイクロプロセッサであって、データ演
算手段は、制御手段によってフェッチされた１つの退避
命令に対応して、第１のレジスタに格納されたデータを
メモリに転送し、第２のレジスタに格納されたデータを
第１のレジスタに転送する。

【００１３】したがって、直接メモリにデータを退避で
きない第２のレジスタに格納されたデータの退避を、１
命令分のスループットで実行することが可能となる。

【００１４】請求項３に記載のマイクロプロセッサは、
請求項２記載のマイクロプロセッサであって、データ演
算手段は、第２のレジスタに格納されたデータを第１の
レジスタに転送した後、スタックポインタの値をデクリ
メントする。

【００１５】第２のレジスタに格納されたデータを第１
のレジスタに転送した後、スタックポインタの値がデク
リメントされるため、スタック操作をさらに容易に行な
うことが可能となる。

【００１６】請求項４に記載のマイクロプロセッサは、
請求項１記載のマイクロプロセッサであって、データ演
算手段は、制御手段によってフェッチされた１つの復帰
命令に対応して、第１のレジスタに格納されたデータを
第２のレジスタに転送し、メモリに格納されたデータを
前記第１のレジスタに転送する。

【００１７】したがって、直接メモリからデータを復帰
できない第２のレジスタへのデータの復帰を、１命令分
のスループットで実行することが可能となる。

【００１８】請求項５に記載のマイクロプロセッサは、
請求項４記載のマイクロプロセッサであって、データ演
算手段は、メモリに格納されたデータを第１のレジスタ
に転送した後、スタックポインタの値をインクリメント
する。

【００１９】メモリに格納されたデータを第１のレジス
タに転送した後、スタックポインタの値がインクリメン
トされるため、スタック操作をさらに容易に行なうこと
が可能となる。

【００２０】請求項６に記載のマイクロプロセッサは、
請求項２〜５のいずれかに記載のマイクロプロセッサで
あって、第１のレジスタは、データ演算手段に実装され
るワークレジスタである。

【００２１】したがって、第２のレジスタとメモリとの
間のデータ転送を、ワークレジスタを媒介として行なう
ことが可能となる。

【００２２】請求項７に記載のマイクロプロセッサは、
請求項２〜６のいずれかに記載のマイクロプロセッサで
あって、第２のレジスタは、アドレス演算手段または制
御手段に実装される制御レジスタである。

【００２３】したがって、第１のレジスタを媒介として
制御レジスタとメモリとの間のデータ転送を行なうこと
が可能となる。また、第１のレジスタをワークレジスタ
としてデータ演算手段に実装し、第２のレジスタを制御
レジスタとしてアドレス演算手段に実装することによっ
て、ＲＩＳＣ方式のマイクロプロセッサの回路構成を採
用することが可能となる。

【００２４】請求項８に記載のマイクロプロセッサは、
請求項１〜７のいずれかに記載のマイクロプロセッサで
あって、データ演算手段は、制御手段によってフェッチ
された１つの退避命令に対して、第１のレジスタに格納
されたデータをメモリに転送し、スタックポインタの値
をそのまま保持するための手段を含む。

【００２５】第１のレジスタに格納されたデータをメモ
リに転送し、スタックポインタの値をそのまま保持する
退避命令を実行可能とすることにより、スタックポイン
タが最後に退避されたデータを指し示すようにすること
が可能となる。

【００２６】請求項９に記載のアセンブラは、ソースプ
ログラムからコードを読み込むためのコード読込手段
と、複数のレジスタを特定するための情報を記憶するた
めの記憶手段と、コード読込手段によって読み込まれた
コードが第１のマクロ命令である場合、コードに含まれ
る複数のレジスタを特定するための情報を記憶手段に記
憶し、複数のレジスタを退避するコードを生成するため
の第１のコード生成手段と、コード読込手段によって読
み込まれたコードが第２のマクロ命令である場合、記憶
手段に記憶された複数のレジスタを特定する情報を参照
して、複数のレジスタを復帰させるコードを生成するた
めの第２のコード生成手段とを含む。

【００２７】第１のコード生成手段は、第１のマクロ命
令から複数のレジスタを退避するコードを生成するの
で、１つのマクロ命令で複雑なスタック操作を扱うこと
が可能となる。また、第２のコード生成手段は、記憶手
段に記憶された複数のレジスタを特定する情報を参照し
て、複数のレジスタを復帰させるコードを生成するの
で、１つのマクロ命令で複雑なスタック操作を扱うこと
ができ、複数のレジスタの退避／復帰の整合性を自動的
に管理することが可能となる。

【００２８】請求項１０に記載のアセンブラは、請求項
９記載のアセンブラであって、第１のコード生成手段
は、コード読込手段によって読み込まれたコードが第１
のマクロ命令である場合、コードに含まれる複数のレジ
スタのうち、レジスタとメモリとの間のデータ転送の媒
介として使用されるレジスタ以外のレジスタを退避する
コードを生成する。

【００２９】したがって、レジスタとメモリとの間のデ
ータ転送の媒介として使用されるレジスタが自動的にス
タックに退避される場合に、冗長なコードが生成される
のを防止することが可能となる。

【００３０】請求項１１に記載のアセンブリ方法は、ソ
ースプログラムからコードを読み込むステップと、コー
ドが第１のマクロ命令である場合、コードに含まれる複
数のレジスタを特定するための情報を記憶し、複数のレ
ジスタを退避するコードを生成するステップと、読み込
まれたコードが第２のマクロ命令である場合、記憶され
た複数のレジスタを特定する情報を参照して、複数のレ
ジスタを復帰させるコードを生成するステップとを含
む。

【００３１】第１のマクロ命令から複数のレジスタを退
避するコードを生成するので、１つのマクロ命令で複雑
なスタック操作を扱うことが可能となる。また、読み込
まれたコードが第２のマクロ命令である場合、記憶され
た複数のレジスタを特定する情報を参照して、複数のレ
ジスタを復帰させるコードを生成するので、１つのマク
ロ命令で複雑なスタック操作を扱うことができ、複数の
レジスタの退避／復帰の整合性を自動的に管理すること
が可能となる。

【００３２】請求項１２に記載のアセンブリ方法は、請
求項１１記載のアセンブリ方法であって、複数のレジス
タを退避するコードを生成するステップは、読み込まれ
たコードが第１のマクロ命令である場合、読み込まれた
コードに含まれる複数のレジスタのうち、レジスタとメ
モリとの間のデータ転送の媒介として使用されるレジス
タ以外のレジスタを退避するコードを生成するステップ
を含む。

【００３３】したがって、レジスタとメモリとの間のデ
ータ転送の媒介として使用されるレジスタが自動的にス
タックに退避される場合に、冗長なコードが生成される
のを防止することが可能となる。

【００３４】請求項１３に記載の記録媒体は、コンピュ
ータにアセンブリ方法を実行させるプログラムが記録さ
れたコンピュータで読取可能な記録媒体であって、アセ
ンブリ方法は、ソースプログラムからコードを読み込む
ステップと、コードが第１のマクロ命令である場合、コ
ードに含まれる複数のレジスタを特定するための情報を
記憶し、複数のレジスタを退避するコードを生成するス
テップと、読み込まれたコードが第２のマクロ命令であ
る場合、記憶された複数のレジスタを特定する情報を参
照して、複数のレジスタを復帰させるコードを生成する
ステップとを含む。

【００３５】第１のマクロ命令から複数のレジスタを退
避するコードを生成するので、１つのマクロ命令で複雑
なスタック操作を扱うことが可能となる。また、読み込
まれたコードが第２のマクロ命令である場合、記憶され
た複数のレジスタを特定する情報を参照して、複数のレ
ジスタを復帰させるコードを生成するので、１つのマク
ロ命令で複雑なスタック操作を扱うことができ、複数の
レジスタの退避／復帰の整合性を自動的に管理すること
が可能となる。

【００３６】請求項１４に記載の記録媒体は、請求項１
３記載のアセンブリプログラムが記録された記録媒体で
あって、複数のレジスタを退避するコードを生成するス
テップは、読み込まれたコードが第１のマクロ命令であ
る場合、読み込まれたコードに含まれる複数のレジスタ
のうち、レジスタ間のデータ転送の媒介として使用され
るレジスタ以外のレジスタを退避するコードを生成する
ステップを含む。

【００３７】したがって、レジスタとメモリとの間のデ
ータ転送の媒介として使用されるレジスタが自動的にス
タックに退避される場合に、冗長なコードが生成される
のを防止することが可能となる。

【００３８】

【発明の実施の形態】（実施の形態１）図１は、本発明
の実施の形態１におけるマイクロプロセッサを構成する
レジスタセットを説明するための図である。本実施の形
態においては、マイクロプロセッサのデータ長が１６ビ
ットの場合について説明するが、これに限られるもので
はない。

【００３９】図１（ａ）に示すレジスタＲ０〜Ｒ３は、
４本の演算ソースレジスタであり、演算のソースが格納
される。レジスタＴＲ０〜ＴＲ３は、４本のワークレジ
スタであり、アドレスやデータ（演算ソースや演算結
果）が一時的に保存されるレジスタである。Ａ０および
Ａ１は、それぞれ４０ビットのアキュムレータである。
アキュムレータＡ０およびＡ１はそれぞれ、演算ソース
または演算結果の上位１６ビットが保持されるＡ０Ｈお
よびＡ１Ｈと、演算ソースまたは演算結果の下位１６ビ
ットが保持されるＡ０ＬおよびＡ１Ｌと、上位ビットか
らあふれたビットが保持される８ビット長のガードビッ
トＡ０ＧおよびＡ１Ｇとを含む。

【００４０】図１（ｂ）に示すレジスタＡＲ０〜ＡＲ３
は、４本のアドレスレジスタであり、メモリアクセスの
際のアドレスが格納される。レジスタＡＭＤ０〜ＡＭＤ
３は、４本のアドレッシングモードレジスタであり、そ
れぞれアドレスレジスタＡＲ０〜ＡＲ３を用いたアドレ
ッシングモードが格納される。レジスタＡＲ＿ＳＥＬ
は、ＡＲ割当レジスタであり、アドレスレジスタの選択
に使用される。

【００４１】レジスタＭＯＤ＿ＳおよびＭＯＤ＿Ｅは、
それぞれモジュロアドレッシングのための制御レジスタ
である。ＭＯＤ＿Ｓはモジュロスタートアドレスを保持
し、ＭＯＤ＿Ｅはモジュロエンドアドレスを保持する。
ＳＰはスタックポインタであり、スタックの先頭アドレ
スを保持する。レジスタＡＲ＿ＰＡＧＥは、ページ指定
レジスタであり、メモリをページ単位で指定する場合の
ページ先頭アドレスを格納する。

【００４２】ＰＣはプログラムカウンタであり、マイク
ロプロセッサが現在実行しているプログラムのアドレス
を保持する。ＰＳＷはプロセッサ状態語であり、マイク
ロプロセッサを制御するためのフラグ等を格納する。Ｂ
ＰＣおよびＢＰＳＷは、それぞれバックアップ用のプロ
グラムカウンタおよびプロセッサ状態語であり、割り込
み等の事象が発生した場合にＰＣおよびＰＳＷの値がそ
れぞれ自動的にコピーされる。

【００４３】ＤＰＣおよびＤＰＳＷは、それぞれデバッ
ガ用のプログラムカウンタおよびプロセッサ状態語であ
り、デバッグ用割り込み事象が発生した場合にＰＣおよ
びＰＳＷの値が自動的にコピーされる。レジスタＰＣＬ
ＩＮＫはリンクレジスタであり、サブルーチンからの戻
りアドレスを保持する。ＬＰ＿ＣＴおよびＲＥＰ＿ＣＴ
はそれぞれループカウンタおよびリピートカウンタであ
り、ブロックリピートの回数および単一命令リピートの
回数をそれぞれ保持する。

【００４４】レジスタＬＰ＿ＳおよびＬＰ＿Ｅは、それ
ぞれブロックリピートの先頭アドレスおよび終了アドレ
スを指定するレジスタである。レジスタＰＣ＿ＢＲＫ
は、ハードウェアブレークポイントを指定する際に利用
されるレジスタである。レジスタＩＮＴ＿Ｓは、割り込
みステータスレジスタである。レジスタＣＲ００〜ＣＲ
６３は、周辺Ｉ／Ｏ（Input/Output）との間のデータの
入出力に利用されるＩ／Ｏマップドレジスタである。な
お、レジスタＩＮＴ＿ＳおよびＣＲ００〜ＣＲ６３は、
外部に接続された入出力デバイスを制御する際に使用さ
れるレジスタであり、本実施の形態に直接関連するもの
ではないため、詳細な説明は行なわない。なお、以下の
説明においては、１つの命令コードに１つのオペレーシ
ョンコードが含まれるものとする。

【００４５】図２は、本実施の形態におけるマイクロプ
ロセッサの概略構成を示すブロック図である。このマイ
クロプロセッサは、命令メモリ４３からフェッチされた
命令をデコードする命令デコード部３９と、命令メモリ
４３に格納された命令のフェッチを制御するＰＣＵ（Pr
ogram Control Unit）部４０と、Ｘメモリ４４またはＹ
メモリ４５にアクセスする際のアドレスを演算するＡＡ
Ｕ（Address Arithmetic Unit）部４１と、データの演
算を行なうＤＡＵ（Data Arithmetic Unit）部４２とを
含む。命令メモリ４３は、命令のバイナリコードを格納
する。また、Ｘメモリ４４およびＹメモリ４５は、被演
算値、演算結果等のデータを格納する。

【００４６】命令デコード部３９は、命令メモリ４３か
らフェッチされた命令コードをデコードし、命令コード
に応じた制御信号Ｐ４６、Ａ４７およびＤ４８をそれぞ
れＰＣＵ部４０、ＡＡＵ部４１およびＤＡＵ部４２へ出
力する。ＰＣＵ部４０は、命令デコード部３９から出力
された制御信号Ｐ４６に基づいて、次にフェッチすべき
命令が格納されるアドレスを、アドレスバス５６を介し
て命令メモリ４３へ出力する。ＡＡＵ部４１は、命令デ
コード部３９から出力された制御信号Ａ４７に基づい
て、必要に応じて読み出すべきデータが格納されるアド
レスを生成し、アドレスバス５７を介してＸメモリ４４
およびＹメモリ４５へ出力する。

【００４７】ＤＡＵ部４２は、１７ビット×１７ビット
の乗算を行なう乗算器４９、４０ビットの２つのデータ
に演算を行なうＡＬＵ（Arithmetic and Logic Unit）
５０および４０ビットの入力データに対して左右に１６
ビットのシフト演算を行なうシフタ５１を含む。ＤＡＵ
部４２は、命令デコード部３９から出力された制御信号
Ｄ４８に基づいて、上述したレジスタに保持された値
や、データバス５３を介してＸメモリ４４またはＹメモ
リ４５から読み出した値に対して、乗算、加減算または
シフト演算等を行なう。

【００４８】図１に示すレジスタセットは、図２に示す
ＰＣＵ部４０、ＡＡＵ部４１およびＤＡＵ部４２のいず
れかに実装されている。ＰＣＵ部４０は、１３個のレジ
スタＰＣ、ＰＳＷ、ＢＰＣ、ＢＰＳＷ、ＤＰＣ、ＤＰＳ
Ｗ、ＰＣＬＩＮＫ、ＬＰ＿ＣＴ、ＲＥＰ＿ＣＴ、ＬＰ＿
Ｓ、ＬＰ＿Ｅ、ＰＣ＿ＢＲＫおよびＩＮＴ＿Ｓを有する
レジスタ群６０を含む。

【００４９】ＡＡＵ部４１は、１３個のレジスタＡＲ０
〜ＡＲ３、ＡＭＤ０〜ＡＭＤ３、ＡＲ＿ＳＥＬ、ＭＯＤ
＿Ｓ、ＭＯＤ＿Ｅ、ＳＰおよびＡＲ＿ＰＡＧＥを有する
レジスタ群６１を含む。また、ＤＡＵ部４２は、４個の
レジスタＴＲ０〜ＴＲ３を有するレジスタ群６２と、４
個のレジスタＲ０〜ＴＲ３を有するレジスタ群６３と、
２個のレジスタＡ０およびＡ１を有するレジスタ群６４
とを含む。

【００５０】ＤＡＵ部４２は、レジスタ群６３の各レジ
スタからデータを受け、そのデータをＭＰＹ４９の一方
の入力、ＡＬＵ５０の一方の入力またはＳＦＴ５１の一
方の入力へ転送するためのデータバスＤ１と、レジスタ
群６３の各レジスタからデータを受け、そのデータをＭ
ＰＹ４９の他方の入力、ＡＬＵ５０の他方の入力または
ＳＦＴ５１の他方の入力へ転送するためのデータバスＤ
２と、ＭＰＸ４９、ＡＬＵ５０またはＳＦＴ５１から出
力されたデータを受け、そのデータをレジスタ群６４の
各レジスタへ転送するためのデータバスＤ３とを含む。
ＤＡＵ部４２はさらに、データバスＤ６を含み、このデ
ータバスＤ６を介してレジスタ群６４の各レジスタから
ＡＬＵ５０、ＳＦＴ５１のいずれかへのデータ転送を行
なう。

【００５１】また、ＤＡＵ部４２はさらにデータバスＤ
４を含み、このデータバスＤ４を介してレジスタ群６３
の各レジスタへ入力されるデータの転送、レジスタ群６
４の各レジスタから出力されるデータの転送、およびレ
ジスタ群６２の各レジスタに入出力されるデータの双方
向の転送が行なわれる。さらには、このデータバスＤ４
およびデータバス５３を介して、ＤＡＵ部４２とＸメモ
リ４４またはＹメモリ４５との間の双方向のデータ転送
も行なわれる。

【００５２】マイクロプロセッサはさらに、レジスタ群
６０〜６４間の双方向のデータ転送を行なうためのデー
タバスＤ５を含む。算術演算、論理演算、シフト等の演
算命令を実行する場合には、レジスタ群６３または６４
内の選択されたレジスタからデータバスＤ１および（ま
たは）Ｄ２またはＤ６へデータが供給され、その演算結
果がデータバスＤ３を介してレジスタ群６４内の所定の
レジスタへ格納される。

【００５３】レジスタ間のデータ転送命令を実行する場
合には、データバスＤ５を介してレジスタ間のデータ転
送が行なわれる。特に、レジスタ群６４内のレジスタＡ
０またはＡ１からレジスタ群６３内のレジスタへのデー
タ転送のときには、バスＤ４が使用される。

【００５４】ロード命令の場合には、Ｘメモリ４４また
はＹメモリ４５のデータが、データバスＤ４を介してレ
ジスタ群６２またはレジスタ群６３へ転送される。スト
ア命令の場合には、レジスタ群６２またはレジスタ群６
４のデータが、データバスＤ４および５３を介してＸメ
モリ４４へ転送される。

【００５５】次に、上述した本実施の形態におけるマイ
クロプロセッサが命令メモリ４３に格納されたプログラ
ムを実行する手順について説明する。まず、ＰＣＵ部４
０はフェッチすべき命令コードが格納されたアドレス
を、アドレスバス５６を介して命令メモリ４３へ出力す
る。命令デコード部３９は、命令メモリ４３から出力さ
れた命令コードを、データバス５２を介して読み出して
命令コードのデコードを行なう。命令デコード部３９
は、命令コードのデコード結果に基づいて制御信号Ｐ４
６、Ａ４７およびＤ４８を出力する。

【００５６】ＰＣＵ部４０は、制御信号Ｐ４６に基づい
て次にフェッチすべき命令が格納されるアドレスを生成
し、アドレスバス５６を介して命令メモリ４３へ出力す
る。ＡＡＵ部４１は、制御信号Ａ４７がＸメモリ４４お
よびＹメモリ４５の一方または両方へのアクセスを示す
ものであれば、読み出しまたは書き込みのためのアドレ
スを生成し、アドレスバス５７を介してＸメモリ４４お
よびＹメモリ４５へ出力する。

【００５７】ＤＡＵ部４２は、制御信号Ｄ４８に基づい
て演算処理を行なう。たとえば、制御信号Ｄ４８がＸメ
モリ４４またはＹメモリ４５からデータを読み出して演
算を行なうものであれば、ＤＡＵ部４２はＸメモリ４４
またはＹメモリ４５から出力されたデータを読み込ん
で、そのデータに対して演算処理を行なう。また、制御
信号Ｄ４８がレジスタの内容を演算し、演算結果をＸメ
モリ４４へ書き込むものであれば、ＤＡＵ部４２は演算
結果をデータバス５３および５４を介してメモリ４４に
出力する。

【００５８】図４は、本実施の形態におけるマイクロプ
ロセッサによって処理される演算命令の一例を示す図で
ある。また、図５は、本実施の形態におけるマイクロプ
ロセッサによって処理される転送命令、シーケンス制御
命令および特殊命令の一例を示す図である。これらの命
令の内容は、それぞれ命令の右側に説明されているの
で、詳細な説明は行なわない。

【００５９】図４および図５に示す命令のうち、ＬＯＡ
Ｄ命令およびＳＴＯＲＥ命令は、アドレスレジスタＡＲ
０〜ＡＲ３を用いてアドレッシングを行ない、メモリと
レジスタとの間のデータ転送を行なう命令である。この
ように、命令中にアドレスレジスタを指定するようにし
て、メモリのアクセスの自由度を高くしている。ただ
し、ＤＡＵ部４２内に実装されたレジスタの一部のみが
指定可能である。そのため、これらの命令を用いてＤＡ
Ｕ部４２以外のブロックに実装されたレジスタの内容を
退避するためには、レジスタ間転送を行なうｍｖ命令を
用いて一旦ＤＡＵ部４２に実装されたレジスタに転送し
た後、レジスタとメモリとの間のデータ転送を行なう必
要がある。図６は、ＬＯＡＤ命令およびＳＴＯＲＥ命令
において指定可能なレジスタの一覧を示す図である。

【００６０】図７は、ＳＴＯＲＥ命令を用いたレジスタ
（ＴＲ０，ＡＲ０）の退避動作を行なうプログラムの一
例を示す図である。図７の（１）および（２）は、アド
レスレジスタＡＲ３およびそれに対応するアドレッシン
グモードレジスタＡＭＤ３を初期化している。すなわ
ち、アドレスレジスタＡＲ３に＃ＳＴＡＣＫ＿ＢＯＴＴ
ＯＭを代入し、アドレッシングモードレジスタＡＭＤ３
に＃ＤＥＣ＿１を代入している。なお、＃ＳＴＡＣＫ＿
ＢＯＴＴＯＭはレジスタ退避領域の最上位アドレスを表
わす定数であり、＃ＤＥＣ＿１はＡＲ３の値が読み出さ
れる毎に１だけデクリメントされることを指定する定数
を表わしている。

【００６１】図７の（３）は、ワークレジスタＴＲ０の
値が、Ｘメモリ４４のアドレスレジスタＡＲ３によって
示されるアドレスに格納されることを示している。この
命令が実行されると、ＤＡＵ部４２に実装されているワ
ークレジスタＴＲ０の値が、データバス５３および５４
を介してＤＡＵ部４２からＸメモリ４４へ出力される。
また、ＡＡＵ部４１に実装されているアドレスレジスタ
ＡＲ３の値が、アドレスバス５７を介してＡＡＵ部４１
からＸメモリ４４へ出力される。そして、ＡＡＵ部４１
においてアドレスレジスタＡＲ３の値がデクリメントさ
れる。

【００６２】図７の（４）は、アドレスレジスタＡＲ０
の値が、ワークレジスタＴＲ０に転送されることを示し
ている。この命令が実行されると、ＡＡＵ部４１に実装
されているアドレスレジスタＡＲ０の値が、ＤＡＵ部４
２に実装されているワークレジスタＴＲ０に転送され
る。また、図７の（５）は（３）と同様に、ワークレジ
スタＴＲ０の値が、Ｘメモリ４４のアドレスレジスタＡ
Ｒ３によって示されるアドレスに格納されることを示し
ている。

【００６３】図８は、図７に示すプログラムが実行され
たときのスタックの動作を示す図である。図７の（１）
および（２）に示す命令コードが実行されると、アドレ
スレジスタＡＲ３に格納されるアドレスが図８（ａ）に
示す位置を示すようになる。そして、図７の（３）に示
す命令コードが実行されると、アドレスレジスタＡＲ３
によって示されるアドレスにワークレジスタＴＲ０の値
が格納され、アドレスレジスタＡＲ３の値がデクリメン
トされる。

【００６４】図７の（４）に示す命令コードが実行され
ると、アドレスレジスタＡＲ０の値がワークレジスタＴ
Ｒ０に転送される（図８（ｃ）参照）。そして、図７の
（５）に示す命令コードが実行されると、図８（ｄ）に
示すように、アドレスレジスタＡＲ３によって示される
アドレスにワークレジスタＴＲ０（ＡＲ０）の値が格納
され、アドレスレジスタＡＲ３の値がデクリメントされ
る。なお、ＬＯＡＤ命令を用いたレジスタへの復帰動作
は、図７および図８に示す動作と逆の動作となるため、
詳細な説明は行なわない。

【００６５】図７および図８に示す転送方式において、
制御レジスタの内容をスタックに退避するためには、制
御レジスタの内容をワークレジスタを介して転送する必
要があるため、制御レジスタＮ個の内容を転送するため
には（２×Ｎ）ステップ分の命令コードが必要となる。

【００６６】本実施の形態におけるマイクロプロセッサ
においては、図１に示したレジスタセット以外に、次に
説明するＰＯＰ命令、ＰＵＳＨ命令およびＰＵＴ命令を
実装する。図９は、このＰＯＰ命令、ＰＵＳＨ命令およ
びＰＵＴ命令のニーモニックおよびその動作を説明する
ための図である。ＰＵＳＨ命令およびＰＯＰ命令は、任
意のレジスタを指定することができる。また、ＰＵＴ命
令は、レジスタを指定することができない。

【００６７】図９（ａ）に示すように、ＰＯＰ命令にお
いてレジスタ指定がない場合（１）には、Ｘメモリ４４
のスタックポインタで指定されたアドレスに格納される
データが、ＤＡＵ部４２に実装されたワークレジスタＴ
Ｒ０へ転送され、スタックポインタの値がインクリメン
トされる。また、ＰＯＰ命令においてレジスタ指定があ
る場合（２）には、ワークレジスタＴＲ０の値がＰＯＰ
命令によって指定されるレジスタに転送され、Ｘメモリ
４４のスタックポインタで指定されたアドレスに格納さ
れるデータが、データバス５３および５４を介してＤＡ
Ｕ部４２に実装されたワークレジスタＴＲ０に転送され
た後、スタックポインタの値がインクリメントされる。

【００６８】図９（ｂ）に示すように、ＰＵＳＨ命令に
おいてレジスタ指定がない場合（１）には、スタックポ
インタの値がデクリメントされる。また、ＰＵＳＨ命令
においてレジスタ指定がある場合（２）には、ＤＡＵ部
４２に実装されたワークレジスタＴＲ０に格納されるデ
ータが、Ｘメモリ４４のスタックポインタで指定された
アドレスに格納され、ＰＵＳＨ命令によって指定された
レジスタの値がワークレジスタＴＲ０に転送された後、
スタックポインタの値がデクリメントされる。

【００６９】図９（ｃ）に示すように、ＰＵＴ命令が実
行されると、ＤＡＵ部４２に実装されたワークレジスタ
ＴＲ０に格納されるデータが、Ｘメモリ４４のスタック
ポインタで指定されたアドレスに転送される。なお、Ｐ
ＵＴ命令が実行されてもスタックポインタの値は更新さ
れない。

【００７０】なお、上述した説明において、ＰＯＰ命令
のときにスタックポインタの値がインクリメントされ、
ＰＵＳＨ命令のときにスタックポインタの値がデクリメ
ントされる場合を説明したが、逆にＰＯＰ命令のときに
スタックポインタの値がデクリメントされ、ＰＵＳＨ命
令のときにスタックポインタの値がインクリメントされ
るようにしても良い。

【００７１】上述したＰＯＰ命令、ＰＵＳＨ命令、ＰＵ
Ｔ命令の詳細動作を以下に説明する。図３は、本実施の
形態におけるマイクロプロセッサのパイプライン処理を
説明するための図である。これらの命令は、動作クロッ
クの１サイクルずつ、それぞれ命令フェッチＩＦ、命令
デコードＤおよび命令実行Ｅの３段のパイプラインで処
理される。

【００７２】オペランドありＰＯＰ命令は、時刻（Ａ）
に示す動作クロックの立上りエッジでトリガされて、レ
ジスタ群６２内のレジスタＴＲ０に記憶されたデータが
データバスＤ５に出力され、同時に、Ｘメモリ４４内の
ＳＰで示された領域に記憶されたデータがデータバス５
３経由でＤ４に出力される。また、時刻（Ｂ）に示す動
作クロックの立上りエッジでトリガされて、データバス
Ｄ５に出力されたＴＲ０のデータが、レジスタ群６０、
６１、６３および６４のうちＰＯＰ命令で指定されたレ
ジスタに書込まれ、同時に、データバスＤ４に出力され
たデータがＴＲ０に書込まれ、さらにＳＰの値がインク
リメントされる。これらのデータ転送は、時刻（Ｃ）に
示す動作クロックの立下がりエッジでされても良い。

【００７３】オペランドなしＰＯＰ命令は、時刻（Ａ）
に示す動作クロックの立上りエッジでトリガされて、Ｘ
メモリ４４内のＳＰで示された領域に記憶されたデータ
が、データバス５３経由でＤ４に出力される。また、時
刻（Ｂ）に示す動作クロックのエッジでトリガされて、
データバスＤ４の値はＴＲ０に書込まれ、同時に、ＳＰ
の値はインクリメントされる。

【００７４】オペランドありＰＵＳＨ命令は、時刻
（Ａ）に示す動作クロックの立上りエッジでトリガされ
て、レジスタＴＲ０に記憶されたデータが、データバス
Ｄ４経由でデータバス５３に出力されＸメモリ４４内の
ＳＰで示された領域に書込まれる。同時に、レジスタ群
６０、６１、６３および６４のうちＰＵＳＨ命令で指定
されたレジスタに記憶されたデータが、データバスＤ５
に出力される。また、時刻（Ｂ）に示す動作クロックの
立上りエッジでトリガされて、データバスＤ５に出力さ
れたデータがＴＲ０に書込まれ、同時に、ＳＰの値はデ
クリメントされる。

【００７５】オペランドなしＰＵＳＨ命令は、時刻
（Ｂ）に示す動作クロックの立上りエッジでトリガされ
て、ＳＰの値がインクリメントされる。

【００７６】ＰＵＴ命令は、時刻（Ａ）に示す動作クロ
ックの立上りエッジでトリガされて、レジスタＴＲ０に
記憶されたデータがデータバス５３およびＤ４を介して
Ｘメモリ４４内のＳＰで示された領域へ書込まれる。

【００７７】図１０は、上述したＰＯＰ命令、ＰＵＳＨ
命令およびＰＵＴ命令を使用したプログラムの一例を示
す図である。このプログラムは、演算ソースレジスタＲ
０およびアドレスレジスタＡＲ０を退避した後、復帰す
るものである。図１０の（１）に示す“ｐｕｓｈ”は、
スタックポインタの値をデクリメントして空き領域を指
すことを示している。図１０の（２）に示す“ｐｕｓｈ
Ｒ０”は、ワークレジスタＴＲ０の値が、Ｘメモリ４
４のスタックポインタで指定されたアドレスに格納さ
れ、演算ソースレジスタＲ０の値がワークレジスタＴＲ
０に転送された後、スタックポインタの値がデクリメン
トされることを示している。

【００７８】図１０の（３）に示す“ｐｕｓｈＡＲ
０”は、ワークレジスタＴＲ０の値が、Ｘメモリ４４の
スタックポインタで指定されたアドレスに格納され、ア
ドレスレジスタＡＲ０の値がワークレジスタＴＲ０に転
送された後、スタックポインタの値がデクリメントされ
ることを示している。図１０の（４）に示す“ｐｕｔ”
は、ワークレジスタＴＲ０の値が、Ｘメモリ４４のスタ
ックポインタで指定されたアドレスに格納されることを
示している。

【００７９】図１０の（５）に示す“ｐｏｐ”は、Ｘメ
モリ４４のスタックポインタで示されたアドレスに格納
されるデータが、ワークレジスタＴＲ０に転送された
後、スタックポインタの値がインクリメントされること
を示している。図１０の（６）に示す“ｐｏｐＡＲ
０”は、ワークレジスタＴＲ０の値がアドレスレジスタ
ＡＲ０に転送され、Ｘメモリ４４のスタックポインタで
示されたアドレスに格納されるデータが、ワークレジス
タＴＲ０に転送された後、スタックポインタの値がイン
クリメントされることを示している。また、図１０の
（７）に示す“ｐｏｐＲ０”は、ワークレジスタＴＲ０
の値が演算ソースレジスタＲ０に転送され、Ｘメモリ４
４のスタックポインタで示されたアドレスに格納される
データが、ワークレジスタＴＲ０に転送された後、スタ
ックポインタの値がインクリメントされることを示して
いる。

【００８０】図１１は、図１０に示すプログラムを実行
したときのスタックの動作を説明すための図である。図
１０に示すプログラムを実行する前は、図１１（ａ）に
示す位置をスタックポインタが指し示している。図１０
の（１）に示す命令を実行すると、スタックポインタの
値がデクリメントされて、図１１（ｂ）に示すようにス
タックポインタが空き領域を指し示すようになる。次
に、図１０の（２）に示す命令が実行されると、ワーク
レジスタＴＲ０の値がＸメモリ４４のスタックポインタ
で示されたアドレスに格納される。そして、図１１
（ｃ）に示すように演算ソースレジスタＲ０の値がワー
クレジスタＴＲ０に転送された後、スタックポインタの
値がデクリメントされる。

【００８１】次に、図１０の（３）に示す命令が実行さ
れると、ワークレジスタＴＲ０の値（Ｒ０）がＸメモリ
４４のスタックポインタで示されたアドレスに格納され
る。そして、図１１（ｄ）に示すようにアドレスレジス
タＡＲ０の値がワークレジスタＴＲ０に転送された後、
スタックポインタの値がデクリメントされる。次に、図
１０の（４）に示す命令が実行されると、ワークレジス
タＴＲ０の値（ＡＲ０）がＸメモリ４４のスタックポイ
ンタで示されたアドレスに格納される。なお、このとき
スタックポインタの値は更新されない（図１１（ｅ）参
照）。

【００８２】次に、図１０の（５）に示す命令が実行さ
れると、Ｘメモリ４４のスタックポインタで示されたア
ドレスに格納されるデータ（ＡＲ０）がワークレジスタ
ＴＲ０に転送される。そして、図１１（ｆ）に示すよう
にスタックポインタの値がインクリメントされる。次
に、図１０の（６）に示す命令が実行されると、ワーク
レジスタＴＲ０の値がアドレスレジスタＡＲ０に転送さ
れ、Ｘメモリ４４のスタックポインタで示されたアドレ
スに格納されるデータ（Ｒ０）がワークレジスタＴＲ０
に転送される。そして、図１１（ｇ）に示すようにスタ
ックポインタの値がインクリメントされる。

【００８３】最後に、図１０の（７）に示す命令が実行
されると、ワークレジスタＴＲ０の値が演算ソースレジ
スタＲ０に転送され、Ｘメモリ４４のスタックポインタ
で示されたアドレスに格納されるデータがワークレジス
タＴＲ０に転送される。そして、図１１（ｈ）に示すよ
うにスタックポインタの値がインクリメントされる。こ
のように、ＰＵＳＨ命令、ＰＯＰ命令およびＰＵＴ命令
を使用してスタック操作を行なうことにより、Ｎ個の制
御レジスタの退避は（Ｎ＋２）ステップで実現でき、Ｎ
個の制御レジスタの復帰は（Ｎ＋１）ステップで実現で
きる。

【００８４】以上説明したように、本実施の形態におけ
るマイクロプロセッサによれば、１つの退避命令（ＰＵ
ＳＨ命令）で制御レジスタからワークレジスタへのデー
タ転送と、ワークレジスタからＸメモリ４４へのデータ
転送とが行なわれるようにし、１つの復帰命令（ＰＯＰ
命令）でＸメモリ４４からワークレジスタへのデータ転
送と、ワークレジスタから制御レジスタへのデータ転送
とが行なわれるようにしたので、短いステップ数で複数
の制御レジスタの退避および復帰が行なわれるようにな
った。また、退避命令および復帰命令によって上述した
動作が行なわれるため、ＡＡＵ部４１に直接データバス
を接続する必要がなくなり、ＲＩＳＣ方式のプロセッサ
の回路構成を採用することができ、マイクロプロセッサ
内部の回路構成を簡略化することが可能となる。

【００８５】（実施の形態２）本発明の実施の形態２
は、実施の形態１において説明したマイクロプロセッサ
が実行可能な機械語にプログラムを変換するアセンブラ
に関する。このアセンブラは、パーソナルコンピュータ
やワークステーション等のコンピュータにアセンブリプ
ログラムを実行させることによって実現される。

【００８６】図１２は、アセンブラを実現するコンピュ
ータの構成例を示すブロック図である。このコンピュー
タは、コンピュータ本体１、グラフィックディスプレイ
装置２、ＦＤ（Floppy Disk）４が装着されるＦＤドラ
イブ３、キーボード５、マウス６、ＣＤ−ＲＯＭ（Comp
act Disc-Read Only Memory）８が装着されるＣＤ−Ｒ
ＯＭ装置７、およびネットワーク通信装置９を含む。

【００８７】アセンブリプログラムは、ＦＤ４またはＣ
Ｄ―ＲＯＭ８等の記憶媒体によって供給される。アセン
ブリプログラムはコンピュータ本体１によって実行さ
れ、プログラマによって作成されたプログラムを実施の
形態１において説明したマイクロプロセッサが実行可能
な機械語に変換する。また、アセンブリプログラムは他
のコンピュータより通信回線を経由し、コンピュータ本
体１に供給されてもよい。

【００８８】また、コンピュータ本体１は、ＣＰＵ１
０、ＲＯＭ（Read Only Memory)１１、ＲＡＭ（Random
Access Memory）１２およびハードディスク１３を含
む。ＣＰＵ１０は、グラフィックディスプレイ装置２、
磁気テープ装置３、キーボード５、マウス６、ＣＤ−Ｒ
ＯＭ装置７、ネットワーク通信装置９、ＲＯＭ１１、Ｒ
ＡＭ１２またはハードディスク１３との間でデータを入
出力しながら処理を行なう。ＦＤ４またはＣＤ−ＲＯＭ
８に記録されたアセンブリプログラムは、ＣＰＵ１０に
よりＦＤドライブ３またはＣＤ−ＲＯＭ装置７を介して
一旦ハードディスク１３に格納される。ＣＰＵ１０は、
ハードディスク１３から適宜アセンブリプログラムをＲ
ＡＭ１２にロードして実行することによって処理を行な
う。

【００８９】図１３は、本実施の形態におけるアセンブ
ラによって処理されるマクロ命令を説明するための図で
ある。図１３（ａ）の（１）に示すマクロ命令“ＭＰＵ
ＳＨＲ０，ＡＲ０；”は、演算ソースレジスタＲ０およ
びアドレスレジスタＡＲ０を退避することを示してい
る。なお、“ＭＰＵＳＨ”以降に退避すべきレジスタが
記述されるものとし、レジスタの数は特に限定がないも
のとする。

【００９０】図１３（ａ）の（２）に示すマクロ命令
“ＭＰＯＰ”は、直前に記述されたマクロ命令“ＭＰＵ
ＳＨ”に対応するマクロ命令であり、マクロ命令“ＭＰ
ＵＳＨ”によって退避されたレジスタの内容を全て復帰
させるものである。なお、マクロ命令の記述方法はこれ
らに限られるものではなく、マクロ命令が展開された後
の命令コードが均等であれば同一と考えられるべきであ
る。

【００９１】図１３（ｂ）は、図１３（ａ）に示すマク
ロ命令“ＭＰＵＳＨ”を展開したときの命令コードを示
している。また、図１３（ｃ）は、図１３（ａ）に示す
マクロ命令“ＭＰＯＰ”を展開したときの命令コードを
示している。図１３（ｂ）および図１３（ｃ）に示すプ
ログラムの内容は、図１０に示すプログラムの内容と同
じであるので、詳細な説明は繰り返さない。

【００９２】図１４は、本実施の形態におけるアセンブ
ラの機能的構成の概略を示すブロック図である。このア
センブラは、ソースファイルからコードを１行ずつ読み
込み、読み込んだコードの解釈等を行なうコード解釈部
２０と、ＭＰＵＳＨ命令を命令コードに展開するＭＰＵ
ＳＨ命令展開部２１と、ＭＰＯＰ命令を命令コードに展
開するＭＰＯＰ命令展開部２２と、ＭＰＵＳＨ命令およ
びＭＰＯＰ命令以外の命令のコード生成を行なうコード
生成部２３とを含む。

【００９３】図１５は、本実施の形態におけるアセンブ
ラの処理手順を示している。まず、コード解釈部２０
は、ソースファイルからコードを１行読み込み、そのソ
ース行のコードにエラーがあるか否か、およびそのソー
ス行が最終行であるか否かを判定する（Ｓ１）。そのソ
ース行のコードにエラーがあるか、またはそのソース行
が最終行であれば（Ｓ１，ＮＧ）、コード解釈部２０は
処理を終了する。

【００９４】また、そのソース行が最終行でなく、コー
ドにエラーがなければ（Ｓ１，ＯＫ）、ソース解釈部２
０はそのコードがＭＰＵＳＨ命令であるか否かを判定す
る（Ｓ２）。そのコードがＭＰＵＳＨ命令であれば（Ｓ
２，Ｙｅｓ）、ＭＰＵＳＨ命令展開部２１はそのＭＰＵ
ＳＨ命令を展開し（Ｓ３）、展開結果をＲＡＭ１２に格
納する。その後、ステップＳ１へ戻って以降の処理を繰
り返す。

【００９５】また、コードがＭＰＵＳＨ命令でなければ
（Ｓ２，Ｎｏ）、そのコードがＭＰＯＰ命令であるか否
かを判定する（Ｓ４）。そのコードがＭＰＯＰ命令であ
れば（Ｓ４，Ｙｅｓ）、ＭＰＯＰ命令展開部２２はその
ＭＰＯＰ命令を展開し（Ｓ５）、ステップＳ１へ戻って
以降の処理を繰り返す。また、そのコードがＭＰＯＰ命
令でなければ（Ｓ４，Ｎｏ）、コード生成部２３は通常
のコード生成を行ない（Ｓ６）、そのコードをＲＡＭ１
２に格納する。その後、ステップＳ１へ戻って以降の処
理を繰り返す。

【００９６】図１６は、図１５のステップＳ３（ＭＰＵ
ＳＨ命令の展開）の処理をさらに詳細に説明するための
フローチャートである。まず、ＭＰＵＳＨ命令展開部２
１は、オペランドなし（レジスタ指定がない）ＰＵＳＨ
命令を生成し、そのコードをＲＡＭ１２に格納する（Ｓ
３１）。次に、ＭＰＵＳＨ展開部２１は、ＭＰＵＳＨ命
令のオペランドをチェックする（Ｓ３２）。ＭＰＵＳＨ
命令展開部２１は、ＭＰＵＳＨ命令に記述されたオペラ
ンドを順にチェックし、未処理のオペランドがあれば
（Ｓ３２，ＯＫ）、そのオペランドを含んだＰＵＳＨ命
令を生成してそのコードをＲＡＭ１２に格納するととも
に、そのオペランドをＬＩＦＯ２４に格納する（Ｓ３
３）。そして、ステップＳ３２へ戻って以降の処理を繰
り返す。また、未処理のオペランドがなければ（Ｓ３
２，ＮＧ）、ＰＵＴ命令を生成してそのコードをＲＡＭ
１２に格納する（Ｓ３４）。

【００９７】このようにして、ＭＰＵＳＨ命令が展開さ
れて、そのコードがＲＡＭ１２に格納される。たとえ
ば、図１３（ａ）の（１）に示すＭＰＵＳＨ命令の場合
であれば、ステップＳ３３においてまずオペランドＲ０
が抽出されて、“ｐｕｓｈＲ０”のコードが生成され
る。次に、オペランドＡＲ０が抽出されて、“ｐｕｓｈ
ＡＲ０”のコードが生成される。なお、図１６に示すＬ
ＩＦＯ２４は、図１２に示すＲＡＭ１２またはハードデ
ィスク１３に形成される。

【００９８】図１７は、図１５のステップＳ５（ＭＰＯ
Ｐ命令の展開）の処理をさらに詳細に説明するためのフ
ローチャートである。まず、ＭＰＯＰ命令展開部２２
は、オペランドなし（レジスタ指定がない）ＰＯＰ命令
を生成し、そのコードをＲＡＭ１２に格納する（Ｓ５
１）。次に、ＭＰＯＰ展開部２２は、ＭＰＵＳＨ命令の
展開時にＬＩＦＯ２４に格納されたオペランドを読み出
し（Ｓ５２）、未処理のオペランド（レジスタ）の有無
を判定する（Ｓ５３）。

【００９９】ＭＰＯＰ命令展開部２２は、未処理のオペ
ランドがあれば（Ｓ５３，ＯＫ）、そのオペランドを含
んだＰＯＰ命令を生成してそのコードをＲＡＭ１２に格
納する（Ｓ５４）。そして、ステップＳ５２へ戻って以
降の処理を繰り返す。また、未処理のオペランドがなけ
れば（Ｓ５３，ＮＧ）、処理を終了する。なお、図１７
に示すＬＩＦＯ２４は、図１２に示すＲＡＭ１２または
ＣＰＵ１０内のレジスタ群に相当する。

【０１００】このようにして、ＭＰＯＰ命令が展開され
て、そのコードがＲＡＭ１２に格納される。たとえば、
図１３（ａ）の（２）に示すＭＰＯＰ命令の場合であれ
ば、ＬＩＦＯ２４に“Ｒ０”および“ＡＲ０”が格納さ
れているので、ステップＳ５４においてまずオペランド
ＡＲ０が抽出されて、“ｐｏｐＡＲ０”のコードが生
成される。次に、オペランドＲ０が抽出されて、“ｐｏ
ｐＲ０”のコードが生成される。

【０１０１】以上説明したように、本実施の形態におけ
るアセンブラによれば、マクロ命令を実施の形態１にお
いて説明したマイクロプロセッサが実行可能なコードに
展開するようにしたので、退避および復帰すべきレジス
タを含んだマクロ命令を記述するだけで一連のスタック
操作を行なうコードを生成することが可能となる。した
がって、プログラマはスタック操作の整合性等の確認を
行なう必要がなくなり、ソフトウェア開発における生産
性を向上させることが可能となった。

【０１０２】（実施の形態３）上述した実施の形態２の
アセンブラにおいては、ワークレジスタＴＲ０がレジス
タ転送の媒介として使用される。図１１の説明から分か
るように、ワークレジスタＴＲ０の退避の有無に関わら
ず、ワークレジスタＴＲ０の値が自動的にスタックに格
納される。本実施の形態におけるアセンブラは、この特
徴を利用したものである。

【０１０３】本実施の形態におけるアセンブラの機能的
構成は、図１４に示す実施の形態２におけるアセンブラ
の機能的構成と比較してＭＰＵＳＨ命令展開部の機能の
みが異なる。また、本実施の形態におけるアセンブラの
処理手順は、図１５に示す実施の形態２におけるアセン
ブラの処理手順と同じである。したがって、重複する構
成および機能の詳細な説明は繰り返さない。なお、本実
施の形態におけるＭＰＵＳＨ命令展開部の参照符号を２
１’として説明する。

【０１０４】図１８は、本実施の形態におけるアセンブ
ラによって処理されるマクロ命令を説明するための図で
ある。図１８（ａ）の（１）に示すマクロ命令“ＭＰＵ
ＳＨＴＲ０，ＡＲ０；”は、ワークレジスタＴＲ０およ
びアドレスレジスタＡＲ０を退避することを示してい
る。なお、“ＭＰＵＳＨ”以降に退避すべきレジスタが
記述されるものとし、レジスタの数は特に限定がないも
のとする。

【０１０５】図１８（ａ）の（２）に示すマクロ命令
“ＭＰＯＰ”は、直前に記述されたマクロ命令“ＭＰＵ
ＳＨ”に対応するマクロ命令であり、マクロ命令“ＭＰ
ＵＳＨ”によって退避されたレジスタの内容を全て復帰
させるものである。なお、マクロ命令の記述方法はこれ
らに限られるものでなく、マクロ命令が展開された後の
命令コードが均等であれば同一と考えられるべきであ
る。

【０１０６】図１８（ｂ）は、図１８（ａ）に示すマク
ロ命令“ＭＰＵＳＨ”を展開したときの命令コードを示
している。また、図１８（ｃ）は、図１８（ａ）に示す
マクロ命令“ＭＰＯＰ”を展開したときの命令コードを
示している。ワークレジスタＴＲ０はスタックに自動的
に格納されることになるため、ワークレジスタＴＲ０に
対応した退避命令は生成されない。また、ワークレジス
タＴＲ０以外のレジスタを復帰させると、自動的にワー
クレジスタＴＲ０も復帰されるため、ワークレジスタＴ
Ｒ０に対応した復帰命令も生成されない。

【０１０７】図１９は、図１５のステップＳ３（ＭＰＵ
ＳＨ命令の展開）の処理をさらに詳細に説明するための
フローチャートである。まず、ＭＰＵＳＨ命令展開部２
２’は、オペランドなし（レジスタ指定がない）ＰＵＳ
Ｈ命令を生成し、そのコードをＲＡＭ１２に格納する
（Ｓ６１）。次に、ＭＰＵＳＨ展開部２１’は、ＭＰＵ
ＳＨ命令のオペランドをチェックする（Ｓ６２）。

【０１０８】ＭＰＵＳＨ命令展開部２１’は、ＭＰＵＳ
Ｈ命令に記述されたオペランドを順にチェックし、未処
理のオペランドがあれば（Ｓ６２，ＯＫ）、そのオペラ
ンドがワークレジスタＴＲ０であるか否かを判定する
（Ｓ６３）。そのオペランドがワークレジスタＴＲ０で
あれば（Ｓ６３，Ｙｅｓ）、そのままステップＳ６２へ
戻って以降の処理を繰り返す。

【０１０９】また、オペランドがワークレジスタＴＲ０
でなければ（Ｓ６３，Ｎｏ）、そのオペランドを含んだ
ＰＵＳＨ命令を生成してそのコードをＲＡＭ１２に格納
するとともに、そのオペランドをＬＩＦＯ２４に格納す
る（Ｓ６４）。そして、ステップＳ６２へ戻って以降の
処理を繰り返す。また、未処理のオペランドがなければ
（Ｓ６２，ＮＧ）、ＰＵＴ命令を生成してそのコードを
ＲＡＭ１２に格納し（Ｓ６５）、処理を終了する。

【０１１０】以上説明したように、本実施の形態におけ
るアセンブラによれば、レジスタとメモリとの間のデー
タ転送において媒介として使用されるレジスタを退避／
復帰する命令を生成しないようにしたので、レジスタの
退避／復帰における冗長なコードが生成されるのを防止
することができ、プログラムのステップ数の削減、処理
速度の向上および使用メモリサイズの削減を図ることが
可能となった。

【０１１１】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。

【０１１２】

【発明の効果】請求項１に記載のマイクロプロセッサに
よれば、１つの命令コードでレジスタ間のデータ転送
と、レジスタとメモリとの間のデータ転送とを実行でき
るため、所定の処理を行なうプログラムのステップ数を
削減することが可能となった。

【０１１３】請求項２に記載のマイクロプロセッサによ
れば、直接メモリにデータを退避できない第２のレジス
タに格納されたデータの退避を、１命令分のスループッ
トで実行することが可能となった。

【０１１４】請求項３に記載のマイクロプロセッサによ
れば、第２のレジスタに格納されたデータを第１のレジ
スタに転送した後、スタックポインタの値がデクリメン
トされるため、スタック操作をさらに容易に行なうこと
が可能となった。

【０１１５】請求項４に記載のマイクロプロセッサによ
れば、直接メモリからデータを復帰できない第２のレジ
スタへのデータの復帰を、１命令分のスループットで実
行することが可能となった。

【０１１６】請求項５に記載のマイクロプロセッサによ
れば、メモリに格納されたデータを第１のレジスタに転
送した後、スタックポインタの値がインクリメントされ
るため、スタック操作をさらに容易に行なうことが可能
となった。

【０１１７】請求項６に記載のマイクロプロセッサによ
れば、第２のレジスタとメモリとの間のデータ転送を、
ワークレジスタを媒介として行なうことが可能となっ
た。

【０１１８】請求項７に記載のマイクロプロセッサによ
れば、第１のレジスタを媒介として制御レジスタとメモ
リとの間のデータ転送を行なうことが可能となった。ま
た、第１のレジスタをワークレジスタとしてデータ演算
手段に実装し、第２のレジスタを制御レジスタとしてア
ドレス演算手段または制御手段に実装することによっ
て、ＲＩＳＣ方式のマイクロプロセッサの回路構成を採
用することが可能となった。

【０１１９】請求項８に記載のマイクロプロセッサによ
れば、第１のレジスタに格納されたデータをメモリに転
送し、スタックポインタの値をそのまま保持する退避命
令を実行可能とすることにより、スタックポインタが最
後に退避されたデータを指し示すようにすることが可能
となった。

【０１２０】請求項９に記載のアセンブラによれば、第
１のコード生成手段は、第１のマクロ命令から複数のレ
ジスタを退避するコードを生成するので、１つのマクロ
命令で複雑なスタック操作を扱うことが可能となった。
また、第２のコード生成手段は、記憶手段に記憶された
複数のレジスタを特定する情報を参照して、複数のレジ
スタを復帰させるコードを生成するので、１つのマクロ
命令で複雑なスタック操作を扱うことができ、複数のレ
ジスタの退避／復帰の整合性を自動的に管理することが
可能となった。

【０１２１】請求項１０に記載のアセンブラによれば、
レジスタとメモリとの間のデータ転送の媒介として使用
されるレジスタが自動的にスタックに退避される場合
に、冗長なコードが生成されるのを防止することが可能
となった。

【０１２２】請求項１１に記載のアセンブリ方法によれ
ば、第１のマクロ命令から複数のレジスタを退避するコ
ードを生成するので、１つのマクロ命令で複雑なスタッ
ク操作を扱うことが可能となった。また、読み込まれた
コードが第２のマクロ命令である場合、記憶された複数
のレジスタを特定する情報を参照して、複数のレジスタ
を復帰させるコードを生成するので、１つのマクロ命令
で複雑なスタック操作を扱うことができ、複数のレジス
タの退避／復帰の整合性を自動的に管理することが可能
となった。

【０１２３】請求項１２に記載のアセンブリ方法によれ
ば、レジスタとメモリとの間のデータ転送の媒介として
使用されるレジスタが自動的にスタックに退避される場
合に、冗長なコードが生成されるのを防止することが可
能となった。

【０１２４】請求項１３に記載の記録媒体によれば、第
１のマクロ命令から複数のレジスタを退避するコードを
生成するので、１つのマクロ命令で複雑なスタック操作
を扱うことが可能となった。また、読み込まれたコード
が第２のマクロ命令である場合、記憶された複数のレジ
スタを特定する情報を参照して、複数のレジスタを復帰
させるコードを生成するので、１つのマクロ命令で複雑
なスタック操作を扱うことができ、複数のレジスタの退
避／復帰の整合性を自動的に管理することが可能となっ
た。

【０１２５】請求項１４に記載の記録媒体によれば、レ
ジスタとメモリとの間のデータ転送の媒介として使用さ
れるレジスタが自動的にスタックに退避される場合に、
冗長なコードが生成されるのを防止することが可能とな
った。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるマイクロプロ
セッサを構成するレジスタセットを説明するための図で
ある。

【図２】本発明の実施の形態１におけるマイクロプロ
セッサの概略構成を示すブロック図である。

【図３】本発明の実施の形態１におけるマイクロプロ
セッサのパイプライン処理を説明するための図である。

【図４】本発明の実施の形態１におけるマイクロプロ
セッサによって処理される演算命令の一例を示す図であ
る。

【図５】本発明の実施の形態１におけるマイクロプロ
セッサによって処理される転送命令、シーケンス制御命
令および特殊命令の一例を示す図である。

【図６】ＬＯＡＤ命令およびＳＴＯＲＥ命令において
指定可能なレジスタの一覧を示す図である。

【図７】ＳＴＯＲＥ命令を用いたレジスタの退避動作
を行なうプログラムの一例を示す図である。

【図８】図７に示すプログラムが実行されたときのス
タックの動作を示す図である。

【図９】ＰＯＰ命令、ＰＵＳＨ命令およびＰＵＴ命令
のニーモニックおよびその動作を説明するための図であ
る。

【図１０】ＰＯＰ命令、ＰＵＳＨ命令およびＰＵＴ命
令を使用したプログラムの一例を示す図である。

【図１１】図１０に示すプログラムを実行したときの
スタックの動作を説明するための図である。

【図１２】本発明の実施の形態２におけるアセンブラ
を実現するコンピュータの構成例を示すブロック図であ
る。

【図１３】本発明の実施の形態２におけるアセンブラ
によって処理されるマクロ命令を説明するための図であ
る。

【図１４】本発明の実施の形態２におけるアセンブラ
の概略構成を示すブロック図である。

【図１５】本発明の実施の形態２におけるアセンブラ
の処理手順を説明するためのフローチャートである。

【図１６】図１５のステップＳ３の処理をさらに詳細
に説明するためのフローチャートである。

【図１７】図１５のステップＳ５の処理をさらに詳細
に説明するためのフローチャートである。

【図１８】本発明の実施の形態３におけるアセンブラ
によって処理されるマクロ命令を説明するための図であ
る。

【図１９】図１５のステップＳ３の処理をさらに詳細
に説明するためのフローチャートである。

【符号の説明】

１コンピュータ本体、２グラフィックディスプレイ
装置、３ＦＤドライブ、４ＦＤ、５キーボード、
６マウス、７ＣＤ−ＲＯＭ装置、８ＣＤ−ＲＯ
Ｍ、９ネットワーク通信装置、１０ＣＰＵ、１１
ＲＯＭ、１２ＲＡＭ、１３ハードディスク、２０
コード解釈部、２１ＭＰＵＳＨ命令展開部、２２Ｍ
ＰＯＰ命令展開部、２３コード生成部、２４ＬＩＦ
Ｏ、３９命令デコード部、４０ＰＣＵ部、４１ＡＡ
Ｕ部、４２ＤＡＵ部、４３命令メモリ、４４Ｘメ
モリ、４５Ｙメモリ、４９乗算器、５０ＡＬＵ、
５１シフタ。

Claims

【特許請求の範囲】

【請求項１】命令コードのフェッチを制御するための
制御手段と、前記フェッチされた命令コードをデコードするためのデ
コード手段と、前記デコード手段によるデコード結果に基づいて、メモ
リのアドレスを演算するためのアドレス演算手段と、前記デコード手段によるデコード結果に基づいて、デー
タを演算するためのデータ演算手段とを含み、前記データ演算手段は、前記制御手段によってフェッチ
された１つのオペレーションコードを有する１つの命令
コードに対応して、レジスタ間のデータ転送と、レジス
タとメモリとの間のデータ転送とを実行する、マイクロ
プロセッサ。
【請求項２】前記データ演算手段は、前記制御手段に
よってフェッチされた１つの退避命令に対応して、第１
のレジスタに格納されたデータをメモリに転送し、第２
のレジスタに格納されたデータを前記第１のレジスタに
転送する、請求項１記載のマイクロプロセッサ。
【請求項３】前記データ演算手段は、前記第２のレジ
スタに格納されたデータを前記第１のレジスタに転送し
た後、スタックポインタの値をデクリメントする、請求
項２記載のマイクロプロセッサ。
【請求項４】前記データ演算手段は、前記制御手段に
よってフェッチされた１つの復帰命令に対応して、第１
のレジスタに格納されたデータを第２のレジスタに転送
し、メモリに格納されたデータを前記第１のレジスタに
転送する、請求項１記載のマイクロプロセッサ。
【請求項５】前記データ演算手段は、前記メモリに格
納されたデータを前記第１のレジスタに転送した後、ス
タックポインタの値をインクリメントする、請求項４記
載のマイクロプロセッサ。
【請求項６】前記第１のレジスタは、前記データ演算
手段に実装されるワークレジスタである、請求項２〜５
のいずれかに記載のマイクロプロセッサ。
【請求項７】前記第２のレジスタは、前記アドレス演
算手段または前記制御手段に実装される制御レジスタで
ある、請求項２〜６のいずれかに記載のマイクロプロセ
ッサ。
【請求項８】前記データ演算手段は、前記制御手段に
よってフェッチされた１つの退避命令に対して、第１の
レジスタに格納されたデータをメモリに転送し、スタッ
クポインタの値をそのまま保持するための手段を含む、
請求項１〜７のいずれかに記載のマイクロプロセッサ。
【請求項９】ソースプログラムからコードを読み込む
ためのコード読込手段と、複数のレジスタを特定するための情報を記憶するための
記憶手段と、前記コード読込手段によって読み込まれたコードが第１
のマクロ命令である場合、前記コードに含まれる複数の
レジスタを特定するための情報を前記記憶手段に記憶
し、前記複数のレジスタを退避するコードを生成するた
めの第１のコード生成手段と、前記コード読込手段によって読み込まれたコードが第２
のマクロ命令である場合、前記記憶手段に記憶された複
数のレジスタを特定する情報を参照して、前記複数のレ
ジスタを復帰させるコードを生成するための第２のコー
ド生成手段を含むアセンブラ。
【請求項１０】前記第１のコード生成手段は、前記コ
ード読込手段によって読み込まれたコードが第１のマク
ロ命令である場合、前記コードに含まれる複数のレジス
タのうち、レジスタとメモリとの間のデータ転送の媒介
として使用されるレジスタ以外のレジスタを退避するコ
ードを生成する、請求項９記載のアセンブラ。
【請求項１１】ソースプログラムからコードを読み込
むステップと、前記コードが第１のマクロ命令である場合、前記コード
に含まれる複数のレジスタを特定するための情報を記憶
し、前記複数のレジスタを退避するコードを生成するス
テップと、前記読み込まれたコードが第２のマクロ命令である場
合、前記記憶された複数のレジスタを特定する情報を参
照して、前記複数のレジスタを復帰させるコードを生成
するステップを含むアセンブリ方法。
【請求項１２】前記複数のレジスタを退避するコード
を生成するステップは、前記読み込まれたコードが第１
のマクロ命令である場合、前記読み込まれたコードに含
まれる複数のレジスタのうち、レジスタとメモリとの間
のデータ転送の媒介として使用されるレジスタ以外のレ
ジスタを退避するコードを生成するステップを含む、請
求項１１記載のアセンブリ方法。
【請求項１３】コンピュータにアセンブリ方法を実行
させるプログラムが記録されたコンピュータで読取可能
な記録媒体であって、前記アセンブリ方法は、ソースプログラムからコードを
読み込むステップと、前記コードが第１のマクロ命令である場合、前記コード
に含まれる複数のレジスタを特定するための情報を記憶
し、前記複数のレジスタを退避するコードを生成するス
テップと、前記読み込まれたコードが第２のマクロ命令である場
合、前記記憶された複数のレジスタを特定する情報を参
照して、前記複数のレジスタを復帰させるコードを生成
するステップを含む、アセンブリプログラムを記録した
記録媒体。
【請求項１４】前記複数のレジスタを退避するコード
を生成するステップは、前記読み込まれたコードが第１
のマクロ命令である場合、前記読み込まれたコードに含
まれる複数のレジスタのうち、レジスタとメモリとの間
のデータ転送の媒介として使用されるレジスタ以外のレ
ジスタを退避するコードを生成するステップを含む、請
求項１３記載のアセンブリプログラムを記録した記録媒
体。