JPH1091578A - クロック信号やデータストリームのようなデジタル信号を時間整列するための装置及び方法 - Google Patents
クロック信号やデータストリームのようなデジタル信号を時間整列するための装置及び方法Info
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- JPH1091578A JPH1091578A JP21547897A JP21547897A JPH1091578A JP H1091578 A JPH1091578 A JP H1091578A JP 21547897 A JP21547897 A JP 21547897A JP 21547897 A JP21547897 A JP 21547897A JP H1091578 A JPH1091578 A JP H1091578A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 本質的に等時性の２つのデジタル信号を時間
整列するための装置及び方法の提供。 【解決手段】 所与の位相差だけ離れた第１信号(CKIN)
の複数（２n ）個のレプリカ(CK1-CK4) が発生され、第
２信号(DATA)の立上がりエッジに応じて幾つかの前記レ
プリカ(CK3,CK4) がサンプリング(4,5) を実行される。
サンプリングの結果、論理信号の組み合わせが得られ、
これは前記各レプリカ(CK1-CK4) と第２信号(DATA)間に
存在する位相関係を表す。本装置の出力信号(CKOUT) は
第２信号と整列しており、第１信号のレプリカ(CK1-CK
4) のうちで所望の整列条件を最も良く再現するものに
対応する。
整列するための装置及び方法の提供。 【解決手段】 所与の位相差だけ離れた第１信号(CKIN)
の複数（２n ）個のレプリカ(CK1-CK4) が発生され、第
２信号(DATA)の立上がりエッジに応じて幾つかの前記レ
プリカ(CK3,CK4) がサンプリング(4,5) を実行される。
サンプリングの結果、論理信号の組み合わせが得られ、
これは前記各レプリカ(CK1-CK4) と第２信号(DATA)間に
存在する位相関係を表す。本装置の出力信号(CKOUT) は
第２信号と整列しており、第１信号のレプリカ(CK1-CK
4) のうちで所望の整列条件を最も良く再現するものに
対応する。
Description
【０００１】
【発明の属する技術分野】本発明は、本質的に等時性(i
sochronous) の２つのデジタル信号を時間整列する、即
ち所定の位相関係に設定するという問題に取り組むもの
である。
sochronous) の２つのデジタル信号を時間整列する、即
ち所定の位相関係に設定するという問題に取り組むもの
である。
【０００２】
【従来の技術】本発明は、データ処理装置内でローカル
に発生されたクロック信号をその装置自身の入力に到達
するデータストリーム（例えばＮＲＺデータ）と整列さ
せるという問題に特別な注意を払いつつ開発された。し
かしながら、この特定の用途に言及することが、本発明
の範囲を制限するものとして解釈されるべきでない。本
発明は本質的に等時性のいかなる性質のデジタル信号で
も整列するという問題に一般的に適用される。「本質的
に」等時性の信号と述べたが、これは、本発明が特に好
ましい実施例において起こり得るドリフト、ジッター及
び関連信号の周波数に影響を与えうる他の障害をも考慮
し得ることを意味する。２つの信号（例えば、情報信号
により変調されたキャリアーとこのキャリアーで運ばれ
た情報信号を復調するのに用いられる局所発振器信号）
を時間整列するのに従来から採用されている技術は、Ｐ
ＬＬ（位相ロックループ）として知られているものであ
る。しかしながら、この技術は、特により精密に実施す
る場合、基本的な又は簡単なデジタル回路と共に使用す
るのにはほとんど適さない。特に、これらの回路が大量
に製造し使用されるときには、個々の回路について複雑
となりコストも掛かる。
に発生されたクロック信号をその装置自身の入力に到達
するデータストリーム（例えばＮＲＺデータ）と整列さ
せるという問題に特別な注意を払いつつ開発された。し
かしながら、この特定の用途に言及することが、本発明
の範囲を制限するものとして解釈されるべきでない。本
発明は本質的に等時性のいかなる性質のデジタル信号で
も整列するという問題に一般的に適用される。「本質的
に」等時性の信号と述べたが、これは、本発明が特に好
ましい実施例において起こり得るドリフト、ジッター及
び関連信号の周波数に影響を与えうる他の障害をも考慮
し得ることを意味する。２つの信号（例えば、情報信号
により変調されたキャリアーとこのキャリアーで運ばれ
た情報信号を復調するのに用いられる局所発振器信号）
を時間整列するのに従来から採用されている技術は、Ｐ
ＬＬ（位相ロックループ）として知られているものであ
る。しかしながら、この技術は、特により精密に実施す
る場合、基本的な又は簡単なデジタル回路と共に使用す
るのにはほとんど適さない。特に、これらの回路が大量
に製造し使用されるときには、個々の回路について複雑
となりコストも掛かる。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は、最終的な性能に悪影響を与えることなく少ないコス
トで且つ簡単な形式で実現できる、デジタル信号の整列
のための装置及び方法を提供することである。
は、最終的な性能に悪影響を与えることなく少ないコス
トで且つ簡単な形式で実現できる、デジタル信号の整列
のための装置及び方法を提供することである。
【０００４】
【課題を解決するための手段】本発明に従い、請求項に
記載された特徴を有する装置及び方法によりこの目的が
達成される。
記載された特徴を有する装置及び方法によりこの目的が
達成される。
【０００５】
【実施例】ここでは、本発明は、添付図面を参照して単
に非制限的な例により説明される。図１及び図３では、
参照符号１が、本質的に等時性の２つのデジタル信号を
時間整列する装置を示す。図示された例では、第１信号
は、既知のタイプのデジタル発振器（図示せず）により
発生されたデジタルクロック信号ＣＫＩＮであり、周期
Ｔを有する。第２デジタル信号は、信号ＣＫＩＮの周期
Ｔに対応したビット周期を有する入力データストリーム
（信号ＤＡＴＡ）である。装置１は、「時間整列され
た」クロック信号ＣＫＯＵＴ、即ち信号ＤＡＴＡに対し
て所定の位相関係にあるクロック信号ＣＫＯＵＴをその
出力において発生する。
に非制限的な例により説明される。図１及び図３では、
参照符号１が、本質的に等時性の２つのデジタル信号を
時間整列する装置を示す。図示された例では、第１信号
は、既知のタイプのデジタル発振器（図示せず）により
発生されたデジタルクロック信号ＣＫＩＮであり、周期
Ｔを有する。第２デジタル信号は、信号ＣＫＩＮの周期
Ｔに対応したビット周期を有する入力データストリーム
（信号ＤＡＴＡ）である。装置１は、「時間整列され
た」クロック信号ＣＫＯＵＴ、即ち信号ＤＡＴＡに対し
て所定の位相関係にあるクロック信号ＣＫＯＵＴをその
出力において発生する。
【０００６】以下において、好適な実施例が参照され、
ここで要求される位相関係は、（ＮＲＺ信号と仮定され
る）信号ＤＡＴＡのビット間隔の中心に理想的に位置す
る立上がりエッジ（論理レベル「０」から論理レベル
「１」への遷移）を信号ＣＫＯＵＴが有するような関係
である。もちろん、これは多くの可能な選択肢のうちの
一つである。本発明による実施例を形成する要素の異な
る論理構成やプログラミングにより、異なる整列が達成
でき、従って異なる位相関係が得られる。もし動作目的
のために望むならば、選択的に変えられる整列条件を許
容するように、本発明による装置を構成することさえ可
能である。
ここで要求される位相関係は、（ＮＲＺ信号と仮定され
る）信号ＤＡＴＡのビット間隔の中心に理想的に位置す
る立上がりエッジ（論理レベル「０」から論理レベル
「１」への遷移）を信号ＣＫＯＵＴが有するような関係
である。もちろん、これは多くの可能な選択肢のうちの
一つである。本発明による実施例を形成する要素の異な
る論理構成やプログラミングにより、異なる整列が達成
でき、従って異なる位相関係が得られる。もし動作目的
のために望むならば、選択的に変えられる整列条件を許
容するように、本発明による装置を構成することさえ可
能である。
【０００７】入来するクロック信号ＣＫＩＮは、（既知
の構造の）位相シフトモジュール２の入力に与えられ
る。位相シフトモジュール２は、その出力に信号ＣＫＩ
Ｎの２n 個のレプリカを発生し、これらは（全ての隣接
レプリカに対して一定と仮定される）所定の位相差だけ
離れている。ここに例として描かれた実施例において
は、ｎ＝２であり、よって、モジュール２は９０゜の位
相差を有した４つのクロック信号ＣＫ１、ＣＫ２、ＣＫ
３及びＣＫ４を発生する。上述したように、モジュール
２は既知のタイプのものである。例えば、４つの異なる
位相が、モジュール２内のＰＬＬにより発生された２倍
の周波数の信号から得ることができる。少なくとも大抵
の場合には、前記レプリカの一つ（例えば信号ＣＫ１）
が単に入来信号ＣＫＩＮとされ得ることも明らかであ
る。それぞれ位相差を有した信号ＣＫ１−ＣＫ４の一般
的な挙動が、図２の上部に４つのタイム図で示されてい
る。
の構造の）位相シフトモジュール２の入力に与えられ
る。位相シフトモジュール２は、その出力に信号ＣＫＩ
Ｎの２n 個のレプリカを発生し、これらは（全ての隣接
レプリカに対して一定と仮定される）所定の位相差だけ
離れている。ここに例として描かれた実施例において
は、ｎ＝２であり、よって、モジュール２は９０゜の位
相差を有した４つのクロック信号ＣＫ１、ＣＫ２、ＣＫ
３及びＣＫ４を発生する。上述したように、モジュール
２は既知のタイプのものである。例えば、４つの異なる
位相が、モジュール２内のＰＬＬにより発生された２倍
の周波数の信号から得ることができる。少なくとも大抵
の場合には、前記レプリカの一つ（例えば信号ＣＫ１）
が単に入来信号ＣＫＩＮとされ得ることも明らかであ
る。それぞれ位相差を有した信号ＣＫ１−ＣＫ４の一般
的な挙動が、図２の上部に４つのタイム図で示されてい
る。
【０００８】モジュール２により発生された信号ＣＫＩ
Ｎの４つの（又は一般的に２n 個の）レプリカＣＫ１，
ＣＫ２・・・は、通常マルチプレクサーから成るセレク
ターモジュール３の入力に送られる。セレクターモジュ
ール３の機能は、後に説明する方法により選択されたレ
プリカＣＫ１，ＣＫ２・・・のうちの一つを信号ＤＡＴ
Ａに対して時間整列した出力信号として装置１の出力に
伝送することである。データ及び信号ＤＡＴＡと整列し
た信号ＣＫＯＵＴは、利用装置（図示せず）に与えら
れ、そこで信号ＣＫＯＵＴを用いることにより信号ＤＡ
ＴＡがサンプリングできる。
Ｎの４つの（又は一般的に２n 個の）レプリカＣＫ１，
ＣＫ２・・・は、通常マルチプレクサーから成るセレク
ターモジュール３の入力に送られる。セレクターモジュ
ール３の機能は、後に説明する方法により選択されたレ
プリカＣＫ１，ＣＫ２・・・のうちの一つを信号ＤＡＴ
Ａに対して時間整列した出力信号として装置１の出力に
伝送することである。データ及び信号ＤＡＴＡと整列し
た信号ＣＫＯＵＴは、利用装置（図示せず）に与えら
れ、そこで信号ＣＫＯＵＴを用いることにより信号ＤＡ
ＴＡがサンプリングできる。
【０００９】参照符号４と５は２つのＤフリップフロッ
プを示し、夫々のイネーブル入力ＣＫにおいて信号ＤＡ
ＴＡを受け取る。フリップフロップ４はその入力Ｄにお
いて信号ＣＫ４を受け取り、フリップフロップ５は入力
Ｄにおいて信号ＣＫ３を受け取る。フリップフロップ４
及び５の出力Ｑに存在し夫々ＳＬ０及びＳＬ１で示され
た信号は、マルチプレクサー３の制御入力に送られ、レ
プリカＣＫ１，ＣＫ２・・・の一つを信号ＣＫＯＵＴと
して選択させる。フリップフロップ４と５は本質的にサ
ンプリング回路を形成し、図示された実施例において選
択された所定の時間での信号ＣＫ１−ＣＫ４の部分集合
の状態を検出して信号ＤＡＴＡの立上がりエッジに対応
できる。
プを示し、夫々のイネーブル入力ＣＫにおいて信号ＤＡ
ＴＡを受け取る。フリップフロップ４はその入力Ｄにお
いて信号ＣＫ４を受け取り、フリップフロップ５は入力
Ｄにおいて信号ＣＫ３を受け取る。フリップフロップ４
及び５の出力Ｑに存在し夫々ＳＬ０及びＳＬ１で示され
た信号は、マルチプレクサー３の制御入力に送られ、レ
プリカＣＫ１，ＣＫ２・・・の一つを信号ＣＫＯＵＴと
して選択させる。フリップフロップ４と５は本質的にサ
ンプリング回路を形成し、図示された実施例において選
択された所定の時間での信号ＣＫ１−ＣＫ４の部分集合
の状態を検出して信号ＤＡＴＡの立上がりエッジに対応
できる。
【００１０】図２では、信号ＤＡＴＡに対応するタイム
図は、立上がりエッジの４つの可能な異なるタイム位置
を有するので４ビットを示す。よって、最も左のビット
の場合には、信号ＣＫ１とＣＫ２が０で信号ＣＫ３とＣ
Ｋ４が１のときに前述の立上がりエッジが生じる。第２
ビットの立上がりエッジの場合には、クロック信号の論
置値の組み合わせは、ＣＫ１＝１，ＣＫ２＝０，ＣＫ３
＝０，ＣＫ４＝１となる。他の２つのビットでは、それ
ぞれ組み合わせは、ＣＫ１＝１，ＣＫ２＝１，ＣＫ３＝
０，ＣＫ４＝０及びＣＫ１＝０，ＣＫ２＝１，ＣＫ３＝
１，ＣＫ４＝０となる。図２で信号ＤＡＴＡの下の２行
は、フリップフロップ４及び５の出力での信号ＳＬ０及
びＳＬ１の対応する論理値を示す。図１における信号Ｃ
Ｋ１−ＣＫ４とマルチプレクサー３の入力間の関連が与
えられると、ＳＬ０及びＳＬ１に対して示された論理値
の組み合わせが、図２の最終行に示された信号の選択を
出力信号ＣＫＯＵＴとして定める。
図は、立上がりエッジの４つの可能な異なるタイム位置
を有するので４ビットを示す。よって、最も左のビット
の場合には、信号ＣＫ１とＣＫ２が０で信号ＣＫ３とＣ
Ｋ４が１のときに前述の立上がりエッジが生じる。第２
ビットの立上がりエッジの場合には、クロック信号の論
置値の組み合わせは、ＣＫ１＝１，ＣＫ２＝０，ＣＫ３
＝０，ＣＫ４＝１となる。他の２つのビットでは、それ
ぞれ組み合わせは、ＣＫ１＝１，ＣＫ２＝１，ＣＫ３＝
０，ＣＫ４＝０及びＣＫ１＝０，ＣＫ２＝１，ＣＫ３＝
１，ＣＫ４＝０となる。図２で信号ＤＡＴＡの下の２行
は、フリップフロップ４及び５の出力での信号ＳＬ０及
びＳＬ１の対応する論理値を示す。図１における信号Ｃ
Ｋ１−ＣＫ４とマルチプレクサー３の入力間の関連が与
えられると、ＳＬ０及びＳＬ１に対して示された論理値
の組み合わせが、図２の最終行に示された信号の選択を
出力信号ＣＫＯＵＴとして定める。
【００１１】もちろん、信号ＣＫＩＮと信号ＤＡＴＡ間
の一定の位相関係が一旦得られたならば、ＳＬ０及びＳ
Ｌ１の前述の論理値が理想的に保持されることが予想さ
れる。いずれにしても、信号ＣＫＩＮのレプリカＣＫ１
−ＣＫ４と信号ＤＡＴＡの立上がりエッジ間に存在する
４つの可能な位相関係がこれらのレプリカのうち２つの
みを基にして如何にして一義的に同定又は区別できるか
は明らかである。よって、図示された例では、サンプリ
ング回路は２つのフリップフロップ４及び５から成り、
これらはレプリカＣＫ１−ＣＫ４の全集合をサンプリン
グするのではなく、それらのうちの幾つかのみ（特に、
レプリカＣＫ３及びＣＫ４から成る部分集合）をサンプ
リングする。もちろん、カスケード状の要素から成る異
なる論理構成によっては、ＣＫ３及びＣＫ４とは異なる
選択も可能である。
の一定の位相関係が一旦得られたならば、ＳＬ０及びＳ
Ｌ１の前述の論理値が理想的に保持されることが予想さ
れる。いずれにしても、信号ＣＫＩＮのレプリカＣＫ１
−ＣＫ４と信号ＤＡＴＡの立上がりエッジ間に存在する
４つの可能な位相関係がこれらのレプリカのうち２つの
みを基にして如何にして一義的に同定又は区別できるか
は明らかである。よって、図示された例では、サンプリ
ング回路は２つのフリップフロップ４及び５から成り、
これらはレプリカＣＫ１−ＣＫ４の全集合をサンプリン
グするのではなく、それらのうちの幾つかのみ（特に、
レプリカＣＫ３及びＣＫ４から成る部分集合）をサンプ
リングする。もちろん、カスケード状の要素から成る異
なる論理構成によっては、ＣＫ３及びＣＫ４とは異なる
選択も可能である。
【００１２】この概念は２n （ｎ＝１，２・・・）個の
レプリカの場合に一般化できる。よって、信号ＤＡＴＡ
に関して存在する位相関係は、そのようなｎ個のレプリ
カから成る部分集合から（ｎの値が大きくなればなるほ
ど精密になる識別度を用いて）同定できる。というの
は、信号ＤＡＴＡによるサンプリングに際して、ｎ個の
レプリカにより取られる論理値は、その時点で２n 個の
レプリカから成る全集合により到達された論理状態を示
しているからである。請求項中に用いられた用語を用い
ると、マルチプレクサー３により行われる選択は、２n
個のレプリカから成る全集合を「エントロピー的に表
す」ｎ個のレプリカから成るレプリカＣＫ１，ＣＫ２・
・・の部分集合を基にして実行されると表現できる。こ
の用語は、情報源の「エントロピー」（情報内容）の尺
度の定義と類似して使用される。既知のように、２つの
異なる論理状態を示す情報源のエントロピーは１ビット
に等しく、４つの状態を示す情報源に関するエントロピ
ーは２ビットに等しく、一般に、２n 個の状態を示す情
報源に関するエントロピーはｎビットに等しい。
レプリカの場合に一般化できる。よって、信号ＤＡＴＡ
に関して存在する位相関係は、そのようなｎ個のレプリ
カから成る部分集合から（ｎの値が大きくなればなるほ
ど精密になる識別度を用いて）同定できる。というの
は、信号ＤＡＴＡによるサンプリングに際して、ｎ個の
レプリカにより取られる論理値は、その時点で２n 個の
レプリカから成る全集合により到達された論理状態を示
しているからである。請求項中に用いられた用語を用い
ると、マルチプレクサー３により行われる選択は、２n
個のレプリカから成る全集合を「エントロピー的に表
す」ｎ個のレプリカから成るレプリカＣＫ１，ＣＫ２・
・・の部分集合を基にして実行されると表現できる。こ
の用語は、情報源の「エントロピー」（情報内容）の尺
度の定義と類似して使用される。既知のように、２つの
異なる論理状態を示す情報源のエントロピーは１ビット
に等しく、４つの状態を示す情報源に関するエントロピ
ーは２ビットに等しく、一般に、２n 個の状態を示す情
報源に関するエントロピーはｎビットに等しい。
【００１３】図１に示された典型的な実施例では、フリ
ップフロップ４と５の出力及びマルチプレクサー３の入
力ＳＬ０とＳＬ１の間は直接接続されている（これはフ
リップフロップ４と５の出力がそのように識別されたか
らである）。この選択は製造における簡素化の観点から
有利であり、信号ＣＫＯＵＴが信号ＤＡＴＡのビット周
期のほぼ中心において立上がりエッジを有するという整
列条件に対応する。この事実は、図２において信号ＤＡ
ＴＡに対して示された種々の可能な挙動とＣＫＯＵＴと
して各時間に選択された信号の時間挙動（図２中の最終
行）を比較することにより容易に検証できる。
ップフロップ４と５の出力及びマルチプレクサー３の入
力ＳＬ０とＳＬ１の間は直接接続されている（これはフ
リップフロップ４と５の出力がそのように識別されたか
らである）。この選択は製造における簡素化の観点から
有利であり、信号ＣＫＯＵＴが信号ＤＡＴＡのビット周
期のほぼ中心において立上がりエッジを有するという整
列条件に対応する。この事実は、図２において信号ＤＡ
ＴＡに対して示された種々の可能な挙動とＣＫＯＵＴと
して各時間に選択された信号の時間挙動（図２中の最終
行）を比較することにより容易に検証できる。
【００１４】しかしながら、この選択は強制的なもので
はない。最も異なる理由により、完全に異なる解法が選
択できる。例えば、信号ＤＡＴＡのビット周期のほぼ中
心において立下がりエッジを有する信号ＣＫＯＵＴを与
えるという解法や又は異なる選択をとれる。この目的の
ため、例えば論理ネットワーク６０（図１でのみ破線で
示されている。）によりマルチプレクサー３のスイッチ
ング論理上に介入することが可能であり、フリップフロ
ップ４及び５の出力Ｑをマルチプレクサー３の入力に転
送するときにこれらの出力Ｑの値をトランスコーディン
グ(transcoding) できる。論理ネットワーク６０は、選
択的にスイッチングできるタイプのものとすることがで
き、それにより、異なるトランスコーディングを行い、
信号ＣＫＯＵＴと信号ＤＡＴＡ間の整列条件を変えられ
る。フリップフリップ４及び５に対する入力信号として
レプリカＣＫ３及びＣＫ４以外の信号を用いることによ
り、及び／又はフリップフロップ４及び５の介入論理を
変更すること又は前記フリップフロップを異なる種類の
論理回路と置き換えることにより異なる位相又は整列関
係が得られることは、当業者にはまた明らかである。い
ずれにしても、本装置の基本的な動作原理は変わらな
い。
はない。最も異なる理由により、完全に異なる解法が選
択できる。例えば、信号ＤＡＴＡのビット周期のほぼ中
心において立下がりエッジを有する信号ＣＫＯＵＴを与
えるという解法や又は異なる選択をとれる。この目的の
ため、例えば論理ネットワーク６０（図１でのみ破線で
示されている。）によりマルチプレクサー３のスイッチ
ング論理上に介入することが可能であり、フリップフロ
ップ４及び５の出力Ｑをマルチプレクサー３の入力に転
送するときにこれらの出力Ｑの値をトランスコーディン
グ(transcoding) できる。論理ネットワーク６０は、選
択的にスイッチングできるタイプのものとすることがで
き、それにより、異なるトランスコーディングを行い、
信号ＣＫＯＵＴと信号ＤＡＴＡ間の整列条件を変えられ
る。フリップフリップ４及び５に対する入力信号として
レプリカＣＫ３及びＣＫ４以外の信号を用いることによ
り、及び／又はフリップフロップ４及び５の介入論理を
変更すること又は前記フリップフロップを異なる種類の
論理回路と置き換えることにより異なる位相又は整列関
係が得られることは、当業者にはまた明らかである。い
ずれにしても、本装置の基本的な動作原理は変わらな
い。
【００１５】図１に示された図は、上述したように、図
３に示された更に完全な経路を簡素化したモデルを表
す。実際には、本発明による装置では、例えばクロック
信号ＣＫＩＮが或周期的エラーを発生するかもしれず、
回路はむしろ位相変動にさえ追随できなければならない
という事を考慮しなければならない。信号ＤＡＴＡ及び
信号ＣＫＩＮの両方ともジッターやデューティーサイク
ル歪み現象を生じるかもしれない事をも考慮すべきであ
る。これら及びその他の障害は入力信号と回路コンポー
ネントの両方に対して影響を与えうる。また、本発明の
実際的な実施例では、出力信号ＣＫＯＵＴにおける繰り
返される変化及び／又は突然の変化として、出力不安定
現象が起きるのが避けられる。このような出力信号ＣＫ
ＯＵＴにおける繰り返される変化及び／又は突然の変化
は、マルチプレクサー３の動作条件における等しく繰り
返される変動及び／又は突然の変動から生じる。
３に示された更に完全な経路を簡素化したモデルを表
す。実際には、本発明による装置では、例えばクロック
信号ＣＫＩＮが或周期的エラーを発生するかもしれず、
回路はむしろ位相変動にさえ追随できなければならない
という事を考慮しなければならない。信号ＤＡＴＡ及び
信号ＣＫＩＮの両方ともジッターやデューティーサイク
ル歪み現象を生じるかもしれない事をも考慮すべきであ
る。これら及びその他の障害は入力信号と回路コンポー
ネントの両方に対して影響を与えうる。また、本発明の
実際的な実施例では、出力信号ＣＫＯＵＴにおける繰り
返される変化及び／又は突然の変化として、出力不安定
現象が起きるのが避けられる。このような出力信号ＣＫ
ＯＵＴにおける繰り返される変化及び／又は突然の変化
は、マルチプレクサー３の動作条件における等しく繰り
返される変動及び／又は突然の変動から生じる。
【００１６】対比されるべき第１の不安定現象は、出力
信号ＣＫＯＵＴの望ましくない遷移の発生である。例え
ば、もしマルチプレクサー３による出力信号の選択が、
前に発生された信号ＣＫＯＵＴの上方又は下方遷移にす
ぐ近接して変わるならば、この現象が生じるであろう。
「古い」信号ＣＫＯＵＴの立上がりエッジのすぐ後に、
（例えば信号ＤＡＴＡにおけるドリフトから生じる）値
ＳＬ０及びＳＬ１の変更が行われ、マルチプレクサー３
をスイッチングし、その時点では論理値「０」を有する
他のレプリカＣＫ１，ＣＫ２・・・を「新しい」信号Ｃ
ＫＯＵＴとして選択する。実際、装置１の出力において
望ましくない高速０−１−０遷移が起こり得る。
信号ＣＫＯＵＴの望ましくない遷移の発生である。例え
ば、もしマルチプレクサー３による出力信号の選択が、
前に発生された信号ＣＫＯＵＴの上方又は下方遷移にす
ぐ近接して変わるならば、この現象が生じるであろう。
「古い」信号ＣＫＯＵＴの立上がりエッジのすぐ後に、
（例えば信号ＤＡＴＡにおけるドリフトから生じる）値
ＳＬ０及びＳＬ１の変更が行われ、マルチプレクサー３
をスイッチングし、その時点では論理値「０」を有する
他のレプリカＣＫ１，ＣＫ２・・・を「新しい」信号Ｃ
ＫＯＵＴとして選択する。実際、装置１の出力において
望ましくない高速０−１−０遷移が起こり得る。
【００１７】この欠点を克服するために、図３に示され
た図では、マルチプレクサー３に並列にそれと本質的に
同一構造の別のマルチプレクサー３０が設けられてお
り、これも信号ＳＬ０，ＳＬ１により駆動される。しか
し、この実施例ではこれらの信号はフリップフロップ４
及び５の出力信号ではなく、後に説明する論理回路によ
る出力信号から得られるものである。さらに、マルチプ
レクサー３０の入力はモジュール２の出力に接続され、
マルチプレクサー３により受け取られた構成とは異なる
構成によりレプリカＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４を
受け取る。図示された典型的な実施例で採用された特定
接続構成は、図３において明らかに見て取れる。全体的
な結果として、信号ＣＫＯＵＴの時間シフトレプリカを
構成する信号（ＣＫＸとして示す。）をマルチプレクサ
ー３０の出力において作りだす。例えば、図３の図で
は、信号ＣＫＸは、信号ＤＡＴＡと整列した信号ＣＫＯ
ＵＴに対して位相が９０゜進んでいる。
た図では、マルチプレクサー３に並列にそれと本質的に
同一構造の別のマルチプレクサー３０が設けられてお
り、これも信号ＳＬ０，ＳＬ１により駆動される。しか
し、この実施例ではこれらの信号はフリップフロップ４
及び５の出力信号ではなく、後に説明する論理回路によ
る出力信号から得られるものである。さらに、マルチプ
レクサー３０の入力はモジュール２の出力に接続され、
マルチプレクサー３により受け取られた構成とは異なる
構成によりレプリカＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４を
受け取る。図示された典型的な実施例で採用された特定
接続構成は、図３において明らかに見て取れる。全体的
な結果として、信号ＣＫＯＵＴの時間シフトレプリカを
構成する信号（ＣＫＸとして示す。）をマルチプレクサ
ー３０の出力において作りだす。例えば、図３の図で
は、信号ＣＫＸは、信号ＤＡＴＡと整列した信号ＣＫＯ
ＵＴに対して位相が９０゜進んでいる。
【００１８】信号ＣＫＸが、フリップフロップ４と５に
夫々対応するフリップフロップ４０と５０のイネーブル
入力ＣＫに与えられる。後にさらに詳しく説明する別の
論理コンポーネント（状態機械９、１０）を介して、フ
リップフロップ４０の入力Ｄはフリップフロップ４の出
力ＳＬ００を受け取り、フリップフロップ５０の入力Ｄ
はフリップフロップ５の出力ＳＬ１１を受け取る。フリ
ップフロップ４０と５０の出力は、マルチプレクサー３
とマルチプレクサー３０の両方を制御する信号ＳＬ０と
ＳＬ１である。この構成は、フリップフロップ４０と５
０が信号ＣＫＸによりイネーブルされるときにのみ信号
ＳＬ００とＳＬ１１がマルチプレクサー３に進むことが
でき（必要ならば、信号ＣＫＯＵＴ中の位相変化を決定
する）。この様にして、信号ＣＫＯＵＴ上に望ましくな
い遷移を発生させないようにマルチプレクサー３をスイ
ッチングできる。
夫々対応するフリップフロップ４０と５０のイネーブル
入力ＣＫに与えられる。後にさらに詳しく説明する別の
論理コンポーネント（状態機械９、１０）を介して、フ
リップフロップ４０の入力Ｄはフリップフロップ４の出
力ＳＬ００を受け取り、フリップフロップ５０の入力Ｄ
はフリップフロップ５の出力ＳＬ１１を受け取る。フリ
ップフロップ４０と５０の出力は、マルチプレクサー３
とマルチプレクサー３０の両方を制御する信号ＳＬ０と
ＳＬ１である。この構成は、フリップフロップ４０と５
０が信号ＣＫＸによりイネーブルされるときにのみ信号
ＳＬ００とＳＬ１１がマルチプレクサー３に進むことが
でき（必要ならば、信号ＣＫＯＵＴ中の位相変化を決定
する）。この様にして、信号ＣＫＯＵＴ上に望ましくな
い遷移を発生させないようにマルチプレクサー３をスイ
ッチングできる。
【００１９】しかしながら、信号ＣＫＯＵＴの（一般に
は位相が進んだ）位相シフトレプリカであるところの、
信号ＣＫＸのような信号は、他の方法でも発生させるこ
とができ、マルチプレクサー３０を不要にする。例え
ば、信号ＣＫＯＵＴが遅延素子を通るようにするとか、
遅延素子自身の上流で信号を信号ＣＫＸとして用いるこ
とができる。信号ＣＫＯＵＴ中に望ましくない位相シフ
トを引き起こし得る別の現象としてはジッターがあり、
これは信号ＣＫＩＮ及び／又は信号ＤＡＴＡに影響しう
る。この現象の悪影響を避けるために、図３の図では、
レプリカＣＫ３とＣＫ４を伝送するモジュール２の出力
線が、２つのルート（又は経路）を介してフリップフロ
ップ５と４に夫々接続される。一方の経路は４ａ及び５
ａとして示されており、（夫々フリップフロップ４及び
フリップフロップ５に対する）直接的な経路である。も
う一方の経路は４ｂ及び５ｂとして示されており、（こ
れらも、夫々フリップフロップ４及びフリップフロップ
５に対する）遅延経路であり、関連のレプリカ（ＣＫ４
及びＣＫ３）の伝搬は、２つのカスケード状の（ＣＫ４
に対する）遅延素子Ｄ４１及びＤ４２並びに（ＣＫ３に
対する）遅延素子Ｄ３１及びＤ３２を介して行われる。
は位相が進んだ）位相シフトレプリカであるところの、
信号ＣＫＸのような信号は、他の方法でも発生させるこ
とができ、マルチプレクサー３０を不要にする。例え
ば、信号ＣＫＯＵＴが遅延素子を通るようにするとか、
遅延素子自身の上流で信号を信号ＣＫＸとして用いるこ
とができる。信号ＣＫＯＵＴ中に望ましくない位相シフ
トを引き起こし得る別の現象としてはジッターがあり、
これは信号ＣＫＩＮ及び／又は信号ＤＡＴＡに影響しう
る。この現象の悪影響を避けるために、図３の図では、
レプリカＣＫ３とＣＫ４を伝送するモジュール２の出力
線が、２つのルート（又は経路）を介してフリップフロ
ップ５と４に夫々接続される。一方の経路は４ａ及び５
ａとして示されており、（夫々フリップフロップ４及び
フリップフロップ５に対する）直接的な経路である。も
う一方の経路は４ｂ及び５ｂとして示されており、（こ
れらも、夫々フリップフロップ４及びフリップフロップ
５に対する）遅延経路であり、関連のレプリカ（ＣＫ４
及びＣＫ３）の伝搬は、２つのカスケード状の（ＣＫ４
に対する）遅延素子Ｄ４１及びＤ４２並びに（ＣＫ３に
対する）遅延素子Ｄ３１及びＤ３２を介して行われる。
【００２０】２つのカスケード状遅延素子のうちの一つ
（夫々Ｄ４１とＤ３１）は、モジュール２からマルチプ
レクサー３及び３０にレプリカ（夫々ＣＫ４とＣＫ３）
を伝送する線に接続される。もう一方のもの（Ｄ４２と
Ｄ３２）は、フリップフロップ４及び５に向かう前記レ
プリカの経路に接続される。遅延素子Ｄ１１とＤ２１も
またモジュール２からマルチプレクサー３及び３０に信
号ＣＫ１及びＣＫ２を伝送する線上に存在することを考
慮する上で２つの遅延素子が用いられる。クロック信号
の種々のレプリカとデータ間の正確で絶対的な時間整列
を、回路内でのこれらの信号が進む異なる経路をも考慮
して、保持するためには、上記遅延素子を用いるのは好
適である。
（夫々Ｄ４１とＤ３１）は、モジュール２からマルチプ
レクサー３及び３０にレプリカ（夫々ＣＫ４とＣＫ３）
を伝送する線に接続される。もう一方のもの（Ｄ４２と
Ｄ３２）は、フリップフロップ４及び５に向かう前記レ
プリカの経路に接続される。遅延素子Ｄ１１とＤ２１も
またモジュール２からマルチプレクサー３及び３０に信
号ＣＫ１及びＣＫ２を伝送する線上に存在することを考
慮する上で２つの遅延素子が用いられる。クロック信号
の種々のレプリカとデータ間の正確で絶対的な時間整列
を、回路内でのこれらの信号が進む異なる経路をも考慮
して、保持するためには、上記遅延素子を用いるのは好
適である。
【００２１】フリップフロップ４の入力Ｄは線４ａ上に
存在する「直接」信号か又は線４ｂ上に存在する「遅
延」信号のどちらかを受け取ることができる。同様に、
フリップフロップ５の入力Ｄは、線５ａ上に存在する直
接信号か又は線５ｂ上に存在する遅延信号のどちらかを
受け取ることができる。この選択は２つのスイッチング
要素６及び７（一般には２つのマルチプレクサー）によ
り実質的に行われる。これらの出力線６ａ，７ａは、論
理ネットワーク８（図示された実施例ではＥＸ−ＯＲ論
理ゲート）により発生された共通選択信号ＳＬの命令を
受けて、経路４ａか経路４ｂ上に存在する信号か又は経
路５ａか経路５ｂ上に存在する信号を夫々フリップフロ
ップ４及び５に転送する。ネットワーク８の入力信号
は、フリップフロップ４０及び５０の出力Ｑから来る信
号ＳＬ０及びＳＬ１である。
存在する「直接」信号か又は線４ｂ上に存在する「遅
延」信号のどちらかを受け取ることができる。同様に、
フリップフロップ５の入力Ｄは、線５ａ上に存在する直
接信号か又は線５ｂ上に存在する遅延信号のどちらかを
受け取ることができる。この選択は２つのスイッチング
要素６及び７（一般には２つのマルチプレクサー）によ
り実質的に行われる。これらの出力線６ａ，７ａは、論
理ネットワーク８（図示された実施例ではＥＸ−ＯＲ論
理ゲート）により発生された共通選択信号ＳＬの命令を
受けて、経路４ａか経路４ｂ上に存在する信号か又は経
路５ａか経路５ｂ上に存在する信号を夫々フリップフロ
ップ４及び５に転送する。ネットワーク８の入力信号
は、フリップフロップ４０及び５０の出力Ｑから来る信
号ＳＬ０及びＳＬ１である。
【００２２】関連するコンポーネントの論理挙動を分析
することにより検証できるように、マルチプレクサー６
と７、それらに連携した遅延素子、及び論理ネットワー
ク８の全体の効果は、装置の作動中にヒステリシス機構
を導入することであり、このヒステリシス機構により、
ジッターの存在下において出力信号ＣＫＯＵＴの繰り返
される位相シフトが防止される。この結果は、図２の下
部に概略的に示されていること、即ち、信号ＤＡＴＡの
立上がりエッジが存在する位相ウィンドウを、信号ＣＫ
３とＣＫ４がその立上がりエッジによりサンプリングさ
れるインターバルに関して拡張することにより得られ
る。例えば、信号ＳＬ０とＳＬ１の両方が論理値１（図
２でＤＡＴＡの第１ビット）をとるときに、論理ネット
ワーク８により駆動されるマルチプレクサー６及び７が
信号ＣＫ３の立下がりエッジを遅延させたり、信号ＣＫ
４の立上がりエッジを進めたりすることが分かる。同様
に、信号ＳＬ０とＳＬ１がそれぞれ論理値１と０をとる
とき、信号ＣＫ３の立下がりエッジが進められ、信号Ｃ
Ｋ４の立下がりエッジが遅延される効果を有する。最後
に、信号ＳＬ０とＳＬ１がそれぞれ論理値０と１をとる
とき、信号ＣＫ３の立上がりエッジは進められ、信号Ｃ
Ｋ４の立上がりエッジは遅延される効果を有する。立上
がりエッジの前進および遅延は、実際には関連する信号
全体を前進又は遅延することにより得られることに留意
すべきである。
することにより検証できるように、マルチプレクサー６
と７、それらに連携した遅延素子、及び論理ネットワー
ク８の全体の効果は、装置の作動中にヒステリシス機構
を導入することであり、このヒステリシス機構により、
ジッターの存在下において出力信号ＣＫＯＵＴの繰り返
される位相シフトが防止される。この結果は、図２の下
部に概略的に示されていること、即ち、信号ＤＡＴＡの
立上がりエッジが存在する位相ウィンドウを、信号ＣＫ
３とＣＫ４がその立上がりエッジによりサンプリングさ
れるインターバルに関して拡張することにより得られ
る。例えば、信号ＳＬ０とＳＬ１の両方が論理値１（図
２でＤＡＴＡの第１ビット）をとるときに、論理ネット
ワーク８により駆動されるマルチプレクサー６及び７が
信号ＣＫ３の立下がりエッジを遅延させたり、信号ＣＫ
４の立上がりエッジを進めたりすることが分かる。同様
に、信号ＳＬ０とＳＬ１がそれぞれ論理値１と０をとる
とき、信号ＣＫ３の立下がりエッジが進められ、信号Ｃ
Ｋ４の立下がりエッジが遅延される効果を有する。最後
に、信号ＳＬ０とＳＬ１がそれぞれ論理値０と１をとる
とき、信号ＣＫ３の立上がりエッジは進められ、信号Ｃ
Ｋ４の立上がりエッジは遅延される効果を有する。立上
がりエッジの前進および遅延は、実際には関連する信号
全体を前進又は遅延することにより得られることに留意
すべきである。
【００２３】実際、信号ＤＡＴＡの立上がりエッジによ
る前述の信号のサンプリングは、図１に示された基本的
な構成による操作で与えられる時間ウィンドウより広い
ウィンドウである時間ウィンドウ（Ａで示す）内で行わ
れる。遅延又は前進及びウィンドウＡの幅は、信号ＤＡ
ＴＡ上で予想されるジッター値（例えば、２５ＭＨｚの
ＡＴＭストリームではジッターは２ｎｓのオーダーであ
る）を基にして評価される。信号ＤＡＴＡの立上がりエ
ッジがサンプリングに適した位相インターバルの限度に
あり且つ突然ジッターにより隣接するインターバルにシ
フトすれば、上述したヒステリシス機構の存在により、
瞬時にサンプリングに使用されている新しい位相インタ
ーバルが拡げられる。この様に、信号ＤＡＴＡの立上が
りエッジは、ジッターがもはや位相シフトを引き起こす
ことができないようなインターバル内の或位置にある。
このことは図２から明らかである。上述したように、整
列のために信号ＤＡＴＡの立上がりエッジを用いるのは
可能な選択肢のうちの一つである。整列は立下がりエッ
ジを用いても行うことができる。この場合には、前述し
たヒステリシス機構を発生するための論理回路が採用さ
れるが、これは論理回路設計の専門家ならば十分に実現
できるものである。
る前述の信号のサンプリングは、図１に示された基本的
な構成による操作で与えられる時間ウィンドウより広い
ウィンドウである時間ウィンドウ（Ａで示す）内で行わ
れる。遅延又は前進及びウィンドウＡの幅は、信号ＤＡ
ＴＡ上で予想されるジッター値（例えば、２５ＭＨｚの
ＡＴＭストリームではジッターは２ｎｓのオーダーであ
る）を基にして評価される。信号ＤＡＴＡの立上がりエ
ッジがサンプリングに適した位相インターバルの限度に
あり且つ突然ジッターにより隣接するインターバルにシ
フトすれば、上述したヒステリシス機構の存在により、
瞬時にサンプリングに使用されている新しい位相インタ
ーバルが拡げられる。この様に、信号ＤＡＴＡの立上が
りエッジは、ジッターがもはや位相シフトを引き起こす
ことができないようなインターバル内の或位置にある。
このことは図２から明らかである。上述したように、整
列のために信号ＤＡＴＡの立上がりエッジを用いるのは
可能な選択肢のうちの一つである。整列は立下がりエッ
ジを用いても行うことができる。この場合には、前述し
たヒステリシス機構を発生するための論理回路が採用さ
れるが、これは論理回路設計の専門家ならば十分に実現
できるものである。
【００２４】参照符号９と１０は２つのモジュールを示
し、各々は、（モジュール９に対しては）フリップフロ
ップ４とフリップフロップ４０の間、及び（モジュール
１０に対しては）フリップフロップ５とフリップフロッ
プ５０の間に夫々接続された一連の論理ネットワーク
（又は状態機械）から成る。信号ＤＡＴＡの複数の（一
般には２つの）連続する立上がりエッジに対して、論理
信号ＳＬ００，ＳＬ１１の値の新しい組み合わせがフリ
ップフロップ４と５の出力において生じるときのみ、
（信号ＣＫＯＵＴの後続の位相変化を決めるために）モ
ジュール９と１０は単にチェックモジュール又は検査モ
ジュールとして動作し、これらの新しい組み合わせをフ
リップフロップ４０と５０に送ることを可能にする。実
際には、後者はインバーター１１を通過後はイネーブル
信号としてモジュール９と１０（入力ＣＫ）に転送され
る。このインバーター１１により、ＤＡＴＡの立下がり
エッジに応じて、即ち、前記信号の２つの遷移を待つこ
となく、信号ＳＬ００又はＳＬ１１の評価ができる。遅
延素子１５及び別のインバーター１２はインバーター１
１と直列に接続され、装置内の種々のコンポーネントの
動作時間を補償し、信号ＤＡＴＡと共に受信される論理
値を回復する。
し、各々は、（モジュール９に対しては）フリップフロ
ップ４とフリップフロップ４０の間、及び（モジュール
１０に対しては）フリップフロップ５とフリップフロッ
プ５０の間に夫々接続された一連の論理ネットワーク
（又は状態機械）から成る。信号ＤＡＴＡの複数の（一
般には２つの）連続する立上がりエッジに対して、論理
信号ＳＬ００，ＳＬ１１の値の新しい組み合わせがフリ
ップフロップ４と５の出力において生じるときのみ、
（信号ＣＫＯＵＴの後続の位相変化を決めるために）モ
ジュール９と１０は単にチェックモジュール又は検査モ
ジュールとして動作し、これらの新しい組み合わせをフ
リップフロップ４０と５０に送ることを可能にする。実
際には、後者はインバーター１１を通過後はイネーブル
信号としてモジュール９と１０（入力ＣＫ）に転送され
る。このインバーター１１により、ＤＡＴＡの立下がり
エッジに応じて、即ち、前記信号の２つの遷移を待つこ
となく、信号ＳＬ００又はＳＬ１１の評価ができる。遅
延素子１５及び別のインバーター１２はインバーター１
１と直列に接続され、装置内の種々のコンポーネントの
動作時間を補償し、信号ＤＡＴＡと共に受信される論理
値を回復する。
【００２５】図４は、信号ＳＬ００又はＳＬ１１の論理
値の新しい組み合わせが、信号ＤＡＴＡの２つの連続す
る遷移に応じて認識された後でのみ、これらの新しい組
み合わせがフリップフリップ４０、５０に送られる（即
ち、検査される）という例における、回路９と１０の取
り得る状態図である。これらの回路は４つの状態Ａ０，
Ｂ０，Ｃ１，Ｄ１を示す。信号ＳＬ００とＳＬ１１の新
しい値（夫々０と１）が検査されるとき、状態Ａ０，Ｃ
１が取られる。代わりに、入力信号の論理値がＤＡＴＡ
の前の遷移に対して変化したとき、状態Ｂ０とＤ１が取
られる。状態Ｂ０はまた入力状態でもあり、動作の開始
時に取られる。矢印０と１は、入力信号の論理値０又は
１により夫々決定される遷移を表す。示された図が回路
９と１０の望ましい動作に対応していることは直ぐに分
かる。入力状態Ｂ０の存在により、動作の開始時におけ
る信号ＳＬ００とＳＬ１１が信号ＤＡＴＡの最初の遷移
のときにフリップフロップ４０と５０に送られることに
留意すべきである。このような条件下では２番目の遷移
を待つのは無駄である。所与の図から、当業者なら問題
なく回路設計を行える。
値の新しい組み合わせが、信号ＤＡＴＡの２つの連続す
る遷移に応じて認識された後でのみ、これらの新しい組
み合わせがフリップフリップ４０、５０に送られる（即
ち、検査される）という例における、回路９と１０の取
り得る状態図である。これらの回路は４つの状態Ａ０，
Ｂ０，Ｃ１，Ｄ１を示す。信号ＳＬ００とＳＬ１１の新
しい値（夫々０と１）が検査されるとき、状態Ａ０，Ｃ
１が取られる。代わりに、入力信号の論理値がＤＡＴＡ
の前の遷移に対して変化したとき、状態Ｂ０とＤ１が取
られる。状態Ｂ０はまた入力状態でもあり、動作の開始
時に取られる。矢印０と１は、入力信号の論理値０又は
１により夫々決定される遷移を表す。示された図が回路
９と１０の望ましい動作に対応していることは直ぐに分
かる。入力状態Ｂ０の存在により、動作の開始時におけ
る信号ＳＬ００とＳＬ１１が信号ＤＡＴＡの最初の遷移
のときにフリップフロップ４０と５０に送られることに
留意すべきである。このような条件下では２番目の遷移
を待つのは無駄である。所与の図から、当業者なら問題
なく回路設計を行える。
【００２６】最後に、参照符号１３は処理ブロックを示
し、モジュール９、１０及びフリップフロップ４０、５
０がある場合、１４で示される入力線を介して装置１に
与えられるリセット信号に応答する。ブロック１３は２
つの信号ＶＡＲ１とＶＡＲ２と共に信号ＤＡＴＡをも受
信する。信号ＶＡＲ１とＶＡＲ２は、それぞれモジュー
ル９と１０の出力から送られ、フリップフロップ４と５
からフリップフロップ４０と５０に送られる信号におけ
る変化に応じて（即ち、信号ＣＫＯＵＴの位相変化を引
き起こす情報がフリップフロップ４０と５０に転送され
るとき）発生される。従って、ブロック１３は二重の機
能を行う。第１の機能は、本回路により受信された信号
ＤＡＴＡの２番目の立上がりエッジに応じてのみ（即
ち、出力するクロック信号ＣＫＯＵＴが正しい位相を有
するときのみ）、装置１のリセットの後に出力クロック
信号ＣＫＯＵＴを検査する信号ＯＫを放つことである。
第２の機能は、回路の上流で伝送故障により引き起こさ
れうる位相シフトが生じるとき、検査信号を除去するこ
とである。この目的のため、ブロック１３はモジュール
９と１０から来る信号ＶＡＲ１とＶＡＲ２を連続的にチ
ェックする。１８０゜位相シフトの場合には、これらの
変化信号は同時に起動され、その結果、このような条件
下ではブロック１３が検査信号を除去する。
し、モジュール９、１０及びフリップフロップ４０、５
０がある場合、１４で示される入力線を介して装置１に
与えられるリセット信号に応答する。ブロック１３は２
つの信号ＶＡＲ１とＶＡＲ２と共に信号ＤＡＴＡをも受
信する。信号ＶＡＲ１とＶＡＲ２は、それぞれモジュー
ル９と１０の出力から送られ、フリップフロップ４と５
からフリップフロップ４０と５０に送られる信号におけ
る変化に応じて（即ち、信号ＣＫＯＵＴの位相変化を引
き起こす情報がフリップフロップ４０と５０に転送され
るとき）発生される。従って、ブロック１３は二重の機
能を行う。第１の機能は、本回路により受信された信号
ＤＡＴＡの２番目の立上がりエッジに応じてのみ（即
ち、出力するクロック信号ＣＫＯＵＴが正しい位相を有
するときのみ）、装置１のリセットの後に出力クロック
信号ＣＫＯＵＴを検査する信号ＯＫを放つことである。
第２の機能は、回路の上流で伝送故障により引き起こさ
れうる位相シフトが生じるとき、検査信号を除去するこ
とである。この目的のため、ブロック１３はモジュール
９と１０から来る信号ＶＡＲ１とＶＡＲ２を連続的にチ
ェックする。１８０゜位相シフトの場合には、これらの
変化信号は同時に起動され、その結果、このような条件
下ではブロック１３が検査信号を除去する。
【００２７】もちろん、本発明の原理は変えないで、こ
れまで記載及び示してきたことに関する詳細と実施例
は、本発明の範囲を逸脱することなく大きく変えること
ができる。
れまで記載及び示してきたことに関する詳細と実施例
は、本発明の範囲を逸脱することなく大きく変えること
ができる。
【図１】本発明による装置の基本動作原理をブロック図
で示す。
で示す。
【図２】共通タイムスケールと云われる幾つかのタイム
図を含み、図１に示された回路での動作中に存在する信
号の挙動を示す。
図を含み、図１に示された回路での動作中に存在する信
号の挙動を示す。
【図３】本発明による装置の可能な実施例の詳細なブロ
ック図である。
ック図である。
【図４】図３の回路の状態図である。
１ 時間整列装置 ２ 位相シフトモジュール ３ セレクターモジュール（マルチプレクサー） ４、５ Ｄフリップフロップ ６、７ スイッチング要素（マルチプレクサー） ８ 論理ネットワーク（ＥＸ−ＯＲ論理ゲート） ９、１０ 論理コンポーネント（状態機械） １１ インバーター １２ 別のインバーター １３ 処理ブロック １４ 入力線 １５ 遅延素子 ３０ マルチプレクサー ４０、５０ Ｄフリップフロップ ６０ 論理ネットワーク Ｄ１１、Ｄ２１、Ｄ３１、Ｄ３２、Ｄ４１、Ｄ４２ 遅
延素子
延素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルーノ・ボステイカ イタリー国 10025 ピノ・トリネーゼ （トリノ）、ヴイア・ピオツピー、12 (72)発明者 マルコ・ブルジオ イタリー国 10059 グルグリスコ（トリ ノ）、ヴイア・モンタナロ、17／１ (72)発明者 パオロ・ペレグリーノ イタリー国 10135 トリノ、ヴイア・オ ー．・ヴイグリアーニ、15／10
Claims (36)
- 【請求項１】 本質的に等時性の第１及び第２デジタル
信号（ＣＫＩＮ、ＤＡＴＡ）を時間整列する装置であっ
て、（ア）前記第１デジタル信号の１組のレプリカ（Ｃ
Ｋ１−ＣＫ４）を発生するよう構成された位相シフト手
段（２）であって、これらのレプリカ（ＣＫ１−ＣＫ
４）が互いに所与の位相差だけ離れている前記位相シフ
ト手段（２）、（イ）前記第２デジタル信号（ＤＡＴ
Ａ）により起動されるサンプリング手段（４、５）であ
って、前記第２デジタル信号（ＤＡＴＡ）の所与の遷移
に応じて前記レプリカ（ＣＫ１−ＣＫ４）の少なくとも
部分集合が示す論理値を検出し、且つ、論理信号（ＳＬ
０，ＳＬ１）のそれぞれの組み合わせを発生するように
構成された前記サンプリング手段（４、５）、及び
（ウ）前記第１デジタル信号の前記レプリカ（ＣＫ１−
ＣＫ４）を入力として受け取り、論理信号（ＳＬ０，Ｓ
Ｌ１）の前記組み合わせから同定される前記レプリカの
うちの一つを、前記第２デジタル信号（ＤＡＴＡ）と時
間整列した出力信号（ＣＫＯＵＴ）として選択するよう
に起動される第１選択手段（３）を含むことを特徴とす
る装置。 - 【請求項２】 前記サンプリング手段（４、５）が、前
記レプリカ（ＣＫ１−ＣＫ４）の部分集合（ＣＫ３，Ｃ
Ｋ４）が示す論理値を検出するように構成されるにおい
て、該部分集合（ＣＫ３，ＣＫ４）がレプリカ（ＣＫ１
−ＣＫ４）の全体集合をエントロピー的に表すことを特
徴とする請求項１に記載の装置。 - 【請求項３】 前記論理信号（ＳＬ０，ＳＬ１）が、前
記部分集合のレプリカ（ＣＫ３，ＣＫ４）により定めら
れる値に対応することを特徴とする請求項２に記載の装
置。 - 【請求項４】 前記第１デジタル信号（ＣＫＩＮ）がク
ロック信号であり、前記位相シフト手段（２）が同一の
位相差だけ離れた前記クロック信号の複数のレプリカ
（ＣＫ１−ＣＫ４）を発生することを特徴とする請求項
１−３のいずれか１項に記載の装置。 - 【請求項５】 前記第２デジタル信号（ＤＡＴＡ）がデ
ータ信号であることを特徴とする請求項１−４のいずれ
か１項に記載の装置。 - 【請求項６】 前記サンプリング手段（４、５）が、前
記第２デジタル信号（ＤＡＴＡ）の立上がりエッジによ
り起動されることを特徴とする請求項１−５のいずれか
１項に記載の装置。 - 【請求項７】 前記第２デジタル信号（ＤＡＴＡ）がＮ
ＲＺ信号であり、前記サンプリング手段（４、５）の動
作が、前記第２デジタル信号（ＤＡＴＡ）の０とは異な
るレベルへの遷移に応じてイネーブルされることを特徴
とする請求項１−６のいずれか１項に記載の装置。 - 【請求項８】 前記第１選択手段（３）が、前記第２デ
ジタル信号（ＤＡＴＡ）のビット周期に関して本質的に
中心位置に夫々の遷移を有するレプリカ（ＣＫ１−ＣＫ
４）を前記出力信号（ＣＫＯＵＴ）として選択するよう
に構成されることを特徴とする請求項５に記載の装置。 - 【請求項９】 前記選択手段（３）がマルチプレクサー
から成り、このマルチプレクサーはその入力において前
記レプリカ（ＣＫ１−ＣＫ４）を受け取り、且つ、前記
論理信号（ＳＬ０，ＳＬ１）により駆動されることを特
徴とする請求項１−８のいずれか１項に記載の装置。 - 【請求項１０】 前記サンプリング手段が双安定回路
（４、５）から成り、これらの双安定回路はそれらの入
力において前記組のうちの夫々のレプリカ（ＣＫ３−Ｃ
Ｋ４）を受け取り、前記第２デジタル信号（ＤＡＴＡ）
により動作するようイネーブルされ、前記双安定回路
（４、５）の出力は前記論理信号（ＳＬ０，ＳＬ１）を
形成することを特徴とする請求項１−９のいずれか１項
に記載の装置。 - 【請求項１１】 前記出力信号（ＣＫＯＵＴ）の時間オ
フセットレプリカ（ＣＫＸ）の予め決められた遷移に応
じてのみ、前記出力信号（ＣＫＯＵＴ）の選択を変更す
るように、前記出力信号（ＣＫＯＵＴ）の前記時間オフ
セットレプリカ（ＣＫＸ）によりイネーブルされて前記
論理信号（ＳＬ０，ＳＬ１）を前記選択手段（３）に転
送する転送回路（４０、５０）と共に、 前記出力信号（ＣＫＯＵＴ）の時間オフセットレプリカ
（ＣＫＸ）を発生するよう構成された処理手段（３０）
を含むことを特徴とする請求項１−１０のいずれか１項
に記載の装置。 - 【請求項１２】 前記処理手段（３０）が前記出力信号
（ＣＫＯＵＴ）の時間オフセットレプリカ（ＣＫＸ）を
発生し、この時間オフセットレプリカは出力信号（ＣＫ
ＯＵＴ）に対して位相が進んでいることを特徴とする請
求項１１に記載の装置。 - 【請求項１３】 前記処理手段（３０）が前記出力信号
（ＣＫＯＵＴ）の時間オフセットレプリカ（ＣＫＸ）を
発生し、この時間オフセットレプリカは前記出力信号
（ＣＫＯＵＴ）に対して前記所与の位相差に等しい進み
を有することを特徴とする請求項４及び１２に記載の装
置。 - 【請求項１４】 前記転送回路（４０、５０）が追加の
双安定回路（４０、５０）から成り、この追加の双安定
回路は前記論理信号（ＳＬ０，ＳＬ１）のうち夫々の一
つを受け取り、且つ前記出力信号（ＣＫＯＵＴ）の前記
時間オフセットレプリカ（ＣＫＸ）によりイネーブルさ
れ、それにより、前記論理信号（ＳＬ０，ＳＬ１）が前
記追加の双安定回路（４０、５０）の出力上に組み合わ
されて存在し、これらの追加の双安定回路は前記出力信
号（ＣＫＯＵＴ）の前記時間オフセットレプリカ（ＣＫ
Ｘ）の前記所与の遷移に応じてのみ変わることを特徴と
する請求項９、及び請求項１１−１３のいずれか１項に
記載の装置。 - 【請求項１５】 前記処理手段が第２選択手段（３０）
から成り、第２選択手段は前記第１選択手段（３）によ
り受け取られた組み合わせとは異なる組み合わせの前記
レプリカ（ＣＫ１−ＣＫ４）を受け取ることを特徴とす
る請求項９、及び請求項１１−１４のいずれか１項に記
載の装置。 - 【請求項１６】 前記サンプリング手段（４、５）に転
送されたレプリカ（ＣＫ３，ＣＫ４）に作用して、前記
レプリカ（ＣＫ３，ＣＫ４）が前記サンプリング手段
（４、５）の作用を受ける時間インターバルの持続時間
（Ａ）を選択的に増加させるヒステリシス発生手段（Ｄ
３１，Ｄ３２，Ｄ４１，Ｄ４２，６，７，８）を含むこ
とを特徴とする請求項１−１５のいずれか１項に記載の
装置。 - 【請求項１７】 前記ヒステリシス発生手段（Ｄ３１，
Ｄ３２，Ｄ４１，Ｄ４２，６，７，８）がそれらが作用
する各レプリカ（ＣＫ３，ＣＫ４）に対して前記サンプ
リング手段（４、５）への２つの夫々の伝搬経路（４
ａ，４ｂ，５ａ，５ｂ）を含み、前記夫々の経路の少な
くとも一つ（４ｂ，５ｂ）は位相シフト手段（Ｄ３１，
Ｄ３２，Ｄ４１，Ｄ４２）を含み、 さらに、前記論理信号（ＳＬ０，ＳＬ１）を用いて駆動
され、前記伝搬経路（４ａ，４ｂ，５ａ，５ｂ）のどち
らかを選択的に起動する追加の選択手段（６、７）を含
むことを特徴とする請求項１６に記載の装置。 - 【請求項１８】 前記サンプリング手段（４、５）と前
記第１選択手段（３）の間に挿入された検査手段（９、
１０）が設けられ、この検査手段は論理信号（ＳＬ０，
ＳＬ１）の前記組み合わせの変化の存在下において、前
記第２デジタル信号（ＤＡＴＡ）の前記所与の遷移のう
ちの複数の連続したものに応じて前記変化が検出された
後にのみ、論理信号（ＳＬ０，ＳＬ１）の変化した組み
合わせを前記第１選択手段（３）に伝搬することを許容
することを特徴とする請求項１−１７のいずれか１項に
記載の装置。 - 【請求項１９】 前記第２デジタル信号（ＤＡＴＡ）の
２つの連続遷移に応じて前記変化が検出された後にの
み、前記検査手段（９、１０）が論理信号（ＳＬ０，Ｓ
Ｌ１）の変化した組み合わせの伝搬を許容することを特
徴とする請求項１８に記載の装置。 - 【請求項２０】 前記検査手段（９、１０）が状態機械
から成ることを特徴とする請求項１８又は１９に記載の
装置。 - 【請求項２１】 本質的に等時性の第１及び第２デジタ
ル信号（ＣＫＩＮ，ＤＡＴＡ）を時間整列するための方
法であって、（ア）前記第１デジタル信号（ＣＫＩＮ）
の１組のレプリカ（ＣＫ１−ＣＫ４）を発生する工程で
あって、前記レプリカ（ＣＫ１−ＣＫ４）はお互いに所
与の位相差だけ離れている工程、（イ）前記第２デジタ
ル信号（ＤＡＴＡ）の所与の遷移に応じて、前記レプリ
カ（ＣＫ１−ＣＫ４）の少なくとも部分集合が示す論理
値を検出し、論理値（ＳＬ０，ＳＬ１）の夫々の組み合
わせを発生する工程、及び（ウ）論理信号（ＳＬ０，Ｓ
Ｌ１）の前記組み合わせを用いて同定された、前記第１
デジタル信号（ＣＫＩＮ）の前記レプリカ（ＣＫ１−Ｃ
Ｋ４）のうちの一つを、前記第２デジタル信号（ＤＡＴ
Ａ）と時間整列した出力信号（ＣＫＯＵＴ）として選択
する工程を含むことを特徴とする方法。 - 【請求項２２】 レプリカ（ＣＫ１−ＣＫ４）自身をエ
ントロピー的に表す前記レプリカの部分集合（ＣＫ３，
ＣＫ４）により取られる論理値が検出され、そして、前
記部分集合のレプリカ（ＣＫ３，ＣＫ４）により取られ
る論理値の組み合わせを基にして前記出力信号が選択さ
れることを特徴とする請求項２１に記載の方法。 - 【請求項２３】 前記第１デジタル信号（ＣＫＩＮ）が
クロック信号であることを特徴とする請求項２１又は２
２に記載の方法。 - 【請求項２４】 前記位相差が互いに等しいことを特徴
とする請求項２１−２３のいずれか１項に記載の方法。 - 【請求項２５】 前記第２デジタル信号（ＤＡＴＡ）が
データ信号であることを特徴とする請求項２１−２４の
いずれか１項に記載の方法。 - 【請求項２６】 前記第２デジタル信号（ＤＡＴＡ）が
ＮＲＺ信号であることを特徴とする請求項２１−２５の
いずれか１項に記載の方法。 - 【請求項２７】 第２デジタル信号（ＤＡＴＡ）の立上
がりエッジが、前記第２デジタル信号（ＤＡＴＡ）の所
与の遷移として用いられることを特徴とする請求項２１
−２６のいずれか１項に記載の方法。 - 【請求項２８】 本質的に中心位置において前記データ
信号（ＤＡＴＡ）のビット周期に対する夫々の遷移を有
するレプリカ（ＣＫ１−ＣＫ４）を前記出力信号（ＣＫ
ＯＵＴ）として選択する工程を含むことを特徴とする請
求項２５に記載の方法。 - 【請求項２９】 前記検出工程がさらに、（あ）レプリ
カ（ＣＫ３，ＣＫ４）の前記少なくとも幾つかをサンプ
リング回路（４、５）の夫々の入力に与える工程、及び
（い）前記第２デジタル信号（ＤＡＴＡ）の前記所与の
遷移を、前記サンプリング回路（４、５）をイネーブル
するための信号として使用する工程であって、それによ
り、前記サンプリング回路の出力が前記論理値（ＳＬ
０，ＳＬ１）を形成する工程を含むことを特徴とする請
求項２１−２８のいずれか１項に記載の方法。 - 【請求項３０】 （う）前記出力信号（ＣＫＯＵＴ）の
時間オフセットレプリカ（ＣＫＸ）を発生する工程（３
０）、及び（え）前記出力信号（ＣＫＯＵＴ）の前記時
間オフセットレプリカ（ＣＫＸ）の所与の遷移に応じて
のみ、前記出力信号（ＣＫＯＵＴ）の選択を変更する工
程をさらに含むことを特徴とする請求項２１−２９のい
ずれか１項に記載の方法。 - 【請求項３１】 前記出力信号（ＣＫＯＵＴ）の前記時
間オフセットレプリカ（ＣＫＸ）が、位相進みを有する
時間オフセットレプリカとして発生されることを特徴と
する請求項３０に記載の方法。 - 【請求項３２】 前記所与の位相差と本質的に等しい、
前記出力信号（ＣＫＯＵＴ）に対する位相進みを有し
て、前記時間オフセットレプリカ（ＣＫＸ）が発生され
ることを特徴とする請求項２４及び３１に記載の方法。 - 【請求項３３】 前記検出工程が、少なくとも前記部分
集合におけるレプリカをヒステリシス作用を受けさせ、
前記検出工程に割り当てられた時間インターバルの持続
時間（Ａ）を選択的に増加させる工程を含むことを特徴
とする請求項２１−３２のいずれか１項に記載の方法。 - 【請求項３４】 （お）ヒステリシスを受けた各レプリ
カ（ＣＫ３，ＣＫ４）の２つの時間シフトバージョンを
発生する工程、及び（か）論理値（ＳＬ０，ＳＬ１）の
前記組み合わせに依存して、前記時間シフトバージョン
のどちらかを用いて前記レプリカの各々の論理値を検出
する工程を含むことを特徴とする請求項３３に記載の方
法。 - 【請求項３５】 前記第２デジタル信号（ＤＡＴＡ）の
前記所与の遷移のうちの複数の連続したものに応じて、
論理値（ＳＬ０，ＳＬ１）の前記組み合わせの変化を検
出した後にのみ、前記出力信号（ＣＫＯＵＴ）の選択を
変更する工程を含むことを特徴とする請求項２１−３４
のいずれか１項に記載の方法。 - 【請求項３６】 前記複数の遷移が前記連続した遷移の
うちの２つを含むことを特徴とする請求項３３に記載の
方法。
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