JPH1092169A - メモリ・モジュール - Google Patents

メモリ・モジュール

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JPH1092169A
JPH1092169A JP9181302A JP18130297A JPH1092169A JP H1092169 A JPH1092169 A JP H1092169A JP 9181302 A JP9181302 A JP 9181302A JP 18130297 A JP18130297 A JP 18130297A JP H1092169 A JPH1092169 A JP H1092169A
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memory
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Abstract

(57)【要約】 【課題】 複数のＤＲＡＭを有する高密度モジュール上
のデータ線負荷を最小にし、データ線容量性負荷に起因
する性能低下なしに、システムの最大のメモリ密度を可
能にすること。 【解決手段】 システム・ボード１０上のコネクタ１０
１〜１０８と相互接続されるタブを有するプリント回路
カード２０〜４０と、プリント回路カードに取り付けら
れた複数のバンクのランダム・アクセス・メモリ・デバ
イス３０１〜３１８、４０１〜４３８と、選択されたラ
ンダム・アクセス・メモリ・デバイスと接続された、イ
ネーブル信号に応答する１つまたは複数のバス・スイッ
チ３０９、３１９、４０９、４１９と、システムの行ア
ドレス・ストローブ信号および列アドレス・ストローブ
信号に応答して、１つまたは複数のバス・スイッチのイ
ネーブル信号を生成する、論理手段とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、全般的にはコンピ
ュータ用の高密度メモリ・モジュールに関し、具体的に
は、最小限のメモリ・バス負荷を有する多重バンク・メ
モリ・モジュールに関する。
【０００２】
【従来の技術】ＳＩＭＭ（シングル・インライン・メモ
リ・モジュール）やＤＩＭＭ（デュアル・インライン・
メモリ・モジュール）などの高密度メモリ・モジュール
は、多くの応用分野で追加のシステム性能を達成できる
ので、ハイ・エンド・パーソナル・コンピュータ（Ｐ
Ｃ）、ネットワーク・サーバおよびワークステーション
で需要がある。しかし、最大システム密度は、下記の１
つまたは複数によって不自然に制限されることがしばし
ばである。 ・システムが有するメモリ・モジュール「スロット」の
数が限られている。 ・システムが有するメモリ「バンク」の数が（メモリ・
コントローラからの選択信号線の不足が原因で）限られ
ている。 ・高密度メモリ・チップ（たとえば６４メガビット（Ｍ
ｂ）、２５６Ｍｂおよびそれ以上）は、非常に高価であ
るか、簡単に入手できないか、その両方である。 ・高密度メモリ・チップは、システムのメモリ・インタ
ーフェース電圧より低い動作電圧を有する場合がある。 ・標準ランダム・アクセス・メモリ・デバイス（ＲＡ
Ｍ）（ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）およびスタティックＲＡＭ（Ｓ
ＲＡＭ）を含む）の積層化／立体化または大型モジュー
ルの使用は、システム限界をはるかに超えるデータ線容
量をもたらす。以前の解決は、最後の問題以外の上記の
問題のすべてについて提供されてきたが、これらの解決
は、データ線負荷の問題が原因で応用性が制限されてい
る。メモリ拡張を制限されているシステムで安価なＲＡ
Ｍチップをよりよく利用するために必要なものは、デー
タ線の容量性負荷を最小にし、その結果、ＲＡＭチップ
のバンクを有する大型メモリ・モジュールをシステムに
追加できるようにする方法である。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的は、データ線ごとに複数のランダム・アクセス・メ
モリ・デバイスを有する高密度モジュールでのデータ線
負荷を最小にするための解決を提供することである。
【０００４】本発明のもう１つの目的は、データ線の容
量性負荷に起因する性能低下なしに、密度を制限されて
いるシステムのメモリ密度を最大にすることである。
【０００５】
【課題を解決するための手段】本発明によれば、データ
線容量を許容可能なシステム限界まで減らす解決法に
は、２つの部分がある。第１の部分には、インライン・
バス・スイッチを有するメモリ・モジュールの設計が含
まれる。バス・スイッチは、モジュール・タブ（システ
ム）とランダム・アクセス・メモリ・デバイス（ＲＡ
Ｍ）の間に置かれ、高インピーダンス（オフ）またはア
クティプ（活動）状態のいずれかになる。高インピーダ
ンス状態の時には、メモリ・モジュールの実効負荷は、
ビット・スイッチ・デバイスの負荷になる。アクティブ
（たとえば、リード／ライト・サイクル）の時には、Ｒ
ＡＭ負荷の他に、最小限のキャパシタンス／抵抗がメモ
リ・バスに追加される。一時に１つのメモリ・モジュー
ルだけがアクティブになる。
【０００６】本発明による解決の第２の部分は、バス・
スイッチをイネーブルする信号を生成する論理回路を特
定用途向け集積回路（ＡＳＩＣ）に組み込むことであ
る。バス・スイッチは、メモリ・モジュールへの行アド
レス・ストローブ（ＲＡＳ）選択線の立ち下がりエッジ
でアクティブになり、ＲＡＳ選択線または列アドレス・
ストローブ（ＣＡＳ）選択線のうちの最後の線がインア
クティブ（非活動）状態になるまで活動状態にとどま
り、これによって、高速ページ・モード（ＦＰＭ）動作
とＥＤＯ（拡張データ出力）動作の両方がサポートされ
る。ＡＳＩＣの回路は、システムのＲＡＳ選択線とＣＡ
Ｓ選択線をデコードし、信号を駆動してバス・スイッチ
をイネーブルすることによって、この作業を実行する。
論理回路は、リード／ライト・サイクル、ＲＯＲ（RAS
only refresh）サイクル、ＣＢＲ（CAS before RAS ref
resh）サイクルおよびヒドン・リフレッシュ（hidden r
efresh）サイクルを区別し、それ相応にバス・スイッチ
をアクティブにしなければならない。ＣＢＲサイクルが
発生する時には、バス・スイッチはインアクティブのま
まになる。ヒドン・リフレッシュ・サイクルでは、バス
・スイッチはアクティブにされ、リフレッシュ・サイク
ルが完了するまでアクティブのままになる。これは、リ
ード動作またはライト動作が存在する可能性があるので
必要である。
【０００７】
【発明の実施の形態】本発明を、ＤＩＭＭを使用する特
定の実施例に関して説明するが、当業者であれば、ＳＩ
ＭＭなどの他のメモリ・モジュールを本発明の実施に使
用できることを諒解するであろう。このようなモジュー
ルは、通常は、コンピュータ・システム基板上のコネク
タに挿入するための接点タブを有するプリント回路カー
ドとして実施される。
【０００８】ここで図面、具体的には図１を参照する
と、８つのメモリ・モジュール・ソケット１０１〜１０
８とメモリ・コントローラ１０９を有する通常のシステ
ム・ボード１０が示されている。たとえば８つの４Ｍｂ
のＤＲＡＭチップ２０１〜２０８を有する通常の単一バ
ンクＤＩＭＭ ２０は、通常はメモリ・コントローラ１
０９に最も近いメモリ・モジュール・ソケット１０１か
ら始めて、メモリ・モジュール・ソケット１０１〜１０
８のすべてに単一バンクＤＩＭＭ ２０が挿入されるま
で順番に、メモリ・モジュール・ソケット１０１〜１０
８のうちの１つに挿入することができる。したがって、
この例では、システム・ボードは、４メガバイト（Ｍ
Ｂ）の最小構成と３２ＭＢの最大構成を有する。
【０００９】本発明によれば、二重バンクＤＩＭＭ ３
０または多重バンクＤＩＭＭ ４０によって、単一バン
クＤＩＭＭ ２０を置換することができる。二重バンク
ＤＩＭＭ ３０の場合、バス・スイッチ３０９および３
１９に接続された、８つのＤＲＡＭチップ３０１〜３０
８の第１のグループと、８つのＤＲＡＭチップ３１１〜
３１８の第２のグループがある。ＤＲＡＭチップ３０１
〜３０４およびＤＲＡＭチップ３１１〜３１４はバス・
スイッチ３０９に接続され、ＤＲＡＭチップ３０５〜３
０８およびＤＲＡＭチップ３１５〜３１８はバス・スイ
ッチ３１９に接続される。２つのバス・スイッチは、Ａ
ＳＩＣ ３１０に接続され、ＡＳＩＣ３１０は、このモ
ジュールのＲＡＳピンおよびＣＡＳピンに接続される。
この概念は、多重バンクＤＩＭＭ ４０の場合に拡張さ
れ、この例では、ＤＲＡＭチップの４つのグループすな
わち、ＤＲＡＭチップ４０１〜４０８、ＤＲＡＭチップ
４１１〜４１８、ＤＲＡＭチップ４２１〜４２８および
ＤＲＡＭチップ４３１〜４３８がある。ＤＲＡＭチップ
４０１〜４０４、ＤＲＡＭチップ４１１〜４１４、ＤＲ
ＡＭチップ４２１〜４２４およびＤＲＡＭチップ４３１
〜４３４は、バス・スイッチ４０９に接続され、ＤＲＡ
Ｍチップ４０５〜４０８、ＤＲＡＭチップ４１５〜４１
８、ＤＲＡＭチップ４２５〜４２８およびＤＲＡＭチッ
プ４３５〜４３８は、バス・スイッチ４１９に接続され
る。二重バンクＤＩＭＭ ３０の場合と同様に、バス・
スイッチ４０９および４１９は、ＡＳＩＣ ４１０に接
続され、ＡＳＩＣ ４１０は、このモジュールのＲＡＳ
ピンおよびＣＡＳピンに接続される。
【００１０】二重バンクＤＩＭＭ ３０を使用する場
合、システムの最小構成は８ＭＢに増加し、最大構成は
６４ＭＢに増加する。多重バンクＤＩＭＭ ４０を使用
すると、図示の４バンクのＤＲＡＭチップの例では、最
小構成は１６ＭＢ、最大構成は１２８ＭＢに増加する。
より高密度のデバイス（たとえば１６Ｍｂ、６４Ｍｂな
ど）を使用すると、最大メモリ密度のかなりの増加がも
たらされるはずである。これは、下の表からわかるよう
に、最小限のデータ・バス負荷で達成される。
【００１１】
【表１】
【００１２】これは、二重バンクＤＩＭＭ ３０の場合
にはバス・スイッチ３０９および３１９、多重バンクＤ
ＩＭＭ ４０の場合にはバス・スイッチ４０９および４
１９を使用することによって達成される。ＡＳＩＣ ３
１０および４１０は、バス・スイッチとシステム・ボー
ドの間のインターフェースを提供する。
【００１３】ここで図２に移ると、バス・スイッチの一
般化された論理図が示されている。バス・スイッチに
は、信号線ごとに１つずつ、複数のＦＥＴが含まれる。
１つまたは複数のインバータ５０が、ＦＥＴをオンにバ
イアスするのに使用される。インバータ５０への入力Ｂ
ＥＮ（ＮはＢＥの反転を表す）は、バス・スイッチのイ
ネーブル入力である。イネーブル入力がロウになると、
インバータの出力はハイになり、その結果、正バイアス
がＦＥＴのゲートに印加され、ＦＥＴが導通する。この
バス・スイッチを介する遅延は、１ナノ秒（ｎｓ）未満
であり、これによって、正しいメモリ動作が保証され
る。
【００１４】図３のブロック図からわかるように、ＡＳ
ＩＣ ６０（図１のＡＳＩＣ ３１０および４１０に対
応する）は、システムのＲＡＳ信号（ＳＹＳ＿ＲＡＳ）
とＣＡＳ信号（ＳＹＳ＿ＣＡＳ）を受け取り、バス・ス
イッチ６１および６２のイネーブル入力へのＲＣ＿ＳＥ
ＬＥＣＴ信号を生成する。バス・スイッチ６１および６
２は、カード・データ・バス６３とプリント回路カード
の接点タブ６４の間のインターフェースを提供する。接
点タブ６４はシステム・ボードのソケット１〜８に挿入
されるモジュール２０、３０、４０のプリント回路カー
ドのエッジに設けられている。
【００１５】ＲＣ＿ＳＥＬＥＣＴ信号は、アクティブ・
ロウの信号であり、独自の機能を有する。通常のメモリ
・リード・サイクルおよびメモリ・ライト・サイクルの
間、ＲＣ＿ＳＥＬＥＣＴ信号は、図４に示されるよう
に、システムのＲＡＳ選択線のアクティブ（立ち下が
り）エッジでアクティブにされ、システムのＲＡＳ選択
線とＣＡＳ選択線の両方がインアクティブになるまでア
クティブのままになる。
【００１６】ヒドン・リフレッシュ・サイクル中は、図
５からわかるように、ヒドン・リフレッシュ・サイクル
の性質が原因で、ＲＣ＿ＳＥＬＥＣＴ信号はアクティブ
になる。ヒドン・リフレッシュ・サイクルの第１の部分
は、ＲＡＳが立ち上がってから立ち下がる（ＣＢＲリフ
レッシュ・サイクルの開始）までシステムのＣＡＳ選択
線がアクティブのままになるメモリ・サイクルである。
ＲＣ＿ＳＥＬＥＣＴ論理回路は、ＣＡＳ外乱をフィルタ
リングし、インアクティブのままになる。
【００１７】ＣＢＲリフレッシュ中は、図６からわかる
ように、システムのＣＡＳ選択線が、システムのＲＡＳ
選択線がアクティブになるより前にアクティブになる。
ＲＣ＿ＳＥＬＥＣＴ信号は、ＣＢＲサイクル中はインア
クティブのままになる。
【００１８】ＲＯＲサイクル中は、図７からわかるよう
に、システムのＲＡＳ選択線がアクティブになり、ＲＣ
＿ＳＥＬＥＣＴ信号上に駆動される。バス・スイッチが
アクティブになっても、データがその時点で駆動されて
いないので、システム動作には影響しない。
【００１９】所与の応用分野で必要であれば、追加回路
を追加して、ＲＯＲサイクル中にバス・スイッチがアク
ティブにならないようにすることができる。
【００２０】図８のＡＳＩＣの内部ロジックには、シス
テムのＣＡＳ選択線ＣＡＳ＿Ｎ（Ｎは反転を表わす）の
アクティブ（すなわち立ち下がり）エッジでシステムＲ
ＡＳ選択線（ＡＮＹ＿ＲＡＳ）の状態をラッチするＤ型
のフリップフロップ７０が含まれる。ＡＮＹ＿ＲＡＳ信
号は、ＡＮＤゲート７１によって生成され、バッファ７
２を介してフリップフロップ７０のＤ入力に供給される
が、ＡＮＹ＿ＣＡＳ信号は、ＡＮＤゲート７３によって
生成され、インバータ７４を介してフリップフロップ７
０のクロック入力に供給される。フリップフロップ７０
の出力は、インバータ７６を介して２入力ＮＡＮＤゲー
ト７５に接続され、マルチプレクサ７７の入力「０」に
も接続される。インバータ７６の出力は、信号ＣＢＲ＿
ＢＩＴ＿Ｎである。信号ＡＮＹ＿ＲＡＳは、インバータ
７８によって反転され、インバータ７８の出力は、２入
力ＮＡＮＤゲート７５のもう一方の入力に接続される。
２入力ＮＡＮＤゲート７５の出力は、信号ＲＣ＿ＡＣＴ
ＩＶＥであり、マルチプレクサ７７の入力「１」に接続
される。フリップフロップ７０は、システムのＲＡＳ選
択線とＣＡＳ選択線がインアクティブであり、フリップ
フロップ７０の「Ｑ」出力が論理「１」である時に、Ｎ
ＡＮＤゲート７９の出力によってリセットされる。マル
チプレクサ７７の選択線は、４つのゲート（インバータ
８０と３つのバッファ８１〜８３）によって遅延された
システムのＣＡＳ選択線ＤＥＬＹ＿ＣＡＳによって選択
される。これは、フリップフロップ７０が信号ＡＮＹ＿
ＲＡＳの状態をラッチする時間を与えるために行われ
る。
【００２１】各サイクルの初期の開始時に、マルチプレ
クサ７７は、「１」入力位置にセットされる。これによ
って、システムのＲＡＳ選択線をすばやく流すことがで
きるようになる。システムのＣＡＳ選択線がアクティブ
になった時には、マルチプレクサ７７は、「０」入力位
置に切り替わり、これによって、フリップフロップ７０
の出力が選択される。
【００２２】図１に戻って、本発明の実装は、ＤＲＡＭ
チップのバンク群を１つのプリント回路カードに取り付
け、ＡＳＩＣとバス・スイッチを別のキャリアに取り付
けることによって、変更することができる。たとえば、
ＡＳＩＣとバス・スイッチは、システム・ボード１０に
直接に取り付けることができるが、これにはシステム・
ボードの変更が必要である。代替案は、ＤＲＡＭカード
を受けるコネクタを備えた別のプリント回路カードにＡ
ＳＩＣとバス・スイッチを取り付けることである。どち
らの代替案でも、ＤＲＡＭチップだけでＤＲＡＭカード
を製造することができる。
【図面の簡単な説明】
【図１】システム・メモリ・ボードと、従来の単一バン
クＤＩＭＭと本発明による多重バンクＤＩＭＭの両方を
示すブロック図である。
【図２】図１に示された本発明の実施例に使用されるバ
ス・スイッチを一般化した論理ブロック図である。
【図３】図１の実施例でのＡＳＣＩとバス・スイッチの
関係を示すブロック図である。
【図４】通常のリード／ライト・サイクルの場合の、Ｒ
Ｃ＿ＳＥＬＥＣＴ出力信号を生成するＡＳＩＣ論理回路
の動作を示すタイミング図である。
【図５】ヒドン・リフレッシュの場合の、ＲＣ＿ＳＥＬ
ＥＣＴ出力信号を生成するＡＳＩＣ論理回路の動作を示
すタイミング図である。
【図６】ＣＢＲの場合の、ＲＣ＿ＳＥＬＥＣＴ出力信号
を生成するＡＳＩＣ論理回路の動作を示すタイミング図
である。
【図７】ＲＯＲの場合の、ＲＣ＿ＳＥＬＥＣＴ出力信号
を生成するＡＳＩＣ論理回路の動作を示すタイミング図
である。
【図８】本発明の好ましい実施例によるＡＳＣＩの論理
回路を示す論理ブロック図である。
【符号の説明】
６０ ＡＳＩＣ ６１ バス・スイッチ ６２ バス・スイッチ ６３ カード・データ・バス ６４ タブ ７２ バッファ ７３ ＡＮＤゲート ７４ インバータ ７５ ２入力ＮＡＮＤゲート ７６ インバータ ７７ マルチプレクサ ７８ インバータ ７９ ＮＡＮＤゲート ８０ インバータ ８１ バッファ ８２ バッファ ８３ バッファ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年７月２３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
フロントページの続き (72)発明者 マーク・ダブリュー・ケロッグ アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション コーデュロイ・ ロード 29 (72)発明者 ブルース・ジー・ヘーゼルゼット アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション グリーンフィー ルド・コート ８

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】システム・ボード上のコネクタと相互接続
    される接点タブを有し、カード・データ・バスを有する
    プリント回路カードと、 前記プリント回路カードに取り付けられ、前記カード・
    データ・バスに接続された、複数バンクのランダム・ア
    クセス・メモリ・デバイスと、 前記複数バンクのランダム・アクセス・メモリ・デバイ
    スのうちの選択されたものが前記カード・データ・バス
    を介して接続された、イネーブル信号に応答する、１つ
    または複数のバス・スイッチと、 システムの行アドレス・ストローブ信号および列アドレ
    ス・ストローブ信号に応答して、前記１つまたは複数の
    スイッチの前記イネーブル信号を生成する、論理手段と
    を含む、メモリ・モジュール。
  2. 【請求項２】前記１つまたは複数のバス・スイッチおよ
    び前記論理手段が、前記プリント回路カードに取り付け
    られることを特徴とする、請求項１に記載の高密度メモ
    リ・モジュール。
  3. 【請求項３】第２のプリント回路カードを含み、前記第
    １および第２のプリント回路カードが異なる数のメモリ
    ・バンクを有することを特徴とする、請求項１に記載の
    高密度メモリ・モジュール。
  4. 【請求項４】前記１つまたは複数のバス・スイッチのそ
    れぞれが、前記カード・データ・バスの信号線１本につ
    き１つの複数の電界効果トランジスタ（ＦＥＴ）と、前
    記イネーブル信号に応答して前記ＦＥＴをバイアスする
    ための手段とを含むことを特徴とする、請求項１に記載
    の高密度メモリ・モジュール。
JP18130297A 1996-07-08 1997-07-07 メモリ・モジュール Expired - Lifetime JP3566502B2 (ja)

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US08/676609 1996-07-08
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