JPH11353228A - メモリモジュールシステム - Google Patents
メモリモジュールシステムInfo
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- JPH11353228A JPH11353228A JP10162000A JP16200098A JPH11353228A JP H11353228 A JPH11353228 A JP H11353228A JP 10162000 A JP10162000 A JP 10162000A JP 16200098 A JP16200098 A JP 16200098A JP H11353228 A JPH11353228 A JP H11353228A
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- memory
- signal
- write
- switching elements
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 高速なデータ転送を維持しつつメモリモジュ
ールの容量を増やすことができるメモリモジュールシス
テムを提供する。 【解決手段】 メモリコントローラ１と、メモリモジュ
ールＤＩＭＭｉと、メモリモジュールＤＩＭＭｉに共通
に設けられる外部データバス２とを備える。メモリモジ
ュールＤＩＭＭｉは、複数のメモリチップ１１と、対応
するメモリチップ１１と入出力端子１０との間に接続さ
れる複数の内部データバス１２と、ロジックチップ１３
と、ロジックチップ１３からのスイッチ制御信号ＳＷＣ
ＴＬに応答してオン／オフする複数のスイッチトランジ
スタ１４とを備える。
ールの容量を増やすことができるメモリモジュールシス
テムを提供する。 【解決手段】 メモリコントローラ１と、メモリモジュ
ールＤＩＭＭｉと、メモリモジュールＤＩＭＭｉに共通
に設けられる外部データバス２とを備える。メモリモジ
ュールＤＩＭＭｉは、複数のメモリチップ１１と、対応
するメモリチップ１１と入出力端子１０との間に接続さ
れる複数の内部データバス１２と、ロジックチップ１３
と、ロジックチップ１３からのスイッチ制御信号ＳＷＣ
ＴＬに応答してオン／オフする複数のスイッチトランジ
スタ１４とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリモジュー
ルシステムに関し、さらに詳しくは、複数のメモリモジ
ュールを有するメモリモジュールシステムに関する。
ルシステムに関し、さらに詳しくは、複数のメモリモジ
ュールを有するメモリモジュールシステムに関する。
【０００２】
【従来の技術】パーソナルコンピュータやワークステー
ションといったコンピュータシステムにおけるメインメ
モリは、複数のメモリチップを搭載したメモリモジュー
ルの単位で供給される。近年、コンピュータシステムに
おけるＯＳやアプリケーションソフトの大規模化、およ
び３次元ＣＡＤ・画像データなどによるデータの大規模
化によりメインメモリの大容量化は著しい勢いで進展し
ている。これに対応するために、メモリチップを高集積
化してメモリモジュール１枚あたりの容量を増やした
り、１本の外部データバスに接続するメモリモジュール
の数を増やしたりしている。
ションといったコンピュータシステムにおけるメインメ
モリは、複数のメモリチップを搭載したメモリモジュー
ルの単位で供給される。近年、コンピュータシステムに
おけるＯＳやアプリケーションソフトの大規模化、およ
び３次元ＣＡＤ・画像データなどによるデータの大規模
化によりメインメモリの大容量化は著しい勢いで進展し
ている。これに対応するために、メモリチップを高集積
化してメモリモジュール１枚あたりの容量を増やした
り、１本の外部データバスに接続するメモリモジュール
の数を増やしたりしている。
【０００３】
【発明が解決しようとする課題】しかし、１本の外部デ
ータバスに接続するメモリモジュールの数が増えるにし
たがって外部データバスの負荷が重くなるため、高速な
データ転送が維持できなくなる。このために、１本の外
部データバスに接続されるメモリモジュールの数は必然
的に制限される。
ータバスに接続するメモリモジュールの数が増えるにし
たがって外部データバスの負荷が重くなるため、高速な
データ転送が維持できなくなる。このために、１本の外
部データバスに接続されるメモリモジュールの数は必然
的に制限される。
【０００４】この発明は、以上のような問題を解決する
ためになされたもので、その目的は、高速なデータ転送
を維持しつつメモリモジュールの容量を増やすことがで
きるメモリモジュールシステムを提供することである。
ためになされたもので、その目的は、高速なデータ転送
を維持しつつメモリモジュールの容量を増やすことがで
きるメモリモジュールシステムを提供することである。
【０００５】
【課題を解決するための手段】この発明に従ったメモリ
モジュールシステムは、メモリモジュールシステムであ
って、複数のメモリモジュールと、メモリコントローラ
と、外部データバスとを備える。メモリコントローラ
は、メモリモジュールのいずれかを選択する。外部デー
タバスは、複数のメモリモジュールに共通に設けられ
る。複数のメモリモジュールの各々は、プリント配線基
板と、複数のメモリチップと、複数の内部データバス
と、複数の第１のスイッチング素子とを含む。複数のメ
モリチップは、プリント配線基板上に実装される。複数
の内部データバスは、複数のメモリチップに対応しかつ
プリント配線基板上に形成され、各々が対応するメモリ
チップに接続される。複数の第１のスイッチング素子
は、複数の内部データバスに対応しかつプリント配線基
板上に設けられ、各々が対応する内部データバスと外部
データバスとの間に接続される。メモリモジュールシス
テムはさらに、制御手段を備える。制御手段は、メモリ
コントローラによって選択されたメモリモジュールにお
ける複数の第１のスイッチング素子をオンにしかつその
選択されたメモリモジュール以外のメモリモジュールに
おける複数の第１のスイッチング素子をオフにする。
モジュールシステムは、メモリモジュールシステムであ
って、複数のメモリモジュールと、メモリコントローラ
と、外部データバスとを備える。メモリコントローラ
は、メモリモジュールのいずれかを選択する。外部デー
タバスは、複数のメモリモジュールに共通に設けられ
る。複数のメモリモジュールの各々は、プリント配線基
板と、複数のメモリチップと、複数の内部データバス
と、複数の第１のスイッチング素子とを含む。複数のメ
モリチップは、プリント配線基板上に実装される。複数
の内部データバスは、複数のメモリチップに対応しかつ
プリント配線基板上に形成され、各々が対応するメモリ
チップに接続される。複数の第１のスイッチング素子
は、複数の内部データバスに対応しかつプリント配線基
板上に設けられ、各々が対応する内部データバスと外部
データバスとの間に接続される。メモリモジュールシス
テムはさらに、制御手段を備える。制御手段は、メモリ
コントローラによって選択されたメモリモジュールにお
ける複数の第１のスイッチング素子をオンにしかつその
選択されたメモリモジュール以外のメモリモジュールに
おける複数の第１のスイッチング素子をオフにする。
【０００６】上記メモリモジュールシステムにおいて
は、メモリコントローラによりいずれかのメモリモジュ
ールが選択されると、制御手段によって選択されたメモ
リモジュールにおける複数の第１のスイッチング素子が
オンになり、かつ選択されたメモリモジュール以外のメ
モリモジュールにおける複数の第１のスイッチング素子
がオフになる。この結果、外部データバスには選択され
たメモリモジュールだけが接続されることになる。これ
により、メモリモジュールの数が増えても外部データバ
スの負荷が重くならず、高速なデータ転送を維持でき、
かつメモリモジュールの容量を増やすことができる。
は、メモリコントローラによりいずれかのメモリモジュ
ールが選択されると、制御手段によって選択されたメモ
リモジュールにおける複数の第１のスイッチング素子が
オンになり、かつ選択されたメモリモジュール以外のメ
モリモジュールにおける複数の第１のスイッチング素子
がオフになる。この結果、外部データバスには選択され
たメモリモジュールだけが接続されることになる。これ
により、メモリモジュールの数が増えても外部データバ
スの負荷が重くならず、高速なデータ転送を維持でき、
かつメモリモジュールの容量を増やすことができる。
【０００７】好ましくは、上記制御手段は、複数のロジ
ックチップを含む。複数のロジックチップは、複数のメ
モリモジュールに対応して設けられ、各々が対応するメ
モリモジュールにおけるプリント配線基板上に実装さ
れ、メモリコントローラがその対応するメモリモジュー
ルを選択する場合その対応するメモリモジュールにおけ
る複数の第１のスイッチング素子をオンにし、そうでな
い場合その複数の第１のスイッチング素子をオフにす
る。
ックチップを含む。複数のロジックチップは、複数のメ
モリモジュールに対応して設けられ、各々が対応するメ
モリモジュールにおけるプリント配線基板上に実装さ
れ、メモリコントローラがその対応するメモリモジュー
ルを選択する場合その対応するメモリモジュールにおけ
る複数の第１のスイッチング素子をオンにし、そうでな
い場合その複数の第１のスイッチング素子をオフにす
る。
【０００８】上記メモリモジュールシステムにおいて
は、複数のロジックチップがメモリモジュールにおける
プリント配線基板上に新たに実装されるため、既存のメ
モリチップの仕様を変える必要がない。
は、複数のロジックチップがメモリモジュールにおける
プリント配線基板上に新たに実装されるため、既存のメ
モリチップの仕様を変える必要がない。
【０００９】好ましくは、上記メモリコントローラは、
ライトまたはリードモードを示すコマンド信号を複数の
ロジックチップに与え、上記複数のロジックチップの各
々は、コマンド信号を受けてからレイテンシ時間経過後
にその対応するメモリモジュールにおける複数の第１の
スイッチング素子をオンにし、さらにその複数の第１の
スイッチング素子をオンにしてからバースト長時間経過
後にその複数の第１のスイッチング素子をオフにする。
ライトまたはリードモードを示すコマンド信号を複数の
ロジックチップに与え、上記複数のロジックチップの各
々は、コマンド信号を受けてからレイテンシ時間経過後
にその対応するメモリモジュールにおける複数の第１の
スイッチング素子をオンにし、さらにその複数の第１の
スイッチング素子をオンにしてからバースト長時間経過
後にその複数の第１のスイッチング素子をオフにする。
【００１０】上記メモリモジュールシステムにおいて
は、複数のロジックチップがコマンド信号を受けてから
レイテンシ時間経過後にその対応するメモリモジュール
における複数の第１のスイッチング素子がオンになり、
さらにその複数の第１のスイッチング素子がオンになっ
てからバースト長時間経過後にその複数の第１のスイッ
チング素子がオフになる。これにより、メモリチップに
データが書込まれまたは読み出される時間とそのメモリ
チップに対応する複数の第１のスイッチング素子がオン
になっている時間とが等しくなる。
は、複数のロジックチップがコマンド信号を受けてから
レイテンシ時間経過後にその対応するメモリモジュール
における複数の第１のスイッチング素子がオンになり、
さらにその複数の第１のスイッチング素子がオンになっ
てからバースト長時間経過後にその複数の第１のスイッ
チング素子がオフになる。これにより、メモリチップに
データが書込まれまたは読み出される時間とそのメモリ
チップに対応する複数の第１のスイッチング素子がオン
になっている時間とが等しくなる。
【００１１】好ましくは、上記制御手段は、複数のロジ
ック回路を含む。複数のロジック回路は、複数のメモリ
モジュールに対応して設けられ、各々が対応するメモリ
モジュールにおける複数のメモリチップのうち少なくと
も１つに内蔵され、前記メモリコントローラがその対応
するメモリモジュールを選択する場合その対応するメモ
リモジュールにおける複数の第１のスイッチング素子を
オンにし、そうでない場合その複数の第１のスイッチン
グ素子をオフにする。
ック回路を含む。複数のロジック回路は、複数のメモリ
モジュールに対応して設けられ、各々が対応するメモリ
モジュールにおける複数のメモリチップのうち少なくと
も１つに内蔵され、前記メモリコントローラがその対応
するメモリモジュールを選択する場合その対応するメモ
リモジュールにおける複数の第１のスイッチング素子を
オンにし、そうでない場合その複数の第１のスイッチン
グ素子をオフにする。
【００１２】上記メモリモジュールシステムにおいて
は、メモリチップ内に新たにロジック回路を設けるた
め、メモリモジュール上に新たにロジックチップを設け
る必要がない。
は、メモリチップ内に新たにロジック回路を設けるた
め、メモリモジュール上に新たにロジックチップを設け
る必要がない。
【００１３】好ましくは、上記メモリコントローラは、
ライトまたはリードモードを示すコマンド信号を複数の
ロジック回路に与え、複数のロジック回路の各々は、コ
マンド信号を受けてからレイテンシ時間経過後にその対
応するメモリモジュールにおける複数の第１のスイッチ
ング素子をオンにし、さらにその複数の第１のスイッチ
ング素子をオンにしてからバースト長時間経過後にその
複数の第１のスイッチング素子をオフにする。
ライトまたはリードモードを示すコマンド信号を複数の
ロジック回路に与え、複数のロジック回路の各々は、コ
マンド信号を受けてからレイテンシ時間経過後にその対
応するメモリモジュールにおける複数の第１のスイッチ
ング素子をオンにし、さらにその複数の第１のスイッチ
ング素子をオンにしてからバースト長時間経過後にその
複数の第１のスイッチング素子をオフにする。
【００１４】上記メモリモジュールシステムにおいて
は、複数のロジックチップがコマンド信号を受けてから
レイテンシ時間経過後にその対応するメモリモジュール
における複数の第１のスイッチング素子がオンになり、
さらにその複数の第１のスイッチング素子がオンになっ
てからバースト長時間経過後にその複数の第１のスイッ
チング素子がオフになる。これにより、メモリチップに
データが書込まれまたは読み出される時間とそのメモリ
チップに対応する複数の第１のスイッチング素子がオン
になっている時間とが等しくなる。
は、複数のロジックチップがコマンド信号を受けてから
レイテンシ時間経過後にその対応するメモリモジュール
における複数の第１のスイッチング素子がオンになり、
さらにその複数の第１のスイッチング素子がオンになっ
てからバースト長時間経過後にその複数の第１のスイッ
チング素子がオフになる。これにより、メモリチップに
データが書込まれまたは読み出される時間とそのメモリ
チップに対応する複数の第１のスイッチング素子がオン
になっている時間とが等しくなる。
【００１５】好ましくは、上記メモリコントローラは、
ライトまたはリードモードを示すコマンド信号を前記複
数のロジック回路に与える。上記複数のロジック回路の
各々は、ライトドライバイネーブル発生回路と、アウト
プットイネーブル発生回路と、論理和回路とを含む。ラ
イトドライバイネーブル発生回路は、ライトモードを示
すコマンド信号を受けてからライトレイテンシ時間経過
後に活性化され、さらに活性化されてからバースト長時
間経過後に不活性化されるライトドライバイネーブル信
号を発生する。アウトプットイネーブル発生回路は、リ
ードモードを示すコマンド信号を受けてからコラムアド
レスストローブレイテンシ時間経過後に活性化され、さ
らに活性化されてからバースト長時間経過後に不活性化
されるアウトプットイネーブル信号を発生する。論理和
回路は、ライトドライバイネーブル信号およびアウトプ
ットイネーブル信号を受ける。上記メモリモジュールの
各々における複数の第１のスイッチング素子の各々は、
対応するロジック回路における論理和回路の出力信号を
受けるゲートを有するトランジスタである。
ライトまたはリードモードを示すコマンド信号を前記複
数のロジック回路に与える。上記複数のロジック回路の
各々は、ライトドライバイネーブル発生回路と、アウト
プットイネーブル発生回路と、論理和回路とを含む。ラ
イトドライバイネーブル発生回路は、ライトモードを示
すコマンド信号を受けてからライトレイテンシ時間経過
後に活性化され、さらに活性化されてからバースト長時
間経過後に不活性化されるライトドライバイネーブル信
号を発生する。アウトプットイネーブル発生回路は、リ
ードモードを示すコマンド信号を受けてからコラムアド
レスストローブレイテンシ時間経過後に活性化され、さ
らに活性化されてからバースト長時間経過後に不活性化
されるアウトプットイネーブル信号を発生する。論理和
回路は、ライトドライバイネーブル信号およびアウトプ
ットイネーブル信号を受ける。上記メモリモジュールの
各々における複数の第１のスイッチング素子の各々は、
対応するロジック回路における論理和回路の出力信号を
受けるゲートを有するトランジスタである。
【００１６】上記メモリモジュールシステムにおいて
は、メモリコントローラにより選択されたメモリモジュ
ールに含まれる複数のロジック回路にライトまたはリー
ドモードを示すコマンド信号が与えられる。このコマン
ド信号を受けて複数のロジック回路は、ライトまたはリ
ードモードを示すコマンド信号を受けてからレイテンシ
時間経過後に活性化され、さらに活性化されてからバー
スト長時間経過後に不活性化される信号を複数のトラン
ジスタの各々のゲートに与える。この結果、メモリチッ
プにデータが書込まれまたは読み出される間そのメモリ
チップに対応する複数のトランジスタがオンになる。
は、メモリコントローラにより選択されたメモリモジュ
ールに含まれる複数のロジック回路にライトまたはリー
ドモードを示すコマンド信号が与えられる。このコマン
ド信号を受けて複数のロジック回路は、ライトまたはリ
ードモードを示すコマンド信号を受けてからレイテンシ
時間経過後に活性化され、さらに活性化されてからバー
スト長時間経過後に不活性化される信号を複数のトラン
ジスタの各々のゲートに与える。この結果、メモリチッ
プにデータが書込まれまたは読み出される間そのメモリ
チップに対応する複数のトランジスタがオンになる。
【００１７】好ましくは、上記メモリコントローラは、
ライトまたはリードモードを示すコマンド信号およびデ
ータ転送の開始を示すデータ転送開始信号を制御手段に
与える。制御手段は、前記複数のメモリモジュールに対
応して設けられ、複数の第１のロジック回路と、第２の
ロジック回路とを含む。複数の第１のロジック回路は、
各々が対応するメモリモジュールにおける複数のメモリ
チップのうち少なくとも１つに内蔵され、ライトまたは
リードモードを示すコマンド信号に応答して複数のメモ
リチップに対するデータの書込みまたは読み出しの終了
を示す書込／読出終了信号を発生する。複数の第２のロ
ジック回路は、複数のメモリモジュールに対応して設け
られ、各々が対応するメモリモジュールにおけるプリン
ト配線基板上に実装され、データ転送開始信号に応答し
てその対応するメモリモジュールにおける複数の第１の
スイッチング素子をオンにし、さらに書込／読出終了信
号に応じてその複数の第１のスイッチング素子をオフに
する。
ライトまたはリードモードを示すコマンド信号およびデ
ータ転送の開始を示すデータ転送開始信号を制御手段に
与える。制御手段は、前記複数のメモリモジュールに対
応して設けられ、複数の第１のロジック回路と、第２の
ロジック回路とを含む。複数の第１のロジック回路は、
各々が対応するメモリモジュールにおける複数のメモリ
チップのうち少なくとも１つに内蔵され、ライトまたは
リードモードを示すコマンド信号に応答して複数のメモ
リチップに対するデータの書込みまたは読み出しの終了
を示す書込／読出終了信号を発生する。複数の第２のロ
ジック回路は、複数のメモリモジュールに対応して設け
られ、各々が対応するメモリモジュールにおけるプリン
ト配線基板上に実装され、データ転送開始信号に応答し
てその対応するメモリモジュールにおける複数の第１の
スイッチング素子をオンにし、さらに書込／読出終了信
号に応じてその複数の第１のスイッチング素子をオフに
する。
【００１８】上記メモリモジュールシステムにおいて
は、メモリコントローラにより選択されたメモリモジュ
ールにおける複数の第２のロジック回路にデータ転送開
始信号が与えられると、選択されたメモリモジュールに
おける複数の第１のスイッチング素子がオンになり、そ
の後その複数の第２のロジック回路に書込／読出終了信
号が与えられるとその複数の第１のスイッチング素子が
オフになる。
は、メモリコントローラにより選択されたメモリモジュ
ールにおける複数の第２のロジック回路にデータ転送開
始信号が与えられると、選択されたメモリモジュールに
おける複数の第１のスイッチング素子がオンになり、そ
の後その複数の第２のロジック回路に書込／読出終了信
号が与えられるとその複数の第１のスイッチング素子が
オフになる。
【００１９】好ましくは、上記複数の第１のロジック回
路の各々は、ライトドライバイネーブル発生回路と、ア
ウトプットイネーブル発生回路と、論理和回路と、エッ
ジ検出回路とを含む。上記第２のロジック回路の各々
は、データ転送開始信号に応答してセットされ、検出信
号に応答してリセットされるフリップフロップ回路であ
る。上記メモリモジュールの各々における複数の第１の
スイッチング素子の各々は、第２のロジック回路におけ
るフリップフロップ回路の出力信号を受けるゲートを有
するトランジスタである。ライトドライバイネーブル発
生回路は、ライトモードを示すコマンド信号を受けてか
らライトレイテンシ時間経過後に活性化され、さらに活
性化されてからバースト長時間経過後に不活性化される
ライトドライバイネーブル信号を発生する。アウトプッ
トイネーブル発生回路は、リードモードを示すコマンド
信号を受けてからコラムアドレスストローブレイテンシ
時間経過後に活性化され、さらに活性化されてからバー
スト長時間経過後に不活性化されるアウトプットイネー
ブル信号を発生する。論理和回路は、ライトドライバイ
ネーブル信号およびアウトプットイネーブル信号を受け
る。エッジ検出回路は、論理和回路からの出力信号の不
活性化を検出し、検出信号を発生する。
路の各々は、ライトドライバイネーブル発生回路と、ア
ウトプットイネーブル発生回路と、論理和回路と、エッ
ジ検出回路とを含む。上記第２のロジック回路の各々
は、データ転送開始信号に応答してセットされ、検出信
号に応答してリセットされるフリップフロップ回路であ
る。上記メモリモジュールの各々における複数の第１の
スイッチング素子の各々は、第２のロジック回路におけ
るフリップフロップ回路の出力信号を受けるゲートを有
するトランジスタである。ライトドライバイネーブル発
生回路は、ライトモードを示すコマンド信号を受けてか
らライトレイテンシ時間経過後に活性化され、さらに活
性化されてからバースト長時間経過後に不活性化される
ライトドライバイネーブル信号を発生する。アウトプッ
トイネーブル発生回路は、リードモードを示すコマンド
信号を受けてからコラムアドレスストローブレイテンシ
時間経過後に活性化され、さらに活性化されてからバー
スト長時間経過後に不活性化されるアウトプットイネー
ブル信号を発生する。論理和回路は、ライトドライバイ
ネーブル信号およびアウトプットイネーブル信号を受け
る。エッジ検出回路は、論理和回路からの出力信号の不
活性化を検出し、検出信号を発生する。
【００２０】上記メモリモジュールシステムにおいて
は、メモリコントローラによりあるメモリモジュールが
選択されると、その選択されたメモリモジュールにおけ
るフリップフロップ回路にデータ転送開始信号が与えら
れ、そのフリップフロップ回路がセットされる。その結
果、そのフリップフロップ回路の出力信号をゲートに受
けるトランジスタがオンになり、選択されたメモリモジ
ュールにおける内部データバスと外部データバスとが接
続される。その後エッジ検出回路からデータの書込み／
読み出しの終了を示す検出信号がそのフリップフロップ
回路に与えられ、そのフリップフロップ回路がリセット
される。その結果、複数の第１のスイッチング素子がオ
フになり、選択されたメモリモジュールにおける内部デ
ータバスと外部データバスが切り離される。
は、メモリコントローラによりあるメモリモジュールが
選択されると、その選択されたメモリモジュールにおけ
るフリップフロップ回路にデータ転送開始信号が与えら
れ、そのフリップフロップ回路がセットされる。その結
果、そのフリップフロップ回路の出力信号をゲートに受
けるトランジスタがオンになり、選択されたメモリモジ
ュールにおける内部データバスと外部データバスとが接
続される。その後エッジ検出回路からデータの書込み／
読み出しの終了を示す検出信号がそのフリップフロップ
回路に与えられ、そのフリップフロップ回路がリセット
される。その結果、複数の第１のスイッチング素子がオ
フになり、選択されたメモリモジュールにおける内部デ
ータバスと外部データバスが切り離される。
【００２１】好ましくは、上記メモリモジュールシステ
ムはさらに、外部データストロボバスを備える。外部デ
ータストロボバスは、複数のメモリモジュールに共通に
設けられる。上記複数のメモリモジュールの各々はさら
に、内部データストロボバスと、第２のスイッチング素
子とを含む。内部データストロボバスは、プリント配線
基板上に形成され、複数のメモリチップに共通に設けら
れる。第２のスイッチング素子は、プリント配線基板上
に設けられ、内部データストロボバスと外部データスト
ロボバスとの間に接続される。上記制御手段はさらに、
メモリコントローラによって選択されたメモリモジュー
ルにおける第２のスイッチング素子をオンにしかつその
選択されたメモリモジュール以外のメモリモジュールに
おける第２のスイッチング素子をオフにする。
ムはさらに、外部データストロボバスを備える。外部デ
ータストロボバスは、複数のメモリモジュールに共通に
設けられる。上記複数のメモリモジュールの各々はさら
に、内部データストロボバスと、第２のスイッチング素
子とを含む。内部データストロボバスは、プリント配線
基板上に形成され、複数のメモリチップに共通に設けら
れる。第２のスイッチング素子は、プリント配線基板上
に設けられ、内部データストロボバスと外部データスト
ロボバスとの間に接続される。上記制御手段はさらに、
メモリコントローラによって選択されたメモリモジュー
ルにおける第２のスイッチング素子をオンにしかつその
選択されたメモリモジュール以外のメモリモジュールに
おける第２のスイッチング素子をオフにする。
【００２２】上記メモリモジュールシステムにおいて
は、メモリコントローラによりあるメモリモジュールが
選択されると、制御手段によってその選択されたメモリ
モジュールにおける複数の第１のスイッチング素子およ
び第２のスイッチング素子がオンになり、かつその選択
されたメモリモジュール以外のメモリモジュールにおけ
る複数の第１のスイッチング素子および第２のスイッチ
ング素子がオフになる。この結果、外部データバスには
その選択されたメモリモジュールだけが接続され、また
外部データストロボバスにはその選択されたメモリモジ
ュールにおける内部データストロボバスだけが接続され
る。これにより、選択されていないメモリモジュールに
おける内部データストロボバスをハイインピーダンス状
態に保っておく必要がない。
は、メモリコントローラによりあるメモリモジュールが
選択されると、制御手段によってその選択されたメモリ
モジュールにおける複数の第１のスイッチング素子およ
び第２のスイッチング素子がオンになり、かつその選択
されたメモリモジュール以外のメモリモジュールにおけ
る複数の第１のスイッチング素子および第２のスイッチ
ング素子がオフになる。この結果、外部データバスには
その選択されたメモリモジュールだけが接続され、また
外部データストロボバスにはその選択されたメモリモジ
ュールにおける内部データストロボバスだけが接続され
る。これにより、選択されていないメモリモジュールに
おける内部データストロボバスをハイインピーダンス状
態に保っておく必要がない。
【００２３】好ましくは、上記複数のメモリモジュール
の各々はさらに、プリチャージ手段を備える。プリチャ
ージ手段は、第２のスイッチング素子がオフのとき、内
部データストロボバスを接地電位または電源電位にプリ
チャージする。
の各々はさらに、プリチャージ手段を備える。プリチャ
ージ手段は、第２のスイッチング素子がオフのとき、内
部データストロボバスを接地電位または電源電位にプリ
チャージする。
【００２４】上記メモリモジュールシステムにおいて
は、第２のスイッチング素子がオフのとき、内部データ
ストロボバスが接地電位または電源電位にプリチャージ
される。これにより、第２のスイッチング素子の切換に
より内部データストロボバスと外部データストロボバス
が接続された際のノイズが低減される。
は、第２のスイッチング素子がオフのとき、内部データ
ストロボバスが接地電位または電源電位にプリチャージ
される。これにより、第２のスイッチング素子の切換に
より内部データストロボバスと外部データストロボバス
が接続された際のノイズが低減される。
【００２５】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００２６】［実施の形態１］図１は、この発明の実施
の形態１によるメモリモジュールシステムの全体構成を
示すブロック図である。図１を参照して、このメモリモ
ジュールシステムは、メモリコントローラ１と、外部デ
ータバス２と、コマンド信号線３と、アドレス信号線４
と、ｎ個のメモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）
と、クロックジェネレータ５とを備える。メモリコント
ローラ１は、コマンド信号線３を通じてコマンド信号
を、アドレス信号線４を通じてアドレス信号をメモリモ
ジュールＤＩＭＭｉ（ｉ＝１−ｎ）に与え、また外部デ
ータバス２を通じてメモリモジュールＤＩＭＭｉ（ｉ＝
１−ｎ）とデータ信号のやりとりをする。外部データバ
ス２、コマンド信号線３、およびアドレス信号線４は、
ｎ個のメモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）に共
通に設けられる。メモリモジュールＤＩＭＭｉ（ｉ＝１
−ｎ）は、複数のメモリチップ（図示せず）を含み、メ
モリコントローラ１からのコマンド信号またはアドレス
信号に応じてデータ信号をメモリチップに書き込みまた
はメモリチップからデータ信号を読み出す。クロックジ
ェネレータ５は、クロック信号ＣＬＫを生成し、メモリ
コントローラ１およびメモリモジュールＤＩＭＭｉ（ｉ
＝１−ｎ）へ供給する。
の形態１によるメモリモジュールシステムの全体構成を
示すブロック図である。図１を参照して、このメモリモ
ジュールシステムは、メモリコントローラ１と、外部デ
ータバス２と、コマンド信号線３と、アドレス信号線４
と、ｎ個のメモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）
と、クロックジェネレータ５とを備える。メモリコント
ローラ１は、コマンド信号線３を通じてコマンド信号
を、アドレス信号線４を通じてアドレス信号をメモリモ
ジュールＤＩＭＭｉ（ｉ＝１−ｎ）に与え、また外部デ
ータバス２を通じてメモリモジュールＤＩＭＭｉ（ｉ＝
１−ｎ）とデータ信号のやりとりをする。外部データバ
ス２、コマンド信号線３、およびアドレス信号線４は、
ｎ個のメモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）に共
通に設けられる。メモリモジュールＤＩＭＭｉ（ｉ＝１
−ｎ）は、複数のメモリチップ（図示せず）を含み、メ
モリコントローラ１からのコマンド信号またはアドレス
信号に応じてデータ信号をメモリチップに書き込みまた
はメモリチップからデータ信号を読み出す。クロックジ
ェネレータ５は、クロック信号ＣＬＫを生成し、メモリ
コントローラ１およびメモリモジュールＤＩＭＭｉ（ｉ
＝１−ｎ）へ供給する。
【００２７】図２は、図1 に示されるメモリモジュール
ＤＩＭＭｉ（ｉ＝１−ｎ）の各々の内部構成を示すブロ
ック図である。図２を参照して、このメモリモジュール
ＤＩＭＭｉは、プリント配線基板６と、複数の入出力端
子１０と、複数のメモリチップ１１と、複数の内部デー
タバス１２と、ロジックチップ１３と、複数のスイッチ
トランジスタ１４とを備える。メモリチップ１１は、プ
リント配線基板６上に実装される。各内部データバス１
２は、プリント配線基板６上に形成され、対応するメモ
リチップ１１と入出力端１０との間に接続される。ロジ
ックチップ１３は、プリント配線基板６上に実装され、
スイッチ制御信号ＳＷＣＴＬを生成する。各スイッチト
ランジスタ１４は、プリント配線基板６上に設けられ、
対応する内部データバス１２と入出力端子１０との間に
接続され、ロジックチップ１３からのスイッチ制御信号
ＳＷＣＴＬに応答してオン／オフする。
ＤＩＭＭｉ（ｉ＝１−ｎ）の各々の内部構成を示すブロ
ック図である。図２を参照して、このメモリモジュール
ＤＩＭＭｉは、プリント配線基板６と、複数の入出力端
子１０と、複数のメモリチップ１１と、複数の内部デー
タバス１２と、ロジックチップ１３と、複数のスイッチ
トランジスタ１４とを備える。メモリチップ１１は、プ
リント配線基板６上に実装される。各内部データバス１
２は、プリント配線基板６上に形成され、対応するメモ
リチップ１１と入出力端１０との間に接続される。ロジ
ックチップ１３は、プリント配線基板６上に実装され、
スイッチ制御信号ＳＷＣＴＬを生成する。各スイッチト
ランジスタ１４は、プリント配線基板６上に設けられ、
対応する内部データバス１２と入出力端子１０との間に
接続され、ロジックチップ１３からのスイッチ制御信号
ＳＷＣＴＬに応答してオン／オフする。
【００２８】図３は、図２に示されるロジックチップ１
３の構成を示すブロック図である。図３を参照して、こ
のロジックチップ１３は、リード／ライト検知回路２１
と、モードレジスタ回路２２と、カウンタ回路２３と、
シフタ回路２４と、フリップフロップ回路２５とを備え
る。
３の構成を示すブロック図である。図３を参照して、こ
のロジックチップ１３は、リード／ライト検知回路２１
と、モードレジスタ回路２２と、カウンタ回路２３と、
シフタ回路２４と、フリップフロップ回路２５とを備え
る。
【００２９】リード／ライト検知回路２１は、メモリコ
ントローラ１から入力されるコマンド信号（チップ選択
信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コ
ラムアドレスストローブ信号／ＣＡＳ）を受けて、メモ
リモジュールＤＩＭＭｉ（ｉ＝１−ｎ）内のメモリチッ
プ１５にデータ信号が書き込まれるときにライトコマン
ド信号ＷＲＩＴＥを出力し、メモリチップからデータ信
号が読み出されるときにリードコマンド信号ＲＥＡＤを
出力する。
ントローラ１から入力されるコマンド信号（チップ選択
信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コ
ラムアドレスストローブ信号／ＣＡＳ）を受けて、メモ
リモジュールＤＩＭＭｉ（ｉ＝１−ｎ）内のメモリチッ
プ１５にデータ信号が書き込まれるときにライトコマン
ド信号ＷＲＩＴＥを出力し、メモリチップからデータ信
号が読み出されるときにリードコマンド信号ＲＥＡＤを
出力する。
【００３０】モードレジスタ回路２２は、メモリコント
ローラ１から入力されるコマンド信号（ライトイネーブ
ル信号／ＷＥ）、アドレス信号Ａｄｄ、およびクロック
ジェネレータ５より入力されるクロック信号ＣＬＫを受
けてバースト長ＢＬを規定してカウンタ回路２３へ、お
よびコラムアドレスストローブ（ＣＡＳ）レイテンシＣ
Ｌを規定してシフタ回路２４へ出力する。
ローラ１から入力されるコマンド信号（ライトイネーブ
ル信号／ＷＥ）、アドレス信号Ａｄｄ、およびクロック
ジェネレータ５より入力されるクロック信号ＣＬＫを受
けてバースト長ＢＬを規定してカウンタ回路２３へ、お
よびコラムアドレスストローブ（ＣＡＳ）レイテンシＣ
Ｌを規定してシフタ回路２４へ出力する。
【００３１】シフタ回路２４は、リード／ライト検知回
路２１からライトコマンド信号ＷＲＩＴＥを受けたとき
は、このライトコマンド信号ＷＲＩＴＥをライトレイテ
ンシＷＬ分だけ遅延させて出力し、リード／ライト検知
回路２１からリードコマンド信号ＲＥＡＤを受けたとき
は、このリードコマンド信号ＲＥＡＤをＣＡＳレイテン
シＣＬ分だけ遅延させて出力する。
路２１からライトコマンド信号ＷＲＩＴＥを受けたとき
は、このライトコマンド信号ＷＲＩＴＥをライトレイテ
ンシＷＬ分だけ遅延させて出力し、リード／ライト検知
回路２１からリードコマンド信号ＲＥＡＤを受けたとき
は、このリードコマンド信号ＲＥＡＤをＣＡＳレイテン
シＣＬ分だけ遅延させて出力する。
【００３２】カウンタ回路２３は、シフタ回路２４から
の出力信号、バーストレングスＢＬ、およびクロック信
号ＣＬＫを受けて、シフタ回路２４からの出力信号を受
けてからバーストレングスＢＬ時間経過までのクロック
数をカウントする。カウントを終了するとパルス信号Ｃ
ＯＵＴをフリップフロップ回路２５へ出力する。
の出力信号、バーストレングスＢＬ、およびクロック信
号ＣＬＫを受けて、シフタ回路２４からの出力信号を受
けてからバーストレングスＢＬ時間経過までのクロック
数をカウントする。カウントを終了するとパルス信号Ｃ
ＯＵＴをフリップフロップ回路２５へ出力する。
【００３３】フリップフロップ回路２５は、シフタ回路
２４からの出力信号に応じてＨレベルにセットされ、カ
ウンタ回路２３からのパルス信号ＣＯＵＴに応じてＬレ
ベルにリセットされる。フリップフロップ回路２５から
の出力信号がスイッチ制御信号ＳＷＣＴＬとなる。
２４からの出力信号に応じてＨレベルにセットされ、カ
ウンタ回路２３からのパルス信号ＣＯＵＴに応じてＬレ
ベルにリセットされる。フリップフロップ回路２５から
の出力信号がスイッチ制御信号ＳＷＣＴＬとなる。
【００３４】次に、以上のように構成されたメモリモジ
ュールシステムの動作について図４を参照しつつ説明す
る。
ュールシステムの動作について図４を参照しつつ説明す
る。
【００３５】まず、あるメモリモジュールＤＩＭＭｋに
ついて、（ａ）メモリコントローラ１によりメモリモジ
ュールＤＩＭＭｋが選択されてメモリモジュールＤＩＭ
Ｍｋ内のメモリチップ１１にデータ信号ＤＡＴＡが書き
込まれる場合、（ｂ）メモリコントローラ１によりメモ
リモジュールＤＩＭＭｋが選択されてメモリモジュール
ＤＩＭＭｋ内のメモリチップ１１からデータ信号ＤＡＴ
Ａが読み出される場合、および（ｃ）メモリコントロー
ラ１によりメモリモジュールＤＩＭＭｋが選択されない
場合、のそれぞれについて説明する。
ついて、（ａ）メモリコントローラ１によりメモリモジ
ュールＤＩＭＭｋが選択されてメモリモジュールＤＩＭ
Ｍｋ内のメモリチップ１１にデータ信号ＤＡＴＡが書き
込まれる場合、（ｂ）メモリコントローラ１によりメモ
リモジュールＤＩＭＭｋが選択されてメモリモジュール
ＤＩＭＭｋ内のメモリチップ１１からデータ信号ＤＡＴ
Ａが読み出される場合、および（ｃ）メモリコントロー
ラ１によりメモリモジュールＤＩＭＭｋが選択されない
場合、のそれぞれについて説明する。
【００３６】（ａ）メモリコントローラ１によりメモリ
モジュールＤＩＭＭｋが選択されてメモリモジュールＤ
ＩＭＭｋ内のメモリチップ１１にデータ信号ＤＡＴＡが
書き込まれる場合 メモリモジュールＤＩＭＭｋに含まれるリード／ライト
検知回路２１によりメモリモジュールＤＩＭＭｋ内のメ
モリチップ１１にデータ信号ＤＡＴＡが書き込まれるこ
とが認識されてライトコマンド信号ＷＲＩＴＥが出力さ
れる。このライトコマンド信号ＷＲＩＴＥが出力されて
からライトレイテンシＷＬ時間経過すると、フリップフ
ロップ回路２５がセットされる。これにより、スイッチ
制御信号ＳＷＣＴＬはＬレベルからＨレベルとなり、メ
モリモジュールＤＩＭＭｋ内のスイッチトランジスタ１
４がオンになる。この結果、外部データバス２とメモリ
モジュールＤＩＭＭｋ内の内部データバス１２とが接続
され、メモリチップ１１にデータが書き込まれる。
モジュールＤＩＭＭｋが選択されてメモリモジュールＤ
ＩＭＭｋ内のメモリチップ１１にデータ信号ＤＡＴＡが
書き込まれる場合 メモリモジュールＤＩＭＭｋに含まれるリード／ライト
検知回路２１によりメモリモジュールＤＩＭＭｋ内のメ
モリチップ１１にデータ信号ＤＡＴＡが書き込まれるこ
とが認識されてライトコマンド信号ＷＲＩＴＥが出力さ
れる。このライトコマンド信号ＷＲＩＴＥが出力されて
からライトレイテンシＷＬ時間経過すると、フリップフ
ロップ回路２５がセットされる。これにより、スイッチ
制御信号ＳＷＣＴＬはＬレベルからＨレベルとなり、メ
モリモジュールＤＩＭＭｋ内のスイッチトランジスタ１
４がオンになる。この結果、外部データバス２とメモリ
モジュールＤＩＭＭｋ内の内部データバス１２とが接続
され、メモリチップ１１にデータが書き込まれる。
【００３７】ライトコマンド信号ＷＲＩＴＥが出力され
てからライトレイテンシＷＬ時間経過後さらにバースト
レングスＢＬ時間経過すると、カウンタ回路２３からパ
ルス信号ＣＯＵＴがフリップフロップ回路２５へ出力さ
れ、フリップフロップ回路２５がリセットされる。これ
により、スイッチ制御信号ＳＷＣＴＬはＨレベルからＬ
レベルとなり、メモリモジュールＤＩＭＭｋ内のスイッ
チトランジスタ１４がオフになる。この結果、外部デー
タバス２とメモリモジュールＤＩＭＭｋ内の内部データ
バス１２とが切り離され、同時にメモリチップ１１への
データ信号ＤＡＴＡの書き込みが終了する。
てからライトレイテンシＷＬ時間経過後さらにバースト
レングスＢＬ時間経過すると、カウンタ回路２３からパ
ルス信号ＣＯＵＴがフリップフロップ回路２５へ出力さ
れ、フリップフロップ回路２５がリセットされる。これ
により、スイッチ制御信号ＳＷＣＴＬはＨレベルからＬ
レベルとなり、メモリモジュールＤＩＭＭｋ内のスイッ
チトランジスタ１４がオフになる。この結果、外部デー
タバス２とメモリモジュールＤＩＭＭｋ内の内部データ
バス１２とが切り離され、同時にメモリチップ１１への
データ信号ＤＡＴＡの書き込みが終了する。
【００３８】（ｂ）メモリコントローラ１によりメモリ
モジュールＤＩＭＭｋが選択されてメモリモジュールＤ
ＩＭＭｋ内のメモリチップ１１からデータ信号ＤＡＴＡ
が読み出される場合 メモリモジュールＤＩＭＭｋに含まれるリード／ライト
検知回路２１によりメモリモジュールＤＩＭＭｋ内のメ
モリチップ１１からデータ信号ＤＡＴＡが読み出される
ことが認識されてリードコマンド信号ＲＥＡＤが出力さ
れる。このリードコマンド信号ＲＥＡＤが出力されてか
らコラムアドレスストローブレイテンシＣＬ時間経過す
ると、フリップフロップ回路２５がセットされる。これ
により、スイッチ制御信号ＳＷＣＴＬはＬレベルからＨ
レベルとなり、メモリモジュールＤＩＭＭｋ内のスイッ
チトランジスタ１４がオンになる。この結果、外部デー
タバス２とメモリモジュールＤＩＭＭｋ内の内部データ
バス１２とが接続され、メモリチップ１１からデータが
読み出される。
モジュールＤＩＭＭｋが選択されてメモリモジュールＤ
ＩＭＭｋ内のメモリチップ１１からデータ信号ＤＡＴＡ
が読み出される場合 メモリモジュールＤＩＭＭｋに含まれるリード／ライト
検知回路２１によりメモリモジュールＤＩＭＭｋ内のメ
モリチップ１１からデータ信号ＤＡＴＡが読み出される
ことが認識されてリードコマンド信号ＲＥＡＤが出力さ
れる。このリードコマンド信号ＲＥＡＤが出力されてか
らコラムアドレスストローブレイテンシＣＬ時間経過す
ると、フリップフロップ回路２５がセットされる。これ
により、スイッチ制御信号ＳＷＣＴＬはＬレベルからＨ
レベルとなり、メモリモジュールＤＩＭＭｋ内のスイッ
チトランジスタ１４がオンになる。この結果、外部デー
タバス２とメモリモジュールＤＩＭＭｋ内の内部データ
バス１２とが接続され、メモリチップ１１からデータが
読み出される。
【００３９】リードコマンド信号ＲＥＡＤが出力されて
からＣＡＳレイテンシＣＬ時間経過後さらにバーストレ
ングスＢＬ時間経過すると、カウンタ回路２３からパル
ス信号ＣＯＵＴがフリップフロップ回路２５へ出力さ
れ、フリップフロップ回路２５がリセットされる。これ
により、スイッチ制御信号ＳＷＣＴＬはＨレベルからＬ
レベルとなり、メモリモジュールＤＩＭＭｋ内のスイッ
チトランジスタ１４がオフになる。この結果、外部デー
タバス２とメモリモジュールＤＩＭＭｋ内の内部データ
バス１２とが切り離され、同時にメモリチップ１１から
のデータ信号ＤＡＴＡの読み出しが終了する。
からＣＡＳレイテンシＣＬ時間経過後さらにバーストレ
ングスＢＬ時間経過すると、カウンタ回路２３からパル
ス信号ＣＯＵＴがフリップフロップ回路２５へ出力さ
れ、フリップフロップ回路２５がリセットされる。これ
により、スイッチ制御信号ＳＷＣＴＬはＨレベルからＬ
レベルとなり、メモリモジュールＤＩＭＭｋ内のスイッ
チトランジスタ１４がオフになる。この結果、外部デー
タバス２とメモリモジュールＤＩＭＭｋ内の内部データ
バス１２とが切り離され、同時にメモリチップ１１から
のデータ信号ＤＡＴＡの読み出しが終了する。
【００４０】（ｃ）メモリコントローラ１によりメモリ
モジュールＤＩＭＭｋが選択されない場合 この場合、リード／ライト検知回路２１からは、ライト
コマンド信号ＷＲＩＴＥおよびリードコマンド信号ＲＥ
ＡＤのいずれも出力されず、スイッチ制御信号ＳＷＣＴ
ＬはＬレベルのままである。この結果、外部データバス
２とメモリモジュールＤＩＭＭｋ内の内部データバス１
２とは切り離された状態のままである。
モジュールＤＩＭＭｋが選択されない場合 この場合、リード／ライト検知回路２１からは、ライト
コマンド信号ＷＲＩＴＥおよびリードコマンド信号ＲＥ
ＡＤのいずれも出力されず、スイッチ制御信号ＳＷＣＴ
ＬはＬレベルのままである。この結果、外部データバス
２とメモリモジュールＤＩＭＭｋ内の内部データバス１
２とは切り離された状態のままである。
【００４１】次に、メモリモジュールＤＩＭＭｉ（ｉ＝
１−ｎ）のうち、メモリコントローラ１によりメモリモ
ジュールＤＩＭＭ１が選択されてデータの書込みまたは
読み出しが行われる場合について説明する。
１−ｎ）のうち、メモリコントローラ１によりメモリモ
ジュールＤＩＭＭ１が選択されてデータの書込みまたは
読み出しが行われる場合について説明する。
【００４２】メモリモジュールＤＩＭＭ１が選択される
と、上記（ａ）または（ｂ）に示されるように外部デー
タバス２とメモリモジュールＤＩＭＭ１内の内部データ
バス１２とが接続される。また、上記（ｃ）に示される
ようにメモリモジュールＤＩＭＭｉ（ｉ＝２−ｎ）内の
内部データバス１２と外部データバス２とは切り離され
たままである。したがって、メモリモジュールＤＩＭＭ
１が選択されてデータの書込みまたは読み出しが行われ
ている間、外部データバス２にはメモリモジュールＤＩ
ＭＭ１内の内部データバス１２だけが接続される。メモ
リモジュールＤＩＭＭ１へのデータの書込みまたは読み
出しが終了すると、外部データバス２とメモリモジュー
ルＤＩＭＭ１内の内部データバス１２とが切り離され
る。
と、上記（ａ）または（ｂ）に示されるように外部デー
タバス２とメモリモジュールＤＩＭＭ１内の内部データ
バス１２とが接続される。また、上記（ｃ）に示される
ようにメモリモジュールＤＩＭＭｉ（ｉ＝２−ｎ）内の
内部データバス１２と外部データバス２とは切り離され
たままである。したがって、メモリモジュールＤＩＭＭ
１が選択されてデータの書込みまたは読み出しが行われ
ている間、外部データバス２にはメモリモジュールＤＩ
ＭＭ１内の内部データバス１２だけが接続される。メモ
リモジュールＤＩＭＭ１へのデータの書込みまたは読み
出しが終了すると、外部データバス２とメモリモジュー
ルＤＩＭＭ１内の内部データバス１２とが切り離され
る。
【００４３】以上のように、この実施の形態１によれ
ば、ｎ個のメモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）
の各々にロジックチップ１３と、複数のスイッチトラン
ジスタ１４とを設けたため、メモリコントローラ１によ
り選択されたメモリモジュールに対してデータの書込み
または読み出しを行う場合、外部データバス２にはその
選択されたメモリモジュール内の内部データバス１２だ
けが接続される。したがって、外部データバスに接続さ
れるメモリモジュールの数が増えても外部データバスの
負荷が重くならない。この結果、高速なデータ転送が維
持され、かつメモリモジュールの容量を増やすことがで
きる。また、ロジックチップ１３はプリント配線基板６
上に実装されるため、既存のメモリチップの仕様を変更
する必要がない。
ば、ｎ個のメモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）
の各々にロジックチップ１３と、複数のスイッチトラン
ジスタ１４とを設けたため、メモリコントローラ１によ
り選択されたメモリモジュールに対してデータの書込み
または読み出しを行う場合、外部データバス２にはその
選択されたメモリモジュール内の内部データバス１２だ
けが接続される。したがって、外部データバスに接続さ
れるメモリモジュールの数が増えても外部データバスの
負荷が重くならない。この結果、高速なデータ転送が維
持され、かつメモリモジュールの容量を増やすことがで
きる。また、ロジックチップ１３はプリント配線基板６
上に実装されるため、既存のメモリチップの仕様を変更
する必要がない。
【００４４】［実施の形態２］この発明の実施の形態２
によるメモリモジュールシステムは、図２に示される構
成のメモリモジュールＤＩＭＭｉに代えて、図５に示さ
れる構成のメモリモジュールＤＩＭＭｉを備える。図５
を参照して、このメモリモジュールＤＩＭＭｉは、プリ
ント配線基板６と、複数の入出力端子１０と、複数のメ
モリチップ１１と、複数の内部データバス１２と、複数
のスイッチトランジスタ１４とを備える。各メモリチッ
プ１１は、プリント配線基板６上に実装され、スイッチ
制御信号ＳＷＣＴＬを生成するロジック回路（図示せ
ず）を含む。各内部データバス１２は、プリント配線基
板６上に実装され、対応するメモリチップ１１と入出力
端子１０とに接続される。スイッチトランジスタ１４
は、プリント配線基板６上に設けられ、対応する内部デ
ータバス１２と入出力端子１０との間に接続され、メモ
リチップ１１に含まれるロジック回路からのスイッチ制
御信号ＳＷＣＴＬに応答してオン／オフする。
によるメモリモジュールシステムは、図２に示される構
成のメモリモジュールＤＩＭＭｉに代えて、図５に示さ
れる構成のメモリモジュールＤＩＭＭｉを備える。図５
を参照して、このメモリモジュールＤＩＭＭｉは、プリ
ント配線基板６と、複数の入出力端子１０と、複数のメ
モリチップ１１と、複数の内部データバス１２と、複数
のスイッチトランジスタ１４とを備える。各メモリチッ
プ１１は、プリント配線基板６上に実装され、スイッチ
制御信号ＳＷＣＴＬを生成するロジック回路（図示せ
ず）を含む。各内部データバス１２は、プリント配線基
板６上に実装され、対応するメモリチップ１１と入出力
端子１０とに接続される。スイッチトランジスタ１４
は、プリント配線基板６上に設けられ、対応する内部デ
ータバス１２と入出力端子１０との間に接続され、メモ
リチップ１１に含まれるロジック回路からのスイッチ制
御信号ＳＷＣＴＬに応答してオン／オフする。
【００４５】図６は、図５に示されるメモリチップ１１
の内部構成を示すブロック図である。図６を参照して、
このメモリチップ１１は、ライトドライバイネーブル発
生回路３１と、アウトプットイネーブル発生回路３２
と、ロジック回路３３とを含む。ライトドライバイネー
ブル発生回路３１は、ライトコマンド信号ＷＲＩＴＥを
受け、このライトコマンド信号ＷＲＩＴＥを受けてから
ライトレイテンシＷＬ時間経過後に活性化し、活性化後
さらにバーストレングスＢＬ時間経過後に不活性化する
ライトドライバイネーブル信号ＷＤＥを発生する。アウ
トプットイネーブル発生回路３２は、リードコマンド信
号ＲＥＡＤを受け、このリードコマンド信号ＲＥＡＤを
受けてからＣＡＳレイテンシＣＬ時間経過後に活性化
し、活性化後さらにバーストレングスＢＬ時間経過後に
不活性化するアウトプットイネーブル信号ＯＥを発生す
る。ロジック回路３３は、ライトドライバイネーブル信
号ＷＤＥとアウトプットイネーブル信号ＯＥの論理和を
出力するＯＲ回路３４を含む。このＯＲ回路３４の出力
信号がスイッチ制御信号ＳＷＣＴＬとなる。
の内部構成を示すブロック図である。図６を参照して、
このメモリチップ１１は、ライトドライバイネーブル発
生回路３１と、アウトプットイネーブル発生回路３２
と、ロジック回路３３とを含む。ライトドライバイネー
ブル発生回路３１は、ライトコマンド信号ＷＲＩＴＥを
受け、このライトコマンド信号ＷＲＩＴＥを受けてから
ライトレイテンシＷＬ時間経過後に活性化し、活性化後
さらにバーストレングスＢＬ時間経過後に不活性化する
ライトドライバイネーブル信号ＷＤＥを発生する。アウ
トプットイネーブル発生回路３２は、リードコマンド信
号ＲＥＡＤを受け、このリードコマンド信号ＲＥＡＤを
受けてからＣＡＳレイテンシＣＬ時間経過後に活性化
し、活性化後さらにバーストレングスＢＬ時間経過後に
不活性化するアウトプットイネーブル信号ＯＥを発生す
る。ロジック回路３３は、ライトドライバイネーブル信
号ＷＤＥとアウトプットイネーブル信号ＯＥの論理和を
出力するＯＲ回路３４を含む。このＯＲ回路３４の出力
信号がスイッチ制御信号ＳＷＣＴＬとなる。
【００４６】次に、以上のように構成されたメモリモジ
ュールＤＩＭＭｉ（ｉ＝１−ｎ）の動作について図７を
参照しつつ説明する。以下、（ａ）メモリモジュールＤ
ＩＭＭｋが選択されてデータが書き込まれる場合、
（ｂ）メモリモジュールＤＩＭＭｋが選択されてデータ
が読み出される場合、および（ｃ）メモリモジュールＤ
ＩＭＭｋが選択されない場合、について説明する。
ュールＤＩＭＭｉ（ｉ＝１−ｎ）の動作について図７を
参照しつつ説明する。以下、（ａ）メモリモジュールＤ
ＩＭＭｋが選択されてデータが書き込まれる場合、
（ｂ）メモリモジュールＤＩＭＭｋが選択されてデータ
が読み出される場合、および（ｃ）メモリモジュールＤ
ＩＭＭｋが選択されない場合、について説明する。
【００４７】（ａ）メモリモジュールＤＩＭＭｋが選択
されてデータが書き込まれる場合 メモリモジュールＤＩＭＭｋが選択されると、ライトコ
マンド信号ＷＲＩＴＥがライトドライバイネーブル発生
回路３１に与えられる。このライトコマンド信号ＷＲＩ
ＴＥの立ち上がりからライトレイテンシＷＬ経過後にラ
イトドライバイネーブル信号ＷＤＥが立ち上がり、これ
に応答してスイッチ制御信号ＳＷＣＴＬがＨレベルにな
る。これに応じてメモリモジュールＤＩＭＭｋに含まれ
るすべてのスイッチトランジスタ１４がオンになる。こ
の結果、外部データバス２とメモリモジュールＤＩＭＭ
ｋ内のすべての内部データバス１２とが接続され、メモ
リチップ１１にデータが書き込まれる。
されてデータが書き込まれる場合 メモリモジュールＤＩＭＭｋが選択されると、ライトコ
マンド信号ＷＲＩＴＥがライトドライバイネーブル発生
回路３１に与えられる。このライトコマンド信号ＷＲＩ
ＴＥの立ち上がりからライトレイテンシＷＬ経過後にラ
イトドライバイネーブル信号ＷＤＥが立ち上がり、これ
に応答してスイッチ制御信号ＳＷＣＴＬがＨレベルにな
る。これに応じてメモリモジュールＤＩＭＭｋに含まれ
るすべてのスイッチトランジスタ１４がオンになる。こ
の結果、外部データバス２とメモリモジュールＤＩＭＭ
ｋ内のすべての内部データバス１２とが接続され、メモ
リチップ１１にデータが書き込まれる。
【００４８】ライトコマンド信号ＷＲＩＴＥが立ち上が
ってからライトレイテンシＷＬ経過後さらにバースト長
ＢＬ時間経過するとライトドライバイネーブル信号ＷＤ
Ｅが立ち下がる。これに応じてメモリモジュールＤＩＭ
Ｍｋに含まれるすべてのスイッチトランジスタ１４がオ
フになる。この結果、外部データバス２とメモリモジュ
ールＤＩＭＭｋ内のすべての内部データバス１２とが切
り離され、同時にメモリチップ１１へのデータの書き込
みが終了する。
ってからライトレイテンシＷＬ経過後さらにバースト長
ＢＬ時間経過するとライトドライバイネーブル信号ＷＤ
Ｅが立ち下がる。これに応じてメモリモジュールＤＩＭ
Ｍｋに含まれるすべてのスイッチトランジスタ１４がオ
フになる。この結果、外部データバス２とメモリモジュ
ールＤＩＭＭｋ内のすべての内部データバス１２とが切
り離され、同時にメモリチップ１１へのデータの書き込
みが終了する。
【００４９】（ｂ）メモリモジュールＤＩＭＭｋが選択
されてデータが読み出される場合 メモリモジュールＤＩＭＭｋが選択されると、リードコ
マンド信号ＲＥＡＤがアウトプットイネーブル発生回路
３２に与えられる。このリードコマンド信号ＲＥＡＤの
立ち上がりからＣＡＳレイテンシＣＬ時間経過後にアウ
トプットイネーブル信号ＯＥが立ち上がり、これに応答
してスイッチ制御信号ＳＷＣＴＬがＨレベルになる。こ
れに応じてメモリモジュールＤＩＭＭｋに含まれるすべ
てのスイッチトランジスタ１４がオンになる。この結
果、外部データバス２とメモリモジュールＤＩＭＭｋ内
のすべての内部データバス１２とが接続され、メモリチ
ップ１１からデータが読み出される。
されてデータが読み出される場合 メモリモジュールＤＩＭＭｋが選択されると、リードコ
マンド信号ＲＥＡＤがアウトプットイネーブル発生回路
３２に与えられる。このリードコマンド信号ＲＥＡＤの
立ち上がりからＣＡＳレイテンシＣＬ時間経過後にアウ
トプットイネーブル信号ＯＥが立ち上がり、これに応答
してスイッチ制御信号ＳＷＣＴＬがＨレベルになる。こ
れに応じてメモリモジュールＤＩＭＭｋに含まれるすべ
てのスイッチトランジスタ１４がオンになる。この結
果、外部データバス２とメモリモジュールＤＩＭＭｋ内
のすべての内部データバス１２とが接続され、メモリチ
ップ１１からデータが読み出される。
【００５０】リードコマンド信号ＲＥＡＤが立ち上がっ
てからＣＡＳレイテンシＣＬ時間経過後さらにバースト
長ＢＬ時間経過するとアウトプットイネーブル信号ＯＥ
が立ち下がる。これに応じてメモリモジュールＤＩＭＭ
ｋに含まれるすべてのスイッチトランジスタ１４がオフ
になる。この結果、外部データバス２とメモリモジュー
ルＤＩＭＭｋ内のすべての内部データバス１２とが切り
離され、同時にメモリチップ１１からのデータの読み出
しが終了する。
てからＣＡＳレイテンシＣＬ時間経過後さらにバースト
長ＢＬ時間経過するとアウトプットイネーブル信号ＯＥ
が立ち下がる。これに応じてメモリモジュールＤＩＭＭ
ｋに含まれるすべてのスイッチトランジスタ１４がオフ
になる。この結果、外部データバス２とメモリモジュー
ルＤＩＭＭｋ内のすべての内部データバス１２とが切り
離され、同時にメモリチップ１１からのデータの読み出
しが終了する。
【００５１】（ｃ）メモリモジュールＤＩＭＭｋが選択
されない場合 この場合、ライトコマンド信号ＷＲＩＴＥおよびリード
コマンド信号ＲＥＡＤのいずれも与えられず、スイッチ
制御信号ＳＷＣＴＬはＬレベルのままである。この結
果、外部データバス２とメモリモジュールＤＩＭＭｋ内
のすべての内部データバス１２とは切り離された状態の
ままである。
されない場合 この場合、ライトコマンド信号ＷＲＩＴＥおよびリード
コマンド信号ＲＥＡＤのいずれも与えられず、スイッチ
制御信号ＳＷＣＴＬはＬレベルのままである。この結
果、外部データバス２とメモリモジュールＤＩＭＭｋ内
のすべての内部データバス１２とは切り離された状態の
ままである。
【００５２】以上のように、この実施の形態２によれ
ば、ｎ個のメモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）
の各々に複数のスイッチトランジスタ１４とを設け、ま
た各メモリモジュールＤＩＭＭｉに含まれる複数のメモ
リチップ１１の各々の内部にロジック回路３４を設けた
ため、メモリコントローラ１により選択されたメモリモ
ジュールに対してデータの書込みまたは読み出しが行わ
れる場合、外部データバス２にはその選択されたメモリ
モジュール内の内部データバス１２だけが接続される。
したがって、外部データバスに接続するメモリモジュー
ルの数が増えても外部データバスの負荷が重くならない
ため、高速なデータ転送が維持され、かつメモリモジュ
ールの容量を増やすことができる。また、ロジック回路
３４はメモリチップ１１内部に設けられるため、プリン
ト配線基板上に新たにロジックチップを実装する必要が
ない。なお、ここでは複数のメモリチップ１１の各々か
ら対応する複数のスイッチトランジスタ１４へスイッチ
制御信号ＳＷＣＴＬが出力されるが、これを図８に示す
ように、複数のメモリチップ１１のうちの少なくとも１
つからメモリモジュールＤＩＭＭｉに含まれるすべての
スイッチトランジスタ１４へスイッチ制御信号ＳＷＣＴ
Ｌが出力されるようにしてもよい。この場合、スイッチ
トランジスタ１４へスイッチ制御信号ＳＷＣＴＬを出力
しないメモリチップ１１のスイッチ制御信号ＳＷＣＴＬ
出力端子はフローティング，電源電圧，接地電圧のいず
れに終端されてもよい。
ば、ｎ個のメモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）
の各々に複数のスイッチトランジスタ１４とを設け、ま
た各メモリモジュールＤＩＭＭｉに含まれる複数のメモ
リチップ１１の各々の内部にロジック回路３４を設けた
ため、メモリコントローラ１により選択されたメモリモ
ジュールに対してデータの書込みまたは読み出しが行わ
れる場合、外部データバス２にはその選択されたメモリ
モジュール内の内部データバス１２だけが接続される。
したがって、外部データバスに接続するメモリモジュー
ルの数が増えても外部データバスの負荷が重くならない
ため、高速なデータ転送が維持され、かつメモリモジュ
ールの容量を増やすことができる。また、ロジック回路
３４はメモリチップ１１内部に設けられるため、プリン
ト配線基板上に新たにロジックチップを実装する必要が
ない。なお、ここでは複数のメモリチップ１１の各々か
ら対応する複数のスイッチトランジスタ１４へスイッチ
制御信号ＳＷＣＴＬが出力されるが、これを図８に示す
ように、複数のメモリチップ１１のうちの少なくとも１
つからメモリモジュールＤＩＭＭｉに含まれるすべての
スイッチトランジスタ１４へスイッチ制御信号ＳＷＣＴ
Ｌが出力されるようにしてもよい。この場合、スイッチ
トランジスタ１４へスイッチ制御信号ＳＷＣＴＬを出力
しないメモリチップ１１のスイッチ制御信号ＳＷＣＴＬ
出力端子はフローティング，電源電圧，接地電圧のいず
れに終端されてもよい。
【００５３】［実施の形態３］この発明の実施の形態３
によるメモリモジュールシステムは、図２に示されるメ
モリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）に代えて、図
９に示されるメモリモジュールＤＩＭＭｉ（ｉ＝１−
ｎ）を備える。図９を参照して、このメモリモジュール
ＤＩＭＭｉは、プリント配線基板６と、複数の入出力端
子１０と、複数のメモリチップ１１と、複数の内部デー
タバス１２と、複数のロジックチップ４０と、複数のス
イッチトランジスタ１４とを備える。メモリチップ１１
は、プリント配線基板６上に実装され、ロジック回路４
１（後述）を含む。各内部データバス１２は、プリント
配線基板６上に形成され、対応するメモリチップ１１と
入出力端子１０とに接続される。ロジックチップ４０
は、メモリチップ１１に対応して設けられ、プリント配
線基板６上に実装され、メモリコントローラ１からのデ
ータ転送開始信号ＤＴＳおよびロジック回路４１（後
述）からの出力信号を受けてスイッチ制御信号ＳＷＣＴ
Ｌを発生する。スイッチトランジスタ１４は、プリント
配線基板６上に設けられ、対応する内部データバス１２
と入出力端子１０との間に接続され、ロジックチップ４
０からのスイッチ制御信号ＳＷＣＴＬに応答してオン／
オフする。
によるメモリモジュールシステムは、図２に示されるメ
モリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）に代えて、図
９に示されるメモリモジュールＤＩＭＭｉ（ｉ＝１−
ｎ）を備える。図９を参照して、このメモリモジュール
ＤＩＭＭｉは、プリント配線基板６と、複数の入出力端
子１０と、複数のメモリチップ１１と、複数の内部デー
タバス１２と、複数のロジックチップ４０と、複数のス
イッチトランジスタ１４とを備える。メモリチップ１１
は、プリント配線基板６上に実装され、ロジック回路４
１（後述）を含む。各内部データバス１２は、プリント
配線基板６上に形成され、対応するメモリチップ１１と
入出力端子１０とに接続される。ロジックチップ４０
は、メモリチップ１１に対応して設けられ、プリント配
線基板６上に実装され、メモリコントローラ１からのデ
ータ転送開始信号ＤＴＳおよびロジック回路４１（後
述）からの出力信号を受けてスイッチ制御信号ＳＷＣＴ
Ｌを発生する。スイッチトランジスタ１４は、プリント
配線基板６上に設けられ、対応する内部データバス１２
と入出力端子１０との間に接続され、ロジックチップ４
０からのスイッチ制御信号ＳＷＣＴＬに応答してオン／
オフする。
【００５４】図１０は、図９に示されるメモリチップ１
１およびロジックチップ４０の内部構成を示すブロック
図である。図１０を参照して、メモリチップ１１は、図
６に示されるのと同様のライトドライバイネーブル発生
回路３１およびアウトプットイネーブル発生回路３２
と、ロジック回路４１とを含む。ロジック回路４１は、
図６に示されるのと同様のＯＲ回路３４と、立ち下がり
エッジ検出回路４３とを含む。立ち下がりエッジ検出回
路４３は、ＯＲ回路３４からの出力信号ＯＲの立ち下が
りに応答してリセット信号ＲＳＴを出力する。ロジック
チップ４０は、メモリコントローラ１からのデータ転送
開始信号ＤＴＳに応答してセットされ立ち下がりエッジ
検出回路４３からのリセット信号ＲＳＴに応答してリセ
ットされるフリップフロップ回路４４を含む。このフリ
ップフロップ回路４４の出力信号がスイッチ制御信号Ｓ
ＷＣＴＬとなる。
１およびロジックチップ４０の内部構成を示すブロック
図である。図１０を参照して、メモリチップ１１は、図
６に示されるのと同様のライトドライバイネーブル発生
回路３１およびアウトプットイネーブル発生回路３２
と、ロジック回路４１とを含む。ロジック回路４１は、
図６に示されるのと同様のＯＲ回路３４と、立ち下がり
エッジ検出回路４３とを含む。立ち下がりエッジ検出回
路４３は、ＯＲ回路３４からの出力信号ＯＲの立ち下が
りに応答してリセット信号ＲＳＴを出力する。ロジック
チップ４０は、メモリコントローラ１からのデータ転送
開始信号ＤＴＳに応答してセットされ立ち下がりエッジ
検出回路４３からのリセット信号ＲＳＴに応答してリセ
ットされるフリップフロップ回路４４を含む。このフリ
ップフロップ回路４４の出力信号がスイッチ制御信号Ｓ
ＷＣＴＬとなる。
【００５５】次に、以上のように構成されたメモリモジ
ュールシステムの動作について図１１を参照しつつ説明
する。以下、（ａ）メモリモジュールＤＩＭＭｋが選択
されてデータが書き込まれる場合、（ｂ）メモリモジュ
ールＤＩＭＭｋが選択されてデータが読み出される場
合、および（ｃ）メモリモジュールＤＩＭＭｋが選択さ
れない場合、について説明する。
ュールシステムの動作について図１１を参照しつつ説明
する。以下、（ａ）メモリモジュールＤＩＭＭｋが選択
されてデータが書き込まれる場合、（ｂ）メモリモジュ
ールＤＩＭＭｋが選択されてデータが読み出される場
合、および（ｃ）メモリモジュールＤＩＭＭｋが選択さ
れない場合、について説明する。
【００５６】（ａ）メモリモジュールＤＩＭＭｋが選択
されてデータが書き込まれる場合 メモリモジュールＤＩＭＭｋが選択されると、そのメモ
リモジュールＤＩＭＭｋ内のすべてのロジックチップ４
０にデータ転送開始信号ＤＴＳが与えられ、ロジックチ
ップ４０内のフリップフロップ回路４４がセットされ
る。この結果、メモリモジュールＤＩＭＭｋに含まれる
すべてのロジックチップ４０から発生されるスイッチ制
御信号ＳＷＣＴＬが立ち上がり、これに応答してメモリ
モジュールＤＩＭＭｋに含まれるすべてのスイッチトラ
ンジスタ１４がオンになる。これにより、外部データバ
ス２とメモリモジュールＤＩＭＭｋ内のすべての内部デ
ータバス１２とが接続され、メモリチップ１１にデータ
が書き込まれる。
されてデータが書き込まれる場合 メモリモジュールＤＩＭＭｋが選択されると、そのメモ
リモジュールＤＩＭＭｋ内のすべてのロジックチップ４
０にデータ転送開始信号ＤＴＳが与えられ、ロジックチ
ップ４０内のフリップフロップ回路４４がセットされ
る。この結果、メモリモジュールＤＩＭＭｋに含まれる
すべてのロジックチップ４０から発生されるスイッチ制
御信号ＳＷＣＴＬが立ち上がり、これに応答してメモリ
モジュールＤＩＭＭｋに含まれるすべてのスイッチトラ
ンジスタ１４がオンになる。これにより、外部データバ
ス２とメモリモジュールＤＩＭＭｋ内のすべての内部デ
ータバス１２とが接続され、メモリチップ１１にデータ
が書き込まれる。
【００５７】また、メモリモジュールＤＩＭＭｋに含ま
れるすべてのメモリチップ１１の各々のライトドライバ
イネーブル発生回路３１にライトコマンド信号ＷＲＩＴ
Ｅが与えられる。このライトコマンド信号ＷＲＩＴＥに
応じて、実施の形態２に示されるのと同様に、このライ
トコマンド信号ＷＲＩＴＥが立ち上がってからライトレ
イテンシＷＬ経過後さらにバースト長ＢＬ時間経過する
とライトドライバイネーブル信号ＷＤＥが立ち下がる。
これに応答して立ち下がりエッジ検出回路４３から出力
されるリセット信号ＲＳＴが立ち上がる。このリセット
信号ＲＳＴの立ち上がりに応答してロジックチップ４０
内のフリップフロップ回路４４がリセットされる。この
結果、メモリモジュールＤＩＭＭｋに含まれるすべての
ロジックチップ４０から発生されるスイッチ制御信号Ｓ
ＷＣＴＬが立ち下がり、これに応答してメモリモジュー
ルＤＩＭＭｋに含まれるすべてのスイッチトランジスタ
１４がオフになる。これにより、外部データバス２とメ
モリモジュールＤＩＭＭｋ内のすべての内部データバス
１２とが切り離され、メモリチップ１１へのデータの書
き込みが終了する。
れるすべてのメモリチップ１１の各々のライトドライバ
イネーブル発生回路３１にライトコマンド信号ＷＲＩＴ
Ｅが与えられる。このライトコマンド信号ＷＲＩＴＥに
応じて、実施の形態２に示されるのと同様に、このライ
トコマンド信号ＷＲＩＴＥが立ち上がってからライトレ
イテンシＷＬ経過後さらにバースト長ＢＬ時間経過する
とライトドライバイネーブル信号ＷＤＥが立ち下がる。
これに応答して立ち下がりエッジ検出回路４３から出力
されるリセット信号ＲＳＴが立ち上がる。このリセット
信号ＲＳＴの立ち上がりに応答してロジックチップ４０
内のフリップフロップ回路４４がリセットされる。この
結果、メモリモジュールＤＩＭＭｋに含まれるすべての
ロジックチップ４０から発生されるスイッチ制御信号Ｓ
ＷＣＴＬが立ち下がり、これに応答してメモリモジュー
ルＤＩＭＭｋに含まれるすべてのスイッチトランジスタ
１４がオフになる。これにより、外部データバス２とメ
モリモジュールＤＩＭＭｋ内のすべての内部データバス
１２とが切り離され、メモリチップ１１へのデータの書
き込みが終了する。
【００５８】（ｂ）メモリモジュールＤＩＭＭｋが選択
されてデータが読み出される場合 メモリモジュールＤＩＭＭｋが選択されると、そのメモ
リモジュールＤＩＭＭｋ内のすべてのロジックチップ４
０にデータ転送開始信号ＤＴＳが与えられ、ロジックチ
ップ４０内のフリップフロップ回路４４がセットされ
る。この結果、上記（ａ）と同様にして、外部データバ
ス２とメモリモジュールＤＩＭＭｋ内のすべての内部デ
ータバス１２とが接続され、メモリチップ１１からデー
タが読み出される。
されてデータが読み出される場合 メモリモジュールＤＩＭＭｋが選択されると、そのメモ
リモジュールＤＩＭＭｋ内のすべてのロジックチップ４
０にデータ転送開始信号ＤＴＳが与えられ、ロジックチ
ップ４０内のフリップフロップ回路４４がセットされ
る。この結果、上記（ａ）と同様にして、外部データバ
ス２とメモリモジュールＤＩＭＭｋ内のすべての内部デ
ータバス１２とが接続され、メモリチップ１１からデー
タが読み出される。
【００５９】また、メモリモジュールＤＩＭＭｋに含ま
れるすべてのメモリチップ１１の各々のアウトプットイ
ネーブル発生回路３２にリードコマンド信号ＲＥＡＤが
与えられる。このリードコマンド信号ＲＥＡＤに応じ
て、実施の形態２に示されるのと同様に、このリードコ
マンド信号ＲＥＡＤが立ち上がってからＣＡＳレイテン
シＣＬ経過後さらにバースト長ＢＬ時間経過するとアウ
トプットイネーブル信号ＯＥが立ち下がる。これに応答
して立ち下がりエッジ検出回路４３から出力されるリセ
ット信号ＲＳＴが立ち上がる。このリセット信号ＲＳＴ
が立ち上がりに応答してロジックチップ４０内のフリッ
プフロップ回路４４がリセットされる。この結果、上記
（ａ）と同様にして、外部データバス２とメモリモジュ
ールＤＩＭＭｋ内のすべての内部データバス１２とが切
り離され、メモリチップ１１からのデータの読み出しが
終了する。
れるすべてのメモリチップ１１の各々のアウトプットイ
ネーブル発生回路３２にリードコマンド信号ＲＥＡＤが
与えられる。このリードコマンド信号ＲＥＡＤに応じ
て、実施の形態２に示されるのと同様に、このリードコ
マンド信号ＲＥＡＤが立ち上がってからＣＡＳレイテン
シＣＬ経過後さらにバースト長ＢＬ時間経過するとアウ
トプットイネーブル信号ＯＥが立ち下がる。これに応答
して立ち下がりエッジ検出回路４３から出力されるリセ
ット信号ＲＳＴが立ち上がる。このリセット信号ＲＳＴ
が立ち上がりに応答してロジックチップ４０内のフリッ
プフロップ回路４４がリセットされる。この結果、上記
（ａ）と同様にして、外部データバス２とメモリモジュ
ールＤＩＭＭｋ内のすべての内部データバス１２とが切
り離され、メモリチップ１１からのデータの読み出しが
終了する。
【００６０】（ｃ）メモリモジュールＤＩＭＭｋが選択
されない場合 この場合、メモリモジュールＤＩＭＭｋ内のいずれのロ
ジックチップ４０にもデータ転送開始信号ＤＴＳは与え
られず、またメモリモジュールＤＩＭＭｋに含まれるす
べてのメモリチップ１１の各々のライトドライバイネー
ブル発生回路３１またはアウトプットイネーブル発生回
路３２へライトコマンド信号ＷＲＩＴＥまたはリードコ
マンド信号ＲＥＡＤのいずれも与えられない。したがっ
て、スイッチ制御信号ＳＷＣＴＬはＬレベルのままであ
る。この結果、外部データバス２とメモリモジュールＤ
ＩＭＭｋ内のすべての内部データバス１２とは切り離さ
れた状態のままである。
されない場合 この場合、メモリモジュールＤＩＭＭｋ内のいずれのロ
ジックチップ４０にもデータ転送開始信号ＤＴＳは与え
られず、またメモリモジュールＤＩＭＭｋに含まれるす
べてのメモリチップ１１の各々のライトドライバイネー
ブル発生回路３１またはアウトプットイネーブル発生回
路３２へライトコマンド信号ＷＲＩＴＥまたはリードコ
マンド信号ＲＥＡＤのいずれも与えられない。したがっ
て、スイッチ制御信号ＳＷＣＴＬはＬレベルのままであ
る。この結果、外部データバス２とメモリモジュールＤ
ＩＭＭｋ内のすべての内部データバス１２とは切り離さ
れた状態のままである。
【００６１】以上のように、この実施の形態３によれ
ば、ｎ個のメモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）
の各々に対応してロジックチップ４０と、複数のスイッ
チトランジスタ１４とを設け、また各メモリモジュール
ＤＩＭＭｉに含まれる複数のメモリチップ１１の各々の
内部にロジック回路４１を設けたため、メモリコントロ
ーラ１により選択されたメモリモジュールに対してデー
タの書込みまたは読み出しが行われる場合、外部データ
バス２にはその選択されたメモリモジュール内の内部デ
ータバス１２だけが接続される。したがって、外部デー
タバスに接続されるメモリモジュールの数が増えても外
部データバスの負荷が重くならないため、高速なデータ
転送が維持され、かつメモリモジュールの容量を増やす
ことができる。
ば、ｎ個のメモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）
の各々に対応してロジックチップ４０と、複数のスイッ
チトランジスタ１４とを設け、また各メモリモジュール
ＤＩＭＭｉに含まれる複数のメモリチップ１１の各々の
内部にロジック回路４１を設けたため、メモリコントロ
ーラ１により選択されたメモリモジュールに対してデー
タの書込みまたは読み出しが行われる場合、外部データ
バス２にはその選択されたメモリモジュール内の内部デ
ータバス１２だけが接続される。したがって、外部デー
タバスに接続されるメモリモジュールの数が増えても外
部データバスの負荷が重くならないため、高速なデータ
転送が維持され、かつメモリモジュールの容量を増やす
ことができる。
【００６２】［実施の形態４］上記実施の形態３におい
てはメモリモジュールＤＩＭＭｉに含まれる複数のメモ
リチップ１１の各々に対してロジックチップ４０を設け
たが、この実施の形態４では、図１２に示されるよう
に、メモリモジュールＤＩＭＭｉに含まれる複数のメモ
リチップ１１のうちの１つに対してのみロジックチップ
４０を設け、このロジックチップ４０からのスイッチ制
御信号ＳＷＣＴＬをメモリモジュールＤＩＭＭｉに含ま
れるすべてのスイッチトランジスタ１４に与えることを
特徴とする。
てはメモリモジュールＤＩＭＭｉに含まれる複数のメモ
リチップ１１の各々に対してロジックチップ４０を設け
たが、この実施の形態４では、図１２に示されるよう
に、メモリモジュールＤＩＭＭｉに含まれる複数のメモ
リチップ１１のうちの１つに対してのみロジックチップ
４０を設け、このロジックチップ４０からのスイッチ制
御信号ＳＷＣＴＬをメモリモジュールＤＩＭＭｉに含ま
れるすべてのスイッチトランジスタ１４に与えることを
特徴とする。
【００６３】これによっても実施の形態３に示されるの
と同様の効果を得ることができる。なお、ロジックチッ
プ４０に接続されていないメモリチップ１１内のロジッ
ク回路３４からの出力端子４５はフローティング、電源
電圧、接地電圧のいずれに接続してもよい。
と同様の効果を得ることができる。なお、ロジックチッ
プ４０に接続されていないメモリチップ１１内のロジッ
ク回路３４からの出力端子４５はフローティング、電源
電圧、接地電圧のいずれに接続してもよい。
【００６４】また、ロジックチップ４０に対応するメモ
リチップ１１がロジック回路３４を含んでいればよく、
メモリモジュールに含まれるすべてのメモリチップ１１
がロジック回路３４を含んでいる必要はない。
リチップ１１がロジック回路３４を含んでいればよく、
メモリモジュールに含まれるすべてのメモリチップ１１
がロジック回路３４を含んでいる必要はない。
【００６５】［実施の形態５］この発明の実施の形態５
によるメモリモジュールシステムは、図２に示されるメ
モリモジュールＤＩＭＭｉに代えて図１３に示されるメ
モリモジュールＤＩＭＭｉを設け、またメモリモジュー
ルＤＩＭＭｉの各々に対応して図１３に示されるＮＡＮ
Ｄゲート６０を設け、さらにすべてのメモリモジュール
ＤＩＭＭｉに共通のＮＡＮＤゲート６１を設けることを
特徴とする。
によるメモリモジュールシステムは、図２に示されるメ
モリモジュールＤＩＭＭｉに代えて図１３に示されるメ
モリモジュールＤＩＭＭｉを設け、またメモリモジュー
ルＤＩＭＭｉの各々に対応して図１３に示されるＮＡＮ
Ｄゲート６０を設け、さらにすべてのメモリモジュール
ＤＩＭＭｉに共通のＮＡＮＤゲート６１を設けることを
特徴とする。
【００６６】図１３を参照して、ＮＡＮＤゲート６０
は、メモリコントローラ１からメモリモジュールＤＩＭ
Ｍｉの各々に与えられる選択信号／ＣＳと、すべてのメ
モリモジュールＤＩＭＭｉに共通に与えられるロウアド
レスストローブ信号ＲＡＳおよびコラムアドレスストロ
ーブ信号／ＣＡＳの反転論理和を出力する。ＮＡＮＤゲ
ート６１は、メモリモジュールＤＩＭＭｉの各々に対応
するＮＡＮＤゲート６０からの出力信号Ｗ／Ｒのすべて
の反転論理和をリセット信号ＲＳＴとして出力する。イ
ンバータ６２は、ＮＡＮＤゲート６０からの出力信号Ｗ
／Ｒを反転してセット信号ＳＥＴとして出力する。
は、メモリコントローラ１からメモリモジュールＤＩＭ
Ｍｉの各々に与えられる選択信号／ＣＳと、すべてのメ
モリモジュールＤＩＭＭｉに共通に与えられるロウアド
レスストローブ信号ＲＡＳおよびコラムアドレスストロ
ーブ信号／ＣＡＳの反転論理和を出力する。ＮＡＮＤゲ
ート６１は、メモリモジュールＤＩＭＭｉの各々に対応
するＮＡＮＤゲート６０からの出力信号Ｗ／Ｒのすべて
の反転論理和をリセット信号ＲＳＴとして出力する。イ
ンバータ６２は、ＮＡＮＤゲート６０からの出力信号Ｗ
／Ｒを反転してセット信号ＳＥＴとして出力する。
【００６７】メモリモジュールＤＩＭＭｉは、プリント
配線基板６と、複数の入出力端子１０と、複数のメモリ
チップ１１と、複数の内部データバス１２と、ロジック
チップ５０と、複数のスイッチトランジスタ１４とを備
える。メモリチップ１１は、プリント配線基板６上に実
装される。内部データバス１２は、プリント配線基板６
上に実装され、対応するメモリチップ１１と入出力端子
１０との間に接続される。ロジックチップ５０は、プリ
ント配線基板６上に実装され、セット信号ＳＥＴおよび
リセット信号ＲＳＴを受けてスイッチ制御信号ＳＷＣＴ
Ｌを発生する。スイッチトランジスタ１４は、プリント
配線基板６上に設けられ、対応する内部データバス１２
と入出力端子１０との間に接続され、ロジックチップ５
０からのスイッチ制御信号ＳＷＣＴＬに応答してオン／
オフする。
配線基板６と、複数の入出力端子１０と、複数のメモリ
チップ１１と、複数の内部データバス１２と、ロジック
チップ５０と、複数のスイッチトランジスタ１４とを備
える。メモリチップ１１は、プリント配線基板６上に実
装される。内部データバス１２は、プリント配線基板６
上に実装され、対応するメモリチップ１１と入出力端子
１０との間に接続される。ロジックチップ５０は、プリ
ント配線基板６上に実装され、セット信号ＳＥＴおよび
リセット信号ＲＳＴを受けてスイッチ制御信号ＳＷＣＴ
Ｌを発生する。スイッチトランジスタ１４は、プリント
配線基板６上に設けられ、対応する内部データバス１２
と入出力端子１０との間に接続され、ロジックチップ５
０からのスイッチ制御信号ＳＷＣＴＬに応答してオン／
オフする。
【００６８】図１４は、図１３に示されるロジックチッ
プ５０の内部構成を示すブロック図である。図１４を参
照して、ロジックチップ５０は、セット信号ＳＥＴに応
答してセットされ、リセット信号ＲＳＴに応答してリセ
ットされ、また、セット信号ＳＥＴとリセット信号ＲＳ
Ｔとが同時に入力されたときにはセットされる、セット
優先フリップフロップ回路６５を含む。このセット優先
フリップフロップ回路６５の出力信号がスイッチ制御信
号ＳＷＣＴＬとなる。
プ５０の内部構成を示すブロック図である。図１４を参
照して、ロジックチップ５０は、セット信号ＳＥＴに応
答してセットされ、リセット信号ＲＳＴに応答してリセ
ットされ、また、セット信号ＳＥＴとリセット信号ＲＳ
Ｔとが同時に入力されたときにはセットされる、セット
優先フリップフロップ回路６５を含む。このセット優先
フリップフロップ回路６５の出力信号がスイッチ制御信
号ＳＷＣＴＬとなる。
【００６９】次に、以上のように構成されたメモリモジ
ュールシステムの動作について図１５を参照しつつ説明
する。
ュールシステムの動作について図１５を参照しつつ説明
する。
【００７０】メモリコントローラ１によりメモリモジュ
ールＤＩＭＭｋが選択されると、メモリモジュールＤＩ
ＭＭｋに対応するＮＡＮＤゲート６０からの出力信号Ｗ
／Ｒが立ち下がる。また、選択されたメモリモジュール
ＤＩＭＭｋ以外のメモリモジュールＤＩＭＭｉに対応す
るＮＡＮＤゲート６０からの出力信号Ｗ／ＲはＨレベル
のままである。したがって、選択されたメモリモジュー
ルＤＩＭＭｋに対応するＮＡＮＤゲート６０からの出力
信号Ｗ／Ｒの立ち下がりに応答してセット信号ＳＥＴお
よびリセット信号ＲＳＴが同時に立ち上がり、メモリモ
ジュールＤＩＭＭｋに含まれるセット優先フリップフロ
ップ回路６５がセットされ、スイッチ制御信号ＳＷＣＴ
Ｌが立ち上がる。これに応じてメモリモジュールＤＩＭ
Ｍｋに含まれるすべてのスイッチトランジスタ１４がオ
ンになり、外部データバス１２とメモリモジュールＤＩ
ＭＭｋ内のすべての内部データバスとが接続される。
ールＤＩＭＭｋが選択されると、メモリモジュールＤＩ
ＭＭｋに対応するＮＡＮＤゲート６０からの出力信号Ｗ
／Ｒが立ち下がる。また、選択されたメモリモジュール
ＤＩＭＭｋ以外のメモリモジュールＤＩＭＭｉに対応す
るＮＡＮＤゲート６０からの出力信号Ｗ／ＲはＨレベル
のままである。したがって、選択されたメモリモジュー
ルＤＩＭＭｋに対応するＮＡＮＤゲート６０からの出力
信号Ｗ／Ｒの立ち下がりに応答してセット信号ＳＥＴお
よびリセット信号ＲＳＴが同時に立ち上がり、メモリモ
ジュールＤＩＭＭｋに含まれるセット優先フリップフロ
ップ回路６５がセットされ、スイッチ制御信号ＳＷＣＴ
Ｌが立ち上がる。これに応じてメモリモジュールＤＩＭ
Ｍｋに含まれるすべてのスイッチトランジスタ１４がオ
ンになり、外部データバス１２とメモリモジュールＤＩ
ＭＭｋ内のすべての内部データバスとが接続される。
【００７１】一方、選択されたメモリモジュールＤＩＭ
Ｍｋ以外のメモリモジュールＤＩＭＭｉに含まれるセッ
ト優先フリップフロップ回路６５へのセット信号ＳＥＴ
はＬレベルのままであるため、選択されたメモリモジュ
ールＤＩＭＭｋ以外のすべてのメモリモジュールＤＩＭ
Ｍｉに含まれるすべてのスイッチトランジスタ１４はオ
フになる。したがって、外部データバス１２と選択され
たメモリモジュールＤＩＭＭｋ以外のすべてのメモリモ
ジュールＤＩＭＭｉに含まれるすべての内部データバス
とは切り離された状態である。
Ｍｋ以外のメモリモジュールＤＩＭＭｉに含まれるセッ
ト優先フリップフロップ回路６５へのセット信号ＳＥＴ
はＬレベルのままであるため、選択されたメモリモジュ
ールＤＩＭＭｋ以外のすべてのメモリモジュールＤＩＭ
Ｍｉに含まれるすべてのスイッチトランジスタ１４はオ
フになる。したがって、外部データバス１２と選択され
たメモリモジュールＤＩＭＭｋ以外のすべてのメモリモ
ジュールＤＩＭＭｉに含まれるすべての内部データバス
とは切り離された状態である。
【００７２】続いて、メモリコントローラ１によりメモ
リモジュールＤＩＭＭｋとは別のメモリモジュールＤＩ
ＭＭｈが選択されると、メモリモジュールＤＩＭＭｈに
対応するＮＡＮＤゲート６０からの出力信号Ｗ／Ｒが立
ち下がる。また、選択されたメモリモジュールＤＩＭＭ
ｈ以外のメモリモジュールＤＩＭＭｉに対応するＮＡＮ
Ｄゲート６０からの出力信号Ｗ／ＲはＨレベルのままで
ある。これに応じて、メモリモジュールＤＩＭＭｋに対
応するセット優先フリップフロップ回路６５がリセット
され、スイッチ制御信号ＳＷＣＴＬが立ち下がる。これ
に応じてメモリモジュールＤＩＭＭｋに含まれるすべて
のスイッチトランジスタ１４がオフになり、外部データ
バス１２とメモリモジュールＤＩＭＭｋ内のすべての内
部データバスとが切り離される。
リモジュールＤＩＭＭｋとは別のメモリモジュールＤＩ
ＭＭｈが選択されると、メモリモジュールＤＩＭＭｈに
対応するＮＡＮＤゲート６０からの出力信号Ｗ／Ｒが立
ち下がる。また、選択されたメモリモジュールＤＩＭＭ
ｈ以外のメモリモジュールＤＩＭＭｉに対応するＮＡＮ
Ｄゲート６０からの出力信号Ｗ／ＲはＨレベルのままで
ある。これに応じて、メモリモジュールＤＩＭＭｋに対
応するセット優先フリップフロップ回路６５がリセット
され、スイッチ制御信号ＳＷＣＴＬが立ち下がる。これ
に応じてメモリモジュールＤＩＭＭｋに含まれるすべて
のスイッチトランジスタ１４がオフになり、外部データ
バス１２とメモリモジュールＤＩＭＭｋ内のすべての内
部データバスとが切り離される。
【００７３】以上のように、この実施の形態５によれ
ば、メモリモジュールＤＩＭＭｉの各々に対応してＮＡ
ＮＤゲート６０を設け、すべてのメモリモジュールＤＩ
ＭＭｉに共通のＮＡＮＤゲート６１を設け、メモリモジ
ュールＤＩＭＭｉの各々のプリント配線基板上にロジッ
クチップ５０と、複数のスイッチトランジスタ１４とを
設けたため、メモリコントローラ１によりメモリモジュ
ールＤＩＭＭｋが選択されるとそのメモリモジュールＤ
ＩＭＭｋに含まれるすべてのスイッチトランジスタ１４
がオンになり、その後、別のメモリモジュールＤＩＭＭ
ｈが選択されるとメモリモジュールＤＩＭＭｋに含まれ
るすべてのスイッチトランジスタ１４がオフになる。ま
た、選択されたメモリモジュール以外のすべてのメモリ
モジュールに含まれるすべてのスイッチトランジスタは
オフになる。したがって、選択されたメモリモジュール
ＤＩＭＭｋに対してデータの書込みまたは読み出しが行
われる場合、外部データバス２にはその選択されたメモ
リモジュールＤＩＭＭｋに含まれる内部データバス１２
だけが接続される。この結果、外部データバス２に接続
されるメモリモジュールＤＩＭＭｉの数が増えても外部
データバス２の負荷が重くならないため、高速なデータ
転送が維持され、かつメモリモジュールＤＩＭＭｉの容
量を増やすことができる。
ば、メモリモジュールＤＩＭＭｉの各々に対応してＮＡ
ＮＤゲート６０を設け、すべてのメモリモジュールＤＩ
ＭＭｉに共通のＮＡＮＤゲート６１を設け、メモリモジ
ュールＤＩＭＭｉの各々のプリント配線基板上にロジッ
クチップ５０と、複数のスイッチトランジスタ１４とを
設けたため、メモリコントローラ１によりメモリモジュ
ールＤＩＭＭｋが選択されるとそのメモリモジュールＤ
ＩＭＭｋに含まれるすべてのスイッチトランジスタ１４
がオンになり、その後、別のメモリモジュールＤＩＭＭ
ｈが選択されるとメモリモジュールＤＩＭＭｋに含まれ
るすべてのスイッチトランジスタ１４がオフになる。ま
た、選択されたメモリモジュール以外のすべてのメモリ
モジュールに含まれるすべてのスイッチトランジスタは
オフになる。したがって、選択されたメモリモジュール
ＤＩＭＭｋに対してデータの書込みまたは読み出しが行
われる場合、外部データバス２にはその選択されたメモ
リモジュールＤＩＭＭｋに含まれる内部データバス１２
だけが接続される。この結果、外部データバス２に接続
されるメモリモジュールＤＩＭＭｉの数が増えても外部
データバス２の負荷が重くならないため、高速なデータ
転送が維持され、かつメモリモジュールＤＩＭＭｉの容
量を増やすことができる。
【００７４】［実施の形態６］この発明の実施の形態６
によるメモリモジュールシステムは、図１３に示される
メモリモジュールにおいて、ＮＡＮＤゲート６０を取り
除き、ＮＡＮＤゲート６１に代えて図１５に示されるＮ
ＡＮＤゲート７１を設けるとともに、ロジックチップ５
０に代えて図１６に示されるロジックチップ７０を設け
たことを特徴とする。
によるメモリモジュールシステムは、図１３に示される
メモリモジュールにおいて、ＮＡＮＤゲート６０を取り
除き、ＮＡＮＤゲート６１に代えて図１５に示されるＮ
ＡＮＤゲート７１を設けるとともに、ロジックチップ５
０に代えて図１６に示されるロジックチップ７０を設け
たことを特徴とする。
【００７５】図１６を参照して、ＮＡＮＤゲート７１
は、メモリコントローラ１からメモリモジュールＤＩＭ
Ｍｉの各々に対して個別に与えられる選択信号ＣＳの反
転論理和を出力する。ロジックチップ７０は、プリント
配線基板６上に実装され、インバータ６２からの出力信
号、ＮＡＮＤゲート７１からの出力信号、行アドレスス
トローブ信号ＲＡＳ、および列アドレスストローブ信号
ＣＡＳを受けてスイッチ制御信号ＳＷＣＴＬを発生す
る。
は、メモリコントローラ１からメモリモジュールＤＩＭ
Ｍｉの各々に対して個別に与えられる選択信号ＣＳの反
転論理和を出力する。ロジックチップ７０は、プリント
配線基板６上に実装され、インバータ６２からの出力信
号、ＮＡＮＤゲート７１からの出力信号、行アドレスス
トローブ信号ＲＡＳ、および列アドレスストローブ信号
ＣＡＳを受けてスイッチ制御信号ＳＷＣＴＬを発生す
る。
【００７６】図１７は、図１６に示されるロジックチッ
プ７０の構成を示すブロック図である。図１７を参照し
て、ロジックチップ７０は、ＮＡＮＤゲート８１および
８２と、セット優先フリップフロップ回路８３とを含
む。ＮＡＮＤゲート８１は、自身を含むメモリモジュー
ルＤＩＭＭｉに与えられる選択信号／ＣＳの反転信号Ｃ
Ｓ、行アドレスストローブ信号／ＲＡＳおよび列アドレ
スストローブ信号ＣＡＳに応答してセット信号ＳＥＴを
発生する。ＮＡＮＤゲート８２は、ＮＡＮＤゲート７１
からの出力信号、行アドレスストローブ信号／ＲＡＳお
よび列アドレスストローブ信号ＣＡＳに応答してリセッ
ト信号ＲＳＴを発生する。セット優先フリップフロップ
回路８３は、セット信号ＳＥＴに応答してセットされ、
リセット信号ＲＳＴに応答してリセットされ、また、セ
ット信号ＳＥＴとリセット信号ＲＳＴとが同時に入力さ
れたときにはセットされる。このセット優先フリップフ
ロップ回路６５の出力信号がスイッチ制御信号ＳＷＣＴ
Ｌとなる。
プ７０の構成を示すブロック図である。図１７を参照し
て、ロジックチップ７０は、ＮＡＮＤゲート８１および
８２と、セット優先フリップフロップ回路８３とを含
む。ＮＡＮＤゲート８１は、自身を含むメモリモジュー
ルＤＩＭＭｉに与えられる選択信号／ＣＳの反転信号Ｃ
Ｓ、行アドレスストローブ信号／ＲＡＳおよび列アドレ
スストローブ信号ＣＡＳに応答してセット信号ＳＥＴを
発生する。ＮＡＮＤゲート８２は、ＮＡＮＤゲート７１
からの出力信号、行アドレスストローブ信号／ＲＡＳお
よび列アドレスストローブ信号ＣＡＳに応答してリセッ
ト信号ＲＳＴを発生する。セット優先フリップフロップ
回路８３は、セット信号ＳＥＴに応答してセットされ、
リセット信号ＲＳＴに応答してリセットされ、また、セ
ット信号ＳＥＴとリセット信号ＲＳＴとが同時に入力さ
れたときにはセットされる。このセット優先フリップフ
ロップ回路６５の出力信号がスイッチ制御信号ＳＷＣＴ
Ｌとなる。
【００７７】次に、以上のように構成されたメモリモジ
ュールシステムの動作について図１８を参照しつつ説明
する。
ュールシステムの動作について図１８を参照しつつ説明
する。
【００７８】メモリコントローラ１によりメモリモジュ
ールＤＩＭＭｋが選択されると、メモリモジュールＤＩ
ＭＭｋに対応する選択信号／ＣＳが立ち下がる。これに
応答してＮＡＮＤゲート８１から出力されるセット信号
ＳＥＴおよびＮＡＮＤゲート８２から出力されるリセッ
ト信号ＲＳＴが立ち上がり、メモリモジュールＤＩＭＭ
ｋに含まれるセット優先フリップフロップ回路６５がセ
ットされ、スイッチ制御信号ＳＷＣＴＬが立ち上がる。
これに応じてメモリモジュールＤＩＭＭｋに含まれるす
べてのスイッチトランジスタ１４がオンになり、外部デ
ータバス１２とメモリモジュールＤＩＭＭｋ内のすべて
の内部データバスとが接続される。
ールＤＩＭＭｋが選択されると、メモリモジュールＤＩ
ＭＭｋに対応する選択信号／ＣＳが立ち下がる。これに
応答してＮＡＮＤゲート８１から出力されるセット信号
ＳＥＴおよびＮＡＮＤゲート８２から出力されるリセッ
ト信号ＲＳＴが立ち上がり、メモリモジュールＤＩＭＭ
ｋに含まれるセット優先フリップフロップ回路６５がセ
ットされ、スイッチ制御信号ＳＷＣＴＬが立ち上がる。
これに応じてメモリモジュールＤＩＭＭｋに含まれるす
べてのスイッチトランジスタ１４がオンになり、外部デ
ータバス１２とメモリモジュールＤＩＭＭｋ内のすべて
の内部データバスとが接続される。
【００７９】一方、選択されたメモリモジュールＤＩＭ
Ｍｋ以外のメモリモジュールＤＩＭＭｉに対応する選択
信号／ＣＳはＨレベルのままであるため、これらのメモ
リモジュールＤＩＭＭｉに含まれるセット優先フリップ
フロップ回路６５へのセット信号ＳＥＴはＬレベルのま
まである。このため、選択されたメモリモジュールＤＩ
ＭＭｋ以外のすべてのメモリモジュールＤＩＭＭｉに含
まれるすべてのスイッチトランジスタ１４はオフにな
る。したがって、外部データバス１２と選択されたメモ
リモジュールＤＩＭＭｋ以外のすべてのメモリモジュー
ルＤＩＭＭｉに含まれるすべての内部データバスとは切
り離された状態である。
Ｍｋ以外のメモリモジュールＤＩＭＭｉに対応する選択
信号／ＣＳはＨレベルのままであるため、これらのメモ
リモジュールＤＩＭＭｉに含まれるセット優先フリップ
フロップ回路６５へのセット信号ＳＥＴはＬレベルのま
まである。このため、選択されたメモリモジュールＤＩ
ＭＭｋ以外のすべてのメモリモジュールＤＩＭＭｉに含
まれるすべてのスイッチトランジスタ１４はオフにな
る。したがって、外部データバス１２と選択されたメモ
リモジュールＤＩＭＭｋ以外のすべてのメモリモジュー
ルＤＩＭＭｉに含まれるすべての内部データバスとは切
り離された状態である。
【００８０】続いて、メモリコントローラ１によりメモ
リモジュールＤＩＭＭｋとは別のメモリモジュールＤＩ
ＭＭｈが選択されると、メモリモジュールＤＩＭＭｈに
対応する選択信号／ＣＳが立ち下がる。また、選択され
たメモリモジュールＤＩＭＭｈ以外のメモリモジュール
ＤＩＭＭｉに対応する選択信号／ＣＳはＨレベルのまま
である。このため、メモリモジュールＤＩＭＭｋに対応
するセット優先フリップフロップ回路６５がリセットさ
れ、スイッチ制御信号ＳＷＣＴＬが立ち下がる。これに
応じてメモリモジュールＤＩＭＭｋに含まれるすべての
スイッチトランジスタ１４がオフになり、外部データバ
ス１２とメモリモジュールＤＩＭＭｋ内のすべての内部
データバスとが切り離される。
リモジュールＤＩＭＭｋとは別のメモリモジュールＤＩ
ＭＭｈが選択されると、メモリモジュールＤＩＭＭｈに
対応する選択信号／ＣＳが立ち下がる。また、選択され
たメモリモジュールＤＩＭＭｈ以外のメモリモジュール
ＤＩＭＭｉに対応する選択信号／ＣＳはＨレベルのまま
である。このため、メモリモジュールＤＩＭＭｋに対応
するセット優先フリップフロップ回路６５がリセットさ
れ、スイッチ制御信号ＳＷＣＴＬが立ち下がる。これに
応じてメモリモジュールＤＩＭＭｋに含まれるすべての
スイッチトランジスタ１４がオフになり、外部データバ
ス１２とメモリモジュールＤＩＭＭｋ内のすべての内部
データバスとが切り離される。
【００８１】以上のように、この実施の形態６によれ
ば、実施の形態５に示されたメモリモジュールにおい
て、ＮＡＮＤゲート６０を取り除き、ＮＡＮＤゲート６
１に代えて図１６に示されるＮＡＮＤゲート７１を、ロ
ジックチップ５０に代えて図１６に示されるロジックチ
ップ７０を設けることによって実施の形態５に示される
のと同様の効果を得ることができる。
ば、実施の形態５に示されたメモリモジュールにおい
て、ＮＡＮＤゲート６０を取り除き、ＮＡＮＤゲート６
１に代えて図１６に示されるＮＡＮＤゲート７１を、ロ
ジックチップ５０に代えて図１６に示されるロジックチ
ップ７０を設けることによって実施の形態５に示される
のと同様の効果を得ることができる。
【００８２】［実施の形態７］この実施の形態７におけ
るメモリモジュールシステムでは、メモリチップへのデ
ータ信号の書込みおよび読み出しを行うタイミング信号
としてデータストロボ信号を使用する。選択されたメモ
リモジュールに含まれるメモリチップは、データストロ
ボ信号を受けたときにデータ信号の読み出しまたは書き
込みを行う。
るメモリモジュールシステムでは、メモリチップへのデ
ータ信号の書込みおよび読み出しを行うタイミング信号
としてデータストロボ信号を使用する。選択されたメモ
リモジュールに含まれるメモリチップは、データストロ
ボ信号を受けたときにデータ信号の読み出しまたは書き
込みを行う。
【００８３】図１９は、この発明の実施の形態７におけ
るメモリモジュールシステムの全体構成を示すブロック
図である。図１９を参照して、このメモリモジュールシ
ステムは、図１に示される構成に加えてさらに、ｎ個の
メモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）に共通に設
けられた外部データストロボバス９０を備える。
るメモリモジュールシステムの全体構成を示すブロック
図である。図１９を参照して、このメモリモジュールシ
ステムは、図１に示される構成に加えてさらに、ｎ個の
メモリモジュールＤＩＭＭｉ（ｉ＝１−ｎ）に共通に設
けられた外部データストロボバス９０を備える。
【００８４】図２０は、図１９に示されたメモリモジュ
ールＤＩＭＭｉ（ｉ＝１−ｎ）の各々の内部構成を示す
ブロック図である。図２０を参照して、このメモリモジ
ュールＤＩＭＭｉは、プリント配線基板６と、複数の入
出力端子１０と、複数のメモリチップ１１と、複数の内
部データバス１２と、複数のスイッチトランジスタ１４
と、内部データストロボバス９１と、ロジックチップ９
２と、トランジスタ９３および９４と、入出力端子１０
０とを備える。内部データストロボバス９２は、プリン
ト配線基板６上に実装され、複数のメモリチップ１１に
共通に接続され、さらに入出力端子１００に接続され
る。ロジックチップ９２は、プリント配線基板６上に実
装され、スイッチ制御信号ＳＷＣＴＬおよびその反転信
号／ＳＷＣＴＬを出力する。トランジスタ９３は、プリ
ント配線基板６上に設けられ、内部データストロボバス
９１と入出力端子１００との間に接続され、スイッチ制
御信号ＳＷＣＴＬに応答してオン／オフする。トランジ
スタ９４は、内部データストロボバス９１と接地ノード
ＧＮＤとの間に接続され、スイッチ制御信号ＳＷＣＴＬ
の反転信号／ＳＷＣＴＬに応答してオン／オフする。入
出力端子１００は、外部データストロボバス９０に接続
される。
ールＤＩＭＭｉ（ｉ＝１−ｎ）の各々の内部構成を示す
ブロック図である。図２０を参照して、このメモリモジ
ュールＤＩＭＭｉは、プリント配線基板６と、複数の入
出力端子１０と、複数のメモリチップ１１と、複数の内
部データバス１２と、複数のスイッチトランジスタ１４
と、内部データストロボバス９１と、ロジックチップ９
２と、トランジスタ９３および９４と、入出力端子１０
０とを備える。内部データストロボバス９２は、プリン
ト配線基板６上に実装され、複数のメモリチップ１１に
共通に接続され、さらに入出力端子１００に接続され
る。ロジックチップ９２は、プリント配線基板６上に実
装され、スイッチ制御信号ＳＷＣＴＬおよびその反転信
号／ＳＷＣＴＬを出力する。トランジスタ９３は、プリ
ント配線基板６上に設けられ、内部データストロボバス
９１と入出力端子１００との間に接続され、スイッチ制
御信号ＳＷＣＴＬに応答してオン／オフする。トランジ
スタ９４は、内部データストロボバス９１と接地ノード
ＧＮＤとの間に接続され、スイッチ制御信号ＳＷＣＴＬ
の反転信号／ＳＷＣＴＬに応答してオン／オフする。入
出力端子１００は、外部データストロボバス９０に接続
される。
【００８５】図２１は、図２０に示されるロジックチッ
プ９２の構成を示すブロック図である。図２１を参照し
て、このロジックチップ９２は、ロジック回路１０１
と、インバータ１０２とを含む。ロジック回路１０１
は、図３に示されるロジックチップ１３と同様の内部構
成を有しかつ同様の動作をする。インバータ１０２は、
ロジック回路１０１からの出力信号ＳＷＣＴＬの反転信
号／ＳＷＣＴＬを出力する。
プ９２の構成を示すブロック図である。図２１を参照し
て、このロジックチップ９２は、ロジック回路１０１
と、インバータ１０２とを含む。ロジック回路１０１
は、図３に示されるロジックチップ１３と同様の内部構
成を有しかつ同様の動作をする。インバータ１０２は、
ロジック回路１０１からの出力信号ＳＷＣＴＬの反転信
号／ＳＷＣＴＬを出力する。
【００８６】次に、以上のように構成されたメモリモジ
ュールシステムの動作について図２２を参照しつつ説明
する。
ュールシステムの動作について図２２を参照しつつ説明
する。
【００８７】メモリコントローラ１によりメモリモジュ
ールＤＩＭＭｋが選択されていないときは、実施の形態
１に示されるのと同様にして、ロジックチップ９２から
Ｌレベルのスイッチ制御信号が出力される。したがっ
て、メモリモジュールＤＩＭＭｋに含まれるすべてのス
イッチトランジスタ１４およびトランジスタ９３はオフ
になり、メモリモジュールＤＩＭＭｋに含まれるすべて
の内部データバス１２および内部データストロボバス９
１と外部データバス２とは切り離された状態である。ま
た、トランジスタ９４はオンになるため、内部データス
トロボバス９４は接地電位ＧＮＤにプリチャージされ
る。
ールＤＩＭＭｋが選択されていないときは、実施の形態
１に示されるのと同様にして、ロジックチップ９２から
Ｌレベルのスイッチ制御信号が出力される。したがっ
て、メモリモジュールＤＩＭＭｋに含まれるすべてのス
イッチトランジスタ１４およびトランジスタ９３はオフ
になり、メモリモジュールＤＩＭＭｋに含まれるすべて
の内部データバス１２および内部データストロボバス９
１と外部データバス２とは切り離された状態である。ま
た、トランジスタ９４はオンになるため、内部データス
トロボバス９４は接地電位ＧＮＤにプリチャージされ
る。
【００８８】次に、メモリコントローラ１によりこのメ
モリモジュールＤＩＭＭｋが選択されると、実施の形態
１に示されるのと同様にして、ロジックチップ９２から
出力されるスイッチ制御信号ＳＷＣＴＬが立ち上がる。
これに応じてメモリモジュールＤＩＭＭｋに含まれるす
べてのスイッチトランジスタ１４およびトランジスタ９
３はオンになり、メモリモジュールＤＩＭＭｋに含まれ
るすべての内部データバス１２および内部データストロ
ボバス９１と外部データバス２とが接続される。また、
このときトランジスタ９４はオフになる。
モリモジュールＤＩＭＭｋが選択されると、実施の形態
１に示されるのと同様にして、ロジックチップ９２から
出力されるスイッチ制御信号ＳＷＣＴＬが立ち上がる。
これに応じてメモリモジュールＤＩＭＭｋに含まれるす
べてのスイッチトランジスタ１４およびトランジスタ９
３はオンになり、メモリモジュールＤＩＭＭｋに含まれ
るすべての内部データバス１２および内部データストロ
ボバス９１と外部データバス２とが接続される。また、
このときトランジスタ９４はオフになる。
【００８９】その後メモリコントローラ１からメモリモ
ジュールＤＩＭＭｋに含まれるメモリチップ１１へ、内
部データストロボバス９１を通じてデータストロボ信号
ＤＳＢが与えられる。メモリチップ１１は、データスト
ロボ信号ＤＳＢに応答して内部データバス１２上のデー
タ信号を書込みまたは内部データバスにデータ信号を読
み出す。
ジュールＤＩＭＭｋに含まれるメモリチップ１１へ、内
部データストロボバス９１を通じてデータストロボ信号
ＤＳＢが与えられる。メモリチップ１１は、データスト
ロボ信号ＤＳＢに応答して内部データバス１２上のデー
タ信号を書込みまたは内部データバスにデータ信号を読
み出す。
【００９０】続いて、実施の形態１に示されるのと同様
にして、データ信号の入出力期間が終了するとメモリモ
ジュールＤＩＭＭｋに含まれるすべてのスイッチトラン
ジスタ１４およびトランジスタ９３はオフになり、メモ
リモジュールＤＩＭＭｋに含まれるすべての内部データ
バス１２および内部データストロボバス９１と外部デー
タバス２とが切り離される。また、トランジスタ９４は
オンになり、内部データストロボバス９４は接地電位Ｇ
ＮＤにプリチャージされる。
にして、データ信号の入出力期間が終了するとメモリモ
ジュールＤＩＭＭｋに含まれるすべてのスイッチトラン
ジスタ１４およびトランジスタ９３はオフになり、メモ
リモジュールＤＩＭＭｋに含まれるすべての内部データ
バス１２および内部データストロボバス９１と外部デー
タバス２とが切り離される。また、トランジスタ９４は
オンになり、内部データストロボバス９４は接地電位Ｇ
ＮＤにプリチャージされる。
【００９１】以上のようにこの実施の形態７によれば、
実施の形態１におけるのと同様の効果が得られるのに加
えて、メモリモジュールＤＩＭＭｉの各々に内部データ
ストロボバス９１、およびトランジスタ９３、９４を設
けたため、メモリコントローラ１により選択されたメモ
リモジュールＤＩＭＭｋに対してデータの書込みまたは
読み出しが行われるときには、外部データストロボバス
９０にはその選択されたメモリモジュールＤＩＭＭｋに
含まれる内部データストロボバス９１だけが接続され
る。この結果、図２３に示されるように従来のメモリモ
ジュールシステムでは、選択されたメモリモジュール以
外のメモリモジュール内の内部データストロボバスをハ
イインピーダンス状態に保つ必要があったが、その必要
がない。また、メモリモジュールＤＩＭＭｋが選択され
たときには、そのメモリモジュールＤＩＭＭｋに含まれ
る内部データストロボバス９１は外部データストロボバ
ス９０のスタンバイ時の電位である接地電位ＧＮＤにプ
リチャージされている。これにより、トランジスタ９４
の切換により内部データストロボバス９１と外部データ
ストロボバス９０とが接続された際に生じるノイズが低
減される。また、図２２に示されるように従来のメモリ
モジュールシステムでは、メモリモジュールが選択され
たときにそのメモリモジュールに含まれる内部データス
トロボバスの電位をハイインピーダンス状態から接地電
位にするプリアンブルを行う必要があったが、その必要
がない。
実施の形態１におけるのと同様の効果が得られるのに加
えて、メモリモジュールＤＩＭＭｉの各々に内部データ
ストロボバス９１、およびトランジスタ９３、９４を設
けたため、メモリコントローラ１により選択されたメモ
リモジュールＤＩＭＭｋに対してデータの書込みまたは
読み出しが行われるときには、外部データストロボバス
９０にはその選択されたメモリモジュールＤＩＭＭｋに
含まれる内部データストロボバス９１だけが接続され
る。この結果、図２３に示されるように従来のメモリモ
ジュールシステムでは、選択されたメモリモジュール以
外のメモリモジュール内の内部データストロボバスをハ
イインピーダンス状態に保つ必要があったが、その必要
がない。また、メモリモジュールＤＩＭＭｋが選択され
たときには、そのメモリモジュールＤＩＭＭｋに含まれ
る内部データストロボバス９１は外部データストロボバ
ス９０のスタンバイ時の電位である接地電位ＧＮＤにプ
リチャージされている。これにより、トランジスタ９４
の切換により内部データストロボバス９１と外部データ
ストロボバス９０とが接続された際に生じるノイズが低
減される。また、図２２に示されるように従来のメモリ
モジュールシステムでは、メモリモジュールが選択され
たときにそのメモリモジュールに含まれる内部データス
トロボバスの電位をハイインピーダンス状態から接地電
位にするプリアンブルを行う必要があったが、その必要
がない。
【００９２】なお、ここではトランジスタ９４を接地ノ
ードＧＮＤに接続したが、これを電源ノードＶｃｃに接
続してもよい。
ードＧＮＤに接続したが、これを電源ノードＶｃｃに接
続してもよい。
【００９３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９４】
【発明の効果】この発明にしたがったメモリモジュール
システムは、複数のメモリモジュールの各々に、各々が
対応するメモリチップに接続された複数の内部データバ
スと、複数の内部データバスに対応し、各々が対応する
内部データバスと外部データバスとの間に接続された複
数の第１のスイッチング素子とを設け、さらにメモリコ
ントローラによって選択されたメモリモジュールにおけ
る複数の第１のスイッチング素子をオンにしかつその選
択されたメモリモジュール以外のメモリモジュールにお
ける複数の第１のスイッチング素子をオフにする制御手
段を設けたため、メモリコントローラによりいずれかの
メモリモジュールが選択されると、制御手段によって選
択されたメモリモジュールにおける複数の第１のスイッ
チング素子がオンになり、かつ選択されたメモリモジュ
ール以外のメモリモジュールにおける複数の第１のスイ
ッチング素子がオフになる。この結果、外部データバス
には選択されたメモリモジュールだけが接続されること
になる。これにより、外部データバスに接続するメモリ
モジュールの数が増えても外部データバスの負荷が重く
ならず、高速なデータ転送を維持でき、かつメモリモジ
ュールの容量を増やすことができる。
システムは、複数のメモリモジュールの各々に、各々が
対応するメモリチップに接続された複数の内部データバ
スと、複数の内部データバスに対応し、各々が対応する
内部データバスと外部データバスとの間に接続された複
数の第１のスイッチング素子とを設け、さらにメモリコ
ントローラによって選択されたメモリモジュールにおけ
る複数の第１のスイッチング素子をオンにしかつその選
択されたメモリモジュール以外のメモリモジュールにお
ける複数の第１のスイッチング素子をオフにする制御手
段を設けたため、メモリコントローラによりいずれかの
メモリモジュールが選択されると、制御手段によって選
択されたメモリモジュールにおける複数の第１のスイッ
チング素子がオンになり、かつ選択されたメモリモジュ
ール以外のメモリモジュールにおける複数の第１のスイ
ッチング素子がオフになる。この結果、外部データバス
には選択されたメモリモジュールだけが接続されること
になる。これにより、外部データバスに接続するメモリ
モジュールの数が増えても外部データバスの負荷が重く
ならず、高速なデータ転送を維持でき、かつメモリモジ
ュールの容量を増やすことができる。
【００９５】また、複数のロジックチップがメモリモジ
ュールにおけるプリント配線基板上に新たに実装される
ため、既存のメモリチップの仕様を変える必要がない。
ュールにおけるプリント配線基板上に新たに実装される
ため、既存のメモリチップの仕様を変える必要がない。
【００９６】また、複数のロジックチップがコマンド信
号を受けてからレイテンシ時間経過後にその対応するメ
モリモジュールにおける複数の第１のスイッチング素子
がオンになり、さらにその複数の第１のスイッチング素
子がオンになってからバースト長時間経過後にその複数
の第１のスイッチング素子がオフになるため、メモリチ
ップにデータが書込まれまたは読み出される時間とその
メモリチップに対応する複数の第１のスイッチング素子
がオンになっている時間とが等しくなる。
号を受けてからレイテンシ時間経過後にその対応するメ
モリモジュールにおける複数の第１のスイッチング素子
がオンになり、さらにその複数の第１のスイッチング素
子がオンになってからバースト長時間経過後にその複数
の第１のスイッチング素子がオフになるため、メモリチ
ップにデータが書込まれまたは読み出される時間とその
メモリチップに対応する複数の第１のスイッチング素子
がオンになっている時間とが等しくなる。
【００９７】また、メモリチップ内に新たにロジック回
路を設けたため、メモリモジュール上に新たにロジック
チップを設ける必要がない。
路を設けたため、メモリモジュール上に新たにロジック
チップを設ける必要がない。
【００９８】また、外部データストロボバスと、内部デ
ータストロボバスと、第２のスイッチング素子とを設
け、メモリコントローラによりいずれかのメモリモジュ
ールが選択されると、制御手段によって選択されたメモ
リモジュールにおける複数の第１のスイッチング素子お
よび第２のスイッチング素子がオンになり、かつ選択さ
れたメモリモジュール以外のメモリモジュールにおける
複数の第１のスイッチング素子および第２のスイッチン
グ素子がオフになるため、外部データバスには選択され
たメモリモジュールだけが接続され、また外部データス
トロボバスには選択されたメモリモジュールにおける内
部データストロボバスだけが接続される。これにより、
選択されていないメモリモジュールにおける内部データ
ストロボバスをハイインピーダンス状態に保っておく必
要がない。
ータストロボバスと、第２のスイッチング素子とを設
け、メモリコントローラによりいずれかのメモリモジュ
ールが選択されると、制御手段によって選択されたメモ
リモジュールにおける複数の第１のスイッチング素子お
よび第２のスイッチング素子がオンになり、かつ選択さ
れたメモリモジュール以外のメモリモジュールにおける
複数の第１のスイッチング素子および第２のスイッチン
グ素子がオフになるため、外部データバスには選択され
たメモリモジュールだけが接続され、また外部データス
トロボバスには選択されたメモリモジュールにおける内
部データストロボバスだけが接続される。これにより、
選択されていないメモリモジュールにおける内部データ
ストロボバスをハイインピーダンス状態に保っておく必
要がない。
【００９９】また、第２のスイッチング素子がオフのと
き、内部データストロボバスが接地電位または電源電位
にプリチャージされるため、第２のスイッチング素子の
切換により内部データストロボバスと外部データストロ
ボバスが接続された際のノイズが低減される。
き、内部データストロボバスが接地電位または電源電位
にプリチャージされるため、第２のスイッチング素子の
切換により内部データストロボバスと外部データストロ
ボバスが接続された際のノイズが低減される。
【図１】 この発明の実施の形態１によるメモリモジュ
ールシステムの全体構成を示すブロック図である。
ールシステムの全体構成を示すブロック図である。
【図２】 図１に示されるメモリモジュールの構成を示
すブロック図である。
すブロック図である。
【図３】 図２に示されるロジックチップの構成を示す
ブロック図である。
ブロック図である。
【図４】 この発明の実施の形態１によるメモリモジュ
ールシステムの動作について説明するためのタイミング
チャートである。
ールシステムの動作について説明するためのタイミング
チャートである。
【図５】 この発明の実施の形態２によるメモリモジュ
ールの内部構成を示すブロック図である。
ールの内部構成を示すブロック図である。
【図６】 図５に示されるメモリチップの内部構成を示
すブロック図である。
すブロック図である。
【図７】 この発明の実施の形態２によるメモリモジュ
ールシステムの動作について説明するためのタイミング
チャートである。
ールシステムの動作について説明するためのタイミング
チャートである。
【図８】 この発明の実施の形態２の変形例によるメモ
リモジュールの内部構成を示すブロック図である。
リモジュールの内部構成を示すブロック図である。
【図９】 この発明の実施の形態３によるメモリモジュ
ールの内部構成を示すブロック図である。
ールの内部構成を示すブロック図である。
【図１０】 図９に示されるメモリチップおよびロジッ
クチップの内部構成を示すブロック図である。
クチップの内部構成を示すブロック図である。
【図１１】 この発明の実施の形態３によるメモリモジ
ュールシステムの動作について説明するためのタイミン
グチャートである。
ュールシステムの動作について説明するためのタイミン
グチャートである。
【図１２】 この発明の実施の形態４によるメモリモジ
ュールの内部構成を示すブロック図である。
ュールの内部構成を示すブロック図である。
【図１３】 この発明の実施の形態５によるメモリモジ
ュールの構成を示すブロック図である。
ュールの構成を示すブロック図である。
【図１４】 この発明の実施の形態５によるロジックチ
ップの構成を示すブロック図である。
ップの構成を示すブロック図である。
【図１５】 この発明の実施の形態５によるメモリモジ
ュールシステムの動作について説明するためのタイミン
グチャートである。
ュールシステムの動作について説明するためのタイミン
グチャートである。
【図１６】 この発明の実施の形態６によるメモリモジ
ュールの構成を示すブロック図である。
ュールの構成を示すブロック図である。
【図１７】 この発明の実施の形態６によるロジックチ
ップの構成を示すブロック図である。
ップの構成を示すブロック図である。
【図１８】 この発明の実施の形態６によるメモリモジ
ュールシステムの動作について説明するためのタイミン
グチャートである。
ュールシステムの動作について説明するためのタイミン
グチャートである。
【図１９】 この発明の実施の形態７によるメモリモジ
ュールシステムの全体構成を示すブロック図である。
ュールシステムの全体構成を示すブロック図である。
【図２０】 この発明の実施の形態７によるメモリモジ
ュールの構成を示すブロック図である。
ュールの構成を示すブロック図である。
【図２１】 この発明の実施の形態７によるロジックチ
ップの構成を示すブロック図である。
ップの構成を示すブロック図である。
【図２２】 この発明の実施の形態７によるメモリモジ
ュールシステムの動作について説明するためのタイミン
グチャートである。
ュールシステムの動作について説明するためのタイミン
グチャートである。
【図２３】 従来のデータストロボ信号を使用したメモ
リモジュールシステムの動作を示すタイミングチャート
である。
リモジュールシステムの動作を示すタイミングチャート
である。
１ メモリコントローラ、２ 外部データバス、６ プ
リント配線基板、１１メモリチップ、１２ 内部データ
バス、１３，４０，５０，７０，９２ ロジックチッ
プ、１４ スイッチトランジスタ、３１ ライトドライ
バイネーブル発生回路、３２ アウトプットイネーブル
発生回路、３３，４１ ロジック回路、３４ ＯＲ回
路、４３ 立ち下がりエッジ検出回路、４４ フリップ
フロップ回路、９０ 外部データストロボバス、９１
内部データストロボバス、９３，９４ トランジスタ、
ＤＩＭＭｉ（ｉ＝１−ｎ） メモリモジュール、ＧＮＤ
接地ノード、ＷＲＩＴＥ ライトコマンド信号、ＲＥ
ＡＤ リードコマンド信号、ＣＬ コラムアドレススト
ローブレイテンシ、ＢＬ バーストレングス、ＳＷＣＴ
Ｌ スイッチ制御信号、ＳＥＴ セット信号、ＲＳＴ
リセット信号、ＤＴＳデータ転送開始信号。
リント配線基板、１１メモリチップ、１２ 内部データ
バス、１３，４０，５０，７０，９２ ロジックチッ
プ、１４ スイッチトランジスタ、３１ ライトドライ
バイネーブル発生回路、３２ アウトプットイネーブル
発生回路、３３，４１ ロジック回路、３４ ＯＲ回
路、４３ 立ち下がりエッジ検出回路、４４ フリップ
フロップ回路、９０ 外部データストロボバス、９１
内部データストロボバス、９３，９４ トランジスタ、
ＤＩＭＭｉ（ｉ＝１−ｎ） メモリモジュール、ＧＮＤ
接地ノード、ＷＲＩＴＥ ライトコマンド信号、ＲＥ
ＡＤ リードコマンド信号、ＣＬ コラムアドレススト
ローブレイテンシ、ＢＬ バーストレングス、ＳＷＣＴ
Ｌ スイッチ制御信号、ＳＥＴ セット信号、ＲＳＴ
リセット信号、ＤＴＳデータ転送開始信号。
Claims (10)
- 【請求項１】 メモリモジュールシステムであって、 複数のメモリモジュールと、 前記メモリモジュールのいずれかを選択するメモリコン
トローラと、 前記複数のメモリモジュールに共通に設けられた外部デ
ータバスとを備え、 前記メモリモジュールの各々は、 プリント配線基板と、 前記プリント配線基板上に実装された複数のメモリチッ
プと、 前記複数のメモリチップに対応しかつ前記プリント配線
基板上に形成され、各々が対応するメモリチップに接続
された複数の内部データバスと、 前記複数の内部データバスに対応しかつ前記プリント配
線基板上に設けられ、各々が対応する内部データバスと
前記外部データバスとの間に接続された複数の第１のス
イッチング素子とを含み、 前記メモリモジュールシステムはさらに、 前記メモリコントローラによって選択されたメモリモジ
ュールにおける複数の第１のスイッチング素子をオンに
しかつその選択されたメモリモジュール以外のメモリモ
ジュールにおける複数の第１のスイッチング素子をオフ
にする制御手段を備える、メモリモジュールシステム。 - 【請求項２】 前記制御手段は、 前記複数のメモリモジュールに対応して設けられ、各々
が対応するメモリモジュールにおけるプリント配線基板
上に実装され、前記メモリコントローラがその対応する
メモリモジュールを選択する場合その対応するメモリモ
ジュールにおける複数の第１のスイッチング素子をオン
にし、そうでない場合その複数の第１のスイッチング素
子をオフにする複数のロジックチップを含む、請求項１
に記載のメモリモジュールシステム。 - 【請求項３】 前記メモリコントローラは、ライトまた
はリードモードを示すコマンド信号を前記複数のロジッ
クチップに与え、 前記複数のロジックチップの各々は、前記コマンド信号
を受けてからレイテンシ時間経過後にその対応するメモ
リモジュールにおける複数の第１のスイッチング素子を
オンにし、さらにその複数の第１のスイッチング素子を
オンにしてからバースト長時間経過後にその複数の第１
のスイッチング素子をオフにする、請求項２に記載のメ
モリモジュールシステム。 - 【請求項４】 前記制御手段は、 前記複数のメモリモジュールに対応して設けられ、各々
が対応するメモリモジュールにおける複数のメモリチッ
プのうち少なくとも１つに内蔵され、前記メモリコント
ローラがその対応するメモリモジュールを選択する場合
その対応するメモリモジュールにおける複数の第１のス
イッチング素子をオンにし、そうでない場合その複数の
第１のスイッチング素子をオフにする複数のロジック回
路を含む、請求項１に記載のメモリモジュールシステ
ム。 - 【請求項５】 前記メモリコントローラは、ライトまた
はリードモードを示すコマンド信号を前記複数のロジッ
ク回路に与え、 前記複数のロジック回路の各々は、前記コマンド信号を
受けてからレイテンシ時間経過後にその対応するメモリ
モジュールにおける複数の第１のスイッチング素子をオ
ンにし、さらにその複数の第１のスイッチング素子をオ
ンにしてからバースト長時間経過後にその複数の第１の
スイッチング素子をオフにする、請求項４に記載のメモ
リモジュールシステム。 - 【請求項６】 前記メモリコントローラは、ライトまた
はリードモードを示すコマンド信号を前記複数のロジッ
ク回路に与え、 前記複数のロジック回路の各々は、 前記ライトモードを示すコマンド信号を受けてからライ
トレイテンシ時間経過後に活性化され、さらに活性化さ
れてからバースト長時間経過後に不活性化されるライト
ドライバイネーブル信号を発生するライトドライバイネ
ーブル発生回路と、 前記リードモードを示すコマンド信号を受けてからコラ
ムアドレスストローブレイテンシ時間経過後に活性化さ
れ、さらに活性化されてからバースト長時間経過後に不
活性化されるアウトプットイネーブル信号を発生するア
ウトプットイネーブル発生回路と、 前記ライトドライバイネーブル信号および前記アウトプ
ットイネーブル信号を受ける論理和回路とを含み、 前記メモリモジュールの各々における複数の第１のスイ
ッチング素子の各々は、対応するロジック回路における
論理和回路の出力信号を受けるゲートを有するトランジ
スタである、請求項４に記載のメモリモジュールシステ
ム。 - 【請求項７】 前記メモリコントローラは、ライトまた
はリードモードを示すコマンド信号およびデータ転送の
開始を示すデータ転送開始信号を前記制御手段に与え、 前記制御手段は、 前記複数のメモリモジュールに対応して設けられ、各々
が対応するメモリモジュールにおける複数のメモリチッ
プのうち少なくとも１つに内蔵され、前記ライトまたは
リードモードを示すコマンド信号に応答して前記複数の
メモリチップに対するデータの書込みまたは読み出しの
終了を示す書込／読出終了信号を発生する複数の第１の
ロジック回路と、 前記複数のメモリモジュールに対応して設けられ、各々
が対応するメモリモジュールにおけるプリント配線基板
上に実装され、前記データ転送開始信号に応答してその
対応するメモリモジュールにおける複数の第１のスイッ
チング素子をオンにし、さらに前記書込／読出終了信号
に応答してその複数の第１のスイッチング素子をオフに
する複数の第２のロジック回路とを含む、請求項１に記
載のメモリモジュールシステム。 - 【請求項８】 前記複数の第１のロジック回路の各々
は、 前記ライトモードを示すコマンド信号を受けてからライ
トレイテンシ時間経過後に活性化され、さらに活性化さ
れてからバースト長時間経過後に不活性化されるライト
ドライバイネーブル信号を発生するライトドライバイネ
ーブル発生回路と、 前記リードモードを示すコマンド信号を受けてからコラ
ムアドレスストローブレイテンシ時間経過後に活性化さ
れ、さらに活性化されてからバースト長時間経過後に不
活性化されるアウトプットイネーブル信号を発生するア
ウトプットイネーブル発生回路と、 前記ライトドライバイネーブル信号および前記アウトプ
ットイネーブル信号を受ける論理和回路と、 前記論理和回路からの出力信号の不活性化を検出し、検
出信号を発生するエッジ検出回路とを含み、 前記第２のロジック回路の各々は、 前記データ転送開始信号に応答してセットされ、前記検
出信号に応答してリセットされるフリップフロップ回路
であり、 前記メモリモジュールの各々における複数の第１のスイ
ッチング素子の各々は、対応する第２のロジック回路に
おけるフリップフロップ回路の出力信号を受けるゲート
を有するトランジスタである、請求項７に記載のメモリ
モジュールシステム。 - 【請求項９】 前記メモリモジュールシステムはさら
に、前記複数のメモリモジュールに共通に設けられた外
部データストロボバスを備え、 前記複数のメモリモジュールの各々はさらに、 前記プリント配線基板上に形成され、前記複数のメモリ
チップに共通に設けられた内部データストロボバスと、 前記プリント配線基板上に設けられ、前記内部データス
トロボバスと前記外部データストロボバスとの間に接続
された第２のスイッチング素子とを含み、 前記制御手段は、前記メモリコントローラによって選択
されたメモリモジュールにおける第２のスイッチング素
子をオンにしかつその選択されたメモリモジュール以外
のメモリモジュールにおける第２のスイッチング素子を
オフにする、請求項１に記載のメモリモジュールシステ
ム。 - 【請求項１０】 前記複数のメモリモジュールの各々は
さらに、前記第２のスイッチング素子がオフのとき、前
記内部データストロボバスを接地電位または電源電位に
プリチャージするプリチャージ手段を備える、請求項９
に記載のメモリモジュールシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10162000A JPH11353228A (ja) | 1998-06-10 | 1998-06-10 | メモリモジュールシステム |
| US09/195,037 US6338113B1 (en) | 1998-06-10 | 1998-11-19 | Memory module system having multiple memory modules |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10162000A JPH11353228A (ja) | 1998-06-10 | 1998-06-10 | メモリモジュールシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11353228A true JPH11353228A (ja) | 1999-12-24 |
Family
ID=15746139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10162000A Pending JPH11353228A (ja) | 1998-06-10 | 1998-06-10 | メモリモジュールシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6338113B1 (ja) |
| JP (1) | JPH11353228A (ja) |
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| US9208877B2 (en) | 2009-09-08 | 2015-12-08 | Renesas Electronics Corporation | Semiconductor integrated circuit with data transmitting and receiving circuits |
| US9286958B2 (en) | 2009-09-08 | 2016-03-15 | Renesas Electronics Corporation | Memory with termination circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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